KR101093148B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 오프상태에서 누설전류 특히, GIDL(Gate Induced Drain Leakge) 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 기판 상의 게이트; 상기 기판과 상기 게이트 사이에 개재된 유기반도체패턴; 상기 게이트 양측 상기 기판에 형성되어 상기 유기반도체패턴과 일부 중첩되는 접합영역; 및 상기 접합영역 상에서 상기 유기반도체패턴 측벽과 접하는 접합패턴을 포함하고 있으며, 상술한 본 발명에 따르면, 유기반도체패턴을 구비함으로써, 오프상태에서 누설전류가 발생하는 것을 효과적으로 방지할 수 있는 효과가 있다.
GIDL, 누설전류, 유기반도체, 무기반도체, 문턱전압
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 GIDL(Gate Induced Drain Leakge) 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 채널길이도 동시에 매우 짧아지고 있으며, 채널길이가 감소함에 따라 반도체 장치의 동작특성이 점차 열화되고 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치의 제조방법을 살펴보면, 기판(11)에 불순물을 이온주입하여 문턱전압을 조절하기 위하여 문턱전압조절층(19)을 형성한다. 이어서, 기판(11) 상에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 적층된 구조의 게이트(16)를 형성한 다음 게이트(16) 양측벽에는 스페이서(17)를 형성한다. 이어서, 게이트(16) 양측 기판(11)에 접합영역(18)을 형성한다. 이때, 접합영역(18)은 불순물 이온주입 및 열처리를 통해 형성하기 때문에 게이트(16)와 접합영역(18) 일부가 서로 중첩된(overlap) 구조를 갖는다.
하지만, 종래기술에 따른 반도체 장치는 게이트(16)와 접합영역(18)이 일부 중첩됨에 따라 이들이 중첩되는 영역(도면부호 'A' 참조)에서 GIDL(Gate Induced Drain Leakge) 전류가 발생하는 문제점이 있다. 구체적으로, 상술한 구조를 갖는 반도체 장치는 반도체 장치가 동작하지 않은 오프(off)상태 즉, 게이트(16)에 바이어스가 인가되지 않은 상태에서 접합영역(18)에 인가된 바이어스에 의해 게이트(16)와 접합영역(18)이 중첩되는 영역에 필드(field)가 발생하여 GIDL 전류가 발생하며, 이로 인하여 반도체 장치의 오프특성이 열화되는 문제점이 있다.
또한, 반도체 장치의 크기가 작아질수록 문턱전압을 유지하기 위해 문턱전압조절층(19)의 불순물 도핑농도를 증가시키기 때문에 GIDL 전류에 기인한 반도체 장치의 오프특성 열화가 더욱더 심화된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, GIDL 전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판 상의 게이트; 상기 기판과 상기 게이트 사이에 개재된 유기반도체패턴; 상기 게이트 양측 상기 기판에 형성되어 상기 유기반도체패턴과 일부 중첩되는 접합영역; 및 상기 접합영역 상에서 상기 유기반도체패턴 측벽과 접하는 접합패턴을 포함한다.
상기 유기반도체패턴은 상기 기판과 상기 게이트 양측 가장자리 사이에 개재될 수 있으며, 상기 유기반도체패턴과 상기 접합패턴이 접하는 경계면과 상기 게이트 측벽이 정렬될 수 있다.
상기 기판과 상기 유기반도체패턴은 서로 상보적인 도전형을 가질 수 있고, 상기 유기반도체패턴과 상기 접합영역은 서로 동일한 도전형을 가질 수 있다.
상기 유기반도체패턴은 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함할 수 있고, 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함할 수 있다.
또한, 상기 게이트 아래 상기 기판에 형성된 문턱전압조절층; 및 상기 게이 트 양측벽 형성된 스페이서를 더 포함할 수 있다. 이때, 상기 접합패턴은 상기 스페이서와 상기 기판 사이에 개재될 수 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판 상에 접합패턴을 형성하는 단계; 상기 접합패턴 사이에 유기반도체패턴을 형성하는 단계; 상기 기판상에 상기 유기반도체패턴을 덮도록 게이트를 형성하는 단계; 및 상기 게이트 양측의 상기 접합패턴 아래 기판에 상기 유기반도체패턴과 일부 중첩되도록 접합영역을 형성하는 단계를 포함한다.
또한, 상기 접합패턴을 형성하기 이전에 상기 기판에 문턱전압조절층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 접합영역을 형성하기 이전에 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 식각장벽으로 상기 접합패턴을 식각하는 단계를 더 포함할 수 있다. ,
상기 유기반도체패턴을 형성하는 단계는, 어느 하나의 측벽이 상기 접합패턴의 측벽에 접합도록 형성할 수 있고, 상기 유기반도체패턴이 상기 기판과 상기 게이트 양측 가장자리 사이의 위치하도록 형성할 수 있다.
상기 게이트를 형성하는 단계는, 상기 게이트 측벽과 상기 유기반도체패턴과 상기 접합패턴이 접하는 경계면이 서로 정렬되도록 형성할 수 있다.
상기 기판과 상기 유기반도체패턴은 서로 상보적인 도전형을 갖도록 형성할 수 있고, 상기 유기반도체패턴과 상기 접합영역은 서로 동일한 도전형을 갖도록 형 성할 수 있다.
상기 유기반도체패턴은 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함할 수 있고, 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 유기반도체패턴을 구비함으로써, 오프상태에서 접합영역에 바이어스가 인가되더라도 누설전류 특히, GIDL 전류가 발생하는 것을 효과적으로 방지할 수 있는 효과가 있다. 또한, 반도체 장치의 문턱전압을 조절하기 위해 문턱전압조절층의 불순물 도핑농도를 증가시키더라도 GIDL 전류가 발생하는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
먼저, 유기반도체의 전압에 따른 캐패시턴스 변화를 나타낸 도 2를 참조하여 유기반도체의 전기적인 특성에 대하여 설명한다.
도 2에 나타낸 바와 같이, 유기반도체의 전기적 특성을 평가하기 위한 장치 의 구조는 고농도로 도핑된 실리콘 반도체 위에 열산화막을 증착한 후 그 위에 P형 유기반도체인 펜타센(Pentacene)을 증착하고 그 위에 금속전극(Au)을 증착하였다.
'Cmax'는 유기반도체가 없는 장치구조 즉 n++/p++ Si 위에 열산화막이 올려져 있고 그 위에 바로 금속전극이 증착된 상태에서 측정된 캐패시턴스 값으로 산화막의 캐패시턴스를 나타낸다. 다음으로 유기반도체가 증착된 장치구조에서 유기반도체의 전기적 특성을 설명하면, n+/p++ Si에 양의 바이어스를 인가한 경우 장치의 캐패시턴스가 매우 작게 나타난다. 이는 산화막 위의 유기반도체가 또 다른 절연막 역할을 하게 되어 두 전극 사이의 절연막 두께가 두꺼워지므로 캐패시턴스가 작게 나타나게 되는 것이다. 다음으로 n+/p++ Si에 음의 바이어스를 인가하게 되면 측정된 캐새시턴스가 산화막 캐패시턴스와 동일할 정도로 증가하게 되는데 이는 유기반도체내에 양전하가 n+/p++ Si인가된 음의 바이어스에 의해 산화막쪽으로 이동하게 되고 이렇게 축적된 양전하가 산화막의 n+/p++ Si 반대쪽의 전극 역할을 하게 되어 유기반도체의 캐패시턴스는 없어져서 산화막 캐패시턴스만 측정되기 때문이다. 이렇게 형성된 양전하가 채널 역할을 하게 되는 것이고 음의 바이어스 인가시 유기반도체가 채널을 형성한다는 것은 유기반도체로 사용된 펜타센이 P형 반도체 특성을 갖는다는 것을 의미한다.
상술한 유기반도체의 특성을 참조하여 후술할 본 발명은 GIDL(Gate Induced Drain Leakge) 전류 발생에 기인한 반도체 장치의 오프(off)특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 GIDL 전류가 발생하는 게이트 양측 가장자리와 기판 사이에 유기반도체패턴을 삽입하는 것을 특징으로 한다.
도 3는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(21) 상의 게이트(28), 기판(21)과 게이트(28) 사이에 개재된 유기반도체패턴(23), 게이트(28) 양측 기판(21)에 형성되어 유기반도체패턴(23)과 일부 중첩되는 접합영역(30) 및 접합영역(30) 상에서 유기반도체패턴(23) 측벽과 접하는 접합패턴(22A)을 포함한다.
유기반도체패턴(23)은 게이트(28)에 바이어스가 인가된 상태 즉, 온(on)상태에서는 채널로 작용하고, 게이트(28)에 바이어스가 인가되지 않은 상태 즉, 오프(off)상태에서는 접합영역(30)에 인가된 바이어스에 기인한 누설전류(예컨대, GIDL 전류) 발생을 방지하는 차단막으로 작용한다. 상술한 역할을 수행하는 유기반도체패턴(23)은 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체 및 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)등으로 형성할 수 있다. 참고로, 유기반도체는 실리콘과 같은 무기반도체와는 다르게 도핑된 불순물의 종류에 의하여 도전형이 결정되지 않고, 유기반도체막을 구성하는 분자들의 구조 및 분자구조에 따른 캐리어의 전도특성에 따라 P형 또는 N형으로 구분할 수 있다.
여기서, 유기반도체패턴(23)이 게이트(28)에 바이어스가 인가되지 않은 오프 상태에서 접합영역(30)에 인가된 바이어스에 기인한 GIDL 전류 발생을 방지할 수 있는 원리는 유기반도체가 외부에서 에너지(예컨대, 전압 또는 전계)를 인가하지 않은 상태에서는 절연특성을 갖기 때문이다. 즉, 게이트(28)에 바이어스가 인가되지 않은 오프상태에서는 유기반도체패턴(23)은 절연막(또는 차단막)으로 작용하여 게이트(28)와 접합영역(30) 사이의 캐패시턴스가 작아지고, 이들 사이의 필드크기가 감소하기 때문에 게이트(28)와 접합영역(30) 사이의 필드 의존성이 큰 GIDL 전류 발생을 방지할 수 있다.
반대로, 유기반도체패턴(23)이 게이트(28)에 바이어스가 인가된 온상태에서는 게이트(28) 아래 기판(21)에 반전층(inversion rayer)이 형성됨과 동시에 게이트(28)와 중첩되는 유기반도체패턴(23)에도 게이트(38)에 인가된 바이어스에 응답하여 게이트(28)와 접하는 유기반도체패턴(23) 표면에 캐리어가 집중되어 반전층과 동일한 도전경로 즉, 채널이 형성되어 정상적인 반도체 장치의 동작이 가능하다.
또한, 유기반도체패턴(23)은 도면에 도시된 바와 같이, 게이트(28) 양측 가장자리 일부와 중첩된 구조를 갖거나, 또는 전체 게이트(28)와 중첩된 구조를 가질 수도 있다. 이때, 통상적으로 유기반도체에 비하여 무기반도체 예컨대, 실리콘(또는 불순물이 도핑된 실리콘)에서의 전하이동도가 더 우수하기 때문에 반도체 장치의 동작속도 측면에서는 도면에 도시된 바와 같이 유기반도체패턴(23)이 게이트(28) 양측 가장자리 일부와 중첩된 구조를 갖도록 형성하는 것이 바람직하다.
또한, 유기반도체패턴(23)은 접합영역(30)과 동일한 도전형을 갖는 것이 바람직하고, 기판(21)과는 서로 상보적인 도전형을 갖는 것이 바람직하다. 예컨대, NMOS의 경우에 유기반도체패턴(23) 및 접합영역(30)은 N형이고, 기판(21)은 P형인 것이 바람직하다. 그리고, PMOS의 경우에 유기반도체패턴(23) 및 접합영역(30)은 P형이고, 기판(21)은 N형인 것이 바람직하다.
유기반도체패턴(23)의 측벽에 접하는 접합패턴(22A)은 접합영역(30)과 유기반도체패턴(23) 사이를 연결하는 역할 즉, 확장된 접합영역(30)으로 작용한다. 따라서, 접합패턴(22A)은 도전물질로 형성하며, 도전물질로는 실리콘막, 금속성막등을 사용할 수 있다.
여기서, 게이트(28)에 바이어스가 인가된 온상태에서 유기반도체패턴(23)내 전하의 분포를 살펴보면, 게이트(28)와 접하는 계면 즉, 유기반도체패턴(23)의 상부영역으로 전하가 이동하고 채널이 형성됨에 동시에 접합영역(30)과 접하는 계면 즉, 유기반도체패턴(23)의 하부영역에는 일종의 공핍영역과 같은 전하가 없는 상태(즉, 절연상태)를 갖는다. 이로 인해, 채널로 작용하는 유기반도체패턴(23)과 접합영역(23) 사이가 전기적으로 분리된(또는 절연된) 상태가 되기 때문에 반도체 장치가 정상적으로 동작할 수가 없다. 이를 유기반도체패턴(23)의 측벽에 접하는 접합패턴(22A)을 구비하여 해결할 수 있다.
게이트(28)는 게이트절연막(24), 제1게이트전극(25), 제2게이트전극(26) 및 게이트하드마스크막(27)이 순차적으로 적층된 적층구조물일 수 있다. 이때, 게이트절연막(24) 및 게이트하드마스크막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 그리고, 제1게이트전극(25)은 실리콘막으로 형성할 수 있고, 제2게이트전 극(26)은 금속성막으로 형성할 수 있다.
여기서, 게이트(28)의 측벽이 접합패턴(22A)과 유기반도체패턴(23)이 접하는 경계면과 정렬되도록 형성하는 것이 바람직하다. 이는, 게이트(28)에 인가되는 바이어스에 의하여 유기반도체패턴(23) 전체가 채널로 작용하도록함과 동시에 접합패턴(22A) 상에 게이트절연막(24)이 잔류하여 기생 캐패시턴스가 증가하는 것을 방지하기 위함이다.
또한, 본 발명의 일실시예에 따른 반도체 장치는 게이트(28) 아래 기판(21)에 형성된 문턱전압조절층(31) 및 게이트(28) 양측벽에 형성된 스페이서(29)를 더 포함할 수 있다. 이때, 접합패턴(22A)은 스페이서(29)와 기판(21) 사이에 개재된 형태를 가질 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 유기반도체패턴(23)을 구비함으로써, 오프상태에서 접합영역(30)에 바이어스가 인가되더라도 누설전류 특히, GIDL 전류가 발생하는 것을 효과적으로 방지할 수 있다. 또한, 반도체 장치의 문턱전압을 조절하기 위해 문턱전압조절층(31)의 불순물 도핑농도를 증가시키더라도 GIDL 전류가 발생하는 것을 방지할 수 있다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(21) 전면에 불순물을 이온주입하여 문턱전압을 조절하기 위한 문턱전압조절층(31)을 형성한다.
다음으로, 기판(21) 상에 접합패턴(22)을 형성한다. 이때, 접합패턴(22)은 후속 공정을 통해 기판에 형성될 접합영역과 유기반도체패턴 사이를 연결하는 역할을 수행함과 동시에 유기반도체패턴에 대한 접합(junction)으로 작용한다. 따라서, 접합패턴(22)은 기판(21)의 접합영역 예정지역 상에 위치하고, 기판(21)의 게이트 예정지역 상에는 접합패턴(22)이 위치하지 않는다.
접합패턴(22)은 기판(21) 상에 도전막을 형성한 다음 게이트 예정지역의 기판(21) 상에 도전막이 잔류하지 않도록 도전막을 패터닝하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 접합패턴(22)은 도전물질인 실리콘막, 금속성막등으로 형성할 수 있다.
도 4b에 도시된 바와 같이, 접합패턴(22) 사이에 측벽이 접합패턴(22)의 측벽에 접하도록 유기반도체패턴(23)을 형성한다. 이때, 유기반도체패턴(23)은 게이트 예정지역의 기판(21) 상에 위치할 수 있으며, 유기반도체패턴(23)의 어느 하나의 측벽이 접합패턴(22)의 측벽에 접하도록 형성할 수 있다.
유기반도체패턴(23)은 게이트 예정지역의 전면에 형성하거나, 또는 도면에 도시된 바와 같이, 게이트 예정지역의 양측 가장자리의 기판(21) 상에 위치하도록 형성할 수 있다.
여기서, 유기반도체패턴(23)은 오프(off)상태에서 GIDL 전류가 발생하는 것을 방지하는 역할을 수행함과 동시에 온(on)상태에서는 채널로 작용한다. 따라서, 유기반도체패턴(23)은 기판(21)과는 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, NMOS의 경우에 기판(21)은 P은, 유기반도체패턴(23)은 N형일 수 있고, PMOS의 경우에 기판(21)은 N형, 유기반도체패턴(23)은 P형일 수 있다.
유기반도체패턴(23)은 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체 및 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)등을 사용할 수 있다.
도 4c에 도시된 바와 같이, 기판(21) 상에 양측 가장자리가 유기반도체패턴(23)을 덮도록(또는 중첩되도록) 게이트(28)를 형성한다. 이때, 게이트(28)의 측벽이 접합패턴(22)과 유기반도체패턴(23)이 접하는 경계면과 정렬되도록 형성하는 것이 바람직하다. 이는, 게이트(28)에 인가되는 바이어스에 의하여 유기반도체패턴(23) 전체가 채널로 작용하도록함과 동시에 접합패턴(22) 상에 게이트절연막(24)이 잔류하여 기생 캐패시턴스가 증가하는 것을 방지하기 위함이다.
게이트(28)는 게이트절연막(24), 제1게이트전극(25), 제2게이트전극(26) 및 게이트하드마스크막(27)이 순차적으로 적층된 적층구조물로 형성할 수 있다. 이때, 게이트절연막(24) 및 게이트하드마스크막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 그리고, 제1게이트전극(25)은 실리콘막으로 형성할 수 있고, 제2게이트전극(26)은 금속성막으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 게이트(28)를 포함한 구조물 표면을 따라 스페이서용 절연막(미도시)을 형성한 후, 전면식각공정 예컨대, 에치백(etchback)을 실시하여 게이트(28) 양측벽에 스페이서(29)를 형성함과 동시에 접합패턴(22)을 식각하여 게이트(28) 양측 기판(21)을 노출시킨다. 이하, 식각된 접합패턴(22)의 도면부 호를 '22A'로 변경하여 표기한다.
여기서, 스페이서(29)를 형성하면서 접합패턴(22A)을 일부 식각하여 기판(21)을 노출시키는 이유는 후속 접합영역 형성공정을 용이하게 진행하기 위함이다. 만약, 접합패턴(22A)을 일부 식각하여 기판(21)을 노출시키지 않으면, 후속 접합영역을 형성하기 위한 불순물 이온주입시공정에 대한 난이도가 증가하여 반도체 장치의 특성 및 생산성을 저하시킬 우려가 있다.
도 4e에 도시된 바와 같이, 게이트(28) 양측 기판(21)에 접합영역(30)을 형성한다. 이때, 접합영역(30)은 불순물 이온주입 및 열처리를 통해 형성할 수 있으며, 열처리공정시 주입된 불순물의 확산으로인해 접합영역(30)은 접합패턴(22A), 유기반도체패턴(23) 및 게이트(28)와 일부 또는 전체가 중첩된 구조를 가질 수 있다.
접합영역(30)은 기판(21) 및 유기반도체패턴(23)과 서로 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, NMOS의 경우에 접합영역(30) 및 유기반도체패턴(23)은 N형, 기판(21)은 P형일 수 있으며, PMOS의 경우에 접합영역(30) 및 유기반도체패턴(23)은 P형, 기판(21)은 N형일 수 있다.
상술한 공정과정을 통해 형성된 본 발명의 일실시예에 따른 반도체 장치는 유기반도체패턴(23)을 구비함으로써, 오프상태에서 접합영역(30)에 바이어스가 인가되더라도 누설전류 특히, GIDL 전류가 발생하는 것을 효과적으로 방지할 수 있다. 또한, 반도체 장치의 문턱전압을 조절하기 위해 문턱전압조절층(31)의 불순물 도핑농도를 증가시키더라도 GIDL 전류가 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 유기반도체의 전기적 특성을 설명하기 위한 그래프.
도 3는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22, 22A : 접합패턴
23 : 유기반도체패턴 24 : 게이트절연막
25 : 제1게이트전극 26 : 제2게이트전극
27 : 게이트하드마스크막 28 : 게이트
29 : 스페이서 30 : 접합영역
31 : 문턱전압조절층
Claims (19)
- 기판 상의 게이트;상기 기판과 상기 게이트 사이에 개재된 유기반도체패턴;상기 게이트 양측 상기 기판에 형성되어 상기 유기반도체패턴과 일부 중첩되는 접합영역; 및상기 접합영역 상에서 상기 유기반도체패턴 측벽과 접하는 접합패턴을 포함하는 반도체 장치.
- 제1항에 있어서,상기 유기반도체패턴은 상기 기판상에 위치하고, 상기 기판과 상기 게이트 양측 가장자리 사이에 개재된 반도체 장치.
- 제1항에 있어서,상기 유기반도체패턴과 상기 접합패턴이 접하는 경계면과 상기 게이트 측벽이 정렬된 반도체 장치.
- 제1항에 있어서,상기 기판과 상기 유기반도체패턴은 서로 상보적인 도전형을 갖는 반도체 장치.
- 제1항 또는 제4항에 있어서,상기 유기반도체패턴과 상기 접합영역은 서로 동일한 도전형을 갖는 반도체 장치.
- 제1항에 있어서,상기 유기반도체패턴은 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함하는 반도체 장치.
- 제1항에 있어서,상기 유기반도체패턴은 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함하는 반도체 장치.
- 제1항에 있어서,상기 게이트 아래 상기 기판에 형성된 문턱전압조절층; 및상기 게이트 양측벽 형성된 스페이서를 더 포함하는 반도체 장치.
- 제8항에 있어서,상기 접합패턴은 상기 스페이서와 상기 기판 사이에 개재된 반도체 장치.
- 기판 상에 접합패턴을 형성하는 단계;상기 접합패턴 사이에 유기반도체패턴을 형성하는 단계;상기 기판상에 상기 유기반도체패턴을 덮도록 게이트를 형성하는 단계; 및상기 게이트 양측의 상기 접합패턴 아래 기판에 상기 유기반도체패턴과 일부 중첩되도록 접합영역을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 접합패턴을 형성하기 이전에 상기 기판에 문턱전압조절층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제10항 또는 제11항에 있어서,상기 접합영역을 형성하기 이전에상기 게이트 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 식각장벽으로 상기 접합패턴을 식각하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 유기반도체패턴을 형성하는 단계는,어느 하나의 측벽이 상기 접합패턴의 측벽에 접합도록 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 유기반도체패턴은 상기 기판과 상기 게이트 양측 가장자리 사이에 위치하도록 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 게이트를 형성하는 단계는,상기 게이트 측벽과 상기 유기반도체패턴과 상기 접합패턴이 접하는 경계면이 서로 정렬되도록 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 기판과 상기 유기반도체패턴은 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 제10항 또는 제16항에 있어서,상기 유기반도체패턴과 상기 접합영역은 서로 동일한 도전형을 갖도록 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 유기반도체패턴은 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 유기반도체패턴은 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함하는 반도체 장치 제조방법.
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