KR20120127945A - Ｌｄｍｏｓ 소자 제조 방법 - Google Patents

Ｌｄｍｏｓ 소자 제조 방법 Download PDF

Info

Publication number
KR20120127945A
KR20120127945A KR1020110045755A KR20110045755A KR20120127945A KR 20120127945 A KR20120127945 A KR 20120127945A KR 1020110045755 A KR1020110045755 A KR 1020110045755A KR 20110045755 A KR20110045755 A KR 20110045755A KR 20120127945 A KR20120127945 A KR 20120127945A
Authority
KR
South Korea
Prior art keywords
oxide film
conductivity type
drain
type impurity
substrate
Prior art date
Application number
KR1020110045755A
Other languages
English (en)
Other versions
KR101228366B1 (ko
Inventor
문남철
유재현
김종민
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020110045755A priority Critical patent/KR101228366B1/ko
Priority to US13/275,603 priority patent/US8710587B2/en
Publication of KR20120127945A publication Critical patent/KR20120127945A/ko
Application granted granted Critical
Publication of KR101228366B1 publication Critical patent/KR101228366B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 소스 핑거 팁과 드레인 사이의 드리프트 영역의 농도를 낮춰 브레이크다운 전압을 높일 수 있는 LDMOS 소자 및 그 제조 방법에 관한 것이다. 이를 위하여 본 발명의 실시 예에 따른 LDMOS 소자는 기판에 형성된 게이트와, 게이트를 사이에 두고 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과, 게이트와 드레인 사이에 단차를 갖도록 형성된 필드 산화막과, 기판에서 게이트와 드레인 사이에 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과, 드리프트 영역 내부에 형성되며, 필드 산화막의 단차에 따라 제 2 도전형 불순물이 선택적으로 이온 주입되어 형성된 적어도 하나 이상의 내부 필드 링을 포함할 수 있다.

Description

ＬＤＭＯＳ 소자와 그 제조 방법{LATERAL DOUBLE DIFFUSED METAL OXIDE SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 공정 수의 증가 없이 브레이크다운 전압을 높일 수 있을 뿐만 아니라 소스 핑거 팁을 채널로 사용하여 온 저항(Rsp)을 감소시킬 수 있는 LDMOS 소자와 그 제조 방법에 관한 것이다.
고전압용 전력소자인 LDMOS 트랜지스터는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가지며, 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력 소자에 넓게 이용된다. 전력 소자의 경우 ON 저항(specific on-resistance)과 내압(breakdown voltage)은 소자의 성능에 큰 영향을 미치는 주요한 요소이므로, 온 저항(Rsp)을 유지하면서도 내압을 증가시키기 위한 다양한 기술이 제안되어 왔다.
제안된 기술로는 LDMOS 트랜지스터의 드리프트 영역의 게이트 단부 아래에 드리프트 영역과 반대형의 도펀트로 이루어진 내부 필드 링(internal field ring)을 형성하는 구조가 있다.
한편, 반도체 소자의 브레이크다운 전압 특성은 소스 영역 또는 드레인 영역의 곡률 반경과 밀접한 관계를 갖는다. 특히, 상대적으로 작은 소스 영역의 곡률 반경은 소자의 브레이크다운 전압을 감소시키는 주된 원인들 중의 하나이다. 그 이유는, 잘 알려져 있는 바와 같이, 좁은작은 곡률 반경의 접합부에서 전계 밀집 현상이 발생하기 때문이다.
도 1은 종래의 전력용 반도체 소자, 예컨대 LDMOS 트랜지스터를 도시한 레이아웃도이며, 도 2는 도 1의 선 AA'를 따라 도시한 단면도이다. 도 1 및 도 2에서 동일한 참조 부호는 동일한 영역 또는 층을 의미한다.
도 1 및 도 2에 도시된 바와 같이, 종래의 LDMOS 트랜지스터는 중심부에 라인 세그먼트 형상의 돌출부(10')를 갖고, 그 돌출부(10')의 좌우 및 상부의 일정한 영역을 감싸도록 소스 구조(10)를 포함한다.
또한, LDMOS 트랜지스터는 소스 구조(10)의 돌출부(10')를 감싸도록 형성된 드레인 구조(20)를 포함한다. 드레인 구조(20)는 소스 구조(10)와 일정 간격 이격된다.
소스 구조(10)는 p형 반도체 기판(2) 표면 위의 소스 전극(11)과 이 소스 전극(11) 아래의 반도체 기판(2) 내에 형성된 p형 웰 영역(12)과, p형 웰 영역(12)의 내부에 형성된 고농도 n+형 소스 영역(13) 및 고농도의 p+영역(14) 등을 포함한다.
드레인 구조(20)는 반도체 기판(2) 표면 위의 드레인 전극(21)과 드레인 전극(21) 아래의 반도체 기판(2) 내에 형성되어 드리프트 영역으로 사용되는 n형 웰 영역(22)을 포함한다. 이러한 n형 웰 영역(22)은, 도 2에 도시된 바와 같이, 드레인 전극(21)에 의해 덮이지 않은 n형의 확장된 드레인 구조(23)와 연결된다. 이러한 드레인 구조(20)는 n형 웰 영역(22)의 내부에 형성된 n+형 드레인 영역(24)도 포함한다. 그리고 확장된 드레인 구조(23)의 내부에는 p형 탑 영역(25)을 포함한다.
게이트 전극(30)은 게이트 절연막(40)에 의해 하부의 채널 영역으로부터 절연되도록 형성되며, 소스 전극(11), 드레인 전극(21) 및 게이트 전극(30)은 층간 절연막(50)에 의해 상호 절연된다.
또한, 이러한 LDMOS 트랜지스터는 로코스(LOCOS) 구조의 필드 산화막(42)을 포함한다.
상기와 같은 종래의 LDMOS 트랜지스터를 갖는 반도체 소자의 온 저항과 내압을 결정하는 요인으로는 드리프트 영역 길이와 드리프트 영역의 도핑 농도를 들 수 있다. 즉, 드리프트 영역 길이가 길어질수록 온 저항과 내압이 증가되고, 드리프트 영역의 농도가 높아질수록 온 저항과 내압이 감소되는 트레이드 오프(trade-off) 관계를 나타낸다. 따라서, 이러한 종래의 LDMOS 트랜지스터 구조에서는 온 저항의 증가없이 내압을 증가시키기가 어려운 실정이다.
또한, 종래의 LDMOS 트랜지스터의 브레이크다운 전압은 소스 구조(10)에서 돌출부(10')의 팁(10t)에서 특히 감소된다. 이와 같은 현상을 방지하기 위한 방법으로는 팁(10t)의 곡률 반경을 크게 할 수 있는 것이 있지만, 이 경우 트랜지스터의 면적이 커지는 단점이 있다.
다른 방법으로는 필드 산화막(42)이 형성된 반도체 기판(2) 내부의 드리프트 영역의 농도를 낮추는 방법이 있지만, 이 경우 추가적인 이온 주입 공정이 필요하기 때문에 반도체 소자의 제조 단가가 높아지는 단점이 있다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 블랭크(blank) 이온 주입 공정을 통해 드리프트 영역 내에 드리프트 영역의 도핑 타입과 반대형 타입의 내부 필드 링을 형성함으로써, 이온 주입 마스크를 형성하기 위한 공정을 생략하여 반도체 소자의 제조 공정을 단순화시킬 수 있을 뿐만 아니라 온 저항의 감소없이 브레이크다운 전압을 높일 수 있는 LDMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 LDMOS 소자는 기판에 형성된 게이트와, 상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과, 상기 게이트와 드레인 사이에 단차를 갖도록 형성된 필드 산화막과, 상기 기판에서 상기 게이트와 드레인 사이에 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과, 상기 드리프트 영역 내부에 형성되며, 상기 필드 산화막의 단차에 따라 제 2 도전형 불순물이 선택적으로 이온 주입되어 형성된 적어도 하나 이상의 내부 필드 링을 포함할 수 있다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 내부 필드 링은, 상기 소스의 소스 핑거 팁 부분과 상기 드레인 사이의 형성된 필드 산화막의 하부에 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 필드 산화막은, 상기 내부 필드 링이 형성된 부분이 상기 내부 필드 링이 형성되지 않은 부분보다 두께가 두꺼운 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 드리프트 영역의 농도는, 상기 내부 필드 링을 형성하기 위한 제 2 도전형 불순물의 이온 주입 량 또는 이온 주입 에너지에 의해 결정되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 필드 산화막은, 로코스 공정을 통해 형성되는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법은 게이트를 사이에 두고 기판의 양측으로 서로 이격 배치된 소스와 드레인을 갖는 LDMOS 소자의 제조 방법으로서, 상기 게이트와 드레인 사이에서 필드 산화막이 형성되는 부분의 일부가 오픈되도록 상기 기판의 영역을 오픈한 후 상기 오픈된 영역에 제 1 도전형 불순물 이온을 주입하는 단계와, 상기 오픈된 일부 영역에 산화 공정을 통해 산화막을 형성하는 단계와, 상기 산화막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 실시하여 상기 산화막에 의해 드러난 상기 기판 상에 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 산화막을 제거한 후 상기 제 1 및 제 2 도전형 불순물 이온이 주입된 반도체 기판에 대해 열 공정을 실시하여 드리프트 영역, 상기 드리프트 영역과 연결되는 제 2 도전형 웰 및 상기 드리프트 영역 내부에 적어도 하나 이상의 내부 필드 링을 형성하는 단계와, 상기 내부 필드 링이 형성된 기판 상에 상기 필드 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법에서 상기 제 1 도전형 불순물 이온을 주입하는 단계는, 상기 기판 상에 절연막을 형성하는 단계와, 상기 게이트와 드레인 사이에서 필드 산화막이 형성되는 부분의 일부가 오픈되도록 상기 기판 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 의해 드러난 상기 절연막을 패터닝한 후 상기 제 1 도전형 불순물 이온을 주입하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법에서 상기 산화막을 형성하는 단계는, 상기 패터닝된 절연막을 이용한 산화 공정을 실시하여 상기 산화막을 형성하며, 상기 제 2 도전형 불순물 이온을 주입하는 단계는, 상기 패터닝된 절연막을 제거한 후 상기 산화막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 통해 상기 제 2 도전형 불순물 이온을 주입하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법에서 상기 절연막은, 실리콘 질화막인 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법에서 상기 드리프트 영역 내부에 적어도 하나 이상의 내부 필드 링을 형성하는 단계는, 상기 소스의 소스 핑거 팁 부분과 상기 드레인 사이의 형성된 필드 산화막의 하부에 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법은 상기 제 2 도전형 불순물 이온을 주입하는 단계에서 상기 제 2 도전형 불순물의 이온 주입량 또는 이온 주입 에너지 크기를 조절하여 상기 드리프트 영역 내 농도를 조절하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자의 제조 방법에서 상기 필드 산화막을 형성하는 단계는, 로코스 공정을 통해 형성하는 것을 특징으로 한다.
본 발명은 소스 핑거 팁과 드레인 사이의 드리프트 영역에 적어도 하나 이상의 내부 필드 링을 형성함으로써, 곡률 반경의 증가 없이 브레이크다운 전압을 높일 수 있을 뿐만 아니라 소스 핑거 팁을 채널로 사용할 수 있기 때문에 온 저항(Rsp)을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 별도의 마스크 없이 두 번의 산화 공정을 통해 드리프트 영역 내에 내부 필드 링과 필드 산화막을 형성하여 브레이크다운 전압을 높이고 온 저항을 증가시킬 수 있기 때문에 반도체 공정 수를 최소화시킬 수 있다.
도 1은 종래의 전력용 반도체 소자, 예컨대 LDMOS 트랜지스터를 도시한 레이아웃도,
도 2는 도 1의 선 AA'를 따라 도시한 단면도,
도 3은 본 발명의 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도,
도 4는 도 3의 선 BB'를 따라 도시한 단면도,
도 5a 내지 도 5f는 본 발명의 실시 예에 따라 LDMOS 소자의 제조 과정을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 작은 소스 곡률 반경을 가질 뿐만 아니라 공정 수를 최소화시켜 브레이크다운 전압을 높일 수 있는 n-채널 LDMOS 트랜지스터에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도이며, 도 4는 도 3의 선 BB'를 따라 도시한 단면도이다. 도 3 내지 도 4에서 동일한 참조 부호는 동일한 영역 또는 층을 의미한다.
도 3 내지 도 4를 참조하면, 본 발명의 실시 예에 따른 LDMOS 소자는 p형 기판 또는 p형 SOI 기판(300) 내에 LDMOS 소자의 드리프트 영역으로 사용되는 딥 n-웰(302), 그 위에 LDMOS 소자의 채널이 형성될 p-바디(p-body)(304), n+ 소스(306) 및 n+ 드레인(308), p-바디(304) 접촉을 위한 p+ 콘택(310), 필드 산화막(312), 게이트 산화막(314), 폴리실리콘 등으로 된 게이트(316), 메탈 등으로 형성된 드레인 전극(318) 및 소스 전극(320)을 포함한다. 여기서, p+ 콘택(310) 및 n+ 소스(306)와 드레인(308)은 게이트(316)를 사이에 두고 서로 이격 배치되어 있으며, 게이트(316)와 드레인(308) 사이의 딥 n-웰(302) 부분은 LDMOS 소자의 드리프트 영역에 해당된다.
또한, 본 발명의 실시 예에서 필드 산화막(312)은 산화 공정을 통해 생성되는데, 예를 들어 LOCOS(LOCal Oxidation of Silicon) 산화막을 들 수 있다.
한편, 본 발명의 실시 예에서 소스(306)는 중심부에 돌출 모양의 소스 핑거 팁(306t)을 포함할 수 있으며, 드레인(308)은 소스(306)를 감싸는 형태로 형성될 수 있다.
이러한 구조의 LDMOS 소자는 소스 핑거 팁(306t)와 드레인(308) 사이의 드리프트 영역에서 전계 밀집 현상이 발생되며, 이로 인해 브레이크다운 전류가 발생된다. 이를 방지하기 위해 본 발명의 실시 예에서는 필드 산화막(312)의 저면에 드리프트 영역의 도핑 타입과 반대형인 p형의 내부 필드 링(322)을 형성할 수 있다.
내부 필드 링(322)을 형성하는 과정에 대해 설명하면, 먼저 드리프트 영역을 형성하기 위한 이온 주입 마스크를 생성한 후 n형 불순물 이온을 주입하고, 이온 주입 마스크를 이용한 제 1 산화 공정을 진행하여 드리프트 영역에 대응되는 부분에 산화막을 형성한다. 이러한 산화막이 형성된 기판(300)에 대한 p형 불순물 이온 주입 공정, 즉 블랭크 이온 주입 공정을 실시하여 내부 필드 링(322)을 형성할 수 있다. 즉, 이러한 블랭크 이온 주입 공정에 의해 산화막이 형성된 부분에는 p형 불순물 이온이 주입되지 않는데 반해, 산화막이 형성되지 않는 부분에는 p형 불순물 이온이 주입되어 드리프트 영역 내에 반대 타입의 내부 필드 링(322)을 형성할 수 있다. 그런 다음, 산화막을 제거한 후 제 2 산화 공정을 실시하여 필드 산화막(312)을 형성한다. 이때, 산화막의 제거에 따라 필드 산화막(312)이 형성될 부분은 소정의 단차를 갖게 되며, 이러한 단차에 의해 제 2 산화 공정을 통해 형성되는 필드 산화막(312)은 소정의 단차를 갖게 된다.
이에 따라 본 발명의 실시 예에서 내부 필드 링(322)은 기 설정된 간격으로 이격되어 필드 산화막(312)의 저면에 형성될 수 있으며, 필드 산화막(312)의 소정의 단차를 갖도록 형성될 수 있다.
이와 같이, 블랭크 이온 주입 공정을 통해 드리프트 영역 내에 내부 필드 링(322)을 형성함으로써, 추가적인 이온 주입 마스크 형성 공정 없이 소스 핑거 팁(306t)와 드레인(308) 사이의 곡률 반경을 크게 하지 않고 브레이크다운 전압을 높일 수 있다.
상기와 같은 내부 필드 링을 제조하는 과정에 대해 도 5a 내지 도 5f를 참조하여 설명한다.
도 5a 내지 도 5f는 본 발명의 실시 예에 따라 LDMOS 소자의 제조 과정을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 먼저 p형 기판 또는 p형의 SOI 기판(300)에 LDMOS 소자의 드리프트 영역이 되는 딥 n-웰(302)을 형성하기 위해 n형 고농도 불순물 이온 주입 공정을 실시한다. 상세히 설명하면, 기판(300) 상에 절연막(324), 예컨대 실리콘 질화막을 형성한 후 절연막(324)의 n형 고농도 불순물 이온을 주입될 영역을 정의하기 위한 포토레지스트 패턴(326)을 형성한다. 이러한 포토레지스트 패턴(326)을 식각 마스크로 하여 절연막(324)을 식각하여 기판(300)의 일부를 오픈시킨다. 그리고 나서, 포토레지스트 패턴(326) 및 식각된 절연막(324)을 이온 주입 마스크로 하는 n형 고농도 불순물 이온 주입 공정을 실시하여 기판(300) 내부에 n형 불순물 영역(328)을 형성한다. 여기에서, 식각된 절연막(324)에 오프되지 않은 영역은 내부 필드 링(322)이 형성되는 부분과 p-바디(304)가 형성되는 부분일 수 있다. 즉, 절연막(324)은 게이트(316)와 드레인(308) 사이에서 필드 산화막(312)이 형성되는 부분의 일부가 오픈되면서 드리프트 영역이 오픈되도록 식각될 수 있다.
그리고 나서, 도 5b에 도시된 바와 같이, 포토레지스트 패턴(326)을 제거한 후 식각된 절연막(324)을 마스크로 한 제 1 산화 공정을 실시하여 식각된 절연막(324)에 의해 드러난 기판(300) 상에 제 1 산화막(330)을 형성한다.
이후, 도 5c에 도시된 바와 같이, 식각된 절연막(324)을 제거하고, 블랭크 p형 불순물 이온 주입 공정을 실시하여 내부 필드 링(322)이 형성되는 부분과 p-바디(304)가 형성되는 부분에 p형 불순물 영역(332)을 형성한다. 여기에서, 블랭크 이온 주입 공정 시 제 1 산화막(330)에 의해 n형 불순물 영역(328)에는 p형 불순물 이온이 주입되지 않는다.
그런 다음, 도 5d에 도시된 바와 같이, 제 1 산화막(330)을 제거한 후 열처리 공정을 실시하여 내부 필드 링(322)와 p-바디(304) 및 드리프트 영역인 딥 n-웰(302)을 형성할 수 있다. 여기에서, 제 1 산화막(330)이 제거되는 부분은 소정의 단차를 갖게 된다.
이와 같이 본 발명의 실시 예에 따른 LDMOS 소자 제조 방법에 따르면, 소스 핑거 팁(306t)과 드레인(308) 사이의 드리프트 영역 내 내부 필드 링(322), p-바디(304) 및 드리프트 영역인 딥 n-웰(302)을 두 번의 이온 주입 공정을 통해 형성할 수 있기 때문에 반도체 소자의 공정 수를 감소시킬 수 있다.
또한, 드리프트 영역 내에 n형 불순물과 다른 불순물을 갖는 내부 필드 링(322)을 형성함으로써, 면적 증가 없이 브레이크다운 전압을 높일 수 있다.
한편, 본 발명의 실시 예에 따른 LDMOS 소자의 브레이크다운 전압은 내부 필드 링(322)의 깊이와 폭 조절을 통해 가능한데, 즉 p형 불순물 이온 주입 공정 시 주입되는 이온량과 이온 에너지 등을 조절하여 내부 필드 링(322)의 깊이와 폭을 조절할 수 있다.
그런 다음, 도 5e에 도시된 바와 같이, 필드 영역을 정의하여 실리콘 질화막(334)을 식각한 후 제 2 산화 공정을 실시하여 드리프트 영역에 필드 산화막(312)을 성장시킨다. 여기에서, 제 2 산화 공정은 LOCOS 산화 공정일 수 있다. 드리프트 영역에 형성되는 필드 산화막(312)은 제 1 산화막(330)이 제거될 때 발생되는 단차에 의해 단차를 갖게 된다.
이후, 도 5f에 도시된 바와 같이, 실리콘 질화막(334)을 제거한 후 게이트 산화막(314)을 성장시키고, 폴리실리콘을 기 설정된 두께로 증착한 후 폴리실리콘을 식각하여 게이트(316)를 형성한다. 그리고 나서, n+ 소스(306) 및 드레인(308) 형성을 위한 n형 불순물 이온 주입, 바디 접촉용 p+ 콘택(310) 형성을 위한 p형 불순물 이온 주입 공정을 진행하고, 열처리 공정을 통해 활성화시킨다.
이어서, CMOS 공정을 유사하게 층간 절연막 증착 및 금속 배선 공정을 실시하여 소스 전극(320) 및 드레인 전극(318)을 형성하여 LDMOS 소자의 구현을 완성한다.
본 발명의 실시 예에 따른 LDOMS 소자 제조 방법에 따르면, 소스 핑거 팁(306t)과 드레인(308) 사이의 드리프트 영역에 적어도 하나 이상의 내부 필드 링(322)을 형성함으로써, 곡률 반경의 증가 없이 브레이크다운 전압을 높일 수 있을 뿐만 아니라 소스 핑거 팁(306t)을 채널로 사용할 수 있기 때문에 온 저항(Rsp)을 감소시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
300 : 기판
302 : 딥 n-웰 영역
304 : p-바디
306 : 소스
306 : 소스 핑거 팁
308 : 드레인
310 : p+ 콘택
312 : 필드 산화막
314 : 게이트 산화막
316 : 게이트
318 : 드레인 전극
320 : 소스 전극
322 : 내부 필드 링

Claims (11)

  1. 기판에 형성된 게이트와,
    상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과,
    상기 게이트와 드레인 사이에 단차를 갖도록 형성된 필드 산화막과,
    상기 기판에서 상기 게이트와 드레인 사이에 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과,
    상기 드리프트 영역 내부에 형성되며, 상기 필드 산화막의 단차에 따라 제 2 도전형 불순물이 선택적으로 이온 주입되어 형성된 적어도 하나 이상의 내부 필드 링을 포함하는
    LDMOS 소자.
  2. 제 1 항에 있어서,
    상기 내부 필드 링은, 상기 소스의 소스 핑거 팁 부분과 상기 드레인 사이의 형성된 필드 산화막의 하부에 형성되는 것을 특징으로 하는
    LDMOS 소자.
  3. 제 1 항에 있어서,
    상기 드리프트 영역의 농도는, 상기 내부 필드 링을 형성하기 위한 제 2 도전형 불순물의 이온 주입 량 또는 이온 주입 에너지에 의해 결정되는 것을 특징으로 하는
    LDMOS 소자.
  4. 제 1 항에 있어서,
    상기 필드 산화막은, 로코스 공정을 통해 형성되는 것을 특징으로 하는
    LDMOS 소자.
  5. 게이트를 사이에 두고 기판의 양측으로 서로 이격 배치된 소스와 드레인을 갖는 LDMOS 소자의 제조 방법으로서,
    상기 게이트와 드레인 사이에서 필드 산화막이 형성되는 부분의 일부가 오픈되도록 상기 기판의 영역을 오픈한 후 상기 오픈된 영역에 제 1 도전형 불순물 이온을 주입하는 단계와,
    상기 오픈된 일부 영역에 산화 공정을 통해 산화막을 형성하는 단계와,
    상기 산화막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 실시하여 상기 산화막에 의해 드러난 상기 기판 상에 제 2 도전형 불순물 이온을 주입하는 단계와,
    상기 산화막을 제거한 후 상기 제 1 및 제 2 도전형 불순물 이온이 주입된 반도체 기판에 대해 열 공정을 실시하여 드리프트 영역, 상기 드리프트 영역과 연결되는 제 2 도전형 웰 및 상기 드리프트 영역 내부에 적어도 하나 이상의 내부 필드 링을 형성하는 단계와,
    상기 내부 필드 링이 형성된 기판 상에 상기 필드 산화막을 형성하는 단계를 포함하는
    LDMOS 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전형 불순물 이온을 주입하는 단계는,
    상기 기판 상에 절연막을 형성하는 단계와,
    상기 게이트와 드레인 사이에서 필드 산화막이 형성되는 부분의 일부가 오픈되도록 상기 기판 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴에 의해 드러난 상기 절연막을 패터닝한 후 상기 제 1 도전형 불순물 이온을 주입하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 패터닝된 절연막을 이용한 산화 공정을 실시하여 상기 산화막을 형성하며,
    상기 제 2 도전형 불순물 이온을 주입하는 단계는,
    상기 패터닝된 절연막을 제거한 후 상기 산화막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 통해 상기 제 2 도전형 불순물 이온을 주입하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 절연막은, 실리콘 질화막인 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  9. 제 5 항에 있어서,
    상기 드리프트 영역 내부에 적어도 하나 이상의 내부 필드 링을 형성하는 단계는, 상기 소스의 소스 핑거 팁 부분과 상기 드레인 사이의 형성된 필드 산화막의 하부에 형성하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  10. 제 5 항에 있어서,
    상기 방법은,
    상기 제 2 도전형 불순물 이온을 주입하는 단계에서 상기 제 2 도전형 불순물의 이온 주입량 또는 이온 주입 에너지 크기를 조절하여 상기 드리프트 영역 내 농도를 조절하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  11. 제 5 항에 있어서,
    상기 필드 산화막을 형성하는 단계는, 로코스 공정을 통해 형성하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
KR1020110045755A 2011-05-16 2011-05-16 Ｌｄｍｏｓ 소자 제조 방법 KR101228366B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110045755A KR101228366B1 (ko) 2011-05-16 2011-05-16 Ｌｄｍｏｓ 소자 제조 방법
US13/275,603 US8710587B2 (en) 2011-05-16 2011-10-18 Lateral double diffused metal oxide semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110045755A KR101228366B1 (ko) 2011-05-16 2011-05-16 Ｌｄｍｏｓ 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20120127945A true KR20120127945A (ko) 2012-11-26
KR101228366B1 KR101228366B1 (ko) 2013-02-01

Family

ID=47174314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110045755A KR101228366B1 (ko) 2011-05-16 2011-05-16 Ｌｄｍｏｓ 소자 제조 방법

Country Status (2)

Country Link
US (1) US8710587B2 (ko)
KR (1) KR101228366B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452619B1 (ko) * 2013-03-13 2014-10-23 주식회사 동부하이텍 부트스트랩 전계효과 트랜지스터 및 그 제조 방법
CN105845728A (zh) * 2015-01-15 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US11908930B2 (en) 2021-08-17 2024-02-20 Globalfoundries Singapore Pte. Ltd. Laterally-diffused metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
KR102164721B1 (ko) 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
KR102276905B1 (ko) 2015-01-29 2021-07-12 삼성전자주식회사 반도체 장치
JP2017045884A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN108110055B (zh) * 2016-11-25 2020-08-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
KR102424764B1 (ko) * 2018-02-02 2022-07-25 주식회사 디비하이텍 수평형 이중 확산 모스 트랜지스터
JP7241574B2 (ja) * 2019-03-11 2023-03-17 株式会社東芝 半導体装置
CN111668299B (zh) * 2020-07-24 2024-02-09 上海华虹宏力半导体制造有限公司 Ldmos器件的制造方法
CN117317024B (zh) * 2023-11-27 2024-03-29 北京智芯微电子科技有限公司 高开关特性半导体器件、工艺、芯片及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020137268A1 (en) * 2001-03-20 2002-09-26 Pellerin John G. Method of forming silicide contacts and device incorporation same
US20030025154A1 (en) 2001-08-02 2003-02-06 Haynie Sheldon D. LDMOS high voltage structure compatible with VLSI CMOS processes
US7554154B2 (en) 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method
KR100836767B1 (ko) * 2007-02-05 2008-06-10 삼성전자주식회사 높은 전압을 제어하는 모스 트랜지스터를 포함하는 반도체소자 및 그 형성 방법
US7508032B2 (en) * 2007-02-20 2009-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage device with low on-resistance
KR20100063576A (ko) * 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452619B1 (ko) * 2013-03-13 2014-10-23 주식회사 동부하이텍 부트스트랩 전계효과 트랜지스터 및 그 제조 방법
CN105845728A (zh) * 2015-01-15 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US11908930B2 (en) 2021-08-17 2024-02-20 Globalfoundries Singapore Pte. Ltd. Laterally-diffused metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer

Also Published As

Publication number Publication date
KR101228366B1 (ko) 2013-02-01
US20120292698A1 (en) 2012-11-22
US8710587B2 (en) 2014-04-29

Similar Documents

Publication Publication Date Title
KR101228366B1 (ko) Ｌｄｍｏｓ 소자 제조 방법
US7345341B2 (en) High voltage semiconductor devices and methods for fabricating the same
KR101572476B1 (ko) 반도체 소자 및 그 제조 방법
JP4309967B2 (ja) 半導体装置およびその製造方法
CN102770960A (zh) 半导体器件及其制造方法
JPWO2007091360A1 (ja) 半導体装置およびその製造方法
US8969157B2 (en) Method of manufacturing semiconductor device having field plate electrode
TWI393247B (zh) 具有深溝結構之半導體裝置
US20130248995A1 (en) Semiconductor device and manufacturing method of the same
US9997605B2 (en) LDMOS device and its manufacturing method
JPH1126758A (ja) トレンチ型ｍｏｓ半導体装置およびその製造方法
JP2009004762A (ja) 半導体装置およびその製造方法
KR100965962B1 (ko) 낮은 온-저항을 갖는 고전압 전력 ｍｏｓｆｅｔ
US8609490B2 (en) Extended drain lateral DMOS transistor with reduced gate charge and self-aligned extended drain
US20140239397A1 (en) Jlt (junction-less transistor) device and method for fabricating the same
JP2007088334A (ja) 半導体装置およびその製造方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2008103378A (ja) 半導体装置とその製造方法
JP2014022487A (ja) 半導体装置
JP6421337B2 (ja) 半導体装置
KR101280255B1 (ko) Ｌｄｍｏｓ 소자와 그 제조 방법
JP2017162920A (ja) 半導体装置及びその製造方法
KR101093148B1 (ko) 반도체 장치 및 그 제조방법
KR20110078978A (ko) 반도체 소자 및 그 제조 방법
CN113990942B (zh) 圆形对称结构的ldmos器件及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151208

Year of fee payment: 4