KR101280255B1 - Ｌｄｍｏｓ 소자와 그 제조 방법 - Google Patents

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Abstract

본 발명은 소스 핑거 팁과 드레인 사이의 드리프트 영역의 농도를 낮춰 브레이크다운 전압을 높일 수 있는 LDMOS 소자 및 그 제조 방법에 관한 것이다. 이를 위하여 본 발명의 실시 예에 따른 LDMOS 소자는 기판에 형성된 게이트와, 게이트를 사이에 두고 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과, 게이트와 드레인 사이에 단차를 갖도록 형성된 필드 산화막과, 기판에서 게이트와 드레인 사이에 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과, 드리프트 영역 내부에 형성되며, 필드 산화막의 단차에 따라 제 2 도전형 불순물이 선택적으로 이온 주입되어 형성된 적어도 하나 이상의 내부 필드 링을 포함할 수 있다.

Description

ＬＤＭＯＳ 소자와 그 제조 방법{LATERAL DOUBLE DIFFUSED METAL OXIDE SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 제조에 관한 것으로, 더욱 상세하게는 코너 영역의의 곡률 반경을 크게 하지 않고 브레이크다운 전압을 높일 수 있을 뿐만 아니라 온 저항 특성을 최적화시킬 수 있는 LDMOS 소자와 그 제조 방법에 관한 것이다.
고전압용 전력소자인 LDMOS 트랜지스터는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가지며, 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력 소자에 넓게 이용된다. 전력 소자의 경우 ON 저항(specific on-resistance)과 내압(breakdown voltage)은 소자의 성능에 큰 영향을 미치는 주요한 요소이므로, 온 저항(Rsp)을 유지하면서도 내압을 증가시키기 위한 다양한 기술이 제안되어 왔다.
제안된 기술로는 LDMOS 트랜지스터의 드리프트 영역의 게이트 단부 아래에 드리프트 영역과 반대형의 도펀트로 이루어진 내부 필드 링(internal field ring)을 형성하는 구조가 있다.
한편, 반도체 소자의 브레이크다운 전압 특성은 소스 영역 또는 드레인 영역의 곡률 반경과 밀접한 관계를 갖는다. 특히, 상대적으로 작은 소스 영역의 곡률 반경은 소자의 브레이크다운 전압을 감소시키는 주된 원인들 중의 하나이다. 그 이유는, 잘 알려져 있는 바와 같이, 좁은 곡률 반경의 접합부에서 전계 밀집 현상이 발생하기 때문이다.
도 1은 종래의 전력용 반도체 소자, 예컨대 LDMOS 트랜지스터를 도시한 레이아웃도이며, 도 2는 도 1의 선 AA'를 따라 도시한 단면도이다. 도 1 내지 도 2에서 동일한 참조 부호는 동일한 영역 또는 층을 의미한다.
도 1 내지 도 2에 도시된 바와 같이, 종래의 LDMOS 트랜지스터는 소스 구조(10), 드레인 구조(20), 소스측 돌출부(10'), 드레인측 돌출부(20'), 게이트(30) 및 N 드리프트 영역(40) 등을 포함할 수 있다. 여기에서, 드레인 구조(20)는 소스 구조(10)와 일정 간격 이격된다.
소스 구조(10)는 p형 반도체 기판(1) 표면 위의 소스 전극(미도시됨)과 이 소스 전극 아래의 반도체 기판(1) 내에 형성된 고농도 n+형 소스 영역(12)을 포함한다.
드레인 구조(20)는 반도체 기판(1) 표면 위의 드레인 전극(미도시됨)과 드레인 전극 아래의 반도체 기판(1) 내에 형성되어 N 드리프트 영역(40)을 포함한다. 이러한 N 드리프트 영역(40)은 n형 불순물 이온 주입 공정을 형성되는 n웰 영역이다.
이러한 드레인 구조(20)는 N 드리프트 영역(40)의 내부에 형성된 n+형 드레인 영역(22)도 포함한다. 그리고 N 드리프트 영역(40)의 내부에는 p형 탑 영역(25)을 포함한다.
게이트(30)는 게이트 절연막(40)에 의해 하부의 채널 영역으로부터 절연되도록 형성되며, 소스 전극, 드레인 전극 및 게이트 전극은 층간 절연막(미도시됨)에 의해 상호 절연된다.
또한, 이러한 LDMOS 트랜지스터는 로코스(LOCOS) 구조의 필드 산화막(42)을 포함한다.
상기와 같은 종래의 LDMOS 트랜지스터를 갖는 반도체 소자는 N 드리프트 영역(40)과 P형 탑 영역(25)에 해당되는 레이아웃에서 전하 개수의 비율을 분석하여 브레이크다운 전압과 온 저항의 최적 조건을 얻게 된다.
그러나, 고전압 어플리케이션에 이용되는 LDMOS의 경우 디자인 레이아웃 상 바운더리(boundary) 조건에 따라 전하 밸런스(charge balance)가 틀어지는 현상이 발생환다. 즉, 소스 구조(10)를 기준으로 라운드를 그리는 소스 핑거 구조나 드레인 구조(20)를 기준으로 라운드를 형성하는 드레인 핑거 구조에선 최적화된 브레이크다운 특성이 감소되는 현상이 발생하는데, 특히, n-type LDMOS 의 경우, 브레이크다운 전압 특성 확보가 더욱 어려워 이러한 코너 효과로 인하여 내압(Breakdown Voltage) 확보의 제한이 되고 있다. 일반적으로 이러한 n-type LDMOS 의 브레이크다운 전압 제한 현상을 보정해 주기 위하여 코너 영역의 n-type LDMOS 를 고려하지 않는 방식과, 고려되더라도 n-type LDMOS 특성을 제한적으로 사용하는 방법을 사용하고 있다.
이러한 방법은 LDMOS의 단면적당 소자 특성이 확보되지 않는 현상이 발생하기 때문에 정해진 사이즈(size) 당 최적의 LDMOS 특성을 확보할 수 있는 방법이 절실히 요구된다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 드리프트 영역 중 스트라이프(strip) 영역과 코너 영역을 별도의 이온 주입 공정을 실시하고, 코너 영역에 대해 n형 불순물과 p형 불순물 이온 주입 공정을 통해 내부 필드 링을 형성함으로써, 온 저항 및 브레이크다운 전압 특성을 최적화시킬 수 있는 LDMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 LDMOS 소자는 기판에 형성된 게이트와, 상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과, 상기 게이트와 드레인 사이에 형성된 필드 산화막과, 상기 게이트와 드레인 사이에서 스트라이프 영역에 대해 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과, 상기 소스의 핑거 팁과 상기 드레인의 핑거 팁을 갖는 코너 영역의 내부에 제 1 및 제 2 도전형 불순물 이온을 이용하여 형성되며, 서로 연결되는 다수의 내부 필드 링을 포함하며, 상기 각 내부 필드 링은, 상기 제 1 도전형 불순물 이온을 이용하여 형성된 영역 내부에 상기 제 2 도전형 불순물 이온으로 형성된 영역이 포함되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자는 상기 필드 산화막 하부에 형성된 제 2 도전형 불순물 이온으로 형성된 탑 영역을 더 포함하며, 상기 내부 필드 링은, 상기 탑 영역의 하부에 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 코너 영역의 농도는, 상기 내부 필드 링의 수에 의해 결정되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 코너 영역의 농도는, 상기 내부 필드 링을 형성하기 위한 제 2 도전형 불순물의 이온 주입 량 또는 이온 주입 에너지에 의해 결정되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 내부 필드 링은, 상기 제 1 도전형 불순물 이온을 이용하여 형성되며, 다각형 모양으로 연결된 다수의 제 1 내부 링과, 상기 제 1 내부 링 각각의 내부에 형성되며, 상기 제 2 도전형 불순물 이온을 이용하여 형성된 다각형 모양의 다수의 제 2 내부 링으로 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자에서 상기 제 1 내부 링은, 육각형 모양으로 형성되어 벌집 구조로 서로 연결되는 것을 특징으로 한다.
본 발명의 다른 측면에 의하면, 본 발명의 실시 예에 따른 LDMOS 소자 제조 방법은 게이트를 사이에 두고 기판의 양측으로 서로 이격 배치된 소스와 드레인을 갖는 LDMOS 소자의 제조 방법으로서, 상기 소스의 핑거 팁과 상기 드레인의 핑거 팁을 갖는 코너 영역을 제외한 스트라이프 영역에 해당되는 상기 기판 상에 제 1 도전형 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 코너 영역에 대응되는 상기 기판 상에 필드 산화막을 형성하는 단계와, 상기 코너 영역의 내부에 제 1 및 제 2 도전형 불순물 이온을 주입하여 서로 연결되는 다수의 내부 필드 링을 형성하는 단계를 포함하며, 상기 내부 필드 링은, 상기 제 1 도전형 물질을 이용하여 형성된 영역 내부에 상기 제 2 도전형 물질로 형성된 영역이 포함되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자 제조 방법은 상기 내부 필드 링을 형성하기 전에 상기 필드 산화막의 하부에 제 2 도전형 불순물 이온을 주입하여 탑 영역을 형성하는 단계를 더 포함하며, 상기 내부 필드 링은, 상기 탑 영역의 하측에 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 LDMOS 소자 제조 방법에서 상기 내부 필드 링을 형성하는 단계는, 상기 코너 영역의 일부가 오픈된 이온 주입 마스크를 이용한 상기 제 1 도전형 불순물 이온 주입 공정을 실시하여 다각형 모양으로 서로 연결된 다수의 제 1 내부 링을 형성하는 단계와, 상기 코너 영역의 다른 일부가 오픈된 이온 주입 마스크를 이용한 상기 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 1 내부 링의 내부에 다각형 모양의 다수의 제 2 내부 링을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 LDMOS 소자 제조 방법에서 상기 제 1 내부 링을 형성하는 단계는, 상기 육각형 모양으로 형성되어 벌집 구조로 서로 연결되는 상기 제 1 내부 링을 형성하는 것을 특징으로 한다.
본 발명은 드리프트 영역 중 스트라이프(strip) 영역과 코너 영역을 별도의 이온 주입 공정을 실시하고, 코너 영역에 대해 n형 불순물과 p형 불순물 이온 주입 공정을 통해 내부 필드 링을 형성함으로써, 코너 영역의의 곡률 반경을 크게 하지 않고 브레이크다운 전압을 높일 수 있을 뿐만 아니라 온 저항 특성을 최적화시킬 수 있는 효과가 있다.
도 1은 종래의 전력용 반도체 소자, 예컨대 LDMOS 트랜지스터를 도시한 레이아웃도,
도 2는 도 1의 선 AA'를 따라 도시한 단면도,
도 3은 본 발명의 일 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도,
도 4는 도 3의 선 AA'를 따라 도시한 단면도,
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 LDMOS 소자에서 내부 필드 링을 형성하는 과정을 도시한 공정 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도,
도 7은 도 6의 선 AA'를 따라 도시한 단면도,
도 8a 내지 도 5d는 본 발명의 다른 실시 예에 따른 LDMOS 소자에서 내부 필드 링을 형성하는 과정을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 작은 소스 곡률 반경을 가질 뿐만 아니라 브레이크다운 전압을 높일 수 있는 n-채널 LDMOS 트랜지스터에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도이며, 도 4는 도 3의 선 AA'를 따라 도시한 단면도이다. 도 3 내지 도 4에서 동일한 참조 부호는 동일한 영역 또는 층을 의미한다.
도 3 내지 도 4를 참조하면, 본 발명의 실시 예에 따른 LDMOS 소자는 p형 기판 또는 p형 SOI 기판(300), 소스 구조(310), 드레인 구조(320), 소스측 돌출부(310'), 드레인측 돌출부(320'), 게이트(330) 및 p형 기판 또는 p형 SOI 기판(300) 내에 LDMOS 소자의 드리프트 영역으로 사용되는 N 드리프트 영역(340) 등을 포함할 수 있다. 여기에서, 드레인 전극(320)는 소스 전극(310)과 일정 간격 이격된다.
소스 구조(310)는 기판(300) 표면 위의 소스 전극(미도시됨)과 이 소스 전극 아래의 기판(1) 내에 형성된 고농도 n+형 소스 영역(312)을 포함할 수 있다.
드레인 구조(320)는 기판(300) 표면 위의 드레인 전극(미도시됨)과 드레인 전극(21) 아래의 기판(2) 내부에 형성된 n+형 드레인 영역(322)을 포함할 수 있다.
게이트(330)는 게이트 절연막(332)에 의해 하부의 채널 영역으로부터 절연되도록 형성되며, 게이트(330)에 전압을 인가하기 위한 게이트 전극(미도시됨)이 게이트(330)의 상부에 형성되어 있다.
또한, 이러한 LDMOS 트랜지스터는 로코스(LOCOS) 구조의 필드 산화막(350)을 포함한다. 본 발명의 실시 예에서 필드 산화막(350)은 산화 공정을 통해 생성되는데, 예를 들어 LOCOS(LOCal Oxidation of Silicon) 산화막을 들 수 있다.
한편, 본 발명의 실시 예에서 소스(312) 및 드레인(322)은 중심부에 돌출 모양의 소스 및 드레인 핑거 팁(312t, 322t)을 포함할 수 있다.
이러한 구조의 LDMOS 소자는 소스 핑거 팁(312t)와 드레인(322) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이의 N 드리프트 영역(340), 즉 코너 영역에서 전계 밀집 현상이 발생되며, 이로 인해 브레이크다운 전류가 발생된다. 이를 방지하기 위해 본 발명의 실시 예에서는 소스 핑거 팁(312t)와 드레인(322) 사이의 제 1 코너 영역(360) 및 드레인 핑거 팁(322t)와 소스(312) 사이의 제 2 코너 영역(370)에 도핑 농도를 컨트롤하기 위한 내부 필드 링(380)을 형성할 수 있다.
내부 필드 링(380)은 제 1, 2 코너 영역(360, 370) 내부에 p형 불순물과 n형 불순물을 이용하여 형성될 수 있는데, 즉 n형 불순물을 이용하여 형성된 다각형 모양의 다수의 제 1 내부 링(382), p형 불순물을 이용하여 형성된 다각형 모양의 다수의 제 2 내부 링(384)으로 구성될 수 있다.
또한, 내부 필드 링(380)의 제 1 내부 링(382) 각각은 서로 연결되며, 옥타곤 형태로 형성될 수 있다.
한편, 본 발명의 일 실시 예에 따른 LDMOS 소자의 경우 N 드리프트 영역(340)을 내부 필드 링(380)이 형성되는 부분, 즉 제 1, 2 코너 영역(360, 370)을 제외한 부분에 대해서만 형성할 수 있다. 즉, 내부 필드 링(380)이 형성되는 제 1, 2 코너 영역(360. 370)을 제외한 부분(스트라이프 영역)에 대해 고농도 n형 불순물 이온 주입 공정을 통해 N 드리프트 영역(340)을 형성한 후 n형 불순물 이온 주입 공정과 p형 불순물 이온 주입 공정을 통해 제 1, 2 코너 영역(360, 370)에 내부 필드 링(380)을 형성할 수 있다.
또한, 본 발명의 실시 예에서 내부 필드 링(380)은 벌집 구조로 서로 연결될 수 있으며, 필드 산화막(350)의 저면에 형성될 수 있다.
이와 같이, 소스 핑거 팁(312t)와 드레인(322) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이에 내부 필드 링(380)을 형성함으로써, 소스 핑거 팁(312t)와 드레인(308) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이의 곡률 반경을 크게 하지 않고 브레이크다운 전압을 높일 수 있을 뿐만 아니라 온 저항 특성을 최적화시킬 수 있다.
상기와 같은 내부 필드 링을 형성하는 과정에 대해 도 5a 내지 도 5c를 참조하여 설명한다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따라 내부 필드 링을 형성하는 과정을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 먼저 p형 기판 또는 p형의 SOI 기판(300)에 LDMOS 소자의 N 드리프트 영역(340)을 형성하기 위해 n형 고농도 불순물 이온 주입 공정을 실시한다. 상세히 설명하면, 기판(300) 상에 N 드리프트 영역(340)에서 스트라이프 영역에 해당되는 부분이 오픈된 이온 주입 마스크(미도시됨)를 형성한 후 n형 고농도 불순물 이온 주입 공정을 실시하여 기판(300) 내부에 N 드리프트 영역(340)을 형성할 수 있다. 여기에서, 스트라이프 영역은 필드 산화막(350)이 형성되는 부분을 제외한 부분, 즉 제 1, 2 코너 영역(360, 370)을 제외한 부분을 의미한다.
그리고 나서, 도 5b에 도시된 바와 같이, N 드리프트 영역(340)을 제외한 부분, 즉 제 1, 2 코너 영역(360, 370)의 일부가 오픈된 제 1 이온 주입 마스크(342)를 형성한 후 제 1 이온 주입 마스크(342)를 이용한 n형 고농도 불순물 이온 주입 공정을 실시하여 n 타입의 제 1 내부 링(382)을 형성한다. 여기에서, 제 1 내부 링(382)는 제 1, 2 코너 영역(360, 370) 내부에 다수의 옥타곤(octagon) 형태로 서로 연결되도록 형성될 수 있다.
그런 다음, 제 1 이온 주입 마스크(342)을 제거한 후 제 1, 2 코너 영역(360, 370)의 다른 일부가 오픈된 제 2 이온 주입 마스크(미도시됨)를 형성한 후 제 2 이온 주입 마스크를 이용한 p형 고농도 불순물 이온 주입 공정을 실시하여 p타입의 제 2 내부 링(384)을 형성한다. 그리고 나서, 제 2 이온 주입 마스크를 제거한다. 여기에서, 제 2 내부 링(384)은 제 1 내부 링(382)의 내부에 형성될 수 있으며, 제 1 내부 링(382)와 마찬가지로 옥타곤 형태로 형성될 수 있다.
한편, 본 발명의 실시 예에 따른 LDMOS 소자의 브레이크다운 전압은 컨트를 링(380) 내 제 2 내부 링(384)의 깊이와 폭 조절을 통해 가능한데, 즉 p형 불순물 이온 주입 공정 시 주입되는 이온량과 이온 에너지 등을 조절하여 제 2 내부 링(384)의 깊이와 폭을 조절할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 LDMOS 소자를 도시한 레이아웃도이며, 도 7은 도 6의 선 AA'를 따라 도시한 단면도이다. 도 6 내지 도 7에서 동일한 참조 부호는 동일한 영역 또는 층을 의미한다.
도 6 내지 도 7을 참조하면, 본 발명의 다른 실시 예에 따른 LDMOS 소자는 p형 기판 또는 p형 SOI 기판(300), 소스 구조(310), 드레인 구조(320), 소스측 돌출부(310'), 드레인측 돌출부(320'), 게이트(330) 및 p형 기판 또는 p형 SOI 기판(300) 내에 LDMOS 소자의 드리프트 영역으로 사용되는 N 드리프트 영역(340) 및 P 탑 영역(400) 등을 포함할 수 있다. 여기에서, 드레인 전극(320)는 소스 전극(310)과 일정 간격 이격된다.
소스 구조(310)는 기판(300) 표면 위의 소스 전극(미도시됨)과 이 소스 전극 아래의 기판(1) 내에 형성된 고농도 n+형 소스 영역(312)을 포함할 수 있다.
드레인 구조(320)는 기판(300) 표면 위의 드레인 전극(미도시됨)과 드레인 전극(21) 아래의 기판(2) 내부에 형성된 n+형 드레인 영역(322)을 포함할 수 있다.
게이트(330)는 게이트 절연막(332)에 의해 하부의 채널 영역으로부터 절연되도록 형성되며, 게이트(330)에 전압을 인가하기 위한 게이트 전극(미도시됨)이 게이트(330)의 상부에 형성되어 있다.
또한, 이러한 LDMOS 트랜지스터는 로코스(LOCOS) 구조의 필드 산화막(350)을 포함한다. 본 발명의 실시 예에서 필드 산화막(350)은 산화 공정을 통해 생성되는데, 예를 들어 LOCOS(LOCal Oxidation of Silicon) 산화막을 들 수 있다. 이러한 필드 산화막(350)의 하부에는 p형 불순물 이온 주입 공정을 통해 형성된 p 탑 영역(400)이 형성되어 있다.
한편, 본 발명의 실시 예에서 소스(312) 및 드레인(322)은 중심부에 돌출 모양의 소스 및 드레인 핑거 팁(312t, 322t)을 포함할 수 있다.
이러한 구조의 LDMOS 소자는 소스 핑거 팁(312t)와 드레인(322) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이의 N 드리프트 영역(340)에서 전계 밀집 현상이 발생되며, 이로 인해 브레이크다운 전류가 발생된다. 이를 방지하기 위해 본 발명의 실시 예에서는 소스 핑거 팁(312t)와 드레인(322) 사이의 제 1 코너 영역(360) 및 드레인 핑거 팁(322t)와 소스(312) 사이의 제 2 코너 영역(370)에 도핑 농도를 컨트롤하기 위한 내부 필드 링(380)을 형성할 수 있다. 이러한 내부 필드 링(380)은 p탑 영역(400)을 형성한 후 p형 불순물과 n형 불순물을 이용하여 형성될 수 있다. 즉, 내부 필드 링(380)은 n형 불순물을 이용하여 형성된 다각형 모양의 다수의 제 1 내부 링(382), p형 불순물을 이용하여 형성된 다각형 모양의 다수의 제 2 내부 링(384)으로 구성될 수 있다.
또한, 내부 필드 링(380)의 제 1 내부 링(382) 각각은 서로 연결되며, 옥타곤 형태로 형성될 수 있다.
한편, 본 발명의 실시 예에 따른 LDMOS 소자의 경우 N 드리프트 영역(340)을 내부 필드 링(380)이 형성되는 부분, 즉 제 1, 2 코너 영역(360, 370)을 제외한 부분, 즉 스트라이프 영역에 대해서만 형성할 수 있다. 즉, 내부 필드 링(380)이 형성되는 제 1, 2 코너 영역(360. 370)을 제외한 부분에 대해 고농도 n형 불순물 이온 주입 공정을 통해 N 드리프트 영역(340)을 형성하고, 제 1, 2 코너 영역(360, 370)에 p형 불순물 이온 주입 공정을 통해 p탑 영역(400)을 형성한 후 n형 불순물 이온 주입 공정과 p형 불순물 이온 주입 공정을 통해 제 1, 2 코너 영역(360, 370)에 내부 필드 링(380)을 형성할 수 있다.
또한, 본 발명의 실시 예에서 내부 필드 링(380)은 벌집 구조로 서로 연결될 수 있으며, 필드 산화막(350)의 저면에 형성될 수 있다.
이와 같이, 소스 핑거 팁(312t)와 드레인(322) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이에 내부 필드 링(380)을 형성함으로써, 소스 핑거 팁(312t)와 드레인(308) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이의 곡률 반경을 크게 하지 않고 브레이크다운 전압을 높일 수 있다.
상기와 같은 내부 필드 링을 형성하는 과정에 대해 도 8a 내지 도 8d를 참조하여 설명한다.
도 8a 내지 도 8d는 본 발명의 다른 실시 예에 따라 내부 필드 링을 형성하는 과정을 도시한 공정 단면도이다.
도 8a에 도시된 바와 같이, 먼저 p형 기판 또는 p형의 SOI 기판(300)에 LDMOS 소자의 N 드리프트 영역(340)을 형성하기 위해 n형 고농도 불순물 이온 주입 공정을 실시한다. 상세히 설명하면, 기판(300) 상에 N 드리프트 영역(340)이 형성될 부분, 즉 스트라이프 부분이 오픈된 이온 주입 마스크(미도시됨)를 형성한 후 n형 고농도 불순물 이온 주입 공정을 실시하여 기판(300) 내부에 N 드리프트 영역(340)을 형성할 수 있다. 여기에서, 스트라이프 영역은 필드 산화막(350)이 형성되는 부분을 제외한 부분, 즉 제 1, 2 코너 영역(360, 370)을 제외한 부분을 의미한다.
그리고 나서, 도 8b에 도시된 바와 같이, N 드리프트 영역(340)을 제외한 부분, 즉 제 1, 2 코너 영역(360, 370)이 오픈된 제 1 이온 주입 마스크(402)를 형성한 후 제 1 이온 주입 마스크(402)를 이용한 p형 불순물 이온 주입 공정을 실시하여 p탑 영역(400)을 형성한다.
그런 다음, 도 8c에 도시된 바와 같이, 제 1 이온 주입 마스크(402)를 제거하며, N 드리프트 영역(340)을 제외한 부분, 즉 제 1, 2 코너 영역(360, 370)의 일부가 오픈된 제 2 이온 주입 마스크(404)를 형성한 후 제 2 이온 주입 마스크(404)를 이용한 n형 고농도 불순물 이온 주입 공정을 실시하여 n 타입의 제 1 내부 링(382)을 형성한다. 여기에서, 제 1 내부 링(382)는 제 1, 2 코너 영역(360, 370) 내부에 다수의 옥타곤(octagon) 형태로 서로 연결되도록 형성될 수 있다.
그리고 나서, 도 8d에 도시된 바와 같이, 제 2 이온 주입 마스크(404)을 제거한 후 제 1, 2 코너 영역(360, 370)의 다른 일부가 오픈된 제 3 이온 주입 마스크(미도시됨)를 형성한 후 제 3 이온 주입 마스크를 이용한 p형 고농도 불순물 이온 주입 공정을 실시하여 p타입의 제 2 내부 링(384)을 형성한다. 그리고 나서, 제 3 이온 주입 마스크를 제거한다. 여기에서, 제 2 내부 링(384)은 제 1 내부 링(382)의 내부에 형성될 수 있으며, 제 1 내부 링(382)와 마찬가지로 옥타곤 형태로 형성될 수 있다.
한편, 본 발명의 실시 예들에 따른 LDMOS 소자의 브레이크다운 전압은 컨트를 링(380) 내 제 2 내부 링(384)의 깊이와 폭 조절을 통해 가능한데, 즉 p형 불순물 이온 주입 공정 시 주입되는 이온량과 이온 에너지 등을 조절하여 제 2 내부 링(384)의 깊이와 폭을 조절할 수 있다.
본 발명의 실시 예들에 따르면, 소스 핑거 팁(312t)와 드레인(322) 사이 및 드레인 핑거 팁(322t)와 소스(312) 사이에 해당되는 제 1, 2 코너 영역(360, 370)에 n형 및 p형 이온 주입 공정을 실시하여 n 타입 및 p 타입의 제 1, 2 내부 링(382, 384)을 형성함으로써, 전류 방향과 폭 방향으로 전계 필드를 잡아주게 되어 온 저항 및 브레이크 다운 전압을 높일 수 있다.
본 발명의 실시 예들에서는 내부 필드 링(380)의 모양을 옥타곤으로 예를 들어 설명하였지만, 원형(circle), 사각형, 삼각형 등과 같은 다양한 형태로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
300 : 기판
310 : 소스 구조 310' : 소스측 돌출부
320 : 드레인 구조 320' : 드레인측 돌출부
310t : 소스 핑거 팁 320t : 드레인 핑거 팁
330 : 게이트 332 : 게이트 절연막
340 : N 드리프트 영역 360 : 제 1 코너 영역
370 : 제 2 코너 영역 380 : 내부 필드 링
382 : 제 1 내부 링 384 : 제 2 내부 링
400 : p탑 영역

Claims (9)

  1. 기판에 형성된 게이트와,
    상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치되는 소스 및 드레인과,
    상기 게이트와 드레인 사이에 형성된 필드 산화막과,
    상기 게이트와 드레인 사이에서 스트라이프 영역에 대해 제 1 도전형 불순물 이온을 이용하여 형성된 드리프트 영역과,
    상기 소스의 핑거 팁과 상기 드레인의 핑거 팁을 갖는 코너 영역의 내부에 제 1 및 제 2 도전형 불순물 이온을 이용하여 형성되며, 서로 연결되는 다수의 내부 필드 링을 포함하며,
    상기 각 내부 필드 링은, 상기 제 1 도전형 불순물 이온을 이용하여 형성된 영역 내부에 상기 제 2 도전형 불순물 이온으로 형성된 영역이 포함되는 것을 특징으로 하는
    LDMOS 소자.
  2. 제 1 항에 있어서,
    상기 필드 산화막 하부에 형성된 제 2 도전형 불순물 이온으로 형성된 탑 영역을 더 포함하며,
    상기 내부 필드 링은, 상기 탑 영역의 하부에 형성되는 것을 특징으로 하는
    LDMOS 소자.
  3. 제 1 항에 있어서,
    상기 코너 영역의 농도는, 상기 내부 필드 링의 수에 의해 결정되는 것을 특징으로 하는
    LDMOS 소자.
  4. 제 1 항에 있어서,
    상기 코너 영역의 농도는, 상기 내부 필드 링을 형성하기 위한 제 2 도전형 불순물의 이온 주입 량 또는 이온 주입 에너지에 의해 결정되는 것을 특징으로 하는
    LDMOS 소자.
  5. 제 1 항에 있어서,
    상기 내부 필드 링은,
    상기 제 1 도전형 불순물 이온을 이용하여 형성되며, 다각형 모양으로 연결된 다수의 제 1 내부 링과,
    상기 제 1 내부 링 각각의 내부에 형성되며, 상기 제 2 도전형 불순물 이온을 이용하여 형성된 다각형 모양의 다수의 제 2 내부 링으로 구성되는 것을 특징으로 하는
    LDMOS 소자.
  6. 게이트를 사이에 두고 기판의 양측으로 서로 이격 배치된 소스와 드레인을 갖는 LDMOS 소자의 제조 방법으로서,
    상기 소스의 핑거 팁과 상기 드레인의 핑거 팁을 갖는 코너 영역을 제외한 스트라이프 영역에 해당되는 상기 기판 상에 제 1 도전형 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계와,
    상기 코너 영역에 대응되는 상기 기판 상에 필드 산화막을 형성하는 단계와,
    상기 코너 영역의 내부에 제 1 및 제 2 도전형 불순물 이온을 주입하여 서로 연결되는 다수의 내부 필드 링을 형성하는 단계를 포함하며,
    상기 내부 필드 링은, 상기 제 1 도전형 물질을 이용하여 형성된 영역 내부에 상기 제 2 도전형 물질로 형성된 영역이 포함되는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 내부 필드 링을 형성하기 전에 상기 필드 산화막의 하부에 제 2 도전형 불순물 이온을 주입하여 탑 영역을 형성하는 단계를 더 포함하며,
    상기 내부 필드 링은, 상기 탑 영역의 하측에 형성되는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
  8. 제 6 항에 있어서,
    상기 내부 필드 링을 형성하는 단계는,
    상기 코너 영역의 일부가 오픈된 이온 주입 마스크를 이용한 상기 제 1 도전형 불순물 이온 주입 공정을 실시하여 다각형 모양으로 서로 연결된 다수의 제 1 내부 링을 형성하는 단계와,
    상기 코너 영역의 다른 일부가 오픈된 이온 주입 마스크를 이용한 상기 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 1 내부 링의 내부에 다각형 모양의 다수의 제 2 내부 링을 형성하는 단계를 포함하는
    LDMOS 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 내부 링을 형성하는 단계는,
    벌집 구조로 서로 연결된 육각형 모양으로 상기 제 1 내부 링을 형성하는 것을 특징으로 하는
    LDMOS 소자 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714407B2 (en) 2007-08-29 2010-05-11 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
KR20100063576A (ko) * 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
US20100163989A1 (en) 2008-12-30 2010-07-01 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
US7960786B2 (en) 2008-07-09 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltages of ultra-high voltage devices by forming tunnels

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714407B2 (en) 2007-08-29 2010-05-11 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US7960786B2 (en) 2008-07-09 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltages of ultra-high voltage devices by forming tunnels
KR20100063576A (ko) * 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
US20100163989A1 (en) 2008-12-30 2010-07-01 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof

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