WO2014087600A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2014087600A1
WO2014087600A1 PCT/JP2013/006922 JP2013006922W WO2014087600A1 WO 2014087600 A1 WO2014087600 A1 WO 2014087600A1 JP 2013006922 W JP2013006922 W JP 2013006922W WO 2014087600 A1 WO2014087600 A1 WO 2014087600A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
type
semiconductor device
conductivity type
semiconductor
Prior art date
Application number
PCT/JP2013/006922
Other languages
English (en)
French (fr)
Inventor
祐麻 利田
望 赤木
敬太 林
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2013214758A external-priority patent/JP6062340B2/ja
Priority claimed from JP2013214759A external-priority patent/JP5725125B2/ja
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to US14/647,187 priority Critical patent/US9536944B2/en
Priority to CN201380062964.2A priority patent/CN104838500B/zh
Priority to DE112013005788.3T priority patent/DE112013005788B4/de
Publication of WO2014087600A1 publication Critical patent/WO2014087600A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Definitions

  • the present disclosure relates to a semiconductor device having a super junction (hereinafter referred to as SJ) structure and a manufacturing method thereof.
  • SJ super junction
  • a semiconductor in which a vertical double-diffused MOSFET (DMOS) is formed in a cell region a semiconductor in which the breakdown voltage layer in the outer peripheral region surrounding the outer periphery of the cell region is formed only by a low impurity concentration n ⁇ type epitaxial layer there is a device.
  • injected charges are linearly discharged from the n ⁇ -type epitaxial layer toward the contact portion with the source electrode in the p-type body layer.
  • the breakdown voltage structure in the outer peripheral region located at the outer periphery of the cell region is configured by a relatively high concentration p-type surface electric field relaxation (Resurf) layer.
  • the breakdown voltage is ensured by the p-type RESURF layer. Therefore, when the DMOS formed in the cell region is a trench gate type, the end portion of the outermost trench gate is covered with a p-type RESURF layer.
  • the breakdown voltage layer in the outer peripheral region is formed by the PN column in which the p-type column and the n-type column are alternately repeated similarly to the cell region in which the MOSFET is formed (For example, see Patent Document 1 and Patent Document 2). Therefore, during the recovery operation of the MOSFET having the SJ structure, the injected charge is discharged toward the contact portion with the source electrode in the p-type body layer through the PN column. Further, in the outer peripheral region provided with the SJ structure, the withstand voltage can be maintained with the SJ structure. Therefore, the p-type RESURF layer provided in the outer peripheral region does not need to be highly concentrated, and the trench gate is not covered with the dense p-type RESURF layer.
  • JP 2006-278826 A (corresponding to US 2006/0220156 A1) JP 2004-134597 A (corresponding to US 6,825,537 B2)
  • the injected charge is discharged linearly from the n ⁇ -type epitaxial layer toward the contact portion with the source electrode in the p-type body layer. For this reason, the injected charge is discharged without being relatively concentrated.
  • the injected charge is discharged through the PN column toward the contact portion with the source electrode in the p-type body layer during the recovery operation, but drifts in preference to the p-type semiconductor. For this reason, as described by the arrows in FIG. 33, the injected charge escapes from the p-type column J2 to the substrate surface side without straddling the n-type column J1, and the p-type body layer passes through the p-type RESURF layer J3 in the peripheral region It is discharged from the contact portion with the source electrode J5 at J4.
  • the SJ-structure MOSFET is more likely to concentrate injected charges than the DMOS, and the boundary position between the p-type body layer J4 and the source electrode J5 or the gate insulating film J7 below the gate wiring J6 is destroyed. is there. In particular, heat generation increases at the outermost end portion of the source electrode J5 at the contact portion with the p-type body layer J4 and is easily destroyed.
  • a semiconductor device includes a first conductivity type semiconductor substrate, a super junction structure, a semiconductor layer, a second conductivity type high impurity layer, a surface electrode, a back electrode, and a second electrode. And a conductive deep layer.
  • the semiconductor substrate has a front surface and a back surface.
  • the super junction structure has a repeating structure in which a first conductivity type column and a second conductivity type column are repeated in parallel with the surface of the semiconductor substrate on the surface side of the semiconductor substrate.
  • the semiconductor layer is formed on the super junction structure in the cell region and the outer peripheral region, with the outer peripheral side of the semiconductor substrate being an outer peripheral region and the inner side of the outer peripheral region being a cell region in which a vertical semiconductor element is formed.
  • the high impurity layer is formed in the semiconductor layer on the super junction structure in the cell region, and has a higher impurity concentration than the semiconductor layer.
  • the surface electrode is formed so as to enter the outer peripheral region from the cell region and is in contact with the high impurity layer.
  • the back electrode is electrically connected to the back side of the semiconductor substrate.
  • the deep layer has a higher impurity concentration than the super junction structure and is formed from a position at a predetermined depth from the surface of the semiconductor layer, and is in contact with the high impurity layer and in contact with the super junction structure, from the substrate normal direction. As seen, it is formed so as to overlap between a first end portion which is the outermost peripheral portion of the surface electrode in contact with the high impurity layer and an outer peripheral end portion of the high impurity layer.
  • the semiconductor device according to the first aspect is in contact with the high impurity layer and the super junction structure, overlapped between the first end portion and the end portion of the high impurity layer when viewed from the substrate normal direction, and A deep layer having a higher conductivity type impurity concentration than the SJ structure is provided. As a result, the semiconductor device can reduce the concentration of the injected charge and suppress the destruction of the element.
  • the semiconductor substrate is prepared, and a super junction structure having the first conductivity type column and the second conductivity type column is formed on the surface side of the semiconductor substrate.
  • the impurity implantation layer is formed in the surface layer portion of the super junction structure by ion-implanting the second conductivity type impurity using a mask in which the formation region of the deep layer is opened, thereby forming the impurity implantation layer.
  • the second conductivity type layer is epitaxially grown on the surface of the super junction structure, and the deep layer is formed by thermally diffusing impurities in the impurity implantation layer by heat treatment.
  • the impurity implantation layer is formed in the surface layer portion of the super junction structure, it is not necessary to perform the high acceleration ion implantation, so that the throughput can be improved and the manufacturing process can be simplified.
  • the semiconductor substrate is prepared, and the first conductivity type column and the second conductivity type column are provided on the surface side of the semiconductor substrate.
  • the second conductivity type layer is formed on the surface of the super junction structure, and a second conductivity type impurity is removed from above the second conductivity type layer using a mask in which a region where the deep layer is to be formed is opened.
  • the deep layer is formed by high acceleration ion implantation.
  • the second conductivity type impurity can also be ion-implanted with high acceleration from the second conductivity type layer.
  • a semiconductor element with better crystallinity can be obtained because epitaxial growth does not occur on the surface where crystal defects are caused by ion implantation.
  • a semiconductor device includes a first conductivity type semiconductor substrate, a super junction structure, a semiconductor layer, a first conductivity type source region, a gate insulating film, a gate electrode, and a second electrode.
  • a conductive high impurity layer, a front electrode, a back electrode, and a second conductive deep layer are provided.
  • the semiconductor substrate has a front surface and a back surface.
  • the super junction structure has a repeating structure in which a first conductivity type column and a second conductivity type column are repeated in one direction parallel to the surface of the semiconductor substrate on the surface side of the semiconductor substrate.
  • the semiconductor layer is formed on the super junction structure in the cell region and the outer peripheral region, with the outer peripheral side of the semiconductor substrate being an outer peripheral region and the inner side of the outer peripheral region being a cell region in which a vertical semiconductor element is formed.
  • the source region is formed in a surface layer portion of the semiconductor layer in the cell region.
  • the gate insulating film penetrates the source region and the semiconductor layer to reach the first conductivity type column, and is formed on a trench surface extending from the cell region toward the outer peripheral region with one direction as a longitudinal direction. It is formed.
  • the gate electrode is formed on the surface of the gate insulating film in the trench.
  • the high impurity layer is formed in the semiconductor layer in the cell region and has a higher impurity concentration than the super junction structure.
  • the surface electrode is formed to enter the outer peripheral region from the cell region, and constitutes a source electrode formed in contact with the high impurity layer and the source region.
  • the back electrode constitutes a drain electrode electrically connected to the back side of the semiconductor substrate.
  • the deep layer is in contact with the high impurity layer, has a higher impurity concentration than the super junction structure, covers at least a corner portion of the front end in the longitudinal direction of the trench, and sees the front end of the trench when viewed from the substrate normal direction It protrudes to the outer peripheral side.
  • the deep layer since the deep layer is provided, when the injected charge is extracted during the recovery operation, the deep layer is brought to substantially the same source potential as the surface electrode through the high impurity layer. For this reason, equipotential lines can be extended along the deep layer. As a result, the potential applied in the gate insulating film at the tip of the trench gate covered with the deep layer can be reduced, the electric field concentration can be relaxed, and the gate insulating film can be prevented from being destroyed. .
  • the super junction structure in which the semiconductor substrate is prepared, and the first conductivity type column and the second conductivity type column are provided on a surface side of the semiconductor substrate.
  • An impurity implantation layer is formed in a surface layer portion of the super junction structure by ion implantation of a second conductivity type impurity using a mask that is formed and has an opening in the region where the deep layer is to be formed, thereby forming the impurity implantation layer.
  • the semiconductor layer is epitaxially grown on the surface of the super junction structure, and the deep layer is formed by thermally diffusing impurities in the impurity implantation layer by heat treatment.
  • the impurity implantation layer is formed in the surface layer portion of the super junction structure, it is not necessary to perform the high acceleration ion implantation, so that the throughput can be improved and the manufacturing process can be simplified.
  • the semiconductor substrate is prepared, and the first conductivity type column and the second conductivity type column are provided on the surface side of the semiconductor substrate.
  • the semiconductor layer is formed on the surface of the super junction structure, and the second conductivity type impurity is highly accelerated ions from above the second conductivity type layer using a mask in which a region where the deep layer is to be formed is opened.
  • the deep layer is formed by the implantation.
  • the second conductivity type impurity can also be ion-implanted with high acceleration from the second conductivity type layer.
  • a semiconductor element with better crystallinity can be obtained because epitaxial growth does not occur on the surface where crystal defects are caused by ion implantation.
  • FIG. 1 is a top surface layout diagram of a semiconductor device including an SJ-structure MOSFET according to the first embodiment of the present disclosure.
  • FIG. 2 is a sectional view taken along line II-II of the semiconductor device shown in FIG. 3 is a sectional view taken along line III-III of the semiconductor device shown in FIG.
  • FIG. 4 is a sectional view taken along line IV-IV of the semiconductor device shown in FIG.
  • FIG. 5 is a diagram showing the relationship between the acceleration voltage, the center depth, the dose amount, the peak concentration, and the recovery tolerance of the p-type deep layer.
  • FIG. 6 is a view showing a protrusion length L1 from the end portion P1 in the cross section shown in FIG.
  • FIG. 7 is a graph showing the result of analyzing the heat generation temperature at the end P1 with respect to the protrusion length L1 by simulation.
  • FIG. 8 is a diagram showing an overlap length L2 from the end portion P1 in the cross section shown in FIG.
  • FIG. 9 is a graph showing the results of examining the recovery tolerance with respect to the overlap length L2 by experiments.
  • FIG. 10A is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10B is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10C is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10D is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10E is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10F is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 10G is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 11A is a cross-sectional view illustrating a part of the manufacturing process of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 11B is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 11C is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 11D is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 11E is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 11F is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 11G is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 12 is a top surface layout diagram of the semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 13 is a cross-sectional view of a semiconductor device including an SJ structure diode according to the fourth embodiment of the present disclosure.
  • FIG. 14 is a top surface layout diagram of a semiconductor device including an SJ-structure MOSFET according to the fifth embodiment of the present disclosure.
  • 15 is a cross-sectional view taken along line XV-XV of the semiconductor device shown in FIG.
  • FIG. 16 is a top surface layout diagram of the semiconductor device including the SJ-structure MOSFET according to the sixth embodiment of the present disclosure.
  • 17 is a cross-sectional view of the semiconductor device shown in FIG. 16 taken along line XVII-XVII.
  • FIG. 18 is a cross-sectional view of the semiconductor device shown in FIG. 16, taken along line XVIII-XVIII.
  • 19 is a cross-sectional view of the semiconductor device shown in FIG. 16 taken along line XIX-XIX.
  • FIG. 20 is a cross-sectional view showing the potential distribution of the semiconductor device when the p-type deep layer is not provided.
  • FIG. 21 is a cross-sectional view showing a potential distribution of a semiconductor device provided with a p-type deep layer.
  • FIG. 22 is a diagram showing a protrusion width W1 represented by the distance from the front end of the trench to the outer peripheral end of the p-type deep layer in the cross section shown in FIG. FIG.
  • FIG. 23 is a graph showing the results of examining changes in the potential difference ⁇ V when the protrusion width W1 is changed.
  • FIG. 24 is a diagram showing the amount of receding X of the inner peripheral end of the p-type deep layer from the tip of the trench in the cross section shown in FIG.
  • FIG. 25 is a graph showing the results of examining changes in the potential difference ⁇ V when the retraction amount X is changed.
  • FIG. 26 is a graph showing a result of examining the recovery tolerance with respect to the retreat amount X by an experiment.
  • FIG. 27A is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27B is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27C is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27D is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27E is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27F is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 27G is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the sixth embodiment.
  • FIG. 28A is a cross-sectional view illustrating a part of the manufacturing process of the semiconductor device according to the seventh embodiment of the present disclosure.
  • FIG. 28B is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28C is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28D is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28E is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28F is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28B is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 28C is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according
  • FIG. 28G is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the seventh embodiment.
  • FIG. 29 is a diagram illustrating a part of the top surface layout of the semiconductor device according to the eighth embodiment of the present disclosure.
  • FIG. 30 is a top surface layout diagram of the semiconductor device including the SJ-structure MOSFET according to the ninth embodiment of the present disclosure.
  • 31 is a cross-sectional view of the semiconductor device shown in FIG. 30 taken along line XXXI-XXXI.
  • 32 is a cross-sectional view of the semiconductor device shown in FIG. 30 taken along line XXXII-XXXII.
  • FIG. 33 is a cross-sectional view of the semiconductor device showing how the injected charge moves during the recovery operation.
  • the semiconductor device according to the first embodiment of the present disclosure will be described with reference to FIGS.
  • the semiconductor device shown in FIGS. 1 to 4 has a structure in which a large number of MOSFETs having an SJ structure are formed as vertical semiconductor elements in a rectangular cell region 1 and an outer peripheral region 2 is disposed so as to surround the cell region 1. It is said that.
  • the semiconductor device includes an SJ structure 4 having a p-type column 4 a and an n-type column 4 b on the surface of an n + type substrate 3 made of, for example, silicon, and a MOSFET on the SJ structure 4. Etc., each part is formed.
  • p-type column 4a and the n-type column 4b is a repeating structure is repeated at a predetermined pitch and predetermined width on the surface and parallel to one direction of the n + -type substrate 3, the entire surface of the n + -type substrate 3, i.e. the cell In addition to the region 1, it is also formed in the outer peripheral region 2.
  • the p-type column 4a and the n-type column 4b have the impurity concentration, width and pitch set in consideration of the charge balance. When the same impurity concentration is used, the p-type column 4a and the n-type column 4b are formed with the same width and the same pitch. .
  • the impurity concentration of the p-type column 4a and the n-type column 4b is set to 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 3 , for example.
  • the n + type substrate 3 is an example of a semiconductor substrate.
  • a p-type layer 5 formed by epitaxial growth is provided on the SJ structure 4.
  • the p-type layer 5 is formed from the cell region 1 to the outer peripheral region 2 and functions as a RESURF layer in the outer peripheral region 2.
  • the impurity concentration of the p-type layer 5 is set to 1 ⁇ 10 15 ⁇ 5 ⁇ 10 15 cm -3, in the present embodiment is set to 3 ⁇ 10 15 cm -3.
  • the p-type layer 5 is an example of a semiconductor layer.
  • a trench gate type MOSFET is formed as an example of the MOSFET having the SJ structure 4.
  • Each part of this trench gate type MOSFET is configured as follows. That is, as shown in FIG. 3, the n + type source region 6 is formed in the surface layer portion of the p type layer 5 in the cell region 1. The n + -type source region 6 is extended with one direction parallel to the substrate surface as a longitudinal direction. Further, a trench 7 having the same direction as that of the n + type source region 6 as a longitudinal direction is formed so as to penetrate the n + type source region 6 and a p type high impurity layer 10 described later to reach the SJ structure 4. .
  • a gate insulating film 8 is formed on the inner wall surface of the trench 7 by an oxide film, an ONO film, or the like, and a gate electrode 9 is formed so as to fill the trench 7 on the surface of the gate insulating film 8.
  • Such a structure constitutes a trench gate.
  • the trench 7 has a configuration in which one direction is a longitudinal direction and a plurality of trenches 7 are arranged in parallel at an equal pitch.
  • the trenches 7 are laid out vertically in the longitudinal direction of the p-type column 4a and the n-type column 4b in the SJ structure 4.
  • the p-type layer 5 is increased in concentration by ion-implanting p-type impurities into the p-type layer 5 from the surface of the p-type layer 5 to a predetermined depth.
  • a p-type high impurity layer 10 is formed.
  • the p-type high impurity layer 10 has a higher impurity concentration than each column constituting the SJ structure 4.
  • the impurity concentration of the p-type high impurity layer 10 is set to 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3, and is set to 4 ⁇ 10 17 cm ⁇ 3 in this embodiment.
  • the p-type high impurity layer 10 is an example of a high impurity layer.
  • the p-type high impurity layer 10 functions as a p-type body layer and also functions as a p-type channel layer that forms a channel of the MOSFET.
  • the p-type body layer and the p-type channel layer may be formed by the same ion implantation process, but may be formed by separate ion implantation processes. That is, in order to adjust the threshold value, a portion of the p-type high impurity layer 10 to be a p-type channel layer in which a channel is formed is formed by an ion implantation process different from that of the p-type body layer. And the p-type body layer may have different p-type impurity concentrations.
  • the p-type high impurity layer 10 is provided from the cell region 1 toward the outer peripheral region 2 between the trenches 7. Specifically, the p-type high impurity layer 10 extends along the same direction as the longitudinal direction of the trench 7 and the n + -type source region 6 and is formed along the n + -type source region 6. It is terminated at the outer peripheral region 2.
  • the trench 7 and the p-type high impurity layer 10 are formed so that both end positions in the longitudinal direction extend to the outer peripheral region (see FIG. 2), and the n + -type source region 6 is a cell. It is formed only in the region 1 (see FIGS. 3 and 4). For this reason, the MOSFET is configured only in the cell region 1.
  • an interlayer insulating film 11 is formed that covers the gate electrode 9 and is provided with contact holes that expose the surfaces of the n + -type source region 6 and the p-type high impurity layer 10.
  • a surface electrode 12 corresponding to the source electrode covers the interlayer insulating film 11 and is formed so as to be in contact with the n + -type source region 6 and the p-type high impurity layer 10 through the contact hole of the interlayer insulating film 11. Yes.
  • the surface electrode 12 is formed so as to enter the outer peripheral region 2 from the cell region 1, and is laid out in a substantially rectangular shape as shown in FIG. 1, and has a shape partially recessed on one side of the rectangle.
  • the outer edge portion of the surface electrode 12 is covered with a protective film 19 which will be described later, but a region inside the outer edge portion is exposed from the protective film 19, and the exposed region is used for external connection.
  • the source pad is covered with a protective film 19 which will be described later, but a region inside the outer edge portion is exposed from the protective
  • a back surface electrode 13 corresponding to a drain electrode is formed on the back surface side of the n + type substrate 3, that is, the surface opposite to the SJ structure 4.
  • the MOSFET in the cell region 1 is configured.
  • the MOSFET having such a structure forms a channel in the p-type layer 5 located on the side surface of the trench 7 and performs an operation of flowing a current between the source and the drain. . Since the lower portion of the p-type layer 5 has the SJ structure 4, it is possible to obtain a withstand voltage while reducing the on-resistance.
  • a gate wiring layer 15 is formed via an insulating film 14 at a position on the cell region 1 side in the outer peripheral region 2, and each gate wiring layer 15 is formed in the cell region 1. It is electrically connected to the gate electrode 9 of the MOSFET.
  • an insulating film 16 made of a LOCOS oxide film or the like is formed on the p-type layer 5 on the outer peripheral side of the surface electrode 12 in the outer peripheral region 2, and the insulating film 14 and the gate wiring layer 15 are On the outer peripheral side, it extends over the insulating film 16.
  • the gate wiring layer 15 is covered with an interlayer insulating film 11, and a gate pad formed on the interlayer insulating film 11 through a contact hole formed in the interlayer insulating film 11 in a cross section different from FIG. 17 (see FIG. 1).
  • the gate pad 17 is disposed in a partially recessed portion of the surface electrode 12 configured in a substantially square shape, and is disposed so as to be separated from the surface electrode 12 by a predetermined distance.
  • a protective film 19 is formed so as to cover the outer edge portion of the gate pad 17 and the interlayer insulating film 11, thereby protecting the surface of the semiconductor device.
  • This structure constitutes the basic structure of the outer peripheral region 2.
  • a p-type deep layer 18 for further relaxing charge concentration is provided.
  • the p-type deep layer 18 is formed so as to surround the outer edge portion of the surface electrode 12 by one when viewed from above the semiconductor device (in the substrate normal direction). More specifically, as shown in FIG. 2, the p-type deep layer 18 is formed between and in contact with the p-type high impurity layer 10 and the SJ structure 4.
  • the p-type deep layer 18 is characterized in that the peak concentration depth is deeper than the p-type high impurity layer 10 peak concentration depth.
  • the p-type deep layer 18 is overlapped with the p-type high impurity layer 10 (see FIG. 2).
  • the p-type deep layer 18 has a p-type impurity concentration set to be higher than at least the p-type layer 5 (more specifically, a portion of the p-type layer 5 that functions as a RESURF layer located in the outer peripheral region 2). For this reason, the p-type deep layer 18 has an internal resistance smaller than that of the p-type layer 5, and the injected charge moving through the p-type layer 5 in the outer peripheral region 2 moves to the p-type high impurity layer 10 during the recovery operation of the MOSFET. Thus, it becomes a passage route when discharged to the surface electrode 12.
  • the p-type deep layer 18 is connected to the surface electrode 12 without the p-type high impurity layer 10 or when the p-type deep layer 18 is formed from the surface, the effect of dispersing the charge is reduced.
  • the p-type deep layer 18 is preferably not depleted. By not depleting, not only the effect of dispersing charges is enhanced, but also the electric field of the gate insulating film 8 is suppressed.
  • heat generation can be suppressed on the surface side of the p-type layer 5, particularly at the outermost end portion P ⁇ b> 1 of the surface electrode 12 in contact with the p-type high impurity layer 10, and the gate insulating film 8 and the surface electrode 12 Breakage of the boundary position with the p-type high impurity layer 10 can be suppressed.
  • the p-type deep layer 18 has a higher p-type impurity concentration than that of the SJ structure 4 including at least the p-type column 4a and the n-type column 4b.
  • the p-type deep layer 18 has a low impurity concentration, the injection charge density exceeds the impurity concentration of the p-type deep layer 18, the effect of dispersing the injection charge is reduced, and the recovery tolerance is reduced. For this reason, the p-type impurity concentration of the p-type deep layer 18 is set to be higher than that of the SJ structure 4.
  • the p-type deep layer 18 is formed from a position at a predetermined depth, the effect of dispersing the injected charge is also dependent on the depth of the p-type deep layer 18. That is, if the depth of the p-type deep layer 18 is shallow, the effect of dispersing the injected charge in the depth direction is reduced, which causes a reduction in recovery tolerance. For this reason, the p-type deep layer 18 has a predetermined depth or more.
  • the recovery voltage was examined by changing the acceleration voltage [keV] and the dose [cm ⁇ 2 ] and adjusting the center depth and the peak concentration of the p-type deep layer 18, and the results shown in FIG. was gotten.
  • the recovery tolerance varies depending on the impurity concentration and the center depth of the p-type deep layer 18.
  • the recovery tolerance is increased to at least 200 A / ⁇ s by forming the p-type deep layer 18 compared to 30 A / ⁇ s.
  • the recovery tolerance of 300 A / ⁇ s or more is rated, if the impurity concentration of the p-type deep layer 18 is set to 1 ⁇ 10 17 cm ⁇ 3 or more, it is possible to obtain a tolerance higher than the rated recovery tolerance. It becomes.
  • the impurity concentration of the p-type deep layer 18 is set to 1 ⁇ 10 17 cm ⁇ 3 or more and the center depth is set to 2.0 ⁇ m or more, a recovery tolerance of 1000 A / ⁇ s or more can be expected.
  • the center depth of the p-type deep layer 18 is set to 2.0 ⁇ m or more, and 1000 A / ⁇ s. The above recovery tolerance is obtained.
  • the p-type deep layer 18 is set so that the p-type impurity concentration is thinner than that of the p-type high impurity layer 10. For this reason, the charge taken into the p-type deep layer 18 is relatively slow rather than high-speed in the p-type deep layer 18, which has lower resistance than the p-type layer 5 and higher resistance than the p-type high impurity layer 10. It can be moved to reach the p-type high impurity layer 10. Therefore, compared with the case of moving to the p-type high impurity layer 10 at a high speed, the concentration of charges at the connection portion between the p-type deep layer 18 and the p-type high impurity layer 10 can be alleviated. The destruction can be suppressed.
  • the p-type deep layer 18 is overlapped with the p-type high impurity layer 10 when viewed from above the semiconductor device while being in contact with the p-type high impurity layer 10 and the SJ structure 4, and the p-type impurity concentration is p-type. It can be obtained by making it higher than the layer 5 and lower than the p-type high impurity layer 10.
  • the height of the effect varies depending on the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18. For this reason, it is preferable to set the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18 based on experimental results to be described later.
  • the place where heat is most likely to be generated during the recovery operation is the end portion P1 where the injected charge is considered to be most concentrated.
  • the distance from the end P1 to the end on the outer peripheral side of the p-type deep layer 18 is defined as the protruding length L1 [ ⁇ m], and the dose of the p-type deep layer 18 (that is, the impurity)
  • the relationship between the protrusion length L1 and the heat generation temperature at the end portion P1 was determined by simulation while changing the density.
  • FIG. 7 is a graph showing the results. As shown in this figure, the heat generation temperature at the end portion P1 changes according to the protrusion length L1, and the heat generation temperature at the end portion P1 decreases as the protrusion length L1 increases.
  • the heat generation temperature was lower when the dose of the p-type deep layer 18 was larger.
  • the exothermic temperature tends to decrease as the protrusion length L1 increases.
  • the heat generation temperature of the end portion on the outer peripheral side of the p-type deep layer 18 can be lowered as the protruding length L1 from the end portion P1 becomes longer, and the destruction at the end portion P1 and the vicinity thereof can be further suppressed. Become.
  • the outer peripheral end of the p-type deep layer 18 is the outer peripheral end of the surface electrode 12, the gate pad 17, and the gate wiring layer 15, in other words, the drain-source breakdown voltage (When measuring the withstand voltage) outside the outermost portion that becomes the ground potential, the withstand voltage is reduced. For this reason, the outer peripheral end of the p-type deep layer 18 is disposed on the inner side than the outer peripheral end of the surface electrode 12, the gate pad 17, and the gate wiring layer 15 located on the outermost peripheral side. It is desirable to do so.
  • the end portion on the outer peripheral side of the p-type deep layer 18 is disposed inside the end portion of the p-type high impurity layer 10 as viewed from above the semiconductor device, the p-type high layer is not the p-type deep layer 18. The injected charge is drawn into the impurity layer 10. For this reason, the end portion on the outer peripheral side of the p-type deep layer 18 is arranged outside at least the end portion of the p-type high impurity layer 10.
  • the p-type deep layer 18 takes the charge in a wide range in the depth direction and then reaches the p-type high impurity layer 10 relatively slowly. For this reason, it is necessary to have a certain concentration and width so as to obtain a desired internal resistance.
  • the concentration of the p-type deep layer 18 is set higher than that of the p-type layer 5 and lower than that of the p-type high impurity layer 10, but the width of the p-type deep layer 18 is also considered in terms of recovery tolerance. Is preferably set.
  • FIG. 9 is a graph showing the results.
  • the recovery tolerance varies according to the overlap length L2.
  • the overlap length L2 is small, the recovery tolerance is small. This is presumably because the connection between the p-type deep layer 18 and the p-type high-impurity layer 10 becomes small, and the floating state of the surface electrode 12 floats and the charge diffusion effect is weakened. That is, when the overlap length L2 is small and the floating state floats from the potential of the surface electrode 12, the injected charge does not enter the p-type deep layer 18 but is directly discharged from the p-type high impurity layer 10 and the recovery tolerance decreases. .
  • the recovery withstand is the largest, and when the overlap length L2 is further increased, the resistance component is decreased, so that the recovery withstand is lowered again.
  • the dose of the p-type deep layer 18 was set to 1 ⁇ 10 14 cm ⁇ 2 , but the relationship between the overlap length L2 and the change in the recovery tolerance is the same as described above for other concentrations. It can be seen that a high recovery tolerance can be obtained when the overlap length L2 falls within a predetermined range. For example, if the overlap length L2 is set in the range of 4 to 13 ⁇ m, the recovery tolerance is 600 A / ⁇ s or more.
  • the overlap length L2 within a predetermined range, for example, 6 to 12 ⁇ m, a high recovery tolerance can be obtained.
  • the results shown in FIG. 9 indicate that if the p-type deep layer 18 is in direct contact with the surface electrode 12, the resistance component of the P-type deep layer 18 is reduced, thereby reducing the recovery tolerance. Suggests. For this reason, the p-type deep layer 18 is connected to the surface electrode 12 via the p-type high impurity layer 10, thereby suppressing a reduction in recovery tolerance.
  • the longitudinal direction of the p-type column 4a and the n-type column 4b and the longitudinal direction of the trench gate are perpendicular to each other. They are shown in parallel.
  • an n type epitaxial layer 20 is formed on the surface of the n + type substrate 3. Subsequently, the n-type epitaxial layer 20 is etched using a mask (not shown) in which the formation position of the p-type column 4a is opened. As a result, only the formation position of the n-type column 4b in the n-type epitaxial layer 20 is left as shown in FIG. 10B, and the trench 21 is formed at the formation position of the p-type column 4a.
  • etching may be performed so that the depth of the trench 21 is equal to the thickness of the n-type epitaxial layer 20, but the depth of the trench 21 may be set so that the n-type epitaxial layer 20 remains at a desired thickness. good.
  • a p-type epitaxial layer 22 is formed on the n-type epitaxial layer 20 so as to fill the trench 21.
  • a predetermined amount of the n-type epitaxial layer 20 and the p-type epitaxial layer 22 is removed by performing planarization polishing.
  • the n-type epitaxial layer 20 constitutes the n-type column 4b
  • the p-type epitaxial layer 22 constitutes the p-type column 4a, thereby completing the SJ structure 4.
  • p-type impurities are ion-implanted using the mask.
  • an impurity implantation layer 23 for forming the p-type deep layer 18 is formed on the surfaces of the p-type column 4a and the n-type column 4b.
  • the p-type impurities in the impurity-implanted layer 23 are thermally diffused by performing heat treatment, and the surface layer portions of the p-type column 4a and the n-type column 4b. To the p-type layer 5 is formed.
  • FIG. 10G a semiconductor device including an SJ-structured trench gate type MOSFET is completed.
  • the p-type high impurity layer 10 and the SJ structure 4 are in contact with each other and overlapped between the end P1 and the end of the p-type high impurity layer 10 when viewed from above the semiconductor device.
  • a deep layer 18 is provided.
  • the p-type impurity concentration of the p-type deep layer 18 is higher than that of the p-type layer 5 and lower than that of the p-type high impurity layer 10.
  • FIGS. 11A to 11G A method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. 11A to 11G.
  • the same steps as in FIGS. 10A to 10D described in the first embodiment are performed.
  • the p-type layer 5 is epitaxially grown on the SJ structure 4 before the ion implantation of the p-type impurity for forming the p-type deep layer 18.
  • a p-type impurity is implanted from above the p-type layer 5 by high acceleration ion implantation using the mask. Thereby, the p-type deep layer 18 is formed as shown in FIG. 11F. Thereafter, through a MOSFET manufacturing process similar to the conventional one, a semiconductor device including a trench gate type MOSFET having an SJ structure as shown in FIG. 11G is completed.
  • the p-type layer 5 is epitaxially grown before the ion implantation of the p-type impurity for forming the p-type deep layer 18, and then the p-type deep layer 18 is formed by high acceleration ion implantation. You can also.
  • an apparatus capable of performing high-acceleration ion implantation is required as compared with the first embodiment. Therefore, the manufacturing process is simplified due to the absence of high-acceleration ion implantation as in the first embodiment. Can not be planned.
  • the epitaxial growth does not occur on the surface where the crystal defects are generated by the ion middleman, a RESURF layer with better crystallinity can be obtained.
  • the p-type deep layer 18 can also be formed from the surface of the p-type layer 5.
  • the p-type deep layer 18 is formed from the surface of the p-type layer 5
  • defects are formed up to the surface of the p-type layer 5, and thus heat treatment for defect repair is required.
  • the heat treatment for forming the p-type deep layer 18 is not necessary, and even if the heat treatment is performed, the treatment time can be shortened.
  • the gate electrode 17 is not opposed to the surface electrode 12. It is also formed on the outer edge of the side. That is, the p-type deep layer 18 is formed so as to surround the outer edge portion of the gate pad 17 when viewed from above the semiconductor device.
  • the p-type deep layer 18 may be formed so as to surround the outer edge of the surface electrode 12.
  • the SJ structure 4 is also formed below the gate pad 17, and the injected charge also moves from the p-type column 4 a located below the gate pad 17 during the recovery operation. Therefore, the p-type deep layer 18 is also formed on the outer edge of the side of the gate pad 17 that does not face the surface electrode 12, thereby suppressing the concentration by dispersing the injected charges existing below the gate pad 17. And the recovery tolerance can be improved.
  • the p-type layer 5 in the cell region 1 is an anode region
  • the p-type high impurity layer 10 is an anode contact
  • the n-type column 4b and the n + -type substrate 3 are cathode regions.
  • a PN diode is configured.
  • the surface electrode 12 functions as an anode electrode brought into contact with the p-type high impurity layer 10 and the outer edge portion is covered with a protective film 19, but the inner side is exposed so that an anode for external connection is formed. Functions as a pad.
  • the back electrode 13 functions as a cathode electrode.
  • the other difference is that the gate electrode structure, the gate wiring layer, the n + -type source region, and the like provided in the MOSFET are eliminated, but the remaining part is the same as that of the semiconductor device shown in the first embodiment. In this manner, a semiconductor device including the diode having the SJ structure 4 is configured.
  • the semiconductor device having such a configuration is also provided with the p-type deep layer 18. For this reason, as in the first embodiment, the effect that the concentration of the injected charge during the recovery operation can be relaxed and the destruction of the element can be suppressed can be obtained.
  • the protrusion length L1 of the p-type deep layer 18 can be defined by the distance from the end portion P1 to the outer peripheral side end portion of the p-type deep layer 18 as in the first embodiment.
  • the exothermic temperature in the part P1 can be lowered, and the effect of suppressing destruction can be enhanced.
  • the overlap between the p-type deep layer 18 and the p-type high impurity layer 10 from the inner peripheral end of the p-type deep layer 18 to the outer peripheral end of the p-type high impurity layer 10. Can be defined by lap amount.
  • a high recovery tolerance can be obtained by setting the overlap length L2 to a desired range, for example, 6 to 12 ⁇ m.
  • the gate pad 17 is arranged at the center position in the cell region 1.
  • the p-type high impurity layer 10 is divided at the position where the gate pad 17 is formed and at the lead-out wiring portion 17a connected to the gate pad 17 as seen from the substrate normal direction as shown in FIG. It becomes a structure. That is, the p-type high impurity layer 10 is partially cut out in the cell region 1. For this reason, as shown in FIGS. 14 and 15, the p-type deep layer 18 is also formed at the location where the p-type high impurity layer 10 is divided.
  • the p-type deep layer 18 is also formed at the divided portion, thereby suppressing a reduction in recovery tolerance. .
  • FIGS. 16 to 19 A semiconductor device according to a sixth embodiment of the present disclosure will be described with reference to FIGS.
  • a large number of trench gate type MOSFETs having an SJ structure are formed as vertical semiconductor elements in a rectangular cell region 101, and an outer peripheral region 102 is formed so as to surround the cell region 101. It is an arranged structure.
  • the semiconductor device includes an SJ structure 104 having a p-type column 104 a and an n-type column 104 b on the surface of an n + type substrate 103 made of, for example, silicon, and a MOSFET on the SJ structure 104. Etc., each part is formed.
  • p-type column 104a and the n-type column 104b is a repeating structure is repeated at a predetermined pitch and predetermined width on the surface and parallel to one direction of the n + -type substrate 103, the entire surface of the n + -type substrate 103, i.e. cells In addition to the region 101, it is also formed in the outer peripheral region 102.
  • the p-type column 104a and the n-type column 104b have an impurity concentration, width, and pitch set in consideration of charge balance, but are formed at the same width and equal pitch when the same impurity concentration is used. .
  • the impurity concentration of the p-type column 104a and the n-type column 104b is set to 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 3 , for example.
  • the n + type substrate 103 is an example of a semiconductor substrate.
  • a p-type layer 105 formed by epitaxial growth is provided on the SJ structure 104.
  • the p-type layer 105 is formed from the cell region 101 to the outer peripheral region 102 and functions as a RESURF layer in the outer peripheral region 102.
  • the impurity concentration of the p-type layer 105 is set to 1 ⁇ 10 15 ⁇ 5 ⁇ 10 15 cm -3, in the present embodiment is set to 3 ⁇ 10 15 cm -3.
  • the p-type layer 105 is an example of a semiconductor layer.
  • a number of trench gate type MOSFETs having SJ structures 104 are formed. Each part of this trench gate type MOSFET is configured as follows. That is, as shown in FIG. 18, the n + type source region 106 is formed in the surface layer portion of the p type layer 105 in the cell region 101. The n + -type source region 106 is extended with one direction parallel to the substrate surface as a longitudinal direction. In addition, a trench 107 having the same direction as that of the n + type source region 106 as a longitudinal direction is formed so as to penetrate the n + type source region 106 and a p type high impurity layer 110 described later to reach the SJ structure 104. .
  • a gate insulating film 108 is formed on the inner wall surface of the trench 107 by an oxide film, an ONO film, or the like, and a gate electrode 109 is formed so as to fill the trench 107 on the surface of the gate insulating film 108.
  • Such a structure constitutes a trench gate.
  • the p-type high impurity layer 110 is in contact with the side surface of the trench 107 constituting the trench gate, and includes an n + -type source region 106, an n-type column 104b, A channel is formed in a portion sandwiched between the two.
  • the concentration of the region where the channel is formed in the p-type high impurity layer 110 may be adjusted by ion implantation of the p-type impurity in order to adjust the threshold. In some cases, the p-type impurity concentration is different from that of the portion.
  • the trench 107 has a configuration in which a plurality of trenches 107 are arranged in parallel at an equal pitch with one direction as a longitudinal direction.
  • the trenches 107 are arranged so as to be perpendicular to the longitudinal direction of the p-type column 104a and the n-type column 104b in the SJ structure 104.
  • the p-type layer 105 is highly concentrated by ion implantation of p-type impurities into the p-type layer 105 from the surface of the p-type layer 105 to a predetermined depth.
  • a p-type high impurity layer 110 is formed.
  • the p-type high impurity layer 110 has a higher impurity concentration than each column constituting the SJ structure 104.
  • the impurity concentration of the p-type high impurity layer 110 is set to 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3, and is set to 4 ⁇ 10 17 cm ⁇ 3 in this embodiment.
  • the p-type high impurity layer 110 functions as a p-type body layer and also functions as a p-type channel layer that forms a channel of the MOSFET.
  • the p-type body layer and the p-type channel layer may be formed by the same ion implantation process, but may be formed by separate ion implantation processes. That is, in order to adjust the threshold value, a portion of the p-type high impurity layer 110 that becomes a p-type channel layer in which a channel is formed is formed by an ion implantation process different from that of the p-type body layer, and these p-type channel layers are formed. And the p-type body layer may have different p-type impurity concentrations.
  • the p-type high impurity layer 110 extends along the same direction as the longitudinal direction of the trench 107 and the n + -type source region 106 and is formed along the n + -type source region 106. It is terminated at the outer peripheral region 102.
  • the trench 107 and the p-type high impurity layer 110 are formed such that both end positions in the longitudinal direction extend to the outer peripheral region (see FIG. 17), and the n + -type source region 106 is a cell. It is formed only in the region 101 (see FIGS. 18 and 19). Thereby, the MOSFET is configured only in the cell region 101.
  • an interlayer insulating film 111 is formed, which covers the gate electrode 109 and is provided with contact holes that expose the surfaces of the n + -type source region 106 and the p-type high impurity layer 110.
  • a surface electrode 112 corresponding to the source electrode covers the interlayer insulating film 111 and is formed so as to be in contact with the n + -type source region 106 and the p-type high impurity layer 110 through the contact hole of the interlayer insulating film 111. Yes.
  • the surface electrode 112 is formed so as to enter the outer peripheral region 102 from the cell region 101, and is laid out in a substantially rectangular shape as shown in FIG. 16, and has a shape that is partially recessed on one side of the rectangle.
  • the outer edge portion of the surface electrode 112 is covered with a protective film 119 to be described later, but the region inside the outer edge portion is exposed from the protective film 119, and the exposed region is used for external connection.
  • the source pad is covered with a protective film 119 to be
  • a back surface electrode 113 corresponding to a drain electrode is formed on the back surface side of the n + type substrate 103, that is, the surface opposite to the SJ structure 104.
  • the MOSFET in the cell region 101 is configured.
  • the MOSFET having such a structure forms a channel in the p-type layer 105 located on the side surface of the trench 107 and conducts an electric current between the source and drain. . Since the lower portion of the p-type layer 105 has the SJ structure 104, it is possible to obtain a withstand voltage while reducing the on-resistance.
  • a gate wiring layer 115 is formed through an insulating film 114 at a position on the cell region 101 side in the outer peripheral region 102, and each of the gate wiring layers 115 formed in the cell region 101 is formed. It is electrically connected to the gate electrode 109 of the MOSFET.
  • an insulating film 116 made of a LOCOS oxide film or the like is formed on the p-type layer 105 on the outer peripheral side of the surface electrode 112 in the outer peripheral region 102.
  • the insulating film 114 and the gate wiring layer 115 are On the outer peripheral side, it extends over the insulating film 116.
  • the gate wiring layer 115 is covered with an interlayer insulating film 111, and a gate pad formed on the interlayer insulating film 111 through a contact hole formed in the interlayer insulating film 111 in a cross section different from FIG. 117 (see FIG. 16).
  • the gate pad 117 is disposed in a partially recessed portion of the surface electrode 112 configured in a substantially square shape, and is disposed so as to be separated from the surface electrode 112 by a predetermined distance.
  • a protective film 119 is formed so as to cover the outer edge of the gate pad 117 and the interlayer insulating film 111, thereby protecting the surface of the semiconductor device.
  • the basic structure of the outer peripheral region 102 is configured by such a structure.
  • a p-type deep layer for further reducing electric field concentration applied to the gate insulating film 108 in the trench gate and suppressing the gate insulating film 108 from being destroyed. 118 is provided.
  • the p-type deep layer 118 is formed so as to cover at least the corner portion of the tip of each trench 107 protruding to the outer edge portion of the surface electrode 112, and above the semiconductor device (in the normal direction of the substrate) ), Each trench 107 is provided in a dot shape. More specifically, as shown in FIG. 17, the p-type deep layer 118 is formed between the p-type high impurity layer 110 and the p-type column 104 a in the SJ structure 104 so as to be in contact therewith, rather than the trench 107. It is formed to a deep position. In this embodiment, the p-type deep layer 118 is formed at a position deeper than the surface of the p-type layer 105 by a predetermined distance.
  • the inner peripheral end of the p-type deep layer 118 is disposed closer to the cell region 101 than the outermost peripheral end P1 in the contact portion of the surface electrode 112 with the p-type high impurity layer 110. . Therefore, when viewed from above the semiconductor device, a predetermined width (for example, a width of 10 ⁇ m) from the end P1 in the inner circumferential direction, the contact portion of the surface electrode 112 with the p-type high impurity layer 110 and the p-type deep layer 118 are It is overlapped. Further, the p-type deep layer 118 is formed so as to protrude a predetermined amount from the tip of the trench 107 in the outer peripheral direction when viewed from above the semiconductor device.
  • a predetermined width for example, a width of 10 ⁇ m
  • the p-type deep layer 118 has a p-type impurity concentration of at least each column constituting the SJ structure 104 and the p-type layer 105 (more specifically, a part functioning as a RESURF layer located in the outer peripheral region 102 of the p-type layer 105. ) Is set darker than. Further, the p-type deep layer 118 may have a p-type impurity concentration lower than that of the p-type high impurity layer 110, or may be made deeper.
  • the p-type deep layer 118 is provided so as to cover at least the corner portion of the tip of the trench 107 constituting the trench gate.
  • the carriers injected during the operation of the MOSFET are extracted from the surface electrode 112.
  • the structure does not have the p-type deep layer 118 as in the prior art, as shown in FIG. 20, equipotential lines spread along the gate electrode 109 to be the gate potential, and the gate insulating film 108 and its Electric field concentration occurs in the vicinity, particularly at the corner of the trench 107 at the tip of the trench gate.
  • electric field concentration occurs particularly in the gate insulating film 108. This causes a problem that the gate insulating film 108 is destroyed.
  • the p-type deep layer 118 is formed as in the present embodiment, the p-type deep layer 118 is substantially connected to the surface electrode 112 via the p-type high impurity layer 110 when the injected carriers are extracted during the recovery operation.
  • the same source potential is used.
  • the equipotential lines can be extended along the p-type deep layer 118 as shown in FIG.
  • the potential applied to the gate insulating film 108 at the tip of the trench gate covered with the p-type deep layer 118 can be reduced to alleviate the electric field concentration, and the gate insulating film 108 can be prevented from being destroyed. It becomes possible.
  • the p-type deep layer 118 is substantially fixed at the source potential during the recovery operation, so that the gate insulating film 108 can be prevented from being destroyed.
  • the higher the p-type impurity concentration the easier the p-type high impurity layer 110 is maintained at the same potential as the surface electrode 112 through the p-type high impurity layer 110.
  • the p-type impurity concentration of the p-type deep layer 118 is set to be at least larger than that of the p-type layer 105.
  • the p-type deep layer 118 is almost at the source potential. It is set to a level that can be maintained. That is, the lower limit value of the p-type impurity concentration of the p-type deep layer 118 is set so that the p-type deep layer 118 is not depleted even if injected carriers are taken into the p-type deep layer 118 during the recovery operation. .
  • the upper limit value of the p-type impurity concentration of the p-type deep layer 118 is not limited and may be any concentration that can be reliably maintained at almost the source potential during the recovery operation, and may be higher than the p-type high impurity layer 110. good.
  • the above-described effects can be obtained by forming the p-type deep layer 118 in contact with the p-type high impurity layer 110 while covering at least the corner portion of the tip of the trench 107 and deeper than the trench 107.
  • the height of the effect varies depending on the positions of the end portions of the inner and outer peripheries of the p-type deep layer 118. For this reason, it is preferable to set the positions of the ends of the inner and outer peripheries of the p-type deep layer 118 based on the experimental results described below.
  • both surfaces of the gate insulating film 108 mean an interface between the gate insulating film 108 and the gate electrode 109 and the p-type deep layer 118 or the p-type layer 105, and the potential difference ⁇ V is the gate insulating film 108. It represents the potential applied to.
  • the outer peripheral end of the p-type deep layer 118 protrudes from the tip of the trench 107 to the outer peripheral side because the tip of the trench 107 can be moved away from the place where the electric field is applied.
  • the distance from the tip of the trench 107 to the outer peripheral end of the p-type deep layer 118 is defined as a protrusion width W1 with the tip of the trench 107 as a reference, and a potential difference with respect to the protrusion width W1. Changes in ⁇ V were examined.
  • the potential difference ⁇ V is a potential applied to the gate insulating film 108
  • the smaller the potential difference ⁇ V the more the electric field concentration in the gate insulating film 108 can be reduced, and the gate insulating film 108 is less likely to be destroyed and the recovery breakdown. This means that the tolerance can be improved.
  • the inverter circuit having the semiconductor device of this embodiment in the upper and lower arms as a model, for example, switching the MOSFET of the semiconductor device on the lower arm side, and examining the potential difference ⁇ V of the semiconductor device on the upper arm side at that time It was.
  • the potential of each part is set assuming that the MOSFET is turned off.
  • the source potential and the gate potential are both 0 V
  • the drain potential EQR potential in the case of an up drain structure through the back electrode 113 or an EQR (equipotential ring electrode) not shown
  • it is set to 100V).
  • the distance from the end P1 to the tip of the trench 107 is 9 ⁇ m.
  • the end on the inner peripheral side of the p-type deep layer 118 is used.
  • the portion was positioned on the inner peripheral side of 19 ⁇ m from the tip position of the trench 107. That is, as viewed from above the semiconductor device, the overlap width between the contact portion of the surface electrode 112 with the p-type high impurity layer 110 and the p-type deep layer 118 is set to 10 ⁇ m.
  • FIG. 23 is a graph showing the results. Note that the case where the outer peripheral end of the p-type deep layer 118 protrudes to the outer peripheral side with respect to the tip of the trench 107 is represented as positive, and the case where it is located on the inner peripheral side is represented as negative. Further, during the recovery operation, the p-type deep layer 118 is almost fixed at the source potential, so that the potential difference between the p-type deep layer 118 and the gate electrode 109 is ideally 0V. Therefore, the potential difference between them does not become 0V. For this reason, even if the p-type deep layer 118 is disposed so as to protrude beyond the tip of the trench 107, a potential difference ⁇ V is generated.
  • the potential difference ⁇ V changes according to the protrusion width W1, and the protrusion width W1 is 0 ⁇ m or more, that is, the outer peripheral side end of the p-type deep layer 118 is at the same position with respect to the tip of the trench 107. Or when it came out, the potential difference ⁇ V was sufficiently reduced. In particular, it can be seen that when the protrusion width W1 exceeds 1 ⁇ m, the potential difference ⁇ V becomes 20 V or less, and the potential applied to the gate insulating film 108 can be reduced.
  • the potential applied to the gate insulating film 108 at the trench gate tip can be further reduced as the end of the p-type deep layer 118 on the outer peripheral side protrudes from the tip of the trench 107 and the protrusion width W1 is increased. It becomes possible. As a result, the gate insulating film 108 can be more reliably prevented from being destroyed.
  • FIG. 25 shows the result obtained by simulation
  • FIG. 26 shows the result obtained by actual measurement.
  • the p-type deep layer 118 is preferably closer to the surface electrode 112. Since it is preferable that the internal resistance of the p-type high impurity layer 110 in the path between the surface electrode 112 and the p-type deep layer 118 for setting the p-type deep layer 118 to be a source potential is small, the p-type deep layer is preferable. It is better that the inner peripheral end of the layer 118 is located on the inner side. Therefore, as shown in FIG.
  • the amount X of retraction at the end on the inner peripheral side of the p-type deep layer 118 from the tip of the trench 107 was changed, and the change in the potential difference ⁇ V was examined.
  • the experimental conditions are basically the same as when the relationship between the position of the outer peripheral end of the p-type deep layer 118 and the potential difference ⁇ V between the both surfaces of the gate insulating film 108 at the tip of the trench 107 is examined. Are the same. However, in order to reliably protect the gate insulating film 108, the protruding width W1 at the outer peripheral end of the p-type deep layer 118 was fixed to 5 ⁇ m, and the potential difference ⁇ V was examined.
  • FIG. 25 is a graph showing the results. Note that the tip position of the trench 107 is 0, and the retraction amount X is expressed as negative.
  • the potential difference ⁇ V changes according to the retraction amount X, and the potential difference ⁇ V decreases as the retraction amount X increases.
  • the potential difference ⁇ V is 20 V or less when the retraction amount X is 12 ⁇ m or more, and the potential difference ⁇ V is reduced to about 10 V when the retraction amount X is 22 ⁇ m or more.
  • the reason why the potential difference ⁇ V changes in accordance with the retraction amount X is considered to be that the internal resistance of the p-type high impurity layer 110 in the path between the surface electrode 112 and the p-type deep layer 118 is reduced. .
  • the internal resistance decreases as the p-type deep layer 118 approaches the surface electrode 112, and decreases as the retraction amount X between the surface electrode 112 and the p-type deep layer 118 when viewed from above the semiconductor device increases.
  • the internal resistance can be reduced to some extent when the receding amount X is 12 ⁇ m or more, and can be sufficiently reduced when the amount X is 13 ⁇ m or more.
  • the distance from the end P1 to the tip of the trench 107 is 9 ⁇ m
  • the value obtained by subtracting 9 ⁇ m from the retraction amount X is the overlap width W2, so the overlap width W2 is 3 ⁇ m or more.
  • the internal resistance can be sufficiently reduced by setting the thickness to 4 ⁇ m or more.
  • the end on the inner peripheral side of the p-type deep layer 118 is retracted to the inner peripheral side with respect to the end P1, and the overlap width W2 is increased so that the p-type deep layer 118 is sourced more during the recovery operation. It becomes possible to maintain the potential close to the potential. Therefore, it is possible to more reliably prevent the gate insulating film 108 from being broken.
  • the gate insulating film 108 can be protected by bringing the p-type deep layer 118 into contact with the p-type high impurity layer 110, but the overlap width W2 is increased so that the gate insulating film 108 can be more fully protected. Is preferred.
  • the overlap width W2 is set to 4 ⁇ m or more, more preferably 10 ⁇ m or more, the potential difference ⁇ V becomes approximately 10 V, so that the gate insulating film 108 can be more sufficiently protected.
  • FIG. 26 is a graph showing the results.
  • the recovery tolerance varies according to the reverse amount X.
  • the recovery tolerance is small. This is because the connection between the p-type deep layer 118 and the p-type high impurity layer 110 becomes small, and the floating state floats from the potential of the surface electrode 112, and the electric field concentration at the corner of the trench 107 when the injected carriers are extracted. This is thought to be due to the weakening of the relaxation effect. That is, when the receding amount X is small and the floating state floats from the potential of the surface electrode 112, a high electric field is applied to the gate oxide film between the gate electrode and the p-type deep layer, and the recovery tolerance is required to break the insulating film. Decreases.
  • the retraction amount X when the retraction amount X is 16 to 22 ⁇ m, the recovery withstand is the largest, and when the retreat amount X is further increased, the resistance component is decreased, so that the recovery withstand is reduced again.
  • the reverse amount X has an optimum condition.
  • the dose of the p-type deep layer 118 was set to 1 ⁇ 10 14 cm ⁇ 2 , but the relationship between the receding amount X and the change in the recovery tolerance is the same as described above for other concentrations. It can be seen that a high recovery tolerance can be obtained when the retraction amount X falls within a predetermined range. For example, if the recovery tolerance is 600 A / ⁇ s or more, the retraction amount X may be set in the range of 13 to 22 ⁇ m.
  • the retreat amount X is set to a predetermined range, for example, 13 to 22 ⁇ m.
  • a predetermined range for example, 13 to 22 ⁇ m.
  • the result shown in FIG. 26 suggests that the recovery tolerance is reduced when the p-type deep layer 118 has a structure in direct contact with the surface electrode 112. For this reason, the p-type deep layer 118 is connected to the surface electrode 112 via the p-type high impurity layer 110, thereby suppressing a reduction in recovery tolerance.
  • the longitudinal direction of the p-type column 104a and the n-type column 104b and the longitudinal direction of the trench gate are perpendicular to each other. They are shown in parallel.
  • an n type epitaxial layer 120 is formed on the surface of the n + type substrate 103. Subsequently, the n-type epitaxial layer 120 is etched using an etching mask (not shown) in which the formation position of the p-type column 104a is opened. As a result, as shown in FIG. 27B, only the formation position of the n-type column 104b in the n-type epitaxial layer 120 is left, and the trench 121 is formed at the formation position of the p-type column 104a.
  • etching may be performed so that the depth of the trench 121 is equal to the thickness of the n-type epitaxial layer 120, but the depth of the trench 121 may be set so that the desired thickness of the n-type epitaxial layer 120 remains. good.
  • a p-type epitaxial layer 122 is formed on the n-type epitaxial layer 120 so as to fill the trench 121.
  • the n-type epitaxial layer 120 and the p-type epitaxial layer 122 are removed by a predetermined amount by performing planarization polishing.
  • the n-type epitaxial layer 120 forms the n-type column 104b
  • the p-type epitaxial layer 122 forms the p-type column 104a, thereby completing the SJ structure 104.
  • an impurity implantation layer 123 for forming the p-type deep layer 118 is formed on the surfaces of the p-type column 104a and the n-type column 104b. Then, as shown in FIG.
  • heat treatment is performed to thermally diffuse the p-type impurities in the impurity-implanted layer 123, and the surface layer portions of the p-type column 104a and the n-type column 104b.
  • a p-type deep layer 118 extending from the inside to the p-type layer 105 is formed.
  • the p-type deep layer 118 is formed so as to be in contact with the p-type high impurity layer 110 and cover at least the corner portion of the tip of each trench 107 protruding to the outer edge portion of the surface electrode 112. .
  • the p-type impurity concentration of the p-type deep layer 118 is set higher than that of the p-type layer 105. For this reason, the p-type deep layer 118 is brought to substantially the same source potential as the surface electrode 112 through the p-type high impurity layer 110 when the injected carriers are extracted during the recovery operation. For this reason, equipotential lines can be extended along the p-type deep layer 118.
  • the potential applied to the gate insulating film 108 at the tip of the trench gate covered with the p-type deep layer 118 can be reduced to alleviate the electric field concentration, and the gate insulating film 108 can be prevented from being destroyed. It becomes possible.
  • a p + type layer is provided only in the surface layer portion of the p type column.
  • the surface layer portion of the p-type column has a higher impurity concentration than the n-type column, the charge balance is disrupted, It will cause a decline.
  • spread the depletion layer in the n-type column side sandwiched p + -type layer without spreading the depletion layer to the p + -type layer side no longer perform the entire depletion, thus reducing the breakdown voltage.
  • the SJ structure 104 is formed in that region.
  • the p-type deep layer 118 is formed on the SJ structure 104 instead of being configured. Therefore, the SJ structure 104 is only partially shallow at the position where the p-type deep layer 118 is formed, and does not become a region that affects the breakdown voltage. Therefore, the breakdown voltage can be improved by forming the p-type deep layer 118 over the p-type column 104a and the n-type column 104b as in this embodiment.
  • the manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 28A to 28G.
  • the same steps as in FIGS. 27A to 27D described in the sixth embodiment are performed.
  • the p-type layer 105 is epitaxially grown on the SJ structure 104 before ion implantation of the p-type impurity for forming the p-type deep layer 118.
  • a mask (not shown) in which the planned formation position of the p-type deep layer 118 is opened by a photolithography process, and then p-type impurities are implanted from above the p-type layer 105 by high acceleration ion implantation using the mask. Thereby, the p-type deep layer 118 is formed as shown in FIG. 28F. Thereafter, through a MOSFET manufacturing process similar to the conventional one, a semiconductor device including a trench gate type MOSFET having an SJ structure as shown in FIG. 28G is completed.
  • the p-type layer 105 is epitaxially grown before ion implantation of the p-type impurity for forming the p-type deep layer 118, and then the p-type deep layer 118 is formed by high acceleration ion implantation. You can also.
  • an apparatus capable of performing high-acceleration ion implantation is required as compared with the sixth embodiment. Therefore, the manufacturing process is simplified due to the absence of high-acceleration ion implantation as in the sixth embodiment. Can not be planned.
  • the epitaxial growth does not occur on the surface where the crystal defects are generated by the ion implantation, a resurf layer with better crystallinity can be obtained.
  • the p-type deep layer 118 can also be formed from the surface of the p-type layer 105. If the p-type deep layer 118 is formed from the surface of the p-type layer 105 in this way, the entire region of the tip of the trench 107 can be covered by the p-type deep layer 118, so that the gate insulating film 108 can be further protected.
  • the eighth embodiment of the present disclosure will be described.
  • the present embodiment is obtained by changing the top surface layout of the p-type deep layer 118 with respect to the sixth embodiment, and the other parts are the same as those of the sixth embodiment. Therefore, only differences from the sixth embodiment will be described. To do.
  • the p-type deep layer 118 is formed so as to surround the outer edge portion of the surface electrode 112 by one. That is, since the tips of the plurality of trenches 107 are arranged along the outer edge of the surface electrode 112, the p-type deep layer 118 arranged at the tip of each trench 107 is connected, and the outer edge portion of the surface electrode 112 is connected. It is laid out so as to surround one circumference. As described above, the p-type deep layer 118 may not be provided in the form of dots only at the tips of the respective trench gates, but may be formed so as to surround the outer edge portion of the surface electrode 112 by one.
  • the p-type deep layer 118 is formed so as to surround the outer periphery of the surface electrode 112 as described above, the p-type deep layer is formed on the entire boundary portion between the region where the MOSFET is formed in the cell region 101 and the outer periphery region 102. Layer 118 can be disposed. For this reason, it is possible to maintain the potential of the outer edge portion substantially at the source potential in the entire region where the MOSFET is formed in the cell region 101.
  • the p-type deep layer 118 is formed so as to surround the outer edge of the surface electrode 112 by one circumference, and the outer edge of the side of the gate pad 117 that does not face the surface electrode 112 is formed. Has also formed. That is, the p-type deep layer 118 is formed so as to surround the outer edge portion of the gate pad 117 when viewed from above the semiconductor device. In this way, not only the region in which the MOSFET is formed in the cell region 101 but also the outer edge portion of the portion in which the gate pad 117 is formed, the potential of the outer edge portion can be maintained substantially at the source potential. Become.
  • FIG. 1 A ninth embodiment of the present disclosure will be described.
  • the present embodiment is obtained by changing the relationship between the layout of the SJ structure 104 and the layout of the MOSFET with respect to the sixth to eighth embodiments.
  • the other aspects are the same as those of the sixth to eighth embodiments. Only the parts different from the sixth to eighth embodiments will be described.
  • the trench 107 is arranged in parallel with the longitudinal direction of the p-type column 104a and the n-type column 104b in the SJ structure 104. Specifically, the trench 107 is arranged at a position corresponding to the n-type column 104b, and the channel formed in the p-type layer 105 is connected to the n-type column 104b when the MOSFET is turned on. It is.
  • the longitudinal direction of the trench gate and the longitudinal direction of the p-type column 104a and the n-type column 104b may be the same. Even with such a configuration, the same effect as in the sixth to eighth embodiments can be obtained by forming the p-type deep layer 118 at least at the tip of the trench gate.
  • the MOSFET is described by taking a trench gate type as an example, but a planar type may be used.
  • the p-type layer 5 may be formed by epitaxially growing an n-type layer and ion-implanting p-type impurities into a necessary portion, instead of forming the p-type layer 5 over the entire surface by epitaxial growth.
  • the p-type layer 5 may be formed by ion-implanting p-type impurities into the body region where the channel is formed in the cell region 1 and the region serving as the RESURF layer in the outer peripheral region 2.
  • an example of the layout of the surface electrode 12 and the gate pad 17 serving as the source electrode is shown, but other layouts may be used.
  • the gate pad 17 is disposed at the center position of the surface electrode 12 and a lead-out wiring extending from the outer peripheral side of the surface electrode 12 toward the gate pad 17 is provided.
  • the surface electrode 12 is laid out with an arrangement space for the lead wiring from the gate pad 17. Even in such a case, along the boundary between the gate pad 17 and the lead wiring and the surface electrode 12.
  • a p-type deep layer 18 may be formed.
  • the longitudinal direction of the trench 7 and the longitudinal direction of the p-type column 4a and the n-type column 4b are perpendicular to each other. That is, the longitudinal direction of the gate electrode 9 and the p-type column 4a or the n-type column 4b may be the same. In this case, the trench 7 may be formed in the n-type column 4b.
  • the longitudinal direction of the gate electrode 9 and the p-type column 4a or n-type column 4b may be the same.
  • the SJ structure 4 is formed by the trench epi method, but it may be formed by a stacked epi method.
  • the PN column may be formed by repeating a process of forming a part of the p-type column 4a by ion implantation of p-type impurities after forming a part of the n-type epitaxial layer 22.
  • the p-type layer 5 constituting the RESURF layer is formed by epitaxial growth, it may be formed by ion implantation and diffusion. Furthermore, in order to form the RESURF layer, the p-type layer 5 is formed on the SJ structure 4 as a semiconductor layer. However, since the RESURF layer is not essential, an n-type layer is used as the semiconductor layer instead of the p-type layer 5. It can also be formed.
  • the PN column may have a repeated structure in which the p-type column 4a and the n-type column 4b are repeated in parallel with the surface of the semiconductor substrate 3.
  • a structure in which dots are formed in the mold column 4b may be employed.
  • the p-type deep layer 18 has a structure in which the outer edge portion of the surface electrode 12 is formed around one circumference.
  • the case where the gate pad 17 is arranged at the center position of the cell region 1 is described as an example.
  • a structure in which the layer 10 is divided may be used. That is, in the structure in which the p-type high impurity layer 10 is divided when viewed from the normal direction of the substrate, the structure having the p-type deep layer 18 at the divided position allows recovery tolerance even in other structures. Can be suppressed.
  • a structure in which the p-type high impurity layer 10 is simply divided by a LOCOS oxide film or the like a structure in which the p-type deep layer 18 is provided at a position where the p-type high impurity layer 10 is divided can be applied.
  • the gate pad 117 may be disposed at the center position of the surface electrode 112, and a lead wiring extended from the outer peripheral side of the surface electrode 112 toward the gate pad 117 may be provided.
  • the p-type layer 105 is formed not only in the outer peripheral region 102 but also in the cell region 101, and not only the RESURF layer in the outer peripheral region 102 but also the base of the cell region 101 is formed by the p-type layer 105.
  • the layer was also made up.
  • a RESURF layer or a base layer may be formed by forming an n-type layer on the SJ structure 104 and ion-implanting p-type impurities into the n-type layer.
  • the SJ structure 104 is formed by the trench epi method, but may be formed by a stacked epi method.
  • the PN column may be formed by repeating a process of forming a part of the n-type epitaxial layer 122 and then ion-implanting p-type impurities to form a part of the p-type column 104a.
  • the p-type layer 105 is epitaxially grown, and the p-type impurity layer in the impurity implantation layer 123 is thermally diffused by heat treatment.
  • the p-type deep layer 118 was formed.
  • the heat treatment is performed so that the p-type deep layer 118 is separated from the surface of the p-type layer 105, but by controlling the temperature and time of the heat treatment, A structure in which the p-type deep layer 118 is formed from the surface of the p-type layer 105 can also be employed.
  • the p-type layer 105 constituting the RESURF layer is formed by epitaxial growth, it may be formed by ion implantation and diffusion. Furthermore, in order to form the RESURF layer, the p-type layer 105 is formed on the SJ structure 104 as a semiconductor layer. However, since the RESURF layer is not essential, an n-type layer is used as a semiconductor layer instead of the p-type layer 105. It can also be formed.
  • the PN column may have a repeated structure in which the p-type column 104a and the n-type column 104b are repeated in parallel with the surface of the semiconductor substrate 103.
  • a structure in which dots are formed in the mold column 104b may be employed.
  • a semiconductor device including an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type will be described as an example. did.
  • the present disclosure can be applied to a semiconductor device including a p-channel type MOSFET in which the conductivity type of each component is inverted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　半導体装置は、スーパージャンクション構造よりも高不純物濃度のディープ層（１８）を備える。前記ディープ層は、半導体層（５）の表面から所定深さの位置から形成され、高不純物層（１０）と接すると共に前記スーパージャンクション構造と接する。前記ディープ層は、基板法線方向から見て、表面電極（１２）における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップする。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１２年１２月４日に出願された日本出願番号２０１２－２６５３１０号、２０１２年１２月４日に出願された日本出願番号２０１２－２６５３１１号、２０１３年１０月１５日に出願された日本出願番号２０１３－２１４７５８号、および２０１３年１０月１５日に出願された日本出願番号２０１３－２１４７５９号に基づくもので、ここにその記載内容を援用する。
　本開示は、スーパージャンクション（以下、ＳＪという）構造を有する半導体装置およびその製造方法に関するものである。
　縦型構造のDouble-Diffused MOSFET（ＤＭＯＳ）がセル領域に形成された半導体装置において、セル領域の外周を囲む外周領域の耐圧層が低不純物濃度のｎ-型エピタキシャル層のみで形成されている半導体装置がある。この半導体装置では、ＤＭＯＳのリカバリ動作時に、注入電荷（注入キャリア）は、ｎ-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。
　また、縦型構造のＤＭＯＳがセル領域に形成された別の半導体装置では、セル領域の外周に位置する外周領域の耐圧構造を比較的高濃度のｐ型表面電界緩和（リサーフ）層で構成し、ｐ型リサーフ層にて耐圧を確保している。このため、セル領域に形成されるＤＭＯＳをトレンチゲート型とする場合には、最も外周側のトレンチゲートの端部をｐ型リサーフ層で覆った構造とされる。
　一方、ＳＪ構造のＭＯＳＦＥＴがセル領域に形成された半導体装置では、ＭＯＳＦＥＴが形成されたセル領域と同様、外周領域の耐圧層もｐ型カラムとｎ型カラムが交互に繰り返されたＰＮカラムで形成されている（例えば、特許文献１および特許文献２参照）。このため、ＳＪ構造のＭＯＳＦＥＴのリカバリ動作時には、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出される。また、ＳＪ構造が備えられた外周領域では、ＳＪ構造で耐圧を保持できる。したがって、外周領域に備えられるｐ型リサーフ層も高濃度である必要はなく、トレンチゲートも濃いｐ型リサーフ層で覆われていない構造となっている。
特開２００６－２７８８２６号公報（ＵＳ２００６／０２２０１５６Ａ１に対応） 特開２００４－１３４５９７号公報（ＵＳ６，８２５，５３７Ｂ２に対応）
　上記したように、ＤＭＯＳでは、リカバリ動作時に、注入電荷は、ｎ-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。このため、注入電荷は比較的集中することなく排出されることになる。
　しかしながら、ＳＪ構造のＭＯＳＦＥＴでは、リカバリ動作時に、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出されることになるが、ｐ型半導体を好んでドリフトする。このため、図３３の矢印で記載したように、ｎ型カラムＪ１を跨ぐことなくｐ型カラムＪ２から基板表面側に注入電荷が抜け、外周領域のｐ型リサーフ層Ｊ３を介してｐ型ボディ層Ｊ４におけるソース電極Ｊ５とのコンタクト部から排出される。したがって、ＳＪ構造のＭＯＳＦＥＴは、ＤＭＯＳよりも注入電荷が集中しやすく、ｐ型ボディ層Ｊ４とソース電極Ｊ５との境界位置もしくはゲート配線Ｊ６の下方のゲート絶縁膜Ｊ７などが破壊されるという問題がある。特に、ソース電極Ｊ５のうちのｐ型ボディ層Ｊ４との接触部位における最も外周側の端部において発熱が大きくなり、破壊され易い。
　なお、ここではＳＪ構造のＭＯＳＦＥＴを例に挙げて説明したが、縦型のＳＪ構造のダイオードについても同様の問題がある。
　本開示は、ＳＪ構造を有し、注入電荷の集中を緩和して、素子の破壊を抑制することができる半導体装置を提供することを目的とする。また、そのような半導体装置の製造方法を提供することも目的とする。
　本開示の第１態様に係る半導体装置は、第１導電型の半導体基板と、スーパージャンクション構造と、半導体層と、第２導電型の高不純物層と、表面電極と、裏面電極と、第２導電型のディープ層とを備える。
　前記半導体基板は、表面および裏面を有する。前記スーパージャンクション構造は、前記半導体基板の表面側に、第１導電型カラムおよび第２導電型カラムとが前記半導体基板の表面と平行に繰り返された繰り返し構造を有する。前記半導体層は、前記半導体基板の外周側を外周領域、前記外周領域の内側を縦型半導体素子が形成されるセル領域として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成される。
　前記高不純物層は、前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされる。前記表面電極は、前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成される。前記裏面電極は、前記半導体基板の裏面側に電気的に接続される。
　前記ディープ層は、前記スーパージャンクション構造よりも高不純物濃度で、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第１端部と前記高不純物層における外周側の端部との間とオーバーラップして形成される。
　前記第１態様に係る半導体装置は、高不純物層およびスーパージャンクション構造に接触し、基板法線方向から見て第１端部から高不純物層の端部の間とオーバーラップさせられ、かつ、第２導電型不純物濃度がＳＪ構造よりも高いディープ層を備えている。これにより、前記半導体装置は、注入電荷の集中を緩和して素子の破壊を抑制することができる。
　前記第１態様に係る半導体装置の製造方法の一例では、前記半導体基板が用意され、前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造が形成され、前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層が形成され、前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記第２導電型層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層が形成される。
　このように、スーパージャンクション構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。
　前記第１態様に係る半導体装置の製造方法の別の例では、前記半導体基板が用意され、前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造が形成され、前記スーパージャンクション構造の表面に前記第２導電型層が形成され、前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層が形成される。
　このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、イオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。
　本開示の第２態様に係る半導体装置は、第１導電型の半導体基板と、スーパージャンクション構造と、半導体層と、第１導電型のソース領域と、ゲート絶縁膜と、ゲート電極と、第２導電型の高不純物層と、表面電極と、裏面電極と、第２導電型のディープ層とを備える。
　前記半導体基板は、表面および裏面を有する。前記スーパージャンクション構造は、前記半導体基板の表面側に、第１導電型カラムおよび第２導電型カラムとが前記半導体基板の表面と平行な一方向に繰り返された繰り返し構造を有する。前記半導体層は、前記半導体基板の外周側を外周領域、前記外周領域の内側を縦型半導体素子が形成されるセル領域として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成される。
　前記ソース領域は、前記セル領域において前記半導体層の表層部に形成される。前記ゲート絶縁膜は、前記ソース領域および前記半導体層を貫通して前記第１導電型カラムに達し、一方向を長手方向として前記セル領域から前記外周領域に向けて延設されたトレンチの表面に形成される。前記ゲート電極は、前記トレンチ内において前記ゲート絶縁膜の表面に形成される。
　前記高不純物層は、前記セル領域において前記半導体層に形成され前記スーパージャンクション構造よりも高不純物濃度とされる。前記表面電極は、前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層および前記ソース領域に接して形成されたソース電極を構成する。前記裏面電極は、前記半導体基板の裏面側に電気的に接続されたドレイン電極を構成する。
　前記ディープ層は、前記高不純物層に接し、前記スーパージャンクション構造よりも高不純物濃度とされ、前記トレンチの長手方向における先端の少なくともコーナー部を覆い、基板法線方向から見て、前記トレンチの先端よりも外周側に突き出す。
　前記第２態様に係る半導体装置では、前記ディープ層を備えるため、リカバリ動作時に注入電荷が引き抜かれる際にディープ層が高不純物層を介してほぼ表面電極と同じソース電位とされる。このため、ディープ層に沿って等電位線が広がるようにできる。これにより、ディープ層にて覆われたトレンチゲート先端のゲート絶縁膜内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜が破壊されることを抑制することが可能になる。
　前記第２態様に係る半導体装置の製造方法の一例では、前記半導体基板が用意され、前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有する前記スーパージャンクション構造が形成され、前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層が形成され、前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記半導体層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層が形成される。
　このように、スーパージャンクション構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。
　前記第２態様に係る半導体装置の製造方法の別の例では、前記半導体基板が用意され、前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造が形成され、前記スーパージャンクション構造の表面に前記半導体層が形成され、前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層が形成される。
　このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、イオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図２は、図１に示す半導体装置の線II－IIに沿った断面図である。 図３は、図１に示す半導体装置の線III－IIIに沿った断面図である。 図４は、図１に示す半導体装置の線IV－IVに沿った断面図である。 図５は、ｐ型ディープ層の加速電圧、中心深さ、ドーズ量およびピーク濃度とリカバリ耐量との関係を示した図である。 図６は、図２に示す断面において端部Ｐ１からの突き出し長Ｌ１を示した図である。 図７は、突き出し長Ｌ１に対する端部Ｐ１での発熱温度をシミュレーションにより解析した結果を示すグラフである。 図８は、図２に示す断面において端部Ｐ１からのオーバーラップ長Ｌ２を示した図である。 図９は、オーバーラップ長Ｌ２に対するリカバリ耐量を実験により調べた結果を示すグラフである。 図１０Ａは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｂは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｃは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｄは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｅは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｆは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１０Ｇは、第１実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ａは、本開示の第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｂは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｃは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｄは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｅは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｆは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１１Ｇは、第２実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図１２は、本開示の第３実施形態にかかる半導体装置の上面レイアウト図である。 図１３は、本開示の第４実施形態にかかるＳＪ構造のダイオードを備えた半導体装置の断面図である。 図１４は、本開示の第５実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１５は、図１４に示す半導体装置の線XV－XVに沿った断面図である。 図１６は、本開示の第６実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１７は、図１６に示す半導体装置の線XVII－XVIIに沿った断面図である。 図１８は、図１６に示す半導体装置の線XVIII－XVIIIに沿った断面図である。 図１９は、図１６に示す半導体装置の線XIX－XIXに沿った断面図である。 図２０は、ｐ型ディープ層を備えていない場合の半導体装置の電位分布を示した断面図である。 図２１は、ｐ型ディープ層を備えた場合の半導体装置の電位分布を示した断面図である。 図２２は、図１７に示す断面においてトレンチの先端からｐ型ディープ層の外周側の端部までの距離で表される突き出し幅Ｗ１を示した図である。 図２３は、突き出し幅Ｗ１を変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。 図２４は、図１７に示す断面においてトレンチの先端からのｐ型ディープ層の内周側の端部の後退量Ｘを示した図である。 図２５は、後退量Ｘを変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。 図２６は、後退量Ｘに対するリカバリ耐量を実験により調べた結果を示すグラフである。 図２７Ａは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｂは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｃは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｄは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｅは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｆは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２７Ｇは、第６実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ａは、本開示の第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｂは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｃは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｄは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｅは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｆは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２８Ｇは、第７実施形態にかかる半導体装置の製造工程の一部を示した断面図である。 図２９は、本開示の第８実施形態にかかる半導体装置の上面レイアウトの一部を示した図である。 図３０は、本開示の第９実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図３１は、図３０に示す半導体装置の線XXXI－XXXIに沿った断面図である。 図３２は、図３０に示す半導体装置の線XXXII－XXXIIに沿った断面図である。 図３３は、リカバリ動作時に注入電荷が移動する様子を示した半導体装置の断面図である。
　（第１実施形態）
　本開示の第１実施形態にかかる半導体装置について、図１～図４を参照して説明する。図１～図４に示す半導体装置は、四角形状のセル領域１に縦型半導体素子としてＳＪ構造の多数のＭＯＳＦＥＴが形成されると共に、セル領域１を囲むように外周領域２が配置された構造とされている。
　図２～図４に示すように、半導体装置は、例えばシリコンからなるｎ+型基板３の表面にｐ型カラム４ａおよびｎ型カラム４ｂを有するＳＪ構造４を備え、ＳＪ構造４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム４ａおよびｎ型カラム４ｂはｎ+型基板３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ+型基板３の表面全面、つまりセル領域１に加えて外周領域２にも形成されている。これらｐ型カラム４ａおよびｎ型カラム４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０15～１×１０16ｃｍ-3に設定されている。ｎ+型基板３は、半導体基板の一例である。
　また、ＳＪ構造４の上にエピタキシャル成長により形成されたｐ型層５が設けられている。このｐ型層５は、セル領域１から外周領域２にわたって形成されており、外周領域２においてリサーフ層として機能する。例えば、ｐ型層５の不純物濃度は、１×１０15～５×１０15ｃｍ-3に設定され、本実施形態では３×１０15ｃｍ-3に設定している。ｐ型層５は、半導体層の一例である。
　セル領域１においては、ＳＪ構造４を有するＭＯＳＦＥＴの一例として、トレンチゲート型のＭＯＳＦＥＴを形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図３に示すように、セル領域１におけるｐ型層５の表層部に、ｎ+型ソース領域６が形成されている。このｎ+型ソース領域６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ+型ソース領域６および後述するｐ型高不純物層１０を貫通してＳＪ構造４に達するように、ｎ+型ソース領域６と同方向を長手方向とするトレンチ７が形成されている。このトレンチ７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面においてトレンチ７を埋め込むようにゲート電極９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極９にゲート電圧が印加されたときには、ｐ型高不純物層１０のうちトレンチゲートを構成するトレンチ７の側面に接する部分であって、ｎ+型ソース領域６とｎ型カラム４ｂとの間に挟まれた部分にチャネルを形成するようになっている。
　図１に示すようにトレンチ７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図２～図４から分かるように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と垂直に並べたレイアウトとしている。
　また、セル領域１においては、ｐ型層５の表面から所定深さの位置まで、ｐ型層５に対してｐ型不純物がイオン注入されることで、ｐ型層５が高濃度化とされたｐ型高不純物層１０が形成されている。ｐ型高不純物層１０は、ＳＪ構造４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１０の不純物濃度は、１×１０17～１×１０18ｃｍ-3に設定され、本実施形態では４×１０17ｃｍ-3に設定している。ｐ型高不純物層１０は、高不純物層の一例である。
　ｐ型高不純物層１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。
　このｐ型高不純物層１０は、各トレンチ７の間においてセル領域１から外周領域２に向けて設けられている。具体的には、ｐ型高不純物層１０は、トレンチ７やｎ+型ソース領域６の長手方向と同方向を長手方向として延設されていると共にｎ+型ソース領域６に沿って形成され、外周領域２で終端させられている。そして、本実施形態では、トレンチ７およびｐ型高不純物層１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図２参照）、ｎ+型ソース領域６についてはセル領域１内にのみ形成されるようにしてある（図３および図４参照）。このため、セル領域１内でのみＭＯＳＦＥＴが構成されるようにしてある。
　また、ゲート電極９上には、当該ゲート電極９を覆うと共にｎ+型ソース領域６およびｐ型高不純物層１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１が形成されている。そして、ソース電極に相当する表面電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してｎ+型ソース領域６やｐ型高不純物層１０と接するように形成されている。表面電極１２は、セル領域１から外周領域２に入り込むように形成されており、図１に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１２の外縁部は、後述する保護膜１９によって覆われているが、外縁部よりも内側の領域は保護膜１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。
　さらに、ｎ+型基板３の裏面側、つまりＳＪ構造４とは反対側の面には、ドレイン電極に相当する裏面電極１３が形成されている。このような構造により、セル領域１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極９に対して所定の電圧を印加すると、トレンチ７の側面に位置するｐ型層５にチャネルを形成し、ソース－ドレイン間に電流を流すという動作を行う。そして、ｐ型層５の下部をＳＪ構造４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。
　一方、外周領域２では、外周領域２のうちのセル領域１側の位置において絶縁膜１４を介してゲート配線層１５が形成されており、このゲート配線層１５がセル領域１に形成された各ＭＯＳＦＥＴのゲート電極９と電気的に接続されている。また、外周領域２における表面電極１２よりも外周側において、ｐ型層５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１６が形成されており、絶縁膜１４およびゲート配線層１５は、外周側では絶縁膜１６の上まで延設されている。
　また、ゲート配線層１５は層間絶縁膜１１で覆われており、図２とは別断面において、層間絶縁膜１１に形成されたコンタクトホールを介して層間絶縁膜１１の上に形成されたゲートパッド１７（図１参照）に接続されている。このゲートパッド１７は、略四角形状で構成された表面電極１２の部分的に凹まされた部分に配置され、表面電極１２との間が所定距離離間するように配置されている。
　そして、ゲートパッド１７の外縁部や層間絶縁膜１１を覆うように保護膜１９が形成されることで、半導体装置の表面保護が成されている。
　このような構造により、外周領域２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらに電荷集中を緩和するためのｐ型ディープ層１８を備えている。ｐ型ディープ層１８は、図１に示すように、半導体装置の上方（基板法線方向）から見て、表面電極１２の外縁部を１周囲むように形成されている。より詳しくは、図２に示すように、ｐ型ディープ層１８は、ｐ型高不純物層１０とＳＪ構造４との間において、これらに接するように形成されている。ｐ型ディープ層１８のピーク濃度の深さがｐ型高不純物層１０のピーク濃度の深さよりも深いところが特徴である。また、ｐ型ディープ層１８は、ｐ型高不純物層１０とオーバーラップさせられている（図２参照）。
　ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。このため、ｐ型ディープ層１８は、ｐ型層５よりも内部抵抗が小さくなり、ＭＯＳＦＥＴのリカバリ動作時に、外周領域２におけるｐ型層５を通じて移動する注入電荷がｐ型高不純物層１０に移動して表面電極１２に排出される際の通過経路となる。また、従来ではｐ型層５の表面側に集中していた電荷をｐ型ディープ層１８の深さ方向の広範囲において取り込めるため、ｐ型層５の表面側への電荷の集中を抑制できる。ｐ型ディープ層１８がｐ型高不純物層１０を介さずに表面電極１２に接続している場合や、ｐ型ディープ層１８が表面から形成された場合は電荷を分散する効果は低減する。またｐ型ディープ層１８は空乏化しないことが望ましい。空乏化しないことにより、電荷を分散する効果が高まるだけでなく、ゲート絶縁膜８の電界が抑制される。したがって、ｐ型層５の表面側、特に表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１において発熱を抑制でき、ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制できる。
　また、ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型カラム４ａおよびｎ型カラム４ｂで構成されるＳＪ構造４よりも高不純物濃度とされている。ｐ型ディープ層１８を低不純物濃度にすると、ｐ型ディープ層１８の不純物濃度よりも注入電荷密度が上回るようになり、注入電荷を分散する効果が低減され、リカバリ耐量を低減させることになる。このため、ｐ型ディープ層１８のｐ型不純物濃度をＳＪ構造４よりも高不純物濃度にしている。
　さらに、ｐ型ディープ層１８を所定深さの位置から形成しているが、注入電荷を分散する効果は、ｐ型ディープ層１８の深さについても依存性を有している。すなわち、ｐ型ディープ層１８の深さが浅いと、注入電荷を深さ方向に分散する効果が低下し、リカバリ耐量を低下させる要因になる。このため、ｐ型ディープ層１８を所定深さ以上としている。
　具体的に、加速電圧［ｋｅＶ］およびドーズ量［ｃｍ-2］を変化させて、ｐ型ディープ層１８の中心深さおよびピーク濃度を調整してリカバリ耐量を調べたところ、図５に示す結果が得られた。
　この図に示すように、ｐ型ディープ層１８の不純物濃度および中心深さに依存してリカバリ耐量が変化している。ｐ型ディープ層１８がない場合には、３０Ａ／μｓであるのに比べて、ｐ型ディープ層１８を形成することで、少なくとも２００Ａ／μｓまでリカバリ耐量を増加させられている。そして、例えばリカバリ耐量３００Ａ／μｓ以上を定格とする場合、ｐ型ディープ層１８の不純物濃度を１×１０17ｃｍ-3以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。さらに、ｐ型ディープ層１８の不純物濃度を１×１０17ｃｍ-3以上に設定しつつ、中心深さを２．０μｍ以上にすると１０００Ａ／μｓ以上のリカバリ耐量を見込むことができた。
　したがって、本実施形態では、ｐ型ディープ層１８の不純物濃度を１×１０17ｃｍ-3以上に設定しつつ、ｐ型ディープ層１８の中心深さを２．０μｍ以上に設定し、１０００Ａ／μｓ以上のリカバリ耐量が得られるようにしている。
　また、ｐ型ディープ層１８は、ｐ型不純物濃度がｐ型高不純物層１０よりも薄く設定されていることが望ましい。このため、ｐ型ディープ層１８に取り込まれた電荷は、ｐ型層５よりも低抵抗かつｐ型高不純物層１０よりも高抵抗となるｐ型ディープ層１８内を高速ではなく比較的緩やかに移動してｐ型高不純物層１０に辿り着くようにできる。したがって、ｐ型高不純物層１０に高速で移動する場合と比較して、よりｐ型ディープ層１８とｐ型高不純物層１０との接続部位で電荷が集中することを緩和でき、当該部位での破壊を抑制できるようにしている。
　このように、ｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。この効果は、ｐ型ディープ層１８を、ｐ型高不純物層１０およびＳＪ構造４に接触させつつ半導体装置の上方から見てｐ型高不純物層１０とオーバーラップさせ、ｐ型不純物濃度がｐ型層５よりも高く、ｐ型高不純物層１０よりも低くすれば得られる。ただし、ｐ型ディープ層１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１８の内外周それぞれの端部の位置を設定するのが好ましい。
　まず、図６および図７を参照して、ｐ型ディープ層１８の外周側の端部の位置と発熱との関係について説明する。
　リカバリ動作時に最も発熱が生じると考えられる場所は、注入電荷が最も集中すると考えられる端部Ｐ１である。このため、図６に示すように、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離を突き出し長Ｌ１［μｍ］と定義し、ｐ型ディープ層１８のドーズ量（つまり不純物濃度）を変えて突き出し長Ｌ１と端部Ｐ１での発熱温度との関係をシミュレーションにて求めた。図７は、その結果を示したグラフである。この図に示すように、突き出し長Ｌ１に応じて端部Ｐ１での発熱温度が変化しており、突き出し長Ｌ１が大きくなるほど端部Ｐ１での発熱温度が低下している。ｐ型ディープ層１８のドーズ量を１×１０13ｃｍ-2と１×１０14ｃｍ-2とに変更した場合、ｐ型ディープ層１８のドーズ量が多い方が発熱温度が低くなったが、いずれの場合でも同様に、突き出し長Ｌ１が大きくなるほど発熱温度が低下するという傾向を示していた。
　したがって、ｐ型ディープ層１８の外周側の端部については、端部Ｐ１からの突き出し長Ｌ１が長くなるほど発熱温度を低くでき、より端部Ｐ１およびその近傍での破壊を抑制することが可能になる。
　ただし、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部を表面電極１２やゲートパッド１７、ゲート配線層１５における外周側の端部、要はドレイン・ソース間降伏電圧（耐圧）を測定する際に接地電位となる最外部よりも外側にすると、逆に耐圧を低下させることになる。このため、表面電極１２やゲートパッド１７、ゲート配線層１５のうち最も外周側に位置している方における外周側の端部よりもｐ型ディープ層１８の外周側の端部が内側に配置されるようにすることが望ましい。
　また、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部がｐ型高不純物層１０の端部よりも内側に配置されると、ｐ型ディープ層１８ではなくｐ型高不純物層１０に注入電荷が引き込まれる。このため、ｐ型ディープ層１８の外周側の端部が少なくともｐ型高不純物層１０の端部よりも外側に配置されるようにしている。
　次に、図８および図９を参照して、ｐ型ディープ層１８の内周側の端部の位置とリカバリ耐量との関係について説明する。
　上記したように、ｐ型ディープ層１８は、電荷を深さ方向の広範囲で取り込んだのち、比較的緩やかにｐ型高不純物層１０に辿り着くようにしている。このため、所望の内部抵抗となるように、ある程度の濃度および幅であることが必要である。ｐ型ディープ層１８の濃度については、ｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低く設定してあるが、ｐ型ディープ層１８の幅についても、リカバリ耐量を考慮して設定するのが好ましい。
　そこで、ｐ型ディープ層１８の幅とリカバリ耐量との関係について調べた。具体的には、リカバリ耐量を得るためには、半導体装置の上方から見て、ｐ型ディープ層１８の内周側の端部が端部Ｐ１よりも内側にあることが必要である。このため、図８に示すように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０とのオーバーラップ量をオーバーラップ長Ｌ２と定義し、リカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図９は、その結果を示したグラフである。
　この図に示すように、オーバーラップ長Ｌ２に応じてリカバリ耐量が変化している。オーバーラップ長Ｌ２が小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１８がｐ型高不純物層１０との接続が小さくなり、表面電極１２の電位から浮いたフローティング状態となって電荷の拡散効果が弱まったためと考えられる。つまり、オーバーラップ長Ｌ２が小さく、表面電極１２の電位から浮いたフローティング状態になると、注入電荷がｐ型ディープ層１８に入らずに直接ｐ型高不純物層１０から排出され、リカバリ耐量が低下する。一方、オーバーラップ長Ｌ２が７～１３μｍのときに最もリカバリ耐量が大きくなり、オーバーラップ長Ｌ２が更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このようにオーバーラップ長Ｌ２には最適条件がある。この実験は、ｐ型ディープ層１８のドーズ量を１×１０14ｃｍ-2として行ったが、他の濃度についてもオーバーラップ長Ｌ２とリカバリ耐量の変化の関係は上記と同様になる。そして、オーバーラップ長Ｌ２が所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、オーバーラップ長Ｌ２を４～１３μｍの範囲に設定すれば、リカバリ耐量が６００Ａ／μｓ以上となる。
　このように、オーバーラップ長Ｌ２を所定範囲、例えば６～１２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図９に示した結果は、ｐ型ディープ層１８が表面電極１２に直接接触する構造であると、Ｐ型ディープ層１８の抵抗成分が低減するため、リカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１８についてはｐ型高不純物層１０を介して表面電極１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。
　続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図１０Ａ～図１０Ｇを参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム４ａやｎ型カラム４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。
　まず、図１０Ａに示すように、表面および裏面を有するｎ+型基板３を用意したのち、ｎ+型基板３の表面にｎ型エピタキシャル層２０を形成する。続いて、図示しないｐ型カラム４ａの形成予定位置が開口するマスクを用いてｎ型エピタキシャル層２０をエッチングする。これにより、図１０Ｂに示すようにｎ型エピタキシャル層２０のうちのｎ型カラム４ｂの形成位置のみが残され、ｐ型カラム４ａの形成予定位置にトレンチ２１が形成される。このとき、トレンチ２１の深さがｎ型エピタキシャル層２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層２０が所望厚さ残るようにトレンチ２１の深さを設定しても良い。
　次に、図１０Ｃに示すように、トレンチ２１内を埋め込むようにｎ型エピタキシャル層２０の上にｐ型エピタキシャル層２２を形成する。そして、図１０Ｄに示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層２０およびｐ型エピタキシャル層２２を所定量除去する。これにより、ｎ型エピタキシャル層２０によってｎ型カラム４ｂが構成され、ｐ型エピタキシャル層２２によってｐ型カラム４ａが構成されて、ＳＪ構造４が完成する。
　さらに、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図１０Ｅに示すように、ｐ型カラム４ａおよびｎ型カラム４ｂの表面にｐ型ディープ層１８を形成する為の不純物注入層２３が形成される。そして、図１０Ｆに示すように、ｐ型層５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層２３内のｐ型不純物を熱拡散させ、ｐ型カラム４ａおよびｎ型カラム４ｂの表層部からｐ型層５内に至るｐ型ディープ層１８を形成する。
　その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１０Ｇに示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明したように、ｐ型高不純物層１０およびＳＪ構造４に接触し、半導体装置の上方から見て端部Ｐ１からｐ型高不純物層１０の端部の間とオーバーラップさせるようにｐ型ディープ層１８を設けている。また、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低くしている。このようなｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷（注入キャリア）の集中を緩和して素子の破壊を抑制することが可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置の製造方法について、図１１Ａ～図１１Ｇを参照して説明する。まず、図１１Ａ～図１１Ｄに示す工程において、第１実施形態で説明した図１０Ａ～図１０Ｄと同様の工程を行う。そして、図１１Ｅに示す工程では、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造４の上にｐ型層５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図１１Ｆに示すようにｐ型ディープ層１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１１Ｇに示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明したように、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層５をエピタキシャル成長させ、その後、ｐ型ディープ層１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第１実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第１実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第１実施形態のようにイオン中人によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。
　なお、この製造方法の場合、ｐ型ディープ層１８をｐ型層５の表面から形成することもできる。しかしながら、ｐ型ディープ層１８をｐ型層５の表面から形成すると、ｐ型層５の表面まで欠陥が形成されることから、欠陥修復のための熱処理が必要になる。このため、本実施形態の方法によれば、ｐ型ディープ層１８を形成する為の熱処理が必要なくなり、熱処理を行うとしてもその処理時間を短くすることが可能となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層１８の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置の構成について、図１２を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１７の外縁部も囲うようにｐ型ディープ層１８を形成している。
　ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制するには、ｐ型ディープ層１８が表面電極１２の外縁部を１周囲むように形成されていれば良い。しかしながら、ゲートパッド１７の下方にもＳＪ構造４が構成されており、リカバリ動作時にはそのゲートパッド１７の下方に位置するｐ型カラム４ａからも注入電荷が移動してくる。したがって、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にもｐ型ディープ層１８を形成することで、ゲートパッド１７の下方に存在する注入電荷を分散することで集中を抑制できリカバリ耐量を向上させることができる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態は、セル領域１にＭＯＳＦＥＴではなくダイオードを形成する場合について説明する。なお、ダイオードを形成する場合であっても、半導体装置の基本構造は似ているため、第１実施形態に対して変更される部分についてのみ説明する。
　本実施形態にかかる半導体装置の構成について、図１３を参照して説明する。図１３に示すように、本実施形態では、セル領域１におけるｐ型層５をアノード領域、ｐ型高不純物層１０をアノードコンタクトとし、ｎ型カラム４ｂおよびｎ+型基板３をカソード領域とするＰＮダイオードが構成されている。表面電極１２は、ｐ型高不純物層１０に接触させられたアノード電極として機能し、保護膜１９にて外縁部が覆われているが、それよりも内側は露出させられて外部接続用のアノードパッドとして機能する。また、裏面電極１３がカソード電極として機能する。その他、ＭＯＳＦＥＴに備えられていたゲート電極構造やゲート配線層、ｎ+型ソース領域などが無くなっている点が異なっているが、残りの部分は第１実施形態に示す半導体装置と同様である。このようにして、ＳＪ構造４のダイオードを備えた半導体装置が構成されている。
　このような構成の半導体装置にも、ｐ型ディープ層１８を備えてある。このため、第１実施形態と同様、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制できるという効果が得られる。
　なお、本実施形態の場合、ｐ型ディープ層１８を端部Ｐ１とｐ型高不純物層１０の端部との間とオーバーラップさせるようにすれば、上記効果を得られる。また、ｐ型ディープ層１８の突き出し長Ｌ１については、第１実施形態と同様、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離で定義でき、突き出し長Ｌ１が長くなるほど端部Ｐ１での発熱温度を低下させられ、破壊抑制の効果を高められる。一方、オーバーラップ長Ｌ２については、ｐ型ディープ層１８の内周側の端部からｐ型高不純物層１０の外周側の端部までのｐ型ディープ層１８とｐ型高不純物層１０のオーバーラップ量で定義できる。そして、オーバーラップ長Ｌ２を所望範囲、例えば６～１２μｍに設定することで、高いリカバリ耐量を得ることができる。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、セル領域１の中央部にゲートパッド１７を配置したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置の構成について、図１４および図１５を参照して説明する。図１４に示すように、本実施形態では、セル領域１における中央位置にゲートパッド１７を配置している。このような構造では、ゲートパッド１７が形成された位置や、ゲートパッド１７に繋がる引出配線部１７ａにおいて、図１４に示すように基板法線方向から見てｐ型高不純物層１０が分断された構造となる。つまり、セル領域１内において、部分的にｐ型高不純物層１０が切り欠かれた構造となる。このため、図１４および図１５に示すように、ｐ型高不純物層１０が分断された箇所にも、ｐ型ディープ層１８を形成するようにしている。
　このように、ｐ型高不純物層１０が分断された構造となる場合に、その分断された箇所にもｐ型ディープ層１８を形成することで、リカバリ耐量の低下を抑制することが可能となる。
　（第６実施形態）
　本開示の第６実施形態にかかる半導体装置について、図１６～図１９を参照して説明する。図１６～図１９に示す半導体装置は、四角形状のセル領域１０１に縦型半導体素子としてＳＪ構造の多数のトレンチゲート型のＭＯＳＦＥＴが形成されると共に、セル領域１０１を囲むように外周領域１０２が配置された構造とされている。
　図１７～図１９に示すように、半導体装置は、例えばシリコンからなるｎ+型基板１０３の表面にｐ型カラム１０４ａおよびｎ型カラム１０４ｂを有するＳＪ構造１０４を備え、ＳＪ構造１０４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム１０４ａおよびｎ型カラム１０４ｂはｎ+型基板１０３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ+型基板１０３の表面全面、つまりセル領域１０１に加えて外周領域１０２にも形成されている。これらｐ型カラム１０４ａおよびｎ型カラム１０４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム１０４ａおよびｎ型カラム１０４ｂの不純物濃度は、例えば１×１０15～１×１０16ｃｍ-3に設定されている。ｎ+型基板１０３は、半導体基板の一例である。
　また、ＳＪ構造１０４の上にエピタキシャル成長により形成されたｐ型層１０５が設けられている。このｐ型層１０５は、セル領域１０１から外周領域１０２にわたって形成されており、外周領域１０２においてリサーフ層として機能する。例えば、ｐ型層１０５の不純物濃度は、１×１０15～５×１０15ｃｍ-3に設定され、本実施形態では３×１０15ｃｍ-3に設定している。ｐ型層１０５は、半導体層の一例である。
　セル領域１０１においては、ＳＪ構造１０４を有するトレンチゲート型のＭＯＳＦＥＴを多数セル形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図１８に示すように、セル領域１０１におけるｐ型層１０５の表層部に、ｎ+型ソース領域１０６が形成されている。このｎ+型ソース領域１０６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ+型ソース領域１０６および後述するｐ型高不純物層１１０を貫通してＳＪ構造１０４に達するように、ｎ+型ソース領域１０６と同方向を長手方向とするトレンチ１０７が形成されている。このトレンチ１０７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜１０８が形成されており、このゲート絶縁膜１０８の表面においてトレンチ１０７を埋め込むようにゲート電極１０９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極１０９にゲート電圧が印加されたときには、ｐ型高不純物層１１０のうちトレンチゲートを構成するトレンチ１０７の側面に接する部分であって、ｎ+型ソース領域１０６とｎ型カラム１０４ｂとの間に挟まれた部分にチャネルを形成するようになっている。
　なお、ｐ型高不純物層１１０のうちチャネルが形成される領域の濃度は、閾値調整のために、ｐ型不純物のイオン注入によって調整されることもあり、ｐ型高不純物層１１０のうちの他の部分とｐ型不純物濃度が異なる値とされる場合もある。
　図１６に示すようにトレンチ１０７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図１７～図１９から分かるように、本実施形態では、トレンチ１０７をＳＪ構造１０４におけるｐ型カラム１０４ａおよびｎ型カラム１０４ｂの長手方向と垂直に並べたレイアウトとしている。
　また、セル領域１０１においては、ｐ型層１０５の表面から所定深さの位置まで、ｐ型層１０５に対してｐ型不純物がイオン注入されることで、ｐ型層１０５が高濃度化されたｐ型高不純物層１１０が形成されている。ｐ型高不純物層１１０は、ＳＪ構造１０４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１１０の不純物濃度は、１×１０17～１×１０18ｃｍ-3に設定され、本実施形態では４×１０17ｃｍ-3に設定している。
　ｐ型高不純物層１１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。
　具体的には、ｐ型高不純物層１１０は、トレンチ１０７やｎ+型ソース領域１０６の長手方向と同方向を長手方向として延設されていると共にｎ+型ソース領域１０６に沿って形成され、外周領域１０２で終端させられている。そして、本実施形態では、トレンチ１０７およびｐ型高不純物層１１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図１７参照）、ｎ+型ソース領域１０６についてはセル領域１０１内にのみ形成されるようにしてある（図１８および図１９参照）。これにより、セル領域１０１内でのみＭＯＳＦＥＴが構成されるようにしてある。
　また、ゲート電極１０９上には、当該ゲート電極１０９を覆うと共にｎ+型ソース領域１０６およびｐ型高不純物層１１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１１が形成されている。そして、ソース電極に相当する表面電極１１２がこの層間絶縁膜１１１を覆うと共に、層間絶縁膜１１１のコンタクトホールを介してｎ+型ソース領域１０６やｐ型高不純物層１１０と接するように形成されている。表面電極１１２は、セル領域１０１から外周領域１０２に入り込むように形成されており、図１６に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１１２の外縁部は、後述する保護膜１１９によって覆われているが、外縁部よりも内側の領域は保護膜１１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。
　さらに、ｎ+型基板１０３の裏面側、つまりＳＪ構造１０４とは反対側の面には、ドレイン電極に相当する裏面電極１１３が形成されている。このような構造により、セル領域１０１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極１０９に対して所定の電圧を印加すると、トレンチ１０７の側面に位置するｐ型層１０５にチャネルを形成し、ソース－ドレイン間に電流を流すという動作を行う。そして、ｐ型層１０５の下部をＳＪ構造１０４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。
　一方、外周領域１０２では、外周領域１０２のうちのセル領域１０１側の位置において絶縁膜１１４を介してゲート配線層１１５が形成されており、このゲート配線層１１５がセル領域１０１に形成された各ＭＯＳＦＥＴのゲート電極１０９と電気的に接続されている。また、外周領域１０２における表面電極１１２よりも外周側において、ｐ型層１０５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１１６が形成されており、絶縁膜１１４およびゲート配線層１１５は、外周側では絶縁膜１１６の上まで延設されている。
　また、ゲート配線層１１５は層間絶縁膜１１１で覆われており、図１７とは別断面において、層間絶縁膜１１１に形成されたコンタクトホールを介して層間絶縁膜１１１の上に形成されたゲートパッド１１７（図１６参照）に接続されている。このゲートパッド１１７は、略四角形状で構成された表面電極１１２の部分的に凹まされた部分に配置され、表面電極１１２との間が所定距離離間するように配置されている。
　そして、ゲートパッド１１７の外縁部や層間絶縁膜１１１を覆うように保護膜１１９が形成されることで、半導体装置の表面保護が成されている。
　このような構造により、外周領域１０２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらにトレンチゲートにおけるゲート絶縁膜１０８に掛かる電界集中を緩和し、ゲート絶縁膜１０８が破壊されることを抑制するためのｐ型ディープ層１１８を備えている。
　ｐ型ディープ層１１８は、図１６に示すように、表面電極１１２の外縁部まで突き出した各トレンチ１０７の先端の少なくともコーナー部を覆うように形成されており、半導体装置の上方（基板法線方向）から見て、トレンチ１０７毎にドット状に備えられている。より詳しくは、図１７に示すように、ｐ型ディープ層１１８は、ｐ型高不純物層１１０とＳＪ構造１０４におけるｐ型カラム１０４ａとの間において、これらに接するように形成され、トレンチ１０７よりも深い位置まで形成されている。そして、本実施形態では、ｐ型ディープ層１１８は、ｐ型層１０５の表面より所定距離深い位置から形成されている。また、ｐ型ディープ層１１８の内周側の端部は、表面電極１１２におけるｐ型高不純物層１１０との接触部位のうちの最も外周側の端部Ｐ１よりセル領域１０１側に配置されている。このため、半導体装置の上方から見て、端部Ｐ１から内周方向に所定幅（例えば１０μｍの幅）、表面電極１１２におけるｐ型高不純物層１１０との接触部位とｐ型ディープ層１１８とがオーバラップさせられている。また、ｐ型ディープ層１１８は、半導体装置の上方から見て、トレンチ１０７の先端から外周方向へ所定量突き出すように形成されている。
　ｐ型ディープ層１１８は、ｐ型不純物濃度が少なくともＳＪ構造１０４を構成する各カラムやｐ型層１０５（より詳しくは、ｐ型層１０５のうちの外周領域１０２に位置するリサーフ層として機能する部分）よりも濃く設定されている。また、ｐ型ディープ層１１８は、ｐ型不純物濃度がｐ型高不純物層１１０より薄くても良いが濃くされていても良い。
　このように、トレンチゲートを構成するトレンチ１０７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１１８を備えるようにしている。これにより、リカバリ動作時におけるトレンチゲート端部での電界集中を緩和でき、ゲート絶縁膜１０８の破壊を抑制することを可能としている。この効果が得られる理由について以下に説明する。
　リカバリ動作時には、ＭＯＳＦＥＴの動作時に注入されていたキャリアが表面電極１１２から引き抜かれる。このとき、従来のようにｐ型ディープ層１１８が無い構造であると、図２０に示すように、ゲート電位とされるゲート電極１０９に沿って等電位線が広がり、ゲート絶縁膜１０８内やその近傍、特にトレンチゲート先端におけるトレンチ１０７のコーナー部で電界集中が発生する。図２０では記載していないが、特に、ゲート絶縁膜１０８内においては電界集中が発生している。このため、ゲート絶縁膜１０８が破壊されるという問題を発生させることになる。
　これに対して、本実施形態のようにｐ型ディープ層１１８を形成すると、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１１８がｐ型高不純物層１１０を介してほぼ表面電極１１２と同じソース電位とされる。このため、図２１に示すように、ｐ型ディープ層１１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１１８にて覆われたトレンチゲート先端のゲート絶縁膜１０８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜１０８が破壊されることを抑制することが可能になる。
　このように、リカバリ動作時にｐ型ディープ層１１８がほぼソース電位に固定されることにより、ゲート絶縁膜１０８が破壊されることを抑制できるようにしている。この場合、ｐ型高不純物層１１０は、ｐ型不純物濃度が高いほどｐ型高不純物層１１０を介してほぼ表面電極１１２と同電位に維持し易くなる。
　なお、上記したようにｐ型ディープ層１１８のｐ型不純物濃度を少なくともｐ型層１０５よりも大きくするようにしているが、リカバリ動作時に注入キャリアが引き抜かれる際にほぼソース電位とされ、それが維持できる程度に設定している。すなわち、リカバリ動作時に注入キャリアがｐ型ディープ層１１８に取り込まれても、ｐ型ディープ層１１８が空乏化してしまわないようにｐ型ディープ層１１８のｐ型不純物濃度の下限値を設定している。また、ｐ型ディープ層１１８のｐ型不純物濃度の上限値については制限はなく、リカバリ動作時により確実にほぼソース電位に維持できる濃度であれば良く、ｐ型高不純物層１１０よりも濃くても良い。
　上記した効果は、ｐ型ディープ層１１８を、ｐ型高不純物層１１０に接触させつつ、トレンチ１０７の先端の少なくともコーナー部を覆い、かつ、トレンチ１０７よりも深い位置まで形成することにより得られる。ただし、ｐ型ディープ層１１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１１８の内外周それぞれの端部の位置を設定するのが好ましい。
　まず、図２２および図２３を参照して、ｐ型ディープ層１１８の外周側の端部の位置とトレンチ１０７の先端位置でのゲート絶縁膜１０８の両面間の電位差ΔＶとの関係について説明する。なお、ゲート絶縁膜１０８の両面とは、ゲート絶縁膜１０８のうちゲート電極１０９との界面とｐ型ディープ層１１８もしくはｐ型層１０５との界面を意味しており、電位差ΔＶがゲート絶縁膜１０８に掛かる電位を表すことになる。
　ｐ型ディープ層１１８の外周側の端部がトレンチ１０７の先端から外周側へ突き出すほど、電界が掛かる場所からトレンチ１０７の先端を遠ざけることができるため好ましい。このため、図２２に示すように、トレンチ１０７の先端を基準として、トレンチ１０７の先端からｐ型ディープ層１１８の外周側の端部までの距離を突き出し幅Ｗ１と定義し、突き出し幅Ｗ１に対する電位差ΔＶの変化を調べた。上記したように、電位差ΔＶは、ゲート絶縁膜１０８に掛かる電位であるため、電位差ΔＶが小さいほどゲート絶縁膜１０８内での電界集中を緩和でき、ゲート絶縁膜１０８が破壊され難くなってリカバリ破壊耐量を向上できていることを表している。
　具体的には、本実施形態の半導体装置を上下アームに備えたインバータ回路をモデルとして、例えば下アーム側の半導体装置のＭＯＳＦＥＴをスイッチングし、そのときの上アーム側の半導体装置の電位差ΔＶを調べた。この場合において、上アームについてはＭＯＳＦＥＴがオフされている状態を想定して各部の電位を設定している。つまり、ソース電位とゲート電位を共に０Ｖ、ドレイン電位（裏面電極１１３や図示しないＥＱＲ（等電位リング電極）を通じてアップドレイン構造とされる場合のＥＱＲの電位）をインバータ回路に印加される高電圧（例えば１００Ｖ）に設定している。また、実験に用いた試料では端部Ｐ１からトレンチ１０７の先端までの距離を９μｍとしているが、ｐ型ディープ層１１８をできるだけソース電位に近づけるために、ｐ型ディープ層１１８の内周側の端部をトレンチ１０７の先端位置よりも１９μｍ内周側に位置させた。つまり、半導体装置の上方から見て、表面電極１１２におけるｐ型高不純物層１１０との接触部位とｐ型ディープ層１１８とのオーバラップ幅が１０μｍとなるようにした。
　図２３は、その結果を示したグラフである。なお、ｐ型ディープ層１１８の外周側の端部の方がトレンチ１０７の先端よりも外周側に突き出している場合を正、内周側に位置している場合を負として表してある。また、リカバリ動作時には、ｐ型ディープ層１１８がほぼソース電位に固定されるため、ｐ型ディープ層１１８とゲート電極１０９との電位差が０Ｖになるのが理想的であるが、実際には内部抵抗が存在するため、これらの間の電位差は０Ｖにはならない。このため、ｐ型ディープ層１１８がトレンチ１０７の先端よりも突き出して配置されていたとしても電位差ΔＶが発生する。
　図２３に示すように、突き出し幅Ｗ１に応じて電位差ΔＶが変化しており、突き出し幅Ｗ１が０μｍ以上、つまりトレンチ１０７の先端に対してｐ型ディープ層１１８の外周側の端部が同じ位置もしくは突き出した状態になると、電位差ΔＶが十分に低下していた。特に、突き出し幅Ｗ１が１μｍを超えると、電位差ΔＶが２０Ｖ以下となり、ゲート絶縁膜１０８に掛かる電位を小さくできていることが判る。
　このように、ｐ型ディープ層１１８の外周側の端部をトレンチ１０７の先端よりも突き出させ、突き出し幅Ｗ１を大きくするほど、よりトレンチゲート先端においてゲート絶縁膜１０８に掛かる電位を低減することが可能となる。これにより、より確実にゲート絶縁膜１０８が破壊されることを抑制することが可能になる。
　次に、図２４、図２５および図２６を参照して、ｐ型ディープ層１１８の内周側の端部の位置と電位差ΔＶやリカバリ耐量との関係について説明する。なお、図２５はシミュレーションにて求めた結果を示しており、図２６は実測によって求めた結果を示している。
　リカバリ動作時に、ｐ型ディープ層１１８をよりソース電位に近い電位に維持するには、ｐ型ディープ層１１８が表面電極１１２に近い方が良い。そして、ｐ型ディープ層１１８をソース電位にするための表面電極１１２とｐ型ディープ層１１８との間の経路中でのｐ型高不純物層１１０の内部抵抗が小さい方が好ましいため、ｐ型ディープ層１１８の内周側の端部がより内側に位置している方が良い。そこで、図２４に示すように、トレンチ１０７の先端からのｐ型ディープ層１１８の内周側の端部の後退量Ｘを変化させ、電位差ΔＶの変化を調べた。実験の条件については、上記したｐ型ディープ層１１８の外周側の端部の位置とトレンチ１０７の先端位置でのゲート絶縁膜１０８の両面間の電位差ΔＶとの関係を調べたときと基本的には同じとしている。ただし、ゲート絶縁膜１０８を確実に保護できるように、ｐ型ディープ層１１８の外周側の端部の突き出し幅Ｗ１を５μｍに固定して電位差ΔＶを調べた。図２５は、その結果を示したグラフである。なお、トレンチ１０７の先端位置を０として、後退量Ｘを負で表してある。
　図２５に示すように、後退量Ｘに応じて電位差ΔＶが変化しており、後退量Ｘが大きくなるほど電位差ΔＶが低下している。特に、後退量Ｘが１２μｍ以上になると電位差ΔＶが２０Ｖ以下となり、後退量Ｘが２２μｍ以上になると電位差ΔＶが１０Ｖ程度まで低下していた。ここで、後退量Ｘに応じて電位差ΔＶが変化したのは、表面電極１１２とｐ型ディープ層１１８との間の経路中でのｐ型高不純物層１１０の内部抵抗が小さくなったためと考えられる。この内部抵抗は、ｐ型ディープ層１１８が表面電極１１２に近づくほど小さくなり、半導体装置の上方から見たときの表面電極１１２とｐ型ディープ層１１８との後退量Ｘが大きくなるほど小さくなる。実験結果によれば、後退量Ｘが１２μｍ以上になると当該内部抵抗をある程度小さくでき、１３μｍ以上になると十分に小さくできていることが判る。そして、実験に用いた試料では、端部Ｐ１からトレンチ１０７の先端までの距離を９μｍとしており、後退量Ｘから９μｍを引いた値がオーバラップ幅Ｗ２となるため、オーバラップ幅Ｗ２を３μｍ以上、好ましくは４μｍ以上とすることで、内部抵抗を十分低減できる。
　このように、ｐ型ディープ層１１８の内周側の端部を端部Ｐ１よりも内周側に後退させ、オーバラップ幅Ｗ２を大きくすることで、よりリカバリ動作時にｐ型ディープ層１１８をソース電位に近い電位に維持することが可能となる。したがって、より確実にゲート絶縁膜１０８が破壊されることを抑制することが可能になる。なお、ｐ型高不純物層１１０にｐ型ディープ層１１８を接触させるようにすることで、ゲート絶縁膜１０８の保護が可能となるが、より十分に保護できるようにオーバラップ幅Ｗ２を大きく取るのが好ましい。特に、オーバラップ幅Ｗ２を４μｍ以上、より好ましくは１０μｍ以上にすると、電位差ΔＶがほぼ１０Ｖとなるため、より十分にゲート絶縁膜１０８を保護することが可能となる。
　参考として、ｐ型ディープ層１１８の幅とリカバリ耐量との関係について調べた。具体的には、図２４に示したように、ｐ型ディープ層１１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１１８とｐ型高不純物層１１０との後退量Ｘとリカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図２６は、その結果を示したグラフである。
　この図に示すように、後退量Ｘに応じてリカバリ耐量が変化している。後退量Ｘが小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１１８がｐ型高不純物層１１０との接続が小さくなり、表面電極１１２の電位から浮いたフローティング状態となって注入キャリアの引き抜きの際のトレンチ１０７のコーナー部での電界集中緩和効果が弱まったためと考えられる。つまり、後退量Ｘが小さく、表面電極１１２の電位から浮いたフローティング状態になると、ゲート電極とｐ型ディープ層との間にあるゲート酸化膜に高電界がかかり、絶縁膜破壊するためにリカバリ耐量が低下する。一方、後退量Ｘが１６～２２μｍのときに最もリカバリ耐量が大きくなり、後退量Ｘが更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このように後退量Ｘには最適条件がある。この実験は、ｐ型ディープ層１１８のドーズ量を１×１０14ｃｍ-2として行ったが、他の濃度についても後退量Ｘとリカバリ耐量の変化の関係は上記と同様になる。そして、後退量Ｘが所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、後退量Ｘを１３～２２μｍの範囲に設定すればよい。
　このように、後退量Ｘを所定範囲、例えば１３～２２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図２６に示した結果は、ｐ型ディープ層１１８が表面電極１１２に直接接触する構造であるとリカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１１８についてはｐ型高不純物層１１０を介して表面電極１１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。
　続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図２７Ａ～図２７Ｇを参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム１０４ａやｎ型カラム１０４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。
　まず、図２７Ａに示すように、表面および裏面を有するｎ+型基板１０３を用意したのち、ｎ+型基板１０３の表面にｎ型エピタキシャル層１２０を形成する。続いて、図示しないｐ型カラム１０４ａの形成予定位置が開口するエッチング用のマスクを用いてｎ型エピタキシャル層１２０をエッチングする。これにより、図２７Ｂに示すようにｎ型エピタキシャル層１２０のうちのｎ型カラム１０４ｂの形成位置のみが残され、ｐ型カラム１０４ａの形成予定位置にトレンチ１２１が形成される。このとき、トレンチ１２１の深さがｎ型エピタキシャル層１２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層１２０が所望厚さ残るようにトレンチ１２１の深さを設定しても良い。
　次に、図２７Ｃに示すように、トレンチ１２１内を埋め込むようにｎ型エピタキシャル層１２０の上にｐ型エピタキシャル層１２２を形成する。そして、図２７Ｄに示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層１２０およびｐ型エピタキシャル層１２２を所定量除去する。これにより、ｎ型エピタキシャル層１２０によってｎ型カラム１０４ｂが構成され、ｐ型エピタキシャル層１２２によってｐ型カラム１０４ａが構成されて、ＳＪ構造１０４が完成する。
　さらに、フォト工程によってｐ型ディープ層１１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図２７Ｅに示すように、ｐ型カラム１０４ａおよびｎ型カラム１０４ｂの表面にｐ型ディープ層１１８を形成する為の不純物注入層１２３が形成される。そして、図２７Ｆに示すように、ｐ型層１０５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層１２３内のｐ型不純物を熱拡散させ、ｐ型カラム１０４ａおよびｎ型カラム１０４ｂの表層部からｐ型層１０５内に至るｐ型ディープ層１１８を形成する。
　その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図２７Ｇに示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明したように、ｐ型高不純物層１１０に接触し、かつ、表面電極１１２の外縁部まで突き出した各トレンチ１０７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１１８を形成している。そして、ｐ型ディープ層１１８のｐ型不純物濃度をｐ型層１０５よりも高く設定している。このため、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１１８がｐ型高不純物層１１０を介してほぼ表面電極１１２と同じソース電位とされる。このため、ｐ型ディープ層１１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１１８にて覆われたトレンチゲート先端のゲート絶縁膜１０８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜１０８が破壊されることを抑制することが可能になる。
　なお、上記した特許文献２に記載の発明では、ｐ型カラムの表層部にのみｐ+型層を備えた構造としている。このような構造の場合、ｐ型カラムとｎ型カラムで繰り返されるＳＪ構造において、ｐ型カラムの表層部がｎ型カラムよりも不純物濃度が高くなってしまい、チャージバランスが崩れてしまって、耐圧低下を招いてしまう。つまり、ｐ+型層に挟まれたｎ型カラム側に空乏層が広がってｐ+型層側へ空乏層が広がらず、全域空乏化が行えなくなって、耐圧を低下させてしまう。
　これに対して、本実施形態のように、ｐ型カラム１０４ａのみでなくｎ型カラム１０４ｂの表層部にもｐ型ディープ層１１８を備えた構造にすれば、その領域については、ＳＪ構造１０４を構成するのではなくなり、ＳＪ構造１０４の上にｐ型ディープ層１１８が形成された構造となる。このため、ｐ型ディープ層１１８が形成された位置においてＳＪ構造１０４が部分的に浅くなっただけとなり、耐圧に影響する領域にはならない。したがって、本実施形態のように、ｐ型カラム１０４ａおよびｎ型カラム１０４ｂの上にわたってｐ型ディープ層１１８が形成されるようにすることで耐圧向上を図ることが可能となる。
　（第７実施形態）
　本開示の第７実施形態について説明する。本実施形態は、第６実施形態に対して半導体装置の製造方法を変更したものであり、その他については第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置の製造方法について、図２８Ａ～図２８Ｇを参照して説明する。まず、図２８Ａ～Ｄに示す工程において、第６実施形態で説明した図２７Ａ～Ｄと同様の工程を行う。そして、図２８Ｅに示す工程では、ｐ型ディープ層１１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造１０４の上にｐ型層１０５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層１０５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図２８Ｆに示すようにｐ型ディープ層１１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図２８Ｇに示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明したように、ｐ型ディープ層１１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層１０５をエピタキシャル成長させ、その後、ｐ型ディープ層１１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第６実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第６実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第６実施形態のようにイオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。
　なお、この製造方法の場合、ｐ型ディープ層１１８をｐ型層１０５の表面から形成することもできる。このようにｐ型ディープ層１１８をｐ型層１０５の表面から形成すれば、ｐ型ディープ層１１８によってトレンチ１０７の先端の全域を覆うことができるため、よりゲート絶縁膜１０８の保護が図れる。
　（第８実施形態）
　本開示の第８実施形態について説明する。本実施形態は、第６実施形態に対してｐ型ディープ層１１８の上面レイアウトを変更したものであり、その他については第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置の構成について、図２９を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１１８を表面電極１１２の外縁部を１周囲むように形成している。つまり、複数本のトレンチ１０７の先端が表面電極１１２の外縁に沿って配置されていることから、各トレンチ１０７の先端に配置されるｐ型ディープ層１１８を連結し、表面電極１１２の外縁部を１周囲むようにレイアウトしている。このように、ｐ型ディープ層１１８を各トレンチゲート先端のみにドット状に備えるのではなく、表面電極１１２の外縁部を１周囲むように形成しても良い。また、このようにｐ型ディープ層１１８を表面電極１１２の外周部を１周囲むように形成すれば、セル領域１０１内におけるＭＯＳＦＥＴが構成される領域と外周領域１０２との境界部の全域にｐ型ディープ層１１８を配置できる。このため、セル領域１０１内におけるＭＯＳＦＥＴが構成される領域の全域において外縁部の電位をほぼソース電位に維持することが可能となる。
　また、本実施形態では、ｐ型ディープ層１１８を表面電極１１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１１７のうち表面電極１１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１１７の外縁部も囲うようにｐ型ディープ層１１８を形成している。このようにすれば、セル領域１０１のうちＭＯＳＦＥＴが構成される領域のみでなく、ゲートパッド１１７が構成される部分の外縁部についても、外縁部の電位をほぼソース電位に維持することが可能となる。
　（第９実施形態）
　本開示の第９実施形態について説明する。本実施形態は、第６～第８実施形態に対してＳＪ構造１０４のレイアウトとＭＯＳＦＥＴのレイアウトの関係を変更したものであり、その他については第６～第８実施形態と同様であるため、第６～第８実施形態と異なる部分についてのみ説明する。
　本実施形態にかかる半導体装置について、図３０～図３２を参照して説明する。これらの図に示すように、本実施形態では、トレンチ１０７をＳＪ構造１０４におけるｐ型カラム１０４ａおよびｎ型カラム１０４ｂの長手方向と平行に並べたレイアウトとしている。具体的には、トレンチ１０７がｎ型カラム１０４ｂと対応する位置に配置されるようにしており、ＭＯＳＦＥＴをオンする際にｐ型層１０５に形成されるチャネルがｎ型カラム１０４ｂに繋がるように構成してある。
　このように、トレンチゲートの長手方向とｐ型カラム１０４ａやｎ型カラム１０４ｂの長手方向を同じにしても良い。このような構成としても、ｐ型ディープ層１１８を少なくともトレンチゲート先端に形成することで、第６～第８実施形態と同様の効果を得ることができる。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
　例えば、第１～第３実施形態では、ＭＯＳＦＥＴとして、トレンチゲート型のものを例に挙げて説明したが、プレーナ型のものであっても良い。その場合、エピタキシャル成長でｐ型層５を全面に形成するのではなく、ｎ型層をエピタキシャル成長させ、必要な部位にｐ型不純物をイオン注入することでｐ型層５を形成すれば良い。具体的には、セル領域１ではチャネルが形成されるボディ領域、外周領域２ではリサーフ層となる領域にｐ型不純物をイオン注入してｐ型層５を形成すれば良い。
　また、上記第１実施形態において、ソース電極となる表面電極１２やゲートパッド１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１７を表面電極１２の中央位置に配置し、表面電極１２の外周側からゲートパッド１７に向けて延設された引出配線が設けられる構造とされる場合がある。この場合、ゲートパッド１７からの引出配線の配置スペースを空けて表面電極１２がレイアウトされることになるが、このような場合でも、ゲートパッド１７や引出配線と表面電極１２との境界に沿ってｐ型ディープ層１８を形成すれば良い。
　上記第１～第３実施形態では、トレンチ７の長手方向とｐ型カラム４ａやｎ型カラム４ｂの長手方向を垂直にしたが、これらを平行にしても良い。つまり、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。この場合、ｎ型カラム４ｂ内にトレンチ７が形成されるようにすれば良い。勿論、プレーナ型のＭＯＳＦＥＴとする場合にも、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。
　上記第１～第３実施形態では、ＳＪ構造４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。
　また、リサーフ層を構成するｐ型層５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造４の上に半導体層としてｐ型層５を形成したが、リサーフ層は必須ではないため、ｐ型層５ではなく、半導体層としてｎ型層を形成することもできる。
　また、上記第１～第５実施形態において、ＰＮカラムは半導体基板３の表面と平行にｐ型カラム４ａとｎ型カラム４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム４ａをｎ型カラム４ｂ中にドット状に形成した構造としても良い。
　また、上記第１～第５実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲んで形成された構造としたが、必ずしも１周囲んでいる必要はない。
　さらに、上記第５実施形態では、ｐ型高不純物層１０が分断された構造の一例としてゲートパッド１７をセル領域１の中央位置に配置する場合を例に挙げたが、他のｐ型高不純物層１０が分断された構造であっても良い。すなわち、基板法線方向から見てｐ型高不純物層１０が分断された構造において、分断された箇所にｐ型ディープ層１８を備えた構造とすることで、他の構造であってもリカバリ耐量の低下を抑制できる。例えば、単にＬＯＣＯＳ酸化膜などによってｐ型高不純物層１０が分断された構造などについて、ｐ型高不純物層１０が分断された箇所にｐ型ディープ層１８を備えた構造を適用できる。
　上記第６実施形態において、ソース電極となる表面電極１１２やゲートパッド１１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１１７を表面電極１１２の中央位置に配置し、表面電極１１２の外周側からゲートパッド１１７に向けて延設された引出配線が設けられる構造とされていても良い。
　また、上記第６～第９実施形態では、ｐ型層１０５を外周領域１０２だけでなくセル領域１０１にも形成し、ｐ型層１０５によって外周領域１０２のリサーフ層だけでなくセル領域１０１のベース層も構成するようにした。しかしながら、必ずしもｐ型層１０５のみでリサーフ層やベース層を構成する必要はないし、ＳＪ構造１０４の上をすべてｐ型層１０５とする必要もない。例えば、ＳＪ構造１０４の上にｎ型層を形成しておき、このｎ型層に対してｐ型不純物をイオン注入することでリサーフ層やベース層を構成しても良い。
　また、上記第６～第８実施形態では、ＳＪ構造１０４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層１２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム１０４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。
　また、上記第６実施形態では、図２７に示したように、不純物注入層１２３を形成してからｐ型層１０５をエピタキシャル成長させ、熱処理によって不純物注入層１２３内のｐ型不純物層を熱拡散させてｐ型ディープ層１１８を形成した。ここでは、ｐ型ディープ層１１８がｐ型層１０５の表面からｐ型ディープ層１１８が離間する程度となるように熱処理を行うことを前提としているが、熱処理の温度や時間を制御することで、ｐ型ディープ層１１８がｐ型層１０５の表面から形成された構造にすることもできる。
　また、リサーフ層を構成するｐ型層１０５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造１０４の上に半導体層としてｐ型層１０５を形成したが、リサーフ層は必須ではないため、ｐ型層１０５ではなく、半導体層としてｎ型層を形成することもできる。
　また、上記第６～第８実施形態において、ＰＮカラムは半導体基板１０３の表面と平行にｐ型カラム１０４ａとｎ型カラム１０４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム１０４ａをｎ型カラム１０４ｂ中にドット状に形成した構造としても良い。
　上記第１～第３実施形態および第６～第９実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを備える半導体装置を例に挙げて説明した。しかしながら、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴを備える半導体装置に対しても本開示を適用することができる。

Claims (24)

  1. 　表面および裏面を有する第１導電型の半導体基板（３）と、
    　前記半導体基板の表面側に、第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造を有するスーパージャンクション構造（４）と、
    　前記半導体基板の外周側を外周領域（２）、前記外周領域の内側を縦型半導体素子が形成されるセル領域（１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層（５）と、
    　前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされた第２導電型の高不純物層（１０）と、
    　前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成された表面電極（１２）と、
    　前記半導体基板の裏面側に電気的に接続された裏面電極（１３）と、
    　前記スーパージャンクション構造よりも高不純物濃度で、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップして形成された第２導電型のディープ層（１８）と、を備える半導体装置。
  2. 　前記半導体層は、前記外周領域ではリサーフ層を構成している第２導電型層（５）である請求項１に記載の半導体装置。
  3. 　前記ディープ層は、前記表面電極の外縁部を１周囲んで形成されている請求項１または２に記載の半導体装置。
  4. 　前記ディープ層は、前記高不純物層よりも低不純物濃度である請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記ディープ層の第２導電型不純物濃度が１×１０17ｃｍ-3以上である請求項１ないし３のいずれか１つに記載の半導体装置。
  6. 　前記ディープ層における前記半導体層の表面からの中心深さが２μｍ以上である請求項１ないし４のいずれか１つに記載の半導体装置。
  7. 　前記縦型半導体素子は、前記表面電極をソース電極、前記裏面電極をドレイン電極とするＭＯＳＦＥＴであり、
    　前記セル領域には、前記半導体基板の表面と平行な一方向を長手方向として延設されたゲート電極（９）が備えられていると共に、前記表面電極に接する第１導電型のソース領域（６）が前記ゲート電極と同方向を長手方向として形成され、
    　前記外周領域には、前記第１端部よりも外周側において、前記高不純物層および前記スーパージャンクション構造の上に前記ゲート電極に接続されるゲート配線層（１５）が備えられている請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 　前記ディープ層における外周側の端部は、前記表面電極のうち最も外周側の端部と前記ゲート配線層に接続されるゲートパッド（１７）のうち最も外周側の端部とのうち、いずれか最も外周側に位置している方の端部よりも内側に配置されている請求項６に記載の半導体装置。
  9. 　前記表面電極と前記ゲートパッドとは所定間隔離間して配置されており、
    　前記ディープ層は、前記基板法線方向から見て、前記表面電極と前記ゲートパッドの境界に沿って形成されている請求項８に記載の半導体装置。
  10. 　前記ディープ層は、前記基板法線方向から見て、前記ゲートパッドの外縁部を囲んで形成されている請求項８または９に記載の半導体装置。
  11. 　前記縦型半導体素子は、前記表面電極をアノード電極、前記裏面電極をカソード電極とするダイオードであり、
    　前記セル領域には、前記高不純物層がアノードコンタクトとして形成されている請求項１ないし６のいずれか１つに記載の半導体装置。
  12. 　前記ディープ層における外周側の端部は、前記第１端部より４μ～１３μｍ内周側である請求項１ないし１１のいずれか１つに記載の半導体装置。
  13. 　前記高不純物層が前記半導体基板の平面方向において分断されており、この分断された箇所にも前記ディープ層が形成されている請求項１ないし１２のいずれか１つに記載の半導体装置。
  14. 　請求項１ないし１２のいずれか１つに記載の半導体装置の製造方法であって、
    　前記半導体基板を用意し、
    　前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成し、
    　前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層（２３）を形成し、
    　前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記第２導電型層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層を形成することを含む半導体装置の製造方法。
  15. 　請求項１ないし１２のいずれか１つに記載の半導体装置の製造方法であって、
    　前記半導体基板を用意し、
    　前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成し、
    　前記スーパージャンクション構造の表面に前記第２導電型層を形成し、
    　前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層を形成することを含む半導体装置の製造方法。
  16. 　表面および裏面を有する第１導電型の半導体基板（１０３）と、
    　前記半導体基板の表面側に、第１導電型カラム（１０４ｂ）および第２導電型カラム（１０４ａ）とが前記半導体基板の表面と平行な一方向に繰り返された繰り返し構造を有するスーパージャンクション構造（１０４）と、
    　前記半導体基板の外周側を外周領域（１０２）、前記外周領域の内側を縦型半導体素子が形成されるセル領域（１０１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層（１０５）と、
    　前記セル領域において前記半導体層の表層部に形成された第１導電型のソース領域（１０６）と、
    　前記ソース領域および前記半導体層を貫通して前記第１導電型カラム（１０４ｂ）に達し、一方向を長手方向として前記セル領域から前記外周領域に向けて延設されたトレンチ（１０７）と、
    　前記トレンチ（１０７）の表面に形成されたゲート絶縁膜（１０８）と、
    　前記トレンチ内において前記ゲート絶縁膜の表面に形成されたゲート電極（１０９）と、
    　前記セル領域において前記半導体層に形成され前記スーパージャンクション構造よりも高不純物濃度とされた第２導電型の高不純物層（１１０）と、
    　前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層および前記ソース領域に接して形成されたソース電極を構成する表面電極（１１２）と、
    　前記半導体基板の裏面側に電気的に接続されたドレイン電極を構成する裏面電極（１１３）と、
    　前記高不純物層に接し、前記スーパージャンクション構造よりも高不純物濃度とされ、前記トレンチの長手方向における先端の少なくともコーナー部を覆い、基板法線方向から見て、前記トレンチの先端よりも外周側に突き出した第２導電型のディープ層（１１８）と、を備える半導体装置。
  17. 　前記ディープ層のうち最も内周側の端部は、前記表面電極における前記高不純物層との接触部位のうちの最も外周側の第１端部（Ｐ１）よりも前記セル領域の内側に位置しており、基板法線方向から見て、前記第１端部から前記内周方向において、前記表面電極における前記高不純物層との接触部位と前記ディープ層とが所定幅オーバラップさせられている請求項１６に記載の半導体装置。
  18. 　前記セル領域には前記トレンチが複数本並べられて形成されており、前記複数本のトレンチの先端が前記表面電極の外縁に沿って配置されており、前記ディープ層が前記表面電極の外縁部を１周囲んだレイアウトとされている請求項１６または１７に記載の半導体装置。
  19. 　前記セル領域には前記トレンチが複数本並べられて形成されており、前記複数本のトレンチの先端のそれぞれにドット状に前記ディープ層が形成されている請求項１６または１７に記載の半導体装置。
  20. 　前記ディープ層は、前記半導体層の表面より所定距離深い位置から形成されている請求項１６ないし１９のいずれか１つに記載の半導体装置。
  21. 　前記ディープ層は、前記半導体層の表面から形成されている請求項１６ないし１９のいずれか１つに記載の半導体装置。
  22. 　前記半導体層は、
    　前記外周領域において前記スーパージャンクション構造の上に形成された第２導電型のリサーフ層と、
    　前記セル領域において前記スーパージャンクション構造の上に形成された第２導電型のベース層と、を構成している請求項１６ないし２１のいずれか１つに記載の半導体装置。
  23. 　請求項１６ないし２２のいずれか１つに記載の半導体装置の製造方法であって、
    　前記半導体基板を用意し、
    　前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成し、
    　前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層（１２３）を形成し、
    　前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記半導体層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層を形成することを含む半導体装置の製造方法。
  24. 　請求項１６ないし２２のいずれか１つに記載の半導体装置の製造方法であって、
    　前記半導体基板を用意し、
    　前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成し、
    　前記スーパージャンクション構造の表面に前記半導体層を形成し、
    　前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層を形成することを含んでいる半導体装置の製造方法。
PCT/JP2013/006922 2012-12-04 2013-11-26 半導体装置およびその製造方法 WO2014087600A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US14/647,187 US9536944B2 (en) 2012-12-04 2013-11-26 Semiconductor device and method of manufacturing same
CN201380062964.2A CN104838500B (zh) 2012-12-04 2013-11-26 半导体装置及其制造方法
DE112013005788.3T DE112013005788B4 (de) 2012-12-04 2013-11-26 Halbleitervorrichtung und Verfahren zu deren Fertigung

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2012265310 2012-12-04
JP2012265311 2012-12-04
JP2012-265310 2012-12-04
JP2012-265311 2012-12-04
JP2013-214759 2013-10-15
JP2013-214758 2013-10-15
JP2013214758A JP6062340B2 (ja) 2012-12-04 2013-10-15 半導体装置およびその製造方法
JP2013214759A JP5725125B2 (ja) 2012-12-04 2013-10-15 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
WO2014087600A1 true WO2014087600A1 (ja) 2014-06-12

Family

ID=50883042

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/006922 WO2014087600A1 (ja) 2012-12-04 2013-11-26 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US9536944B2 (ja)
CN (1) CN104838500B (ja)
DE (1) DE112013005788B4 (ja)
WO (1) WO2014087600A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274828A (zh) * 2022-09-28 2022-11-01 深圳芯能半导体技术有限公司 一种rc-ligbt器件及其制备方法、芯片
DE112020007758T5 (de) 2020-11-06 2023-08-17 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
US10468479B2 (en) 2014-05-14 2019-11-05 Infineon Technologies Austria Ag VDMOS having a drift zone with a compensation structure
JP6514035B2 (ja) * 2015-05-27 2019-05-15 株式会社豊田中央研究所 半導体装置
JP6693131B2 (ja) * 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
JP6747195B2 (ja) 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106803516B (zh) * 2017-01-04 2019-10-11 上海华虹宏力半导体制造有限公司 超结器件及其制造方法
CN106684128B (zh) * 2017-01-04 2019-06-11 上海华虹宏力半导体制造有限公司 平面栅沟槽型超级结器件及其制造方法
JP7103154B2 (ja) * 2018-10-19 2022-07-20 株式会社デンソー 半導体装置とその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134597A (ja) * 2002-10-10 2004-04-30 Fuji Electric Holdings Co Ltd 半導体素子
JP2007281034A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 電力用半導体素子
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2010153622A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 半導体素子
JP2011181805A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60249367A (ja) 1984-05-25 1985-12-10 Hitachi Ltd 絶縁ゲ−ト形トランジスタ
JPH05291580A (ja) 1992-04-08 1993-11-05 Rohm Co Ltd 半導体装置およびその製法
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP4840738B2 (ja) * 2005-03-15 2011-12-21 株式会社デンソー 半導体装置とその製造方法
JP2006278826A (ja) 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
JP4791113B2 (ja) * 2005-09-12 2011-10-12 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP5147203B2 (ja) * 2006-06-30 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
JP4980663B2 (ja) 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
JP5136674B2 (ja) 2010-07-12 2013-02-06 株式会社デンソー 半導体装置およびその製造方法
US8772868B2 (en) * 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134597A (ja) * 2002-10-10 2004-04-30 Fuji Electric Holdings Co Ltd 半導体素子
JP2007281034A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 電力用半導体素子
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2010153622A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 半導体素子
JP2011181805A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020007758T5 (de) 2020-11-06 2023-08-17 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit
CN115274828A (zh) * 2022-09-28 2022-11-01 深圳芯能半导体技术有限公司 一种rc-ligbt器件及其制备方法、芯片

Also Published As

Publication number Publication date
US20150295028A1 (en) 2015-10-15
CN104838500B (zh) 2017-08-15
CN104838500A (zh) 2015-08-12
DE112013005788B4 (de) 2019-02-07
US9536944B2 (en) 2017-01-03
DE112013005788T5 (de) 2015-08-20

Similar Documents

Publication Publication Date Title
WO2014087600A1 (ja) 半導体装置およびその製造方法
US8125023B2 (en) Vertical type power semiconductor device having a super junction structure
TWI512844B (zh) 利用耗盡ｐ－屏蔽的低輸出電容的高頻開關ｍｏｓｆｅｔ
TWI453919B (zh) 用於快速開關的帶有可控注入效率的二極體結構
US20160233090A1 (en) Semiconductor device and the method of manufacturing the same
US20090302376A1 (en) Semiconductor device
CN107251198B (zh) 绝缘栅功率半导体装置以及用于制造这种装置的方法
EP3384523B1 (en) Semiconductor device and method for manufacturing such a semiconductor device
WO2017098547A1 (ja) 炭化珪素半導体装置
KR102068842B1 (ko) 반도체 전력소자
US11075285B2 (en) Insulated gate power semiconductor device and method for manufacturing such a device
JP7271659B2 (ja) 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法
US8829563B2 (en) Power semiconductor device and method for manufacturing such a power semiconductor device
JP2009141185A (ja) 半導体装置及びその製造方法
KR101985398B1 (ko) 반도체 장치 제조 방법
JP5725125B2 (ja) 半導体装置およびその製造方法
JP6062340B2 (ja) 半導体装置およびその製造方法
KR20130032621A (ko) Ｌｄｍｏｓ 소자와 그 제조 방법
JP2020096083A (ja) トレンチゲート型のスイッチング素子の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13859670

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14647187

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1120130057883

Country of ref document: DE

Ref document number: 112013005788

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13859670

Country of ref document: EP

Kind code of ref document: A1