DE112013005788T5 - Halbleitervorrichtung und Verfahren zu deren Fertigung - Google Patents

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Abstract

Eine Halbleitervorrichtung weist eine tiefe Schicht (18) mit einer höheren Störstellenkonzentration als eine Super-Junction-Struktur auf. Die tiefe Schicht ist von einer Position um eine vorbestimmte Tiefe tiefer als eine Oberfläche einer Halbleiterschicht (5) gebildet und kommt in Kontakt mit einer Schicht hoher Störstellenkonzentration (10) und kommt ebenso in Kontakt mit der Super-Junction-Struktur. Die tiefe Schicht überlappt sich mit einem Abschnitt zwischen einem ersten Ende (P1), das eine äußerste Umfangsseite eines Abschnitts, der in Kontakt mit der Schicht hoher Störstellenkonzentration kommt, in einer Frontoberflächenelektrode (12) ist, und einem Ende auf einer Außenumfangsseite in der Schicht hoher Störstellenkonzentration, aus einer Substratnormalenrichtung betrachtet.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNG
  • Die vorliegende Erfindung basiert auf und beansprucht die Priorität der am 4. Dezember 2012 eingereichten japanischen Patentanmeldung Nr. 2012-265310 , der am 4. Dezember 2012 eingereichten japanischen Patentanmeldung Nr. 2012-265311 , der am 15. Oktober 2013 eingereichten japanischen Patentanmeldung Nr. 2013-214758 und der am 15. Oktober 2013 eingereichten japanischen Patentanmeldung Nr. 2013-214759 , auf deren Offenbarungen hiermit vollinhaltlich Bezug genommen wird.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Super-Junction-Struktur (nachstehend als SJ-Struktur bezeichnet) und ein Verfahren zu deren Fertigung.
  • HINTERGRUND
  • Bei einigen Halbleitervorrichtungen, bei denen ein DMOS (double-diffused MOSFET) einer vertikalen Struktur in einem Zellbereich gebildet ist, wird eine Schicht hoher Durchbruchspannung in einem Außenumfangsbereich, der einen Außenumfang des Zellbereichs umgibt, einzig aus einer n–-leitenden Epitaxialschicht mit einer geringen Störstellenkonzentration gebildet. Bei solch einer Halbleitervorrichtung wird, im Erholungsbetrieb des DMOS, eine injizierte Ladung (injizierte Ladungsträger) aus der n–-leitenden Epitaxialschicht linear in Richtung eines Kontaktabschnitts mit einer Source-Elektrode in einer p-leitenden Körperschicht entladen.
  • Bei einer anderen Halbleitervorrichtung, bei der ein DMOS vertikaler Struktur in einem Zellbereich gebildet ist, ist eine Struktur hoher Durchbruchspannung eines Außenumfangsbereichs an einem Außenumfang des Zellbereichs aus einer p-leitenden Feldentspannungs-(Resurf)-Schicht verhältnismäßig hoher Konzentration gebildet, um eine hohe Durchbruchspannung in der p-leitenden Resurf-Schicht zu gewährleisten. Folglich wird dann, wenn der im Zellbereich gebildete DMOS der Bauart mit einem Trench-Gate ist, ein Ende des Trench-Gates auf einer äußersten Umfangsseite mit der p-leitenden Resurf-Schicht bedeckt.
  • Demgegenüber wird, bei einer Halbleitervorrichtung, in der ein MOSFET einer SJ-Struktur in einem Zellbereich gebildet ist, gleich dem Zellbereich, in dem der MOSFET gebildet ist, eine Schicht hoher Durchbruchspannung eines Außenumfangsbereichs ebenso aus einer pn-Säule gebildet, bei der p-leitende Säulen und n-leitende Säulen abwechselnd wiederholt angeordnet sind (wie beispielsweise in den Patentdokumenten 1 und 2 offenbart). Folglich wird, im Erholungsbetrieb des MOSFET mit der Super-Junction-Struktur, eine injizierte Ladung in Richtung eines Kontaktabschnitts mit einer Source-Elektrode in einer p-leitenden Körperschicht durch die pn-Säulen entladen. Im Außenumfangsbereich, in dem die Super-Junction-Struktur vorgesehen ist, kann die hohe Durchbruchspannung in der SJ-Struktur gehalten werden. Folglich muss die p-leitende Resurf-Schicht, die im Außenumfangsbereich vorgesehen ist, ebenso keine hohe Konzentration aufweisen und ist das Trench-Gate ebenso nicht mit der p-leitenden Resurf-Schicht bedeckt.
  • LITERATUR AUS DEM STAND DER TECHNIK
  • PATENTDOKUMENTE
    • Patentdokument 1: JP 2006-278826 A (entsprechend der US 2006/0220156 A1 )
    • Patentdokument 2: JP 2004-134597 A (entsprechend der US 6,825,537 B2 )
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • AUFGABE DER ERFINDUNG
  • Bei dem DMOS wird die injizierte Ladung, wie vorstehend beschrieben, im Erholungsbetrieb aus der n–-leitenden Epitaxialschicht linear in Richtung des Kontaktabschnitts mit der Source-Elektrode in der p-leitenden Körperschicht entladen. Folglich wird die injizierte Ladung entladen, ohne verhältnismäßig konzentriert zu sein.
  • Bei dem MOSFET mit der SJ-Struktur wird die injizierte Ladung im Erholungsbetrieb jedoch in Richtung des Kontaktabschnitts mit der Source-Elektrode in der p-leitenden Körperschicht durch die pn-Säulen entladen und driftet die injizierte Ladung vorzugsweise in den p-leitenden Halbleiter. Folglich bewegt sich die injizierte Ladung, wie durch Pfeile in der 33 gezeigt, durch p-leitende Säulen J2 in Richtung einer Substratoberflächenseite, ohne n-leitende Säulen J1 zu durchwandern, und wird die injizierte Ladung aus einem Kontaktabschnitt mit einer Source-Elektrode J5 in einer p-leitenden Körperschicht J4 durch eine p-leitende Resurf-Schicht J3 im Außenumfangsbereich entladen. Dementsprechend wird, im MOSFET mit der SJ-Struktur, die injizierte Ladung wahrscheinlich stärker als im DMOS konzentriert, was dahingehend ein Problem hervorruft, dass eine Grenzposition zwischen der p-leitenden Körperschicht J4 und der Source-Elektrode J5 oder einem Gate-Isolierfilm J7 unterhalb einer Gate-Leitung J6 beschädigt wird. Insbesondere kommt es an einem Ende des Kontaktabschnitts der Source-Elektrode J5 mit der p-leitenden Körperschicht J4 auf einer äußersten Umfangsseite hiervon zu einer starken Wärmeentwicklung und wird das Ende wahrscheinlich beschädigt.
  • Bei diesem Beispiel ist der MOSFET mit der SJ-Struktur beschrieben. Selbiges Problem tritt jedoch bei einer Diode mit der vertikalen SJ-Struktur auf.
  • LÖSUNG DER AUFGABE
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer SJ-Struktur bereitzustellen, die die Beschädigung eines Elements mit dem Lösen der Konzentration von injizierter Ladung unterdrücken kann. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren zur Fertigung der Halbleitervorrichtung bereitzustellen.
  • Eine Halbleitervorrichtung gemäß einem ersten Aspekt der vorliegenden Erfindung weist ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Super-Junction-Struktur, eine Halbleiterschicht, eine Schicht hoher Störstellenkonzentration eines zweiten Leitfähigkeitstyps, eine Frontoberflächenelektrode, eine Rückoberflächenelektrode und eine tiefe Schicht des zweiten Leitfähigkeitstyps auf.
  • Das Halbleitersubstrat weist eine Frontoberfläche und eine Rückoberfläche auf. Die Super-Junction-Struktur weist eine Wiederholungsstruktur, in der Säulen ersten Leitfähigkeitstyps und Säulen zweiten Leitfähigkeitstyps parallel zu einer Oberfläche des Halbleitersubstrats wiederholt angeordnet sind, auf der Frontoberflächenseite des Halbleitersubstrats auf. Die Halbleiterschicht ist auf der Super-Junction-Struktur in einem Zellbereich und einem Außenumfangsbereich gebildet, in der Annahme, dass eine Außenumfangsseite des Halbleitersubstrats der Außenumfangsbereich ist und eine Innenseite des Außenumfangsbereichs der Zellbereich ist, in dem ein vertikales Halbleiterelement gebildet ist.
  • Die Schicht hoher Störstellenkonzentration ist in der Halbleiterschicht auf der Super-Junction-Struktur im Zellbereich gebildet und weist eine höhere Störstellenkonzentration als die Halbleiterschicht auf. Die Frontoberflächenelektrode ist gebildet, um aus dem Zellbereich in den Außenumfangsbereich einzutreten, und in Kontakt mit der Schicht hoher Störstellenkonzentration gebildet. Die Rückoberflächenelektrode ist elektrisch mit der Rückoberflächenseite des Halbleitersubstrats verbunden.
  • Die tiefe Schicht weist eine höhere Störstellenkonzentration als die Super-Junction-Struktur auf, die von einer Position mit einer vorbestimmten Tiefe von der Oberfläche der Halbleiterschicht gebildet ist, kommt in Kontakt mit der Schicht hoher Störstellenkonzentration und kommt ebenso in Kontakt mit der Super-Junction-Struktur und ist gebildet, um sich mit einem Abschnitt zwischen einem ersten Ende eines Abschnitts der Frontoberflächenelektrode, der in Kontakt mit der Schicht hoher Störstellenkonzentration auf der äußersten Außenumfangsseite kommt, und einem Ende der Schicht hoher Störstellenkonzentration auf der Außenumfangsseite, aus einer Substratnormalenrichtung betrachtet, zu überlappen.
  • Die Halbleitervorrichtung gemäß dem ersten Aspekt weist eine tiefe Schicht auf, die in Kontakt mit der Schicht hoher Störstellenkonzentration und der Super-Junction-Struktur kommt, sich mit einem Abschnitt zwischen dem ersten Ende und dem Ende der Schicht hoher Störstellenkonzentration, aus der Substratnormalenrichtung betrachtet, überlappt und eine höhere Störstellenkonzentration zweiten Leitfähigkeitstyps als die SJ-Struktur aufweist. Gemäß der obigen Konfiguration kann die Halbleitervorrichtung die Konzentration der injizierten Ladung abschwächen, um die Beschädigung des Elements zu unterdrücken.
  • Gemäß einem Beispiel des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß dem ersten Aspekt wird das Halbleitersubstrat vorbereitet, wird die Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats gebildet, wird eine Störstellenimplantationsschicht in einem Oberflächenschichtabschnitt der Super-Junction-Struktur per Ionenimplantation von Störstellen zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird, gebildet, und wird die tiefe Schicht durch epitaxiales Aufwachsen der Schicht zweiten Leitfähigkeitstyps auf der Oberfläche der Super-Junction-Struktur, in der die Störstellenimplantationsschicht gebildet wird, und thermisches Diffundieren der Störstellen in der Störstellenimplantationsschicht anhand einer Wärmebehandlung gebildet.
  • Gemäß obiger Beschreibung kann dann, wenn die Störstellenimplantationsschicht im Oberflächenschichtabschnitt der Super-Junction-Struktur gebildet wird, eine Ionenimplantation hoher Beschleunigung nicht erfolgen. Dies führt dazu, dass der Durchsatz verbessert werden kann und ein Fertigungsprozess vereinfacht werden kann.
  • Gemäß einem weiteren Beispiel des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß dem ersten Aspekt wird das Halbleitersubstrat vorbereitet, die Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats gebildet, die Schicht zweiten Leitfähigkeitstyps auf der Oberfläche der Super-Junction-Struktur gebildet, und die tiefe Schicht anhand einer Ionenimplantation hoher Beschleunigung mit Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird, gebildet.
  • Gemäß obiger Beschreibung kann die Ionenimplantation hoher Beschleunigung mit den Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps erfolgen. In diesem Fall kann, da kein epitaxiales Wachstum auf der Oberfläche erfolgt, auf der ein Kristallfehler bei der Ionenimplantation auftritt, das Halbleiterelement mit einer verbesserten Kristallstruktur erhalten werden.
  • Eine Halbleitervorrichtung gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Super-Junction-Struktur, eine Halbleiterschicht, einen Source-Bereich des ersten Leitfähigkeitstyps, einen Gate-Isolierfilm, eine Gate-Elektrode, eine Schicht hoher Störstellenkonzentration eines zweiten Leitfähigkeitstyps, eine Frontoberflächenelektrode, eine Rückoberflächenelektrode und eine tiefe Schicht des zweiten Leitfähigkeitstyps auf.
  • Das Halbleitersubstrat weist eine Frontoberfläche und eine Rückoberfläche auf. Die Super-Junction-Struktur weist eine Wiederholungsstruktur, in der Säulen ersten Leitfähigkeitstyps und Säulen zweiten Leitfähigkeitstyps in einer Richtung parallel zu einer Oberfläche des Halbleitersubstrats wiederholt angeordnet sind, auf der Frontoberflächenseite des Halbleitersubstrats auf. Die Halbleiterschicht ist auf der Super-Junction-Struktur in einem Zellbereich und einem Außenumfangsbereich gebildet, in der Annahme, dass eine Außenumfangsseite des Halbleitersubstrats der Außenumfangsbereich ist und eine Innenseite des Außenumfangsbereichs der Zellbereich ist, in dem ein vertikales Halbleiterelement gebildet ist.
  • Der Source-Bereich ist in einem Oberflächenschichtabschnitt der Halbleiterschicht im Zellbereich gebildet. Der Gate-Isolierfilm erreicht die Säulen ersten Leitfähigkeitstyps durch den Source-Bereich und die Halbleiterschicht und ist auf einer Oberfläche eines Grabens gebildet, der sich aus dem Zellbereich in Richtung des Außenumfangsbereichs mit einer Richtung als eine Längsrichtung erstreckt. Die Gate-Elektrode ist auf einer Oberfläche des Gate-Isolierfilms im Graben gebildet.
  • Die Schicht hoher Störstellenkonzentration ist in der Halbleiterschicht im Zellbereich gebildet und weist eine höhere Störstellenkonzentration als die Super-Junction-Struktur auf. Die Frontoberflächenelektrode bildet eine Source-Elektrode, die gebildet ist, um aus dem Zellbereich in den Außenumfangsbereich einzutreten, und ist in Kontakt mit der Schicht hoher Störstellenkonzentration und dem Source-Bereich gebildet. Die Rückoberflächenelektrode bildet eine Drain-Elektrode, die elektrisch mit der Rückoberflächenseite des Halbleitersubstrats verbunden ist.
  • Die tiefe Schicht kommt in Kontakt mit der Schicht hoher Störstellenkonzentration, weist eine höhere Störstellenkonzentration als die Super-Junction-Struktur auf, bedeckt wenigstens eine Ecke eines vorderen Endes des Grabens in einer Längsrichtung des Grabens, und ragt in Richtung einer Außenumfangsseite des vorderen Endes des Graben, aus einer Substratnormalenrichtung betrachtet.
  • Bei der Halbleitervorrichtung gemäß dem zweiten Aspekt nimmt, da die tiefe Schicht vorgesehen ist, die tiefe Schicht im Wesentlichen das gleiche Source-Potential wie die Frontoberflächenelektrode an, und zwar durch die Schicht hoher Störstellenkonzentration, wenn die injizierte Ladung im Erholungsbetrieb zurückgezogen wird. Folglich können sich Äquipotentiallinien entlang der tiefe Schicht ausdehnen. Dies führt dazu, dass ein Potential, das an den Gate-Isolierfilm des Trench-Gate-Vorderendes gelegt wird, das mit der tiefe Schicht bedeckt wird, verringert werden kann, um die Konzentration des elektrischen Feldes abzuschwächen, so dass der Gate-Isolierfilm vor einer Beschädigung geschützt werden kann.
  • Gemäß einem Beispiel des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß dem zweiten Aspekt wird das Halbleitersubstrat vorbereitet, die Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats gebildet, eine Störstellenimplantationsschicht in einem Oberflächenschichtabschnitt der Super-Junction-Struktur per Ionenimplantation von Störstellen zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird, gebildet, und die tiefe Schicht durch epitaxiales Aufwachsen der Halbleiterschicht auf der Oberfläche der Super-Junction-Struktur, in der die Störstellenimplantationsschicht gebildet wird, und thermisches Diffundieren der Störstellen innerhalb der Störstellenimplantationsschicht anhand einer Wärmebehandlung, gebildet.
  • Gemäß obiger Beschreibung kann dann, wenn die Störstellenimplantationsschicht im Oberflächenschichtabschnitt der Super-Junction-Struktur gebildet wird, eine Ionenimplantation hoher Beschleunigung nicht erfolgen. Dies führt dazu, dass der Durchsatz verbessert werden kann und ein Fertigungsprozess vereinfacht werden kann.
  • Gemäß einem weiteren Beispiel des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß dem zweiten Aspekt wird das Halbleitersubstrat vorbereitet, die Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats gebildet, die Halbleiterschicht auf der Oberfläche der Super-Junction-Struktur gebildet, und die tiefe Schicht anhand einer Ionenimplantation hoher Beschleunigung mit Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird, gebildet.
  • Gemäß obiger Beschreibung kann die Ionenimplantation hoher Beschleunigung mit den Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps erfolgen. In diesem Fall kann, da kein epitaxiales Wachstum auf der Oberfläche erfolgt, auf der ein Kristallfehler bei der Ionenimplantation auftritt, das Halbleiterelement mit einer verbesserten Kristallstruktur erhalten werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obige und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung sind aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen näher ersichtlich. In den Zeichnungen zeigt:
  • 1 eine Layout-Draufsicht einer Halbleitervorrichtung mit einem MOSFET einer SJ-Struktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie II-II in der 1;
  • 3 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie III-III in der 1;
  • 4 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie IV-IV in der 1;
  • 5 eine Abbildung zur Veranschaulichung eines Verhältnisses einer Beschleunigungsspannung, einer Zentrumtiefe, eines Dosierungsbetrags und einer Peak-Konzentration einer p-leitenden tiefen Schicht und eines Erholungsvermögens;
  • 6 eine Abbildung zur Veranschaulichung einer Vorsprungslänge L1 von einem Ende P1 in einem Querschnitt der 2;
  • 7 ein Diagramm zur Veranschaulichung von Ergebnissen, die erhalten werden, indem eine Wärmeerzeugungstemperatur am Ende P1 bezüglich der Vorsprungslänge L1 anhand einer Simulation analysiert wird;
  • 8 eine Abbildung zur Veranschaulichung einer Überlappungslänge L2 von dem Ende P1 im Querschnitt der 2;
  • 9 ein Diagramm zur Veranschaulichung von Ergebnissen, die erhalten werden, indem das Erholungsvermögen bezüglich einer Überlappungslänge L2 anhand eines Versuchs überprüft wird;
  • 10A eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10B eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10C eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10D eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10E eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10F eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 10G eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
  • 11A eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 11B eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 11C eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 11D eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 11E eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 11F eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 11G eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht;
  • 12 eine Layout-Draufsicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 13 eine Querschnittsansicht einer Halbleitervorrichtung mit einer Diode mit einer SJ-Struktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 14 eine Layout-Draufsicht einer Halbleitervorrichtung mit einem MOSFET mit einer SJ-Struktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • 15 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XV-XV in der 14;
  • 16 eine Layout-Draufsicht einer Halbleitervorrichtung mit einem MOSFET mit einer SJ-Struktur gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
  • 17 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XVII-XVII in der 16;
  • 18 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XVIII-XVIII in der 16;
  • 19 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XIX-XIX in der 16;
  • 20 eine Querschnittsansicht zur Veranschaulichung einer Potentialverteilung der Halbleitervorrichtung, wenn keine p-leitende tiefe Schicht vorgesehen ist;
  • 21 eine Querschnittsansicht zur Veranschaulichung einer Potentialverteilung der Halbleitervorrichtung, wenn eine p-leitende tiefe Schicht vorgesehen ist;
  • 22 eine Abbildung zur Veranschaulichung einer Vorsprungsbreite W1, die durch einen Abstand von einem vorderen Ende eines Grabens zu einem Ende auf einer Außenumfangsseite der n-leitenden tiefen Schicht im Querschnitt der 17 beschrieben ist;
  • 23 ein Diagramm zur Veranschaulichung von Ergebnissen, die erhalten werden, indem eine Änderung in einer Potentialdifferenz ΔV untersucht wird, wenn sich die Vorsprungsbreite W1 ändert;
  • 24 eine Abbildung zur Veranschaulichung des Rückzugbetrags X eines Endes auf einer Innenumfangsseite der p-leitenden tiefen Schicht vom vorderen Ende des Grabens im Querschnitt der 17;
  • 25 ein Diagramm zur Veranschaulichung von Ergebnissen, die erhalten werden, indem eine Änderung in einer Potentialdifferenz ΔV untersucht wird, wenn sich der Rückzugbetrag X ändert;
  • 26 ein Diagramm zur Veranschaulichung von Ergebnissen, die erhalten werden, indem das Erholungsvermögen bezüglich des Rückzugbetrags X anhand eines Versuchs untersucht wird;
  • 27A eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27B eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27C eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27D eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27E eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27F eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 27G eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der sechsten Ausführungsform zeigt;
  • 28A eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung zeigt;
  • 28B eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 28C eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 28D eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 28E eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 28F eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 28G eine Querschnittsansicht, die teilweise einen Prozess zur Fertigung der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt;
  • 29 eine Abbildung, die teilweise eine Layout-Draufsicht einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigt;
  • 30 eine Layout-Draufsicht einer Halbleitervorrichtung mit einem MOSFET mit einer SJ-Struktur gemäß einer neunten Ausführungsform der vorliegenden Erfindung;
  • 31 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XXXI-XXXI in der 30;
  • 32 eine Querschnittsansicht der Halbleitervorrichtung entlang einer Linie XXXII-XXXII in der 30; und
  • 33 eine Querschnittsansicht der Halbleitervorrichtung zur Veranschaulichung eines Zustands, in dem injizierte Ladung im Erholungsbetrieb wandert.
  • AUSFÜHRUNGSFORMEN ZUM AUSFÜHREN DER ERFINDUNG
  • (Erste Ausführungsform)
  • Nachstehend ist eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 1 bis 4 beschrieben. Die in den 1 bis 4 gezeigte Halbleitervorrichtung weist eine Struktur auf, bei der mehrere MOSFETs mit einer SJ-Struktur als ein vertikales Halbleiterelement in einem quadratischen Zellbereich 1 gebildet sind und ein Außenumfangsbereich 2 um den Zellbereich 1 herum angeordnet ist.
  • Die Halbleitervorrichtung weist, wie in den 2 bis 4 gezeigt, eine SJ-Struktur 4 mit p-leitenden Säulen 4a und n-leitenden Säulen 4b auf einer Oberfläche eines n+-leitenden Substrats 3 aus beispielsweise Silizium auf, und jeweilige Komponenten, die die MOSFETs bilden, sind auf der SJ-Struktur 4 gebildet. Die p-leitenden Säulen 4a und die n-leitenden Säulen 4b weisen eine Wiederholungsstruktur auf, in der die p-leitenden Säulen 4a und die n-leitenden Säulen 4b wiederholt zu vorbestimmten Abständen und mit vorbestimmten Breiten in einer Richtung parallel zu einer Oberfläche des n+-leitenden Substrats 3 angeordnet sind. Die p-leitenden Säulen 4a und die n-leitenden Säulen 4b sind auf der gesamten Oberfläche des n+-leitenden Substrats 3, d. h. im Außenumfangsbereich 2 zusätzlich zum Zellbereich 1, gebildet. Die p-leitenden Säulen 4a und die n-leitenden Säulen 4b weisen Störstellenkonzentrationen, Breiten und Abstände auf, die unter Berücksichtigung eines Ladungsausgleichs bestimmt werden. Wenn die p-leitenden Säulen 4a und die n-leitenden Säulen 4b die gleiche Störstellenkonzentration aufweisen, sind die p-leitenden Säulen 4a und die n-leitenden Säulen 4b mit der gleichen Breite und zu gleichen Abständen gebildet. Die Störstellenkonzentrationen der p-leitenden Säulen 4a und der n-leitenden Säulen 4b betragen beispielsweise 1 × 1015 bis 1 × 1016 cm–3. Das n+-leitende Substrats 3 dient als ein Beispiel für das Halbleitersubstrat.
  • Eine durch epitaxiales Wachstum gebildete p-leitende Schicht 5 ist auf der SJ-Struktur 4 angeordnet. Die p-leitende Schicht 5 ist aus dem Zellbereich 1 über den Außenumfangsbereich 2 gebildet und dient im Außenumfangsbereich 2 als eine Resurf-Schicht. Die Störstellenkonzentration der p-leitenden Schicht 5 ist beispielsweise auf 1 × 1015 bis 5 × 1015 cm–3 und in der vorliegenden Ausführungsform auf 3 × 1015 cm–3 gesetzt. Die p-leitende Schicht 5 dient als ein Beispiel für eine Halbleiterschicht.
  • Im Zellbereich 1 sind Trench-Gate-MOSFETs als ein Beispiel für die MOSFETs mit der SJ-Struktur 4 gebildet. Die jeweiligen Komponenten der Trench-Gate-MOSFETs sind wie folgt aufgebaut. D. h., wie in 3 gezeigt, ist ein n+-leitender Source-Bereich 6 auf einem Oberflächenschichtabschnitt der p-leitenden Schicht 5 im Zellbereich 1 gebildet. Der n+-leitende Source-Bereich 6 erstreckt sich in einer Richtung parallel zur Oberfläche des Substrats als eine Längsrichtung hiervon. Ein Graben (Trench) 7 ist in der gleichen Richtung wie der n+-leitende Source-Bereich 6 als eine Längsrichtung hiervon gebildet, um die SJ-Struktur 4 durch den n+-leitenden Source-Bereich 6 und eine p-leitende Schicht hoher Störstellenkonzentration 10 zu erreichen, die nachstehend noch beschrieben sind. Eine Innenwandoberfläche des Grabens 7 ist mit einem Gate-Isolierfilm 8 gebildet, der aus einem Oxidfilm oder einem ONO-Film gebildet ist, und eine Gate-Elektrode 9 ist auf einer Oberfläche des Gate-Isolierfilms 8 gebildet, um im Graben 7 eingebettet zu werden. Anhand der obigen Struktur wird ein Trench-Gate gebildet. Wenn eine Gate-Spannung an die Gate-Elektrode 9 gelegt wird, wird ein Kanal in einem Abschnitt der p-leitenden Schicht hoher Störstellenkonzentration 10 gebildet, der in Kontakt mit einer Seitenoberfläche des Grabens 7 kommt, der das Trench-Gate bildet, der zwischen dem n+-leitenden Source-Bereich 6 und den n-leitenden Säulen 4b angeordnet ist.
  • Mehrere Gräben 7 sind, wie in 1 gezeigt, parallel zu gleichen Abständen in einer Richtung als eine Längsrichtung hiervon ausgerichtet. In der vorliegenden Ausführungsform sind die Gräben 7, wie aus den 2 bis 4 ersichtlich, senkrecht zur Längsrichtung der p-leitenden Säulen 4a und der n-leitenden Säulen 4b in der SJ-Struktur 4 ausgerichtet.
  • Im Zellbereich 1 sind p-leitende Störstellen in der p-leitenden Schicht 5 an einer Position mit einer vorbestimmten Tiefe von der Oberfläche der p-leitenden Schicht 5 ionenimplantiert, um die p-leitende Schicht hoher Störstellenkonzentration 10 zu bilden, in der die p-leitende Schicht 5 eine höhere Konzentration annimmt. Die p-leitende Schicht hoher Störstellenkonzentration 10 weist eine höhere Störstellenkonzentration als die jeweiligen Säulen auf, die die SJ-Struktur 4 bilden. Die Störstellenkonzentration der p-leitenden Schicht hoher Störstellenkonzentration 10 ist beispielsweise auf 1 × 1017 bis 1 × 1018 cm–3 und in der vorliegenden Ausführungsform auf 4 × 1017 cm–3 gesetzt. Die p-leitende Schicht hoher Störstellenkonzentration 10 dient als ein Beispiel für die Schicht hoher Störstellenkonzentration.
  • Die p-leitende Schicht hoher Störstellenkonzentration 10 dient als eine p-leitende Körperschicht und ebenso als eine p-leitende Kanalschicht zum Bilden eines Kanals der MOSFETs bildet. Die p-leitende Körperschicht und die p-leitende Kanalschicht können anhand des gleichen Ionenimplantationsprozesses oder anhand verschiedener Ionenimplantationsprozesse gebildet werden. D. h., zur Abstimmung eines Schwellenwertes kann ein Abschnitt der p-leitenden Schicht hoher Störstellenkonzentration 10, der die p-leitende Kanalschicht bildet, in der der Kanal gebildet wird, in einem Ionenimplantationsprozess verschieden von demjenigen im Abschnitt der p-leitenden Körperschicht gebildet werden, und können die jeweiligen p-leitenden Störstellenkonzentrationen der p-leitenden Kanalschicht und der p-leitenden Körperschicht voneinander verschiedene Werte aufweisen.
  • Die p-leitende Schicht hoher Störstellenkonzentration 10 ist zwischen den jeweiligen Gräben 7 von dem Zellbereich 1 in Richtung des Außenumfangsbereichs 2 angeordnet. Insbesondere erstreckt sich die p-leitende Schicht hoher Störstellenkonzentration 10 in der gleichen Richtung wie die Längsrichtung der Gräben 7 und des n+-leitenden Source-Bereichs 6 als die Längsrichtung. Die p-leitende Schicht hoher Störstellenkonzentration 10 ist ebenso entlang des n+-leitenden Source-Bereichs 6 gebildet und im Außenumfangsbereich 2 abgeschlossen. in der vorliegenden Ausführungsform sind die Gräben 7 und die p-leitende Schicht hoher Störstellenkonzentration 10 derart gebildet, dass Positionen von beiden Vorderenden dieser in der Längsrichtung zum Außenumfangsbereich ragen (siehe 2), und ist der n+-leitende Source-Bereichs 6 einzig im Zellbereich 1 gebildet (siehe 3 und 4). Folglich sind die MOSFETs einzig im Zellbereich 1 gebildet.
  • Ein Zwischenschichtisolierfilm 11 mit einem Kontaktloch, der die Gate-Elektrode 9 bedeckt und die Oberflächen des n+-leitenden Source-Bereichs 6 und der p-leitenden Schicht hoher Störstellenkonzentration 10 freilegt, ist auf der Gate-Elektrode 9 gebildet. Eine Frontoberflächenelektrode 12 entsprechend einer Source-Elektrode ist gebildet, um den Zwischenschichtisolierfilm 11 zu bedecken und über das Kontaktloch des Zwischenschichtisolierfilms 11 in Kontakt mit dem n+-leitenden Source-Bereich 6 und der p-leitenden Schicht hoher Störstellenkonzentration 10 zu kommen. Die Frontoberflächenelektrode 12 ist gebildet, um aus dem Zellbereich 1 in den Außenumfangsbereich 2 einzutreten. Die Frontoberflächenelektrode 12 ist, wie in 1 gezeigt, in einer im Wesentlichen rechteckigen Form angeordnet, und eine Seite des Vierecks ist teilweise konkav ausgebildet. Ein Außenrand bzw. eine Außenkante der Frontoberflächenelektrode 12 ist mit einem Schutzfilm 19 bedeckt, der nachstehend noch beschrieben ist, ein Bereich der Frontoberflächenelektrode 12 innerhalb des Außenrandes ist jedoch vom Schutzfilm 19 freigelegt, und der freigelegte Bereich dient als eine Source-Kontaktstelle für eine externe Verbindung.
  • Ferner ist eine Rückoberflächenseite des n+-leitenden Substrats 3, d. h. eine Oberfläche des n+-leitenden Substrats 3 gegenüberliegend der SJ-Struktur 4, mit einer Rückoberflächenelektrode 13 entsprechend einer Drain-Elektrode gebildet. Bei der obigen Struktur ist jeder der MOSFETs im Zellbereich 1 gebildet. Wenn eine vorbestimmte Spannung an die Gate-Elektrode 9 gelegt wird, führt der gemäß obiger Beschreibung aufgebaute MOSFET den Betrieb zum Bilden eines Kanals in der p-leitenden Schicht 5 aus, die auf einer Seitenoberfläche des Grabens 7 angeordnet ist, und ermöglicht es einem Strom, zwischen einer Source und einem Drain zu fließen. Da ein unterer Abschnitt der p-leitenden Schicht 5 die SJ-Struktur 4 aufweist, kann eine hohe Durchbruchspannung erzielt werden, während ein Durchlasswiderstand verringert wird.
  • Demgegenüber ist, im Außenumfangsbereich 2, eine Gate-Leitungsschicht 15 über einen Isolierfilm 14 an einer Position des Außenumfangsbereichs 2 auf der Seite des Zellbereichs 1 gebildet und ist die Gate-Leitungsschicht 15 elektrisch mit Gate-Elektroden 9 der jeweiligen MOSFETs verbunden, die im Zellbereich 1 gebildet sind. Ferner ist ein Isolierfilm 16, der aus einem LOCOS-Oxidfilm gebildet wird, auf der p-leitenden Schicht 5 auf einer Außenumfangsseite der Frontoberflächenelektrode 12 im Außenumfangsbereich 2 gebildet und erstrecken sich der Isolierfilm 14 und die Gate-Leitungsschicht 15 über den Isolierfilm 16 auf der Außenumfangsseite.
  • Die Gate-Leitungsschicht 15 ist mit dem Zwischenschichtisolierfilm 11 bedeckt und im Querschnitt verschieden von demjenigen, der in der 2 gezeigt ist, wobei die Gate-Leitungsschicht 15 über ein im Zwischenschichtisolierfilm 11 gebildetes Kontaktloch mit einer auf dem Zwischenschichtisolierfilm 11 gebildeten Gate-Kontaktstelle 17 verbunden ist (siehe 1). Die Gate-Kontaktstelle 17 ist in einem Abschnitt angeordnet, der in der Frontoberflächenelektrode 12 teilweise konkav ausgebildet ist, die in der im Wesentlichen quadratischen Form gebildet ist, und angeordnet, um einen vorbestimmten Abstand von der Frontoberflächenelektrode 12 beabstandet zu sein.
  • Der Schutzfilm 19 ist gebildet, um einen Außenrand der Gate-Kontaktstelle 17 und des Zwischenschichtisolierfilms 11 zu bedecken, um die Oberfläche der Halbleitervorrichtung zu schützen.
  • Gemäß der obigen Struktur ist die Basisstruktur des Außenumfangsbereichs 2 konfiguriert. In der vorliegenden Ausführungsform ist eine p-leitende tiefe Schicht 18 zur Abschwächung der Ladungskonzentration zusätzlich zu der obigen Basisstruktur vorgesehen. Die p-leitende tiefe Schicht 18 ist, wie in 1 gezeigt, um den Außenrand der Frontoberflächenelektrode 12 herum gebildet, von oben (Substratnormalenrichtung bzw. Substratsenkrechte) der Halbleitervorrichtung betrachtet. Genauer gesagt, die p-leitende tiefe Schicht 18 ist, wie in 2 gezeigt, zwischen der p-leitenden Schicht hoher Störstellenkonzentration 10 und der SJ-Struktur 4 gebildet, um in Kontakt mit diesen Komponenten zu kommen. Diese Eigenschaft geht daraus hervor, dass eine Tiefe einer Peak-Konzentration der p-leitenden tiefen Schicht 18 größer als die Tiefe der Peak-Konzentration der p-leitenden Schicht hoher Störstellenkonzentration 10 ist. Die p-leitende tiefe Schicht 18 überlappt sich mit der p-leitenden Schicht hoher Störstellenkonzentration 10 (siehe 2).
  • Die p-leitende tiefe Schicht 18 weist eine p-leitende Störstellenkonzentration auf, die derart eingestellt ist, dass sie wenigstens höher als diejenige der p-leitenden Schicht 5 ist (ein Abschnitt der p-leitenden Schicht 5, der als die Resurf-Schicht dient, die im Außenumfangsbereich 2 angeordnet ist). Folglich nimmt die p-leitende tiefe Schicht 18 einen geringeren internen Widerstand als die p-leitende Schicht 5 an und bildet die p-leitende tiefe Schicht 18 eine Passierungsroute, wenn injizierte Ladung, die im Erholungsbetrieb des MOSFET durch die p-leitende Schicht 5 im Außenumfangsbereich 2 wandern, zur p-leitenden Schicht hoher Störstellenkonzentration 10 wandert und zur Frontoberflächenelektrode 12 entladen wird. Da elektrische Ladung, die sich im Stand der Technik auf der Oberflächenseite der p-leitenden Schicht 5 konzentriert hat, umfangreich in einer Tiefenrichtung der p-leitenden tiefen Schicht 18 eingefangen wird, kann die Konzentration der elektrischen Ladung auf der Oberflächenseite der p-leitenden Schicht 5 unterdrückt werden. Wenn die p-leitende tiefe Schicht 18 nicht über die p-leitende Schicht hoher Störstellenkonzentration 10 mit der Frontoberflächenelektrode 12 verbunden wird, oder wenn die p-leitende tiefe Schicht 18 von der Oberfläche hiervon gebildet wird, wird der Effekt der Zerstreuung der elektrischen Ladung verringert. Vorzugsweise ist die p-leitende tiefe Schicht 18 nicht verarmt. Wenn die p-leitende tiefe Schicht 18 nicht verarmt ist, wird nicht nur der Effekt der Zerstreuung der elektrischen Ladung verbessert, sondern ebenso ein elektrisches Feld des Gate-Isolierfilms 8 unterdrückt. Folglich kann eine Wärmeerzeugung auf der Oberflächenseite der p-leitenden Schicht 5, insbesondere an einem Ende P1 des Kontaktabschnitts der Frontoberflächenelektrode 12 mit der p-leitenden Schicht hoher Störstellenkonzentration 10 auf der äußersten Umfangsseite hiervon, unterdrückt und eine Beschädigung einer Grenzposition zwischen dem Gate-Isolierfilm 8 oder der Frontoberflächenelektrode 12 und der p-leitenden Schicht hoher Störstellenkonzentration 10 verhindert werden.
  • Die p-leitende tiefe Schicht 18 weist die p-leitende Störstellenkonzentration auf, die höher als die Störstellenkonzentration der SJ-Struktur 4 einschließlich wenigstens der p-leitenden Säulen 4a und der n-leitenden Säulen 4b ist. Wenn die p-leitende tiefe Schicht 18 derart eingestellt wird, dass sie eine geringere Störstellenkonzentration aufweist, überschreitet eine Dichte injizierter Ladung die Störstellenkonzentration der p-leitenden tiefen Schicht 18, wird der Effekt der Zerstreuung der injizierten Ladung verringert und wird das Erholungsvermögen gemindert. Folglich wird die p-leitende Störstellenkonzentration der p-leitenden tiefen Schicht 18 derart eingestellt, dass sie höher als die Störstellenkonzentration der SJ-Struktur 4 ist.
  • Ferner hängt, obgleich die p-leitende tiefe Schicht 18 von der Position der vorbestimmten Tiefe gebildet ist, der Effekt der Zerstreuung der injizierten Ladung von der Tiefe der p-leitenden tiefen Schicht 18 ab. D. h., wenn die Tiefe der p-leitenden tiefen Schicht 18 gering ist, wird der Effekt der Zerstreuung der injizierten Ladung in der Tiefenrichtung verringert, um eine Abnahme im Erholungsvermögen zu verursachen. Folglich ist die p-leitende tiefe Schicht 18 konfiguriert, um wenigstens die vorbestimmte Tiefe aufzuweisen.
  • Insbesondere werden, bei der Untersuchung des Erholungsvermögens durch eine Abstimmung der Zentrumtiefe und der Peak-Konzentration der p-leitenden tiefen Schicht 18, während eine Beschleunigungsspannung [keV] und der Dosierungsbetrag [cm–2] geändert werden, die in der 5 gezeigten Ergebnisse erhalten.
  • Das Erholungsvermögen ändert sich, wie in der Figur gezeigt, in Abhängigkeit der Störstellenkonzentration und der Zentrumtiefe der p-leitenden tiefen Schicht 18. Wenn die p-leitende tiefe Schicht 18 fehlt, beträgt das Erholungsvermögen 30 A/μs. Demgegenüber nimmt das Erholungsvermögen dann, wenn die p-leitende tiefe Schicht 18 gebildet ist, einen Wert von wenigstens 200 A/μs an. Wenn ein Nenn-Erholungsvermögen beispielsweise größer oder gleich 300 A/μs ist, kann dann, wenn die Störstellenkonzentration der p-leitenden tiefen Schicht 18 auf größer oder gleich 1 × 1017 cm–3 gesetzt wird, das Vermögen, das größer oder gleich dem Nenn-Erholungsvermögen ist, erhalten werden. Ferner ist dann, wenn die Störstellenkonzentration der p-leitenden tiefen Schicht 18 größer oder gleich 1 × 1017 cm–3 und die Zentrumtiefe größer oder gleich 2.0 μm ist, das Erholungsvermögen von 1000 A/μs zu erwarten.
  • Folglich wird, in der vorliegenden Ausführungsform, die Störstellenkonzentration der p-leitenden tiefen Schicht 18 auf größer oder gleich 1 × 1017 cm–3 gesetzt und die Zentrumtiefe der p-leitenden tiefen Schicht 18 auf größer oder gleich 2.0 μm gesetzt, so dass das Erholungsvermögen von größer oder gleich 1000 A/μs erzielt wird.
  • Vorzugsweise wird die p-leitende tiefe Schicht 18 derart eingestellt, dass sie eine geringere p-leitende Störstellenkonzentration als die p-leitende Schicht hoher Störstellenkonzentration 10 aufweist. Folglich kann die in der p-leitenden tiefen Schicht 18 eingefangene elektrischen Ladung in der p-leitenden tiefen Schicht 18 wandern, die einen geringen Widerstand als die p-leitende Schicht 5 und einen höheren Widerstand als die p-leitende Schicht hoher Störstellenkonzentration 10 aufweist, nicht mit einer hohen Geschwindigkeit, sondern mit einer verhältnismäßig gemäßigten, und in der p-leitenden Schicht hoher Störstellenkonzentration 10 ankommen. Dementsprechend kann, verglichen mit einem Fall, in dem die elektrische Ladung mit hoher Geschwindigkeit zur p-leitenden Schicht hoher Störstellenkonzentration 10 wandert, die Konzentration der elektrischen Ladung an einem Verbindungsabschnitt zwischen der p-leitenden tiefen Schicht 18 und der p-leitenden Schicht hoher Störstellenkonzentration 10 besser abgeschwächt und die Beschädigung an diesem Abschnitt verhindert werden.
  • Die Bereitstellung der p-leitenden tiefen Schicht 18 ermöglicht es, wie vorstehend beschrieben, die Konzentration der injizierten Ladung im Erholungsbetrieb abzuschwächen, um die Beschädigung des Elements zu verhindern. Die obigen Effekte werden erzielt, wenn die p-leitende tiefe Schicht 18 in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 10 und der SJ-Struktur 4 gebracht wird, während sie sich mit der p-leitenden Schicht hoher Störstellenkonzentration 10 überlappt, von oberhalb der Halbleitervorrichtung betrachtet, und die p-leitende Störstellenkonzentration derart eingestellt wird, dass sie höher als diejenige der p-leitenden Schicht 5 und niedriger als diejenige der p-leitenden Schicht hoher Störstellenkonzentration 10 ist. Die Stärke des obigen Effekts ändert sich in Abhängigkeit der Positionen der jeweiligen Enden des Innen- und Außenumfangs der p-leitenden tiefen Schicht 18. Folglich werden die Positionen der jeweiligen Enden des Innen- und Außenumfangs der p-leitenden tiefen Schicht 18 vorzugsweise auf der Grundlage von Versuchsergebnissen bestimmt, die nachstehend noch beschrieben sind.
  • Zunächst ist ein Verhältnis zwischen der Position des Endes der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite und der Wärmeerzeugung unter Bezugnahme auf die 6 und 7 beschrieben.
  • Ein Ort, an dem die Wärme im Erholungsbetrieb voraussichtlich am größten ist, ist das Ende P1, an dem die injizierte Ladung voraussichtlich am meisten konzentriert wird. Folglich ist, wie in 6 gezeigt, ein Abstand von dem Ende P1 zu dem Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite als eine Vorsprungslänge L1 [μm] definiert und wird ein Verhältnis zwischen der Vorsprungslänge L1 und der Wärmeerzeugungstemperatur an dem Ende P1 anhand einer Simulation mit der Änderung im Dosierungsbetrag (d. h. in der Störstellenkonzentration) der p-leitenden tiefen Schicht 18 erhalten. 7 zeigt ein Diagramm zur Veranschaulichung der Ergebnisse. Die Wärmeerzeugungstemperatur am Ende P1 ändert sich, wie in der Figur gezeigt, in Abhängigkeit der Vorsprungslänge L1, und die Wärmeerzeugungstemperatur am Ende P1 nimmt mit zunehmender Vorsprungslänge L1 ab. Wenn sich der Dosierungsbetrag der p-leitenden tiefen Schicht 18 auf 1 × 1013 cm–2 und 1 × 1014 cm–2 geändert wird, nimmt die Wärmeerzeugungstemperatur mit zunehmendem Dosierungsbetrag der p-leitenden tiefen Schicht 18 ab. In jedem dieser Fälle liegt in gleicher Weise eine Tendenz vor, dass die Wärmeerzeugungstemperatur mit zunehmender Vorsprungslänge L1 abnimmt.
  • Folglich kann, am Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite, die Wärmeerzeugungstemperatur weiter abnehmen, wenn die Vorsprungslänge L1 vom Ende P1 größer ist, und kann die Beschädigung am Ende P1 und in der Nähe des Endes P1 besser verhindert werden.
  • Wenn das Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite außerhalb der Enden der Frontoberflächenelektrode 12, der Gate-Kontaktstelle 17 und der Gate-Leitungsschicht 15 auf der Außenumfangsseite liegt, d. h. des äußersten Abschnitts, der bei der Messung einer Drain-Source-Durchbruchspannung (Durchbruchspannung) ein Massepotential annimmt, von oberhalb der Halbleitervorrichtung betrachtet, wird die Durchbruchspannung im Gegenzug verringert. Folglich liegt das Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite vorzugsweise innerhalb des Endes der Außenumfangsseite von irgendeiner der Frontoberflächenelektrode 12, der Gate-Kontaktstelle 17 und der Gate-Leitungsschicht 15, die auf der äußersten Umfangsseite angeordnet ist.
  • Wenn das Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite innerhalb des Endes der p-leitenden Schicht hoher Störstellenkonzentration 10 angeordnet ist, von oberhalb der Halbleitervorrichtung betrachtet, wird die injizierte Ladung nicht in die p-leitende tiefe Schicht 18, sondern in die p-leitende Schicht hoher Störstellenkonzentration 10 gezogen. Folglich liegt das Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite außerhalb von wenigstens dem Ende der p-leitenden Schicht hoher Störstellenkonzentration 10.
  • Nachstehend ist ein Verhältnis zwischen der Position des Endes der p-leitenden tiefen Schicht 18 auf der Innenumfangsseite und dem Erholungsvermögen unter Bezugnahme auf die 8 und 9 beschrieben.
  • Die p-leitende tiefe Schicht 18 nimmt die elektrische Ladung, wie vorstehend beschrieben, umfangsreich in der Tiefenrichtung auf, und die elektrische Ladung kommt verhältnismäßig gemäßigt in der p-leitenden Schicht hoher Störstellenkonzentration 10 an. Folglich muss die p-leitende tiefe Schicht 18 einen gewissen Grad an Konzentration und eine Breite, um einen gewünschten internen Widerstand zu erreichen, aufweisen. Die Konzentration der p-leitenden tiefen Schicht 18 wird höher als diejenige der p-leitenden Schicht 5 und geringer als diejenige der p-leitenden Schicht hoher Störstellenkonzentration 10 eingestellt. Die Breite der p-leitenden tiefen Schicht 18 wird vorzugsweise unter Berücksichtigung des Erholungsvermögens bestimmt.
  • Unter diesen Umständen wird ein Verhältnis zwischen der Breite der p-leitenden tiefen Schicht 18 und dem Erholungsvermögen untersucht. Insbesondere muss, um das Erholungsvermögen zu erzielen, das Ende der p-leitenden tiefen Schicht 18 auf der Innenumfangsseite innerhalb des Endes P1 liegen, von oberhalb der Halbleitervorrichtung betrachtet. Folglich ist, die in 8 gezeigt, der Betrag der Überlappung der p-leitenden tiefen Schicht 18 mit der p-leitenden Schicht hoher Störstellenkonzentration 10 von dem Ende der p-leitenden tiefen Schicht 18 auf der Innenumfangsseite zu dem Ende P1 als eine Überlappungslänge L2 definiert und wird ein Verhältnis zwischen der Überlappungslänge L2 und dem Erholungsvermögen [A/μs] anhand eines Versuchs erhalten. 9 zeigt ein Diagramm zur Veranschaulichung der Ergebnisse.
  • Das Erholungsvermögen ändert sich, wie in der Figur gezeigt, in Abhängigkeit der Überlappungslänge L2. Das Erholungsvermögen ist gering, wenn die Überlappungslänge L2 gering ist. Dies liegt denkbarerweise Weise daran, dass eine Verbindung der p-leitenden tiefen Schicht 18 zu der p-leitenden Schicht hoher Störstellenkonzentration 10 gering wird und die p-leitende tiefe Schicht 18 einen schwebenden Zustand annimmt, der von dem Potential der Frontoberflächenelektrode 12 schwebend ist, um den Effekt der Zerstreuung der elektrischen Ladung zu mindern. D. h., wenn die Überlappungslänge L2 gering ist und die p-leitende tiefe Schicht 18 den schwebenden Zustand annimmt, der von dem Potential der Frontoberflächenelektrode 12 schwebend ist, wird die elektrische Ladung aus der p-leitenden Schicht hoher Störstellenkonzentration 10 direkt entladen, ohne in die p-leitende tiefe Schicht 18 einzutreten, um so das Erholungsvermögen zu mindern. Demgegenüber ist das Erholungsvermögen maximal, wenn die Überlappungslänge L2 7 bis 13 μm beträgt, und wenn die Überlappungslänge L2 weiter erhöht wird, wird das Erholungsvermögen erneut verringert, da die Widerstandskomponenten verringert werden. Die Überlappungslänge L2 weist gemäß obiger Beschreibung einen optimalen Zustand auf. Der obige Versuch erfolgt unter der Bedingung, dass der Dosierungsbetrag der p-leitenden tiefen Schicht 18 1 × 1014 cm–2 beträgt. Auch wenn eine andere Konzentration angewandt wird, ist ein Verhältnis zwischen der Überlappungslänge L2 und einer Änderung im Erholungsvermögen gleich dem obigen Verhältnis. Es wurde ermittelt, dass das hohe Erholungsvermögen erzielt wird, wenn die Überlappungslänge L2 in einen vorbestimmten Bereich fällt. Wenn die Überlappungslänge L2 beispielsweise auf einen Bereich von 4 bis 13 μm gesetzt wird, nimmt das Erholungsvermögen einen Wert von größer oder gleich 600 A/μs an.
  • Wenn die Überlappungslänge L2, wie vorstehend beschrieben, auf den vorbestimmten Bereich von beispielsweise 6 bis 12 μm gesetzt wird, kann das hohe Erholungsvermögen erzielt werden. Die in der 9 gezeigten Ergebnisse suggerieren, dass das Erholungsvermögen mit einer Struktur verringert wird, bei der die p-leitende tiefe Schicht 18 in direkten Kontakt mit der Frontoberflächenelektrode 12 kommt, da die Widerstandskomponenten der p-leitenden tiefen Schicht 18 verringert werden. Folglich wird die p-leitende tiefe Schicht 18 über die p-leitende Schicht hoher Störstellenkonzentration 10 mit der Frontoberflächenelektrode 12 verbunden, um so eine Minderung des Erholungsvermögens zu unterdrücken.
  • Nachstehend ist ein Verfahren zur Fertigung der gemäß obiger Beschreibung konfigurierten Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 10A bis 10G beschrieben. Bei der Halbleitervorrichtung der vorliegenden Ausführungsform verläuft die Längsrichtung der p-leitenden Säulen 4a und der n-leitenden Säulen 4b senkrecht zur Längsrichtung des Trench-Gates. Bei diesem Beispiel verlaufen, zur Vereinfachung des Verständnisses, diese Richtungen in den Zeichnungen parallel.
  • Zunächst wird, wie in 10A gezeigt, nachdem das n+-leitende Substrat 3 mit einer Frontoberfläche und einer Rückoberfläche vorbereitet wurde, eine n-leitende Epitaxialschicht 20 auf der Oberfläche des n+-leitenden Substrats 3 gebildet. Anschließend wird die n-leitende Epitaxialschicht 20 unter Verwendung einer Maske geätzt, in der Positionen, an denen die p-leitenden Säulen 4a (nicht gezeigt) zu bilden sind, geöffnet werden. Dies führt dazu, dass, wie in 10B gezeigt, einzig Positionen der n-leitenden Epitaxialschicht 20, an denen die n-leitenden Säulen 4b zu bilden sind, verbleiben, und Gräben 21 an den Positionen, an denen die p-leitenden Säulen 4a zu bilden sind, gebildet werden. In dieser Situation kann die n-leitende Epitaxialschicht 20 derart geätzt werden, dass eine Tiefe der Gräben 21 eine Dicke der n-leitenden Epitaxialschicht 20 annimmt. Alternativ kann die Tiefe der Gräben 21 derart eingestellt werden, dass eine gewünschte Dicke der n-leitenden Epitaxialschicht 20 verbleibt.
  • Anschließend wird, wie in 10C gezeigt, eine p-leitende Epitaxialschicht 22 auf der n-leitenden Epitaxialschicht 20 gebildet, um in den Gräben 21 eingebettet zu werden. Ferner erfolgt, wie in 10D gezeigt, ein Planarisierungspolieren, um die n-leitende Epitaxialschicht 20 und die p-leitende Epitaxialschicht 22 einen vorbestimmten Betrag zu entfernen. Dies führt dazu, dass die n-leitenden Säulen 4b durch die n-leitende Epitaxialschicht 20 und die p-leitenden Säulen 4a durch die p-leitende Epitaxialschicht 22 gebildet werden, um die SJ-Struktur 4 fertigzustellen.
  • Ferner erfolgt, nachdem eine Maske (nicht gezeigt), in der eine Position, an der die p-leitende tiefe Schicht 18 zu bilden ist, geöffnet wird, über einen Photolithographieprozess angeordnet wurde, eine Ionenimplantation von p-leitenden Störstellen unter Verwendung dieser Maske. Dies führt dazu, dass, wie in 10E gezeigt, eine Störstellenimplantationsschicht 23 zum Bilden der p-leitenden tiefen Schicht 18 auf Oberflächen der p-leitenden Säulen 4a und der n-leitenden Säulen 4b gebildet wird. Ferner erfolgt, wie in 10F gezeigt, nachdem die p-leitende Schicht 5 epitaxial aufgewachsen wurde, eine Wärmebehandlung, um die p-leitenden Störstellen in der Störstellenimplantationsschicht 23 thermisch zu diffundieren, um die p-leitende tiefe Schicht 18 zu bilden, die sich von den Oberflächenschichtabschnitten der p-leitenden Säulen 4a und der n-leitenden Säulen 4b in die p-leitende Schicht 5 erstreckt.
  • Anschließend wird, wie in 10G gezeigt, eine Halbleitervorrichtung mit Trench-Gate-MOSFETs der SJ-Struktur über einen Fertigungsprozess der MOSFETs gleich einem herkömmlichen Prozess fertiggestellt.
  • Die p-leitende tiefe Schicht 18 wird, wie vorstehend beschrieben, angeordnet, um in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 10 und der SJ-Struktur 4 zu kommen und sich mit einem Abschnitt zwischen dem Ende P1 und dem Ende der p-leitenden Schicht hoher Störstellenkonzentration 10 zu überlappen, von oberhalb der Halbleitervorrichtung aus betrachtet. Die p-leitende Störstellenkonzentration der p-leitenden tiefen Schicht 18 wird höher als diejenige der p-leitenden Schicht 5 und niedriger als diejenige der p-leitenden Schicht hoher Störstellenkonzentration 10 eingestellt. Das Vorsehen der p-leitenden tiefen Schicht 18 gemäß obiger Beschreibung ermöglicht es, die Konzentration der injizierten Ladung (injizierte Ladungsträger) im Erholungsbetrieb abzuschwächen, um die Beschädigung des Elements zu verhindern.
  • (Zweite Ausführungsform)
  • Nachstehend ist eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist der Verfahren zur Fertigung der Halbleitervorrichtung verschieden von demjenigen in der ersten Ausführungsform, sind die übrigen Konfigurationen jedoch gleich denjenigen in der ersten Ausführungsform. Folglich ist nachstehend einzig auf die von der ersten Ausführungsform verschiedenen Teile Bezug genommen.
  • Nachstehend ist ein Verfahren zur Fertigung der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 11A bis 11G beschrieben. Zunächst erfolgen, in den Prozessen der 11A bis 11D, die gleichen Prozesse wie in den 10A bis 10D in der ersten Ausführungsform. Ferner wächst, im Prozess der 11E, die p-leitende Schicht 5 epitaxial auf der SJ-Struktur 4, bevor eine Ionenimplantation der p-leitenden Störstellen zum Bilden der p-leitenden tiefen Schicht 18 erfolgt. Anschließend werden, nachdem eine Maske (nicht gezeigt), in der eine Position, an der die p-leitende tiefe Schicht 18 zu bilden ist, geöffnet wird, über einen Photolithographieprozess angeordnet wurde, p-leitenden Störstellen von oberhalb der p-leitenden Schicht 5 per Ionenimplantation hoher Beschleunigung unter Verwendung dieser Maske implantiert. Gemäß obigem Prozess wird die p-leitende tiefe Schicht 18 wie in 11F gezeigt gebildet. Anschließend wird, wie in 11G gezeigt, eine Halbleitervorrichtung mit Trench-Gate-MOSFETs mit der SJ-Struktur anhand eines Fertigungsprozesses der MOSFETs gleich dem herkömmlichen Prozess fertiggestellt.
  • Die p-leitende Schicht 5 wächst, wie vorstehend beschrieben, epitaxial, bevor die Ionenimplantation der p-leitenden Störstellen zum Bilden der p-leitenden tiefen Schicht 18 erfolgt, woraufhin die p-leitende tiefe Schicht 18 durch die Ionenimplantation hoher Beschleunigung gebildet werden kann. Bei dem vorstehend beschriebenen Fertigungsverfahren kann, verglichen mit der ersten Ausführungsform, da eine Vorrichtung zum Ausführen der Ionenimplantation hoher Beschleunigung erforderlich ist, die Vereinfachung des Fertigungsprozesses, die auf das Fehlen der Ionenimplantation hoher Beschleunigung zurückzuführen ist, so wie es in der ersten Ausführungsform der Fall ist, nicht erfolgen. Da jedoch kein epitaxiales Wachstum auf der Oberfläche erfolgt, auf der ein Kristallfehler aufgrund der Ionenimplantation auftritt, so wie es in der ersten Ausführungsform der Fall ist, die Resurf-Schicht mit einer verbesserten Kristallstruktur erhalten werden.
  • Bei dem Fertigungsverfahren kann die p-leitende tiefe Schicht 18 von der Oberfläche der p-leitenden Schicht 5 gebildet werden. Wenn die p-leitende tiefe Schicht 18 jedoch von der Oberfläche der p-leitenden Schicht 5 gebildet wird, ist, da ein Fehler an der Oberfläche der p-leitenden Schicht 5 gebildet wird, eine Wärmebehandlung zur Fehlerbehebung erforderlich. Folglich ist, gemäß dem Verfahren der vorliegenden Ausführungsform, keine Wärmebehandlung zum Bilden der p-leitenden tiefen Schicht 18 erforderlich und kann auch dann, wenn die Wärmebehandlung erfolgt, eine Verarbeitungszeit der Wärmebehandlung verkürzt werden.
  • (Dritte Ausführungsform)
  • Nachstehend ist eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist eine Draufsicht der p-leitenden tiefen Schicht 18 von der ersten Ausführungsform verschieden, sind die übrigen Konfigurationen jedoch gleich denjenigen in der ersten Ausführungsform. Folglich ist nachstehend einzig auf die von der ersten Ausführungsform verschiedenen Teile Bezug genommen.
  • Nachstehend ist die Konfiguration der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 12 beschrieben. Die p-leitende tiefe Schicht 18 ist in der vorliegenden Ausführungsform, wie in der Figur gezeigt, um den Außenrand der Frontoberflächenelektrode 12 herum gebildet. Ferner ist die p-leitende tiefe Schicht 18 ebenso an einem Außenrand von einer Seite der Gate-Kontaktstelle 17 gebildet, die der Frontoberflächenelektrode 12 nicht gegenüberliegt. Genauer gesagt, die p-leitende tiefe Schicht 18 ist um den Außenrand der Gate-Kontaktstelle 17 herum gebildet, von oberhalb der Halbleitervorrichtung betrachtet.
  • Um die Beschädigung an der Grenzposition zwischen dem Gate-Isolierfilm 8 oder der Frontoberflächenelektrode 12 und der p-leitenden Schicht hoher Störstellenkonzentration 10 zu verhindern, kann die p-leitende tiefe Schicht 18 um den Außenrand der Frontoberflächenelektrode 12 herum gebildet werden. Die SJ-Struktur 4 ist jedoch ebenso unterhalb der Gate-Kontaktstelle 17 gebildet, und die injizierte Ladung wandert im Erholungsbetrieb ebenso aus den p-leitenden Säulen 4a, die unterhalb der Gate-Kontaktstelle 17 angeordnet sind. Folglich wird die p-leitende tiefe Schicht 18 ebenso an dem Außenrand der Seite der Gate-Kontaktstelle 17 gebildet, die der Frontoberflächenelektrode 12 nicht gegenüberliegt, um so die Konzentration der injizierten Ladung mit der Diffusion der injizierten Ladung, die unterhalb der Gate-Kontaktstelle 17 vorhanden ist, zu mindern, um so das Erholungsvermögen zu verbessern.
  • (Vierte Ausführungsform)
  • Nachstehend ist eine vierte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist ein Fall beschrieben, gemäß dem nicht der MOSFET, sondern eine Diode im Zellbereich 1 gebildet wird. Auch wenn die Diode gebildet wird, sind, da die Basisstruktur der Halbleitervorrichtung ähnlich derjenigen im Falle eines Bildens des MOSFET ist, einzig Abschnitte beschrieben, die sich von der ersten Ausführungsform unterscheiden.
  • Nachstehend ist die Konfiguration der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 13 beschrieben. In der vorliegenden Ausführungsform ist, wie in 13 gezeigt, eine pn-Diode mit der p-leitenden Schicht 5 im Zellbereich 1 als ein Anodenbereich, der p-leitenden Schicht hoher Störstellenkonzentration 10 als ein Anodenkontakt und den n-leitenden Säulen 4b und dem n+-leitenden Substrat 3 als ein Kathodenbereich konfiguriert. Die Frontoberflächenelektrode 12 dient als eine Anode, die in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 10 gebracht wird, und ein Außenrand der Frontoberflächenelektrode 12 ist mit dem Schutzfilm 19 bedeckt. Eine Innenseite des Außenrandes in der Frontoberflächenelektrode 12 ist freigelegt und dient als eine Anodenkontaktstelle für eine externe Verbindung. Die Rückoberflächenelektrode 13 dient als eine Kathode. Ferner unterscheidet sich die vorliegende Ausführungsform dahingehend von der ersten Ausführungsform, dass die Gate-Elektrodenstruktur, die Gate-Leitungs-Schicht und der n+-leitende Source-Bereich, die im MOSFET vorgesehen sind, eliminiert sind. Die verbleibenden Abschnitte sind ähnlich denjenigen in der Halbleitervorrichtung der ersten Ausführungsform. Die Halbleitervorrichtung mit der Diode der SJ-Struktur 4 ist gemäß obiger Beschreibung aufgebaut.
  • In gleicher Weise weist die gemäß obiger Beschreibung aufgebaute Halbleitervorrichtung die p-leitende tiefe Schicht 18 auf. Folglich können, wie in der ersten Ausführungsform, die Effekte dahingehend, dass die Konzentration der injizierten Ladung im Erholungsbetrieb abgeschwächt werden kann, um die Beschädigung des Elements zu verhindern, erzielt werden.
  • In der vorliegenden Ausführungsform werden dann, wenn sich die p-leitende tiefe Schicht 18 mit dem Abschnitt zwischen dem Ende P1 und dem Ende der p-leitenden Schicht hoher Störstellenkonzentration 10 überlappt, die obigen Vorteile erzielt. Gleich der ersten Ausführungsform kann die Vorsprungslänge L1 der p-leitenden tiefen Schicht 18 als ein Abstand von dem Ende P1 zu dem Ende der p-leitenden tiefen Schicht 18 auf der Außenumfangsseite definiert werden. Die Wärmeerzeugungstemperatur an dem Ende P1 nimmt mit zunehmender Vorsprungslänge L1 ab, und der Effekt dahingehend, dass die Beschädigung gemindert wird, kann verstärkt werden. Demgegenüber kann die Überlappungslänge L2 anhand des Betrags der Überlappung der p-leitenden tiefen Schicht 18, die sich von einem Ende der p-leitenden tiefen Schicht 18 auf der Innenumfangsseite zu einem Ende der p-leitenden Schicht hoher Störstellenkonzentration 10 auf der Außenumfangsseite mit der p-leitenden Schicht hoher Störstellenkonzentration 10 erstreckt, definiert werden. Die Überlappungslänge L2 wird auf einen gewünschten Bereich, wie beispielsweise 6 bis 12 μm gesetzt, um so das hohe Erholungsvermögen zu erzielen.
  • (Fünfte Ausführungsform)
  • Nachstehend ist eine fünfte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist die Gate-Kontaktstelle 17 in der Mitte des Zellbereichs 1 angeordnet, sind die übrigen Konfigurationen jedoch gleich denjenigen in der ersten Ausführungsform, so dass nachstehend einzig auf die von der ersten Ausführungsform verschiedenen Teile Bezug genommen wird.
  • Nachstehend ist die Konfiguration der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 14 und 15 beschrieben. In der vorliegenden Ausführungsform ist die Gate-Kontaktstelle 17, wie in 14 gezeigt, in der Mitte des Zellbereichs 1 angeordnet. In der obigen Struktur ist die p-leitende Schicht hoher Störstellenkonzentration 10, wie in 14 gezeigt, an einer Position geteilt, an der die Gate-Kontaktstelle 17 gebildet ist oder eine Verbindungsleitung 17a mit der Gate-Kontaktstelle 17 verbunden ist, aus der Substratnormalenrichtung betrachtet. Genauer gesagt, die p-leitende Schicht hoher Störstellenkonzentration 10 ist im Zellbereich 1 teilweise eingekerbt. Folglich ist die p-leitende tiefe Schicht 18, wie in den 14 und 15 gezeigt, ebenso in einem Abschnitt gebildet, in dem die p-leitende Schicht hoher Störstellenkonzentration 10 geteilt ist.
  • In der Struktur, in der die p-leitende Schicht hoher Störstellenkonzentration 10 geteilt ist, ist die p-leitende tiefe Schicht 18, wie vorstehend beschrieben, ebenso im geteilten Abschnitt gebildet, um so eine Abnahme im Erholungsvermögen zu unterdrücken.
  • (Sechste Ausführungsform)
  • Nachstehend ist eine Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 16 bis 19 beschrieben. Die in den 16 bis 19 gezeigte Halbleitervorrichtung weist eine Struktur auf, in der mehrere Trench-Gate-MOSFETs mit einer SJ-Struktur als ein vertikales Halbleiterelement in einem quadratischen Zellbereich 101 gebildet sind und ein Außenumfangsbereich 102 um den Zellbereich 101 herum angeordnet ist.
  • Die Halbleitervorrichtung weist, wie in den 17 bis 19 gezeigt, eine SJ-Struktur 104 mit p-leitenden Säulen 104a und n-leitenden Säulen 104b auf einer Oberfläche eines n+-leitenden Substrats 103 aus beispielsweise Silizium auf, und jeweilige Komponenten, die die MOSFETs bilden, sind auf der SJ-Struktur 104 gebildet. Die p-leitenden Säulen 104a und die n-leitenden Säulen 104b weisen eine Wiederholungsstruktur auf, bei der die p-leitenden Säulen 104a und die n-leitenden Säulen 104b zu vorbestimmten Abständen und mit vorbestimmten Breiten in einer Richtung parallel zu einer Oberfläche des n+-leitenden Substrats 103 wiederholt angeordnet sind. Die p-leitenden Säulen 104a und die n-leitenden Säulen 104b sind auf der gesamten Oberfläche des n+-leitenden Substrats 103, d. h. im Außenumfangsbereich 102 zusätzlich zum Zellbereich 101, gebildet. Die p-leitenden Säulen 104a und die n-leitenden Säulen 104b weist Störstellenkonzentrationen, Breiten und Abstände auf, die unter Berücksichtigung eines Ladungsausgleichs bestimmt werden. Wenn die p-leitenden Säulen 104a und die n-leitenden Säulen 104b die gleiche Störstellenkonzentration aufweisen, sind die p-leitenden Säulen 104a und die n-leitenden Säulen 104b mit der gleichen Breite und zu gleichen Abständen gebildet. Die Störstellenkonzentrationen der p-leitenden Säulen 104a und der n-leitenden Säulen 104b sind beispielsweise auf 1 × 1015 bis 1 × 1016 cm–3 gesetzt. Das n+-leitende Substrat 103 dient als ein Beispiel für das Halbleitersubstrat.
  • Eine durch epitaxiales Wachstum gebildete p-leitende Schicht 105 ist auf der SJ-Struktur 104 angeordnet. Die p-leitende Schicht 105 ist über den Außenumfangsbereich 102 vom Zellbereich 101 gebildet und dient als eine Resurf-Schicht im Außenumfangsbereich 102. Die Störstellenkonzentration der p-leitenden Schicht 105 ist beispielsweise auf 1 × 1015 bis 5 × 1015 cm–3 und in der vorliegenden Ausführungsform auf 3 × 1015 cm–3 gesetzt. Die p-leitende Schicht 105 dient als ein Beispiel für die Halbleiterschicht.
  • Im Zellbereich 101 sind Trench-Gate-MOSFETs mit der SJ-Struktur 104 als mehrere Zellen gebildet. Die jeweiligen Komponenten der Trench-Gate-MOSFETs sind wie folgt aufgebaut. D. h., ein n+-leitender Source-Bereich 106 ist, wie in 18 gezeigt, auf einem Oberflächenschichtabschnitt der p-leitenden Schicht 105 im Zellbereich 101 gebildet. Der n+-leitende Source-Bereich 106 erstreckt sich in einer Richtung parallel zur Oberfläche des Substrats als eine Längsrichtung hiervon. Ein Graben 107 ist in der gleichen Richtung wie der n+-leitende Source-Bereich 106 als eine Längsrichtung hiervon gebildet, um die SJ-Struktur 104 durch den n+-leitenden Source-Bereich 106 und eine p-leitende Schicht hoher Störstellenkonzentration 110, die nachstehend noch beschrieben ist, zu erreichen. Eine Innenwandoberfläche des Grabens 107 ist mit einem Gate-Isolierfilm 108 gebildet, der aus einem Oxidfilm oder einem ONO-Film gebildet ist, und eine Gate-Elektrode 109 ist auf einer Oberfläche des Gate-Isolierfilms 108 gebildet, um im Graben 107 eingebettet zu werden. Durch die obige Struktur wird ein Trench-Gate gebildet. Wenn eine Gate-Spannung an die Gate-Elektrode 109 gelegt wird, wird ein Kanal in einem Abschnitt der p-leitenden Schicht hoher Störstellenkonzentration 110 gebildet, der in Kontakt mit einer Seitenoberfläche des Grabens 107 kommt, der das Trench-Gate bildet, das zwischen dem n+-leitenden Source-Bereich 106 und den n-leitenden Säulen 104b angeordnet ist.
  • Die Konzentration eines Bereichs, in dem der Kanal in der p-leitenden Schicht hoher Störstellenkonzentration 110 gebildet wird, kann per Ionenimplantation der p-leitenden Störstellen zur Abstimmung eines Schwellenwertes abgestimmt werden und eine p-leitende Störstellenkonzentration anderen Wertes als der andere Abschnitt der p-leitenden Schicht hoher Störstellenkonzentration 110 aufweisen.
  • Mehrere Gräben 107 sind, wie in 16 gezeigt, parallel zu gleichen Abständen in einer Richtung als eine Längsrichtung hiervon ausgerichtet. In der vorliegenden Ausführungsform sind die Gräben 107, wie aus den 17 bis 19 ersichtlich, senkrecht zur Längsrichtung der p-leitenden Säulen 104a und der n-leitenden Säulen 104b in der SJ-Struktur 104 ausgerichtet.
  • Im Zellbereich 101 sind p-leitende Störstellen per Ionenimplantation in der p-leitenden Schicht 105 an einer Position mit einer vorbestimmten Tiefe von der Oberfläche der p-leitenden Schicht 105 gebildet, um die p-leitende Schicht hoher Störstellenkonzentration 110 zu bilden, in der die p-leitende Schicht 105 eine höhere Konzentration annimmt. Die p-leitende Schicht hoher Störstellenkonzentration 110 weist eine höhere Störstellenkonzentration als die jeweiligen Säulen auf, die die SJ-Struktur 104 bilden. Die Störstellenkonzentration der p-leitenden Schicht hoher Störstellenkonzentration 110 ist beispielsweise auf 1 × 1017 bis 1 × 1018 cm–3 und in der vorliegenden Ausführungsform auf 4 × 1017 cm–3 gesetzt.
  • Die p-leitende Schicht hoher Störstellenkonzentration 110 dient als eine p-leitende Körperschicht und ebenso als eine p-leitende Kanalschicht, die einen Kanal der MOSFETs bildet. Die p-leitende Körperschicht und die p-leitende Kanalschicht können durch den gleichen Ionenimplantationsprozess oder durch verschiedene Ionenimplantationsprozesse gebildet werden. D. h., zur Abstimmung eines Schwellenwertes kann ein Abschnitt der p-leitenden Schicht hoher Störstellenkonzentration 110, der die p-leitende Kanalschicht bildet, in der der Kontaktloch gebildet wird, in einem Ionenimplantationsprozess gebildet werden, der sich von demjenigen in dem Abschnitt der p-leitenden Körperschicht unterscheidet, und die jeweiligen p-leitenden Störstellenkonzentrationen der p-leitenden Kanalschicht und der p-leitenden Körperschicht können voneinander verschiedene Werte aufweisen.
  • Insbesondere erstreckt sich die p-leitende Schicht hoher Störstellenkonzentration 110 in der gleichen Richtung wie die Längsrichtung der Gräben 107 und der n+-leitende Source-Bereich 106 als die Längsrichtung. Die p-leitende Schicht hoher Störstellenkonzentration 110 ist ebenso entlang des n+-leitenden Source-Bereichs 106 gebildet und im Außenumfangsbereich 102 abgeschlossen. In der vorliegenden Ausführungsform sind die Gräben 107 und die p-leitende Schicht hoher Störstellenkonzentration 110 derart gebildet, dass Positionen von deren beiden Vorderenden in der Längsrichtung zum Außenumfangsbereich ragen (siehe 17), und ist der n+-leitende Source-Bereich 106 einzig im Zellbereich 101 gebildet (siehe 18 und 19). Folglich sind die MOSFETs einzig im Zellbereich 101 gebildet.
  • Ein Zwischenschichtisolierfilm 111 mit einem Kontaktloch, der die Gate-Elektrode 109 bedeckt und die Oberflächen des n+-leitenden Source-Bereichs 106 und der p-leitenden Schicht hoher Störstellenkonzentration 110 freilegt, ist auf der Gate-Elektrode 109 gebildet. Eine Frontoberflächenelektrode 112 entsprechend einer Source-Elektrode ist gebildet, um den Zwischenschichtisolierfilm 111 zu bedecken und über das Kontaktloch des Zwischenschichtisolierfilms 111 in Kontakt mit dem n+-leitenden Source-Bereich 106 und der p-leitenden Schicht hoher Störstellenkonzentration 110 zu kommen. Die Frontoberflächenelektrode 112 ist gebildet, um aus dem Zellbereich 101 in den Außenumfangsbereich 102 einzutreten. Die Frontoberflächenelektrode 112 ist, wie in 16 gezeigt, in einer im Wesentlichen rechteckigen Form angeordnet, und eine Seite des Quadrats ist teilweise konkav ausgebildet. Ein Außenrand der Frontoberflächenelektrode 112 ist mit einem Schutzfilm 119 bedeckt, der nachstehend noch beschrieben ist, ein Bereich der Frontoberflächenelektrode 112 innerhalb des Außenrandes ist jedoch vom Schutzfilm 119 freigelegt, wobei der freigelegte Bereich als eine Source-Kontaktstelle für eine externe Verbindung dient.
  • Ferner ist eine Rückoberflächenseite des n+-leitenden Substrats 103, d. h. eine Oberfläche des n+-leitenden Substrats 103 gegenüberliegend der SJ-Struktur 104, mit einer Rückoberflächenelektrode 113 entsprechend einer Drain-Elektrode gebildet. Gemäß der obigen Struktur ist jeder der MOSFETs im Zellbereich 101 aufgebaut. Wenn eine vorbestimmte Spannung an die Gate-Elektrode 109 gelegt wird, führt der gemäß obiger Beschreibung aufgebaute MOSFET den Betrieb zum Bilden eines Kanals in der p-leitenden Schicht 105, die auf einer Seitenoberfläche des Grabens 107 angeordnet ist, aus und ermöglicht es der MOSFET einem Strom, zwischen einer Source und einem Drain zu fließen. Da ein unterer Abschnitt der p-leitenden Schicht 105 die SJ-Struktur 104 aufweist, kann eine Durchbruchspannung erzielt werden, während ein Durchlasswiderstand verringert wird.
  • Demgegenüber ist, im Außenumfangsbereich 102, eine Gate-Leitungsschicht 115 über einen Isolierfilm 114 an einer Position des Außenumfangsbereichs 102 auf der Seite des Zellbereichs 101 gebildet und ist die Gate-Leitungsschicht 115 elektrisch mit Gate-Elektroden 109 der jeweiligen MOSFETs verbunden, die im Zellbereich 101 gebildet sind. Ferner ist ein Isolierfilm 116, der aus einem LOCOS-Oxidfilm gebildet ist, auf der p-leitenden Schicht 105 auf einer Außenumfangsseite der Frontoberflächenelektrode 112 im Außenumfangsbereich 102 gebildet und erstrecken sich der Isolierfilm 114 und die Gate-Leitungsschicht 115 über den Isolierfilm 116 auf der Außenumfangsseite.
  • Die Gate-Leitungsschicht 115 ist mit dem Zwischenschichtisolierfilm 111 bedeckt und unterscheidet sich im Querschnitt von demjenigen in der 17, wobei die Gate-Leitungsschicht 115 mit einer Gate-Kontaktstelle 117 verbunden ist (siehe 16), die auf dem Zwischenschichtisolierfilm 111 gebildet ist, und zwar über ein im Zwischenschichtisolierfilm 111 gebildetes Kontaktloch. Die Gate-Kontaktstelle 117 ist in einem Abschnitt angeordnet, der teilweise konkav in der Frontoberflächenelektrode 112 ausgebildet ist, und zwar in der im Wesentlichen quadratischen Form ausgebildet, und angeordnet, um einen vorbestimmten Abstand von der Frontoberflächenelektrode 112 beabstandet zu sein.
  • Der Schutzfilm 119 ist gebildet, um einen Außenrand der Gate-Kontaktstelle 117 und des Zwischenschichtisolierfilms 111 zu bedecken, um die Oberfläche der Halbleitervorrichtung zu schützen.
  • Gemäß der obigen Struktur ist die Basisstruktur des Außenumfangsbereichs 102 aufgebaut. In der vorliegenden Ausführungsform ist die p-leitende tiefe Schicht 118 zum Abschwächen der Konzentration eines elektrischen Feldes, das an den Gate-Isolierfilm 108 im Trench-Gate gelegt wird, um den Gate-Isolierfilm 108 vor einer Beschädigung zu schützen, zusätzlich zu der obigen Basisstruktur vorgesehen.
  • Die p-leitende tiefe Schicht 118 ist, wie in 16 gezeigt, gebildet, um wenigstens Ecken von Vorderenden der jeweiligen Gräben 107 zu bedecken, die zum Außenrand der Frontoberflächenelektrode 112 ragen, und ist in einer Punktform für jeden der Gräben 107 gebildet, von oberhalb (Substratnormalenrichtung) der Halbleitervorrichtung betrachtet. Genauer gesagt, die p-leitende tiefe Schicht 118 ist, wie in 17 gezeigt, zwischen der p-leitenden Schicht hoher Störstellenkonzentration 110 und den p-leitenden Säulen 104a in der SJ-Struktur 104 gebildet, um in Kontakt mit diesen Komponenten zu kommen. Die p-leitende tiefe Schicht 118 ist an einer Position tiefer als die Gräben 107 gebildet. In der vorliegenden Ausführungsform ist die p-leitende tiefe Schicht 118 von einer Position einen vorbestimmten Abstand tiefer als die Oberfläche der p-leitenden Schicht 105 gebildet. Das Ende der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite ist auf der Seite des Zellbereichs 101 des Endes P1 auf einer äußersten Umfangsseite eines Kontaktabschnitts der Frontoberflächenelektrode 112 mit der p-leitenden Schicht hoher Störstellenkonzentration 110 gebildet. Folglich überlappt sich der Kontaktabschnitt der Frontoberflächenelektrode 112, von oberhalb der Halbleitervorrichtung betrachtet, eine vorbestimmte Breite (wie beispielsweise eine Breite von 10 μm) in einer Innenumfangsrichtung vom Ende P1 mit der p-leitenden tiefen Schicht 118. Die p-leitende tiefe Schicht 118 ist gebildet, um von Vorderenden der Gräben 107 einen vorbestimmten Betrag in der Außenumfangsrichtung zu ragen, von oberhalb der Halbleitervorrichtung betrachtet.
  • Die p-leitende tiefe Schicht 118 weist eine p-leitende Störstellenkonzentration auf, die derart eingestellt ist, dass sie höher ist als diejenige von wenigstens den jeweiligen Säulen, die die SJ-Struktur 104 bilden, und der p-leitenden Schicht 105 (genauer gesagt, ein Abschnitt der p-leitenden Schicht 105, der als die Resurf-Schicht dient, die im Außenumfangsbereich 102 angeordnet ist). Die p-leitende tiefe Schicht 118 kann derart eingestellt sein, dass sie eine höhere und niedrigere p-leitende Störstellenkonzentration als die p-leitende Schicht hoher Störstellenkonzentration 110 aufweist.
  • Die p-leitende tiefe Schicht 118 ist, wie vorstehend beschrieben, gebildet, um wenigstens Ecken der Vorderenden der Gräben 107 zu bedecken, die die Trench-Gates bilden. Diese Konfiguration ermöglicht ist die Konzentration eines elektrischen Feldes an den Trench-Gate-Enden im Erholungsbetrieb abzuschwächen und verhindert die Beschädigung des Gate-Isolierfilms 108. Nachstehend sind die Gründe für die obigen Vorteile beschrieben.
  • Im Erholungsbetrieb werden die Ladungsträger, die im Betrieb des MOSFET injiziert werden, aus der Frontoberflächenelektrode 112 gezogen. In dieser Situation breiten sich, in der Struktur, in der die p-leitende tiefe Schicht 118 fehlt, so wie es im Stand der Technik der Fall ist, wie in 20 gezeigt, Äquipotentiallinien entlang der Gate-Elektrode 109 mit einem Gate-Potential aus und konzentriert sich ein elektrisches Feld innerhalb oder in der Nähe des Gate-Isolierfilms 108, insbesondere an einer Ecke jedes Grabens 107 am Trench-Gate-Vorderende. Obgleich nicht in der 20 gezeigt, konzentriert sich das elektrische Feld im Gate-Isolierfilm 108. Dies ruft dahingehend ein Problem hervor, dass der Gate-Isolierfilm 108 beschädigt wird.
  • Demgegenüber weist die p-leitende tiefe Schicht 118 dann, wenn die p-leitende tiefe Schicht 118 gleich der vorliegenden Ausführungsform gebildet ist, im Wesentlichen das gleiche Source-Potential wie die Frontoberflächenelektrode 112 über die p-leitende Schicht hoher Störstellenkonzentration 110 auf, wenn die injizierten Ladungsträger im Erholungsbetrieb gezogen werden. Folglich können sich die Äquipotentiallinien, wie in 21 gezeigt, entlang der p-leitenden tiefen Schicht 118 ausdehnen. Dies führt dazu, dass ein Potential, das im Gate-Isolierfilm 108 der Trench-Gate-Vorderenden angelegt wird, die mit der p-leitenden tiefen Schicht 118 bedeckt sind, verringert werden kann, um die Konzentration des elektrischen Feldes abzuschwächen, und eine Beschädigung des Gate-Isolierfilms 108 verhindert werden kann.
  • Die p-leitende tiefe Schicht 118 ist, wie vorstehend beschrieben, im Erholungsbetrieb im Wesentlichen auf das Source-Potential gesetzt, um so eine Beschädigung des Gate-Isolierfilms 108 beschränken zu können. In diesem Fall wird die p-leitende Schicht hoher Störstellenkonzentration 110 leichter auf dem im Wesentlichen gleichen Potential wie die Frontoberflächenelektrode 112 über die p-leitende Schicht hoher Störstellenkonzentration 110 gehalten, wenn die p-leitende Störstellenkonzentration höher ist.
  • Die p-leitende Störstellenkonzentration der p-leitenden tiefen Schicht 118 wird, wie vorstehend beschrieben, derart eingestellt, dass sie höher als diejenige von wenigstens der p-leitenden Schicht 105 ist. Die p-leitende Störstellenkonzentration der p-leitenden tiefen Schicht 118 wird derart eingestellt, dass im Wesentlichen das Source-Potential an die p-leitende tiefe Schicht 118 gelegt wird, wenn die injizierten Ladungsträger im Erholungsvermögen gezogen werden, wobei das Source-Potential aufrechterhalten werden kann. D. h., ein unterer Grenzwert der p-leitenden Störstellenkonzentration in der p-leitenden tiefen Schicht 118 wird derart bestimmt, dass die p-leitende tiefe Schicht 118 auch dann nicht verarmt, wenn die injizierten Ladungsträger im Erholungsbetrieb in der p-leitenden tiefen Schicht 118 eingefangen werden. Der untere Grenzwert der p-leitenden Störstellenkonzentration in der p-leitenden tiefen Schicht 118 ist nicht beschränkt, und die p-leitende tiefe Schicht 118 kann eine Konzentration aufweisen, die das Source-Potential im Erholungsbetrieb sicherer aufrechterhalten kann, und kann die Konzentration aufweisen, die über derjenigen der p-leitenden Schicht hoher Störstellenkonzentration 110 liegt.
  • Die oben Vorteile werden erzielt, indem wenigstens die Ecke des vorderen Endes jedes Grabens 107 mit der p-leitenden tiefen Schicht 118 bedeckt wird, während die p-leitende tiefe Schicht 118 in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 110 gebracht wird, und ferner die p-leitende tiefe Schicht 118 an der Position tiefer als jeder Graben 107 gebildet wird. Das Ausmaß des obigen Effekts ändert sich in Abhängigkeit der Positionen der jeweiligen Enden des Innen- und des Außenumfangs der p-leitenden tiefen Schicht 118. Folglich werden die Positionen der jeweiligen Enden des Innen- und des Außenumfangs der p-leitenden tiefen Schicht 118 vorzugsweise auf der Grundlage von Versuchsergebnissen bestimmt, die nachstehend noch beschrieben sind.
  • Zunächst ist ein Verhältnis zwischen der Position des Endes der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite und einer Potentialdifferenz ΔV zwischen beiden Oberflächen des Gate-Isolierfilms 108 an der Vorderendpositionen jedes Grabens 107 unter Bezugnahme auf die 22 und 23 beschrieben. Beide Oberflächen des Gate-Isolierfilms 108 beschreiben eine Grenzfläche des Gate-Isolierfilms 108 mit der Gate-Elektrode 109 und eine Grenzfläche des Gate-Isolierfilms 108 mit der p-leitenden tiefen Schicht 118 oder der p-leitenden Schicht 105, und die Potentialdifferenz ΔV beschreibt ein an den Gate-Isolierfilm 108 gelegtes Potential.
  • Das Vorderende jedes Grabens 107 kann weiter weg von einem Ort gehalten werden, an dem das elektrische Feld angelegt wird, wenn das Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite weiter von dem Vorderende jedes Grabens 107 in Richtung der Außenumfangsseite ragt, was bevorzugt wird. Folglich wird, wie in 22 gezeigt, ein Abstand vom Vorderende des Grabens 107 zum Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite als eine Vorsprungsbreite W1 bezüglich des Vorderendes des Grabens 107 definiert und eine Änderung in der Potentialdifferenz ΔV zur Vorsprungsbreite W1 untersucht. Da die Potentialdifferenz ΔV, wie vorstehend beschrieben, ein Potential ist, das an den Gate-Isolierfilm 108 gelegt wird, kann die Konzentration des elektrischen Feldes im Gate-Isolierfilm 108 weiter abgeschwächt werden, wenn die Potentialdifferenz ΔV geringer ist, und wird der Gate-Isolierfilm 108 kaum beschädigt, um so eine Verbesserung in der Erholungsdurchbruchspannung zu ermöglichen.
  • Insbesondere wird, mit einer Inverterschaltung mit den Halbleitervorrichtungen der vorliegenden Ausführungsform in einem oberen und einem unteren Arm gemäß einem Modus beispielsweise ein MOSFET der Halbleitervorrichtung auf der Seite des unteren Arme geschaltet und die Potentialdifferenz ΔV der Halbleitervorrichtung auf der Seite des oberen Arms zu dieser Zeit untersucht. In diesem Fall werden Potentiale der jeweiligen Komponenten in der Annahme eines Zustands bestimmt, in dem der MOSFET im oberen Arm sperrt bzw. ausgeschaltet ist. Genauer gesagt, sowohl das Source-Potential als auch das Gate-Potential sind auf 0 V gesetzt, und das Drain-Potential (ein Potential einer EQR (Äquipotentialring-Elektrode) in einer Up-Drain-Struktur durch die Rückoberflächenelektrode 113 und die EQR (nicht gezeigt)) ist auf eine hohe Spannung (wie beispielsweise 100 V) gesetzt, die an die Inverterschaltung zu legen ist. Gemäß einem Sample, das für den Versuch verwendet wird, ist ein Abstand vom Ende P1 zum Vorderende jedes Grabens 107 auf 9 μm gesetzt. Um zu bewirken, dass sich die p-leitende tiefe Schicht 118 dem Source-Potential so weit wie möglich annähert, ist das Ende der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite um 19 μm von der Vorderendposition des Grabens 107 auf der Innenumfangsseite angeordnet. D. h., von oberhalb der Halbleitervorrichtung betrachtet, ist eine Überlappungsbreite des Kontaktabschnitts der Frontoberflächenelektrode 112 mit der p-leitenden Schicht hoher Störstellenkonzentration 110 mit der p-leitenden tiefen Schicht 118 auf 10 μm gesetzt.
  • 23 zeigt ein Diagramm zur Veranschaulichung der Ergebnisse. Ein Fall, in dem das Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite in Richtung der Außenumfangsseite ragt, verglichen mit dem Vorderende jedes Grabens 107, ist als positiv beschrieben, und ein Fall, in dem das Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite auf der Innenumfangsseite angeordnet ist, ist als negativ beschrieben. Im Erholungsbetrieb ist die Potentialdifferenz zwischen der p-leitenden tiefen Schicht 118 und der Gate-Elektrode 109 idealerweise 0 V, da die p-leitende tiefe Schicht 118 im Wesentlichen auf das Source-Potential gesetzt ist. Da tatsächlich jedoch ein interner Widerstand vorhanden ist, ist die Potentialdifferenz zwischen diesen Komponenten ungleich 0 V. Folglich wird die Potentialdifferenz ΔV auch dann erzeugt, wenn die p-leitende tiefe Schicht 118 weiter als das Vorderende jedes Grabens 107 hervorragt.
  • Die Potentialdifferenz ΔV wird, wie in 23 gezeigt, in Übereinstimmung mit der Vorsprungsbreite W1 geändert. Wenn die Vorsprungsbreite W1 größer oder gleich 0 μm ist, d. h. das Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite an der gleichen Position vorhanden ist oder hervorragt, verglichen mit dem Vorderende jedes Grabens 107, wird die Potentialdifferenz ΔV ausreichend verringert. Insbesondere wird dann, wenn die Vorsprungsbreite W1 1 μm überschreitet, festgestellt, dass die Potentialdifferenz ΔV einen Wert von kleiner oder gleich 20 V annimmt, und kann das an den Gate-Isolierfilm 108 gelegte Potential verringert werden.
  • Das Ende der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite ragt, wie vorstehend beschrieben, weiter als das Vorderende jedes Grabens 107 hervor, und das an den Gate-Isolierfilm 108 am Trench-Gate-Vorderende gelegte Potential kann weiter verringert werden, wenn die Vorsprungsbreite W1 zunimmt. Dies führt dazu, dass der Gate-Isolierfilm 108 sicherer vor einer Beschädigung geschützt werden kann.
  • Nachstehend ist ein Verhältnis der Position des Endes der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite und der Potentialdifferenz ΔV sowie des Erholungsvermögens unter Bezugnahme auf die 24, 25 und 26 beschrieben. 25 zeigt Ergebnisse, die anhand einer Simulation erhalten werden, und 26 zeigt Ergebnisse, die anhand einer Messung erhalten werden.
  • Um die p-leitende tiefe Schicht 118 im Erholungsbetrieb auf einem Potential näher zum Source-Potential zu halten, liegt die p-leitende tiefe Schicht 118 vorzugsweise näher zur Frontoberflächenelektrode 112. Vorzugsweise ist der interne Widerstand der p-leitenden Schicht hoher Störstellenkonzentration 110 auf einem Pfad zwischen der Frontoberflächenelektrode 112 zum Aufrechterhalten der p-leitenden tiefen Schicht 118 auf dem Source-Potential und der p-leitenden tiefen Schicht 118 gering. Dementsprechend ist das Ende der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite vorzugsweise weiter innen angeordnet. Unter den Umständen wird, wie in 24 gezeigt, wird der Rückzugsbetrag X des Endes der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite von dem Vorderende jedes Grabens 107 geändert und eine Änderung in der Potentialdifferenz ΔV untersucht. Die Bedingungen des Versuchs sind im Wesentlichen gleich denjenigen, wenn das Verhältnis zwischen der Position des Endes der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite und der Potentialdifferenz ΔV zwischen beiden Oberflächen des Gate-Isolierfilms 108 an der Vorderendposition jedes Grabens 107 gemäß obiger Beschreibung untersucht wird. Um jedoch zu bewirken, dass der Gate-Isolierfilm 108 sicher geschützt werden kann, wird die Vorsprungsbreite W1 des Endes der p-leitenden tiefen Schicht 118 auf der Außenumfangsseite auf 5 μm gesetzt und die Potentialdifferenz ΔV untersucht. 25 zeigt ein Diagramm zur Veranschaulichung der Ergebnisse. Die Vorderendposition jedes Grabens 107 ist auf 0 gesetzt, und der Rückzugsbetrag X ist durch negativ beschrieben.
  • Die Potentialdifferenz ΔV ändert sich, wie in 25 gezeigt, in Abhängigkeit des Rückzugsbetrags X, und die Potentialdifferenz ΔV wird mit zunehmendem Rückzugsbetrag X verringert. Insbesondere wird dann, wenn der Rückzugsbetrag X einen Wert von größer oder gleich 12 μm annimmt, die Potentialdifferenz ΔV kleiner oder gleich 20 V. Wenn der Rückzugsbetrag X einen Wert von größer oder gleich 22 μm annimmt, wird die Potentialdifferenz ΔV auf ungefähr 10 V verringert. Gemäß diesem Beispiel liegt der Grund dafür, dass sich die Potentialdifferenz ΔV in Abhängigkeit des Rückzugsbetrags X ändert, denkbarerweise darin, dass der interne Widerstand der p-leitenden Schicht hoher Störstellenkonzentration 110 auf dem Pfad zwischen der Frontoberflächenelektrode 112 und der p-leitenden tiefen Schicht 118 abnimmt. Der interne Widerstand nimmt ab, wenn sich die p-leitende tiefe Schicht 118 der Frontoberflächenelektrode 112 annähert. Der interne Widerstand nimmt ab, wenn der Rückzugsbetrag X der Frontoberflächenelektrode 112 und der p-leitenden tiefen Schicht 118, von oberhalb der Halbleitervorrichtung betrachtet, zunimmt. Aus den Versuchsergebnissen wird deutlich, dass der interne Widerstand bis zu einem gewissen Grad verringert werden kann, wenn der Rückzugsbetrag X einen Wert von größer oder gleich 12 μm annimmt, und dass der interne Widerstand ausreichend verringert werden kann, wenn der Rückzugsbetrag X einen Wert von größer oder gleich 13 μm annimmt. Bei dem Sample, das für den Versuch verwendet wird, wird der Abstand vom Ende P1 zum Vorderende jedes Grabens 107 auf 9 μm gesetzt und ein Wert, der erhalten wird, indem 9 μm vom Rückzugsbetrag X abgezogen wird, zu einer Überlappungsbreite W2. Folglich kann dann, wenn die Überlappungsbreite W2 auf einen Wert von größer oder gleich 3 μm, vorzugsweise größer oder gleich 4 um, gesetzt wird, der interne Widerstand ausreichend verringert werden.
  • Das Ende der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite wird, wie vorstehend beschrieben, zur Innenumfangsseite des Endes P1 zurückgezogen, und die Überlappungsbreite W2 nimmt zu, um so die p-leitende tiefe Schicht 118 im Erholungsbetrieb besser auf einem Potential nahe dem Source-Potential halten zu können. Folglich kann der Gate-Isolierfilm 108 sicherer vor einer Beschädigung geschützt werden. Wenn die p-leitende tiefe Schicht 118 in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 110 gebracht wird, kann der Gate-Isolierfilm 108 geschützt werden. Um zu bewirken, dass der Gate-Isolierfilm 108 noch besser geschützt werden kann, nimmt die Überlappungsbreite W2 vorzugsweise zu. Insbesondere kann dann, wenn die Überlappungsbreite W2 auf größer oder gleich 4 μm, vorzugsweise größer oder gleich 10 μm gesetzt wird, da die Potentialdifferenz ΔV einen Wert von im Wesentlichen 10 V annimmt, der Gate-Isolierfilm 108 noch besser geschützt werden.
  • Als Referenz wird ein Verhältnis zwischen der Breite der p-leitenden tiefen Schicht 118 und dem Erholungsvermögen untersucht. Insbesondere wird, die in 24 gezeigt, ein Verhältnis zwischen dem Rückzugsbetrag X der p-leitenden tiefen Schicht 118, die sich vom Ende der p-leitenden tiefen Schicht 118 auf der Innenumfangsseite zum Ende P1 erstreckt, und der p-leitenden Schicht hoher Störstellenkonzentration 110 und dem Erholungsvermögen [A/μs] anhand eines Versuchs erhalten. 26 zeigt ein Diagramm zur Veranschaulichung der Ergebnisse.
  • Das Erholungsvermögen ändert sich, wie in der Figur gezeigt, in Abhängigkeit des Rückzugsbetrags X. Das Erholungsvermögen ist geringer, wenn der Rückzugsbetrag X geringer ist. Dies liegt verständlicherweise daran, dass eine Verbindung der p-leitenden tiefen Schicht 118 zur p-leitenden Schicht hoher Störstellenkonzentration 110 abnimmt und die p-leitende tiefe Schicht 118 einen schwebenden Zustand annimmt, der von dem Potential der Frontoberflächenelektrode 112 schwebt, um den Effekt der Abschwächung der Konzentration des elektrischen Feldes an der Ecke jedes Grabens 107 zu mindern, wenn die injizierten Ladungsträger gezogen werden. D. h., wenn der Rückzugsbetrag X gering ist und die p-leitende tiefe Schicht 118 den schwebenden Zustand annimmt, der von dem Potential der Frontoberflächenelektrode 112 schwebt, wird ein starkes elektrisches Feld an den Gate-Oxidfilm gelegt, der zwischen der Gate-Elektrode und der gleitenden tiefen Schicht vorhanden ist, und wird das Erholungsvermögen für einen dielektrischen Durchbruch verringert. Demgegenüber wird dann, wenn der Rückzugsbetrag X zwischen 16 und 22 μm liegt, das Erholungsvermögen maximal, und dann, wenn der Rückzugsbetrag X weiter zunimmt, das Erholungsvermögen erneut verringert, da eine Widerstandskomponente abnimmt. Auf diese Weise weist der Rückzugsbetrag X optimale Bedingungen auf. Der Versuch erfolgt unter der Bedingung, dass der Dosierungsbetrag der p-leitenden tiefen Schicht 118 1 × 1014 cm–2 beträgt. Die übrigen Konzentrationen erfüllen ebenso das vorstehend beschriebene Verhältnis zwischen dem Rückzugsbetrag X und der Änderung im Erholungsvermögen. Es ist ersichtlich, dass das hohe Erholungsvermögen erzielt wird, wenn der Rückzugsbetrag X in einen vorbestimmten Bereich fällt. Wenn beispielsweise das Erholungsvermögen von größer oder gleich 600 A/μs erzielt wird, kann der Rückzugsbetrag X auf einen Bereich von 13 bis 22 μm gesetzt werden.
  • Der Rückzugsbetrag X wird, wie vorstehend beschrieben, auf den vorbestimmten Bereich von beispielsweise 13 bis 22 μm gesetzt, um so das hohe Erholungsvermögen erzielen zu können. Die in der 26 gezeigten Ergebnisse suggerieren, dass das Erholungsvermögen mit einer Struktur verringert wird, bei der die p-leitende tiefe Schicht 118 in direkten Kontakt mit der Frontoberflächenelektrode 112 kommt. Folglich wird die p-leitende tiefe Schicht 118 durch die p-leitende Schicht hoher Störstellenkonzentration 110 mit der Frontoberflächenelektrode 112 verbunden, um so eine Verringerung des Erholungsvermögens zu unterdrücken.
  • Nachstehend ist ein Verfahren zur Fertigung der gemäß obiger Beschreibung konfigurierten Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 27A bis 27G beschrieben. Bei der Halbleitervorrichtung der vorliegenden Ausführungsform verläuft die Längsrichtung der p-leitenden Säulen 104a und der n-leitenden Säulen 104b senkrecht zur Längsrichtung des Trench-Gates. Gemäß diesem Beispiel verlaufen, zur Vereinfachung des Verständnisses für das Fertigungsverfahren, diese Richtungen in den Zeichnungen parallel.
  • Zunächst wird, wie in 27A gezeigt, nachdem das n+-leitende Substrat 103 mit einer Frontoberfläche und einer Rückoberfläche vorbereitet wurde, eine n-leitende Epitaxialschicht 120 auf der Oberfläche des n+-leitenden Substrats 103 gebildet. Anschließend wird die n-leitende Epitaxialschicht 120 unter Verwendung einer Ätzmaske geätzt, in der Positionen, an denen die p-leitenden Säulen 104a (nicht gezeigt) zu bilden sind, geöffnet werden. Dies führt dazu, dass, wie in 27B gezeigt, einzig Positionen der n-leitenden Epitaxialschicht 120, an denen die n-leitenden Säulen 104b zu bilden sind, zurückbleiben, und Gräben 121 an den Positionen gebildet werden, an denen die p-leitenden Säulen 104a zu bilden sind. In dieser Situation kann die n-leitende Epitaxialschicht 120 derart geätzt werden, dass eine Tiefe der Gräben 121 eine Dicke der n-leitenden Epitaxialschicht 120 annimmt. Alternativ kann die Tiefe der Gräben 121 derart bestimmt werden, dass eine gewünschte Dicke der n-leitenden Epitaxialschicht 120 zurückbleibt.
  • Anschließend wird, wie in 27C gezeigt, eine p-leitende Epitaxialschicht 122 auf der n-leitenden Epitaxialschicht 120 gebildet, um in den Gräben 121 eingebettet zu werden. Ferner erfolgt, wie in 27D gezeigt, ein Planarisierungspolieren, um die n-leitende Epitaxialschicht 120 und die p-leitende Epitaxialschicht 122 einen vorbestimmten Betrag zu entfernen. Dies führt dazu, dass die n-leitenden Säulen 104b durch die n-leitende Epitaxialschicht 120 gebildet werden und die p-leitenden Säulen 104a durch die p-leitende Epitaxialschicht 122 gebildet werden, um so die SJ-Struktur 104 fertigzustellen.
  • Ferner erfolgt, nachdem eine Maske (nicht gezeigt), in der eine Position, an der die p-leitende tiefe Schicht 118 zu bilden ist, geöffnet wird, anhand eines Photolithographieprozesses angeordnet wurde, eine Ionenimplantation von p-leitenden Störstellen unter Verwendung dieser Maske. Dies führt dazu, dass, wie in 27E gezeigt, eine Störstellenimplantationsschicht 123 zum Bilden der p-leitenden tiefen Schicht 118 auf Oberflächen der p-leitenden Säulen 104a und der n-leitenden Säulen 104b gebildet wird. Ferner erfolgt, wie in 27F gezeigt, nachdem die p-leitende Schicht 105 epitaxial aufgewachsen wurde, eine Wärmebehandlung, um die p-leitenden Störstellen in der Störstellenimplantationsschicht 123 thermisch zu diffundieren, um die p-leitende tiefe Schicht 118 zu bilden, die sich aus den Oberflächenschichtabschnitten der p-leitenden Säulen 104a und den n-leitenden Säulen 104b in die p-leitende Schicht 105 erstreckt.
  • Anschließend wird, wie in 27G gezeigt, eine Halbleitervorrichtung mit Trench-Gate-MOSFETs der SJ-Struktur anhand eines Fertigungsprozesses der MOSFETs gleich einem herkömmlichen Prozess fertiggestellt.
  • Die p-leitende tiefe Schicht 118 wird, wie vorstehend beschrieben, gebildet, um in Kontakt mit der p-leitenden Schicht hoher Störstellenkonzentration 110 zu kommen, und ebenso, um wenigstens die Ecke des Vorderendes jedes Grabens 107 zu bedecken, der zum Außenrand der Frontoberflächenelektrode 112 ragt. Die p-leitende Störstellenkonzentration der p-leitenden tiefen Schicht 118 wird derart eingestellt, dass sie höher als diejenige der p-leitenden Schicht 105 ist. Folglich weist die p-leitende tiefe Schicht 118 im Wesentlichen das gleiche Source-Potential wie die Frontoberflächenelektrode 112 auf, und zwar durch die p-leitende Schicht hoher Störstellenkonzentration 110, wenn die injizierten Ladungsträger im Erholungsbetrieb gezogen werden. Folglich können sich die Äquipotentiallinien entlang der p-leitenden tiefen Schicht 118 ausdehnen. Dies führt dazu, dass ein Potential, das im Gate-Isolierfilm 108 der Trench-Gate-Vorderenden angelegt wird, die mit der p-leitenden tiefen Schicht 118 bedeckt werden, verringert werden kann, um die Konzentration des elektrischen Feldes abzuschwächen, und der Gate-Isolierfilm 108 vor einer Beschädigung geschützt werden kann.
  • Die im vorstehend beschriebenen Patentdokument 2 beschriebene Erfindung weist eine Struktur auf, in der eine p+-leitende Schicht einzig im Oberflächenschichtabschnitt der p-leitenden Säulen vorgesehen ist. Im Falle der obigen Struktur nimmt, in der SJ-Struktur, in der die p-leitenden Säulen und die n-leitenden Säulen wiederholt angeordnet sind, der Oberflächenschichtabschnitt der p-leitenden Säulen eine höhere Störstellenkonzentration als die n-leitenden Säulen an und geht der Ladungsausgleich verloren, wodurch eine Minderung in der Durchbruchspannung hervorgerufen wird. D. h., eine Verarmungsschicht dehnt sich zur Seite der n-leitenden Säule aus, die zwischen den p+-leitenden Schichten angeordnet ist, und die Verarmungsschicht dehnt sich nicht zur Seite der p+-leitenden Schicht aus. Die Verarmung des gesamten Bereichs erfolgt nicht, wodurch eine Minderung in der Durchbruchspannung hervorgerufen wird.
  • Demgegenüber wird dann, wenn die p-leitende tiefe Schicht 118 in den Oberflächenschichtabschnitten von nicht nur den p-leitenden Säulen 104a, sondern ebenso den n-leitenden Säulen 104b vorgesehen ist, so wie es in der vorliegenden Erfindung der Fall ist, die SJ-Struktur 104 nicht gebildet, sondern die p-leitende tiefe Schicht 118 auf der SJ-Struktur 104 im obigen Bereich gebildet. Folglich ist die SJ-Struktur 104 nur teilweise an der Position, an der die p-leitende tiefe Schicht 118 gebildet wird, „flach” bzw. schmal, der jedoch kein Bereich ist, an dem die Durchbruchspannung beeinträchtigt wird. Dementsprechend kann die Durchbruchspannung verbessert werden, indem die p-leitende tiefe Schicht 118 über den p-leitenden Säulen 104a und den n-leitenden Säulen 104b gebildet wird, so wie es in der vorliegenden Ausführungsform der Fall ist.
  • (Siebte Ausführungsform)
  • Nachstehend ist eine siebte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist das Verfahren zur Fertigung der Halbleitervorrichtung von demjenigen in der sechsten Ausführungsform verschieden, sind die übrigen Konfigurationen jedoch gleich denjenigen in der sechsten Ausführungsform, so dass nachstehend einzig auf die von der sechsten Ausführungsform verschiedenen Teile Bezug genommen wird.
  • Nachstehend ist ein Verfahren zur Fertigung der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 28A bis 28G beschrieben. Zunächst werden die in den 28A bis 28D gezeigten Prozesse, d. h. Prozesse gleich denjenigen in den 27A bis 27D der sechsten Ausführungsform, ausgeführt. Ferner wächst, im Prozess der 28E, die p-leitende Schicht 105 epitaxial auf der SJ-Struktur 104, bevor eine Ionenimplantation der p-leitenden Störstellen zum Bilden der p-leitenden tiefen Schicht 118 erfolgt. Anschließend werden, nachdem eine Maske (nicht gezeigt), in der eine Position, an der die p-leitende tiefe Schicht 118 zu bilden ist, geöffnet wird, anhand eines Photolithographieprozesses angeordnet wurde, p-leitende Störstellen von oberhalb der p-leitenden Schicht 105 per Ionenimplantation hoher Beschleunigung unter Verwendung dieser Maske implantiert. Gemäß dem obigen Prozess wird die p-leitende tiefe Schicht 118, wie in 28F gezeigt, gebildet. Anschließend wird, wie in 28G gezeigt, eine Halbleitervorrichtung mit Trench-Gate-MOSFETs der SJ-Struktur anhand eines Fertigungsprozesses der MOSFETs gleich dem herkömmlichen Prozess fertiggestellt.
  • Die p-leitende Schicht 105 wächst, wie vorstehend beschrieben, epitaxial, bevor die Ionenimplantation der p-leitenden Störstellen zum Bilden der p-leitenden tiefen Schicht 118 erfolgt, woraufhin die p-leitende tiefe Schicht 118 per Ionenimplantation hoher Beschleunigung gebildet werden kann. Im vorstehend beschriebenen Fertigungsverfahren kann, verglichen mit der sechsten Ausführungsform, da eine Vorrichtung zum Ausführen der Ionenimplantation hoher Beschleunigung erforderlich ist, die Vereinfachung des Fertigungsprozesses, die auf das Fehlen der Ionenimplantation hoher Beschleunigung zurückzuführen ist, so wie es in der sechsten Ausführungsform der Fall ist, nicht realisiert werden. Da jedoch kein epitaxiales Wachstum auf der Oberfläche erfolgt, auf der ein Kristallfehler aufgrund der Ionenimplantation auftritt, so wie es in der sechsten Ausführungsform der Fall ist, kann die Resurf-Schicht mit einer besseren Kristallstruktur erhalten werden.
  • Im Fertigungsverfahren kann die p-leitende tiefe Schicht 118 von der Oberfläche der p-leitenden Schicht 105 gebildet werden. Wenn die p-leitende tiefe Schicht 118 von der Oberfläche der p-leitenden Schicht 105 gebildet wird, kann, da der gesamte Bereich der Vorderenden der Gräben 107 mit der p-leitenden tiefen Schicht 118 bedeckt werden kann, der Gate-Isolierfilm 108, wie vorstehend beschrieben, besser geschützt werden.
  • (Achte Ausführungsform)
  • Nachstehend ist eine achte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist ein Draufsicht-Layout der p-leitenden tiefen Schicht 118 von demjenigen in der sechsten Ausführungsform verschieden, sind die übrigen Konfigurationen jedoch gleich denjenigen in der sechsten Ausführungsform, so dass nachstehend einzig auf die von der sechsten Ausführungsform verschiedenen Abschnitte Bezug genommen wird.
  • Nachstehend ist die Konfiguration der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 29 beschrieben. In der vorliegenden Ausführungsform ist, wie in der Figur gezeigt, eine p-leitende tiefe Schicht 118 um einen Außenrand einer Frontoberflächenelektrode 112 herum gebildet. D. h., da die Vorderenden der mehreren Gräben 107 entlang des Außenrandes der Frontoberflächenelektrode 112 angeordnet sind, werden die p-leitenden tiefen Schichten 118, die an den Vorderenden der jeweiligen Gräben 107 angeordnet sind, miteinander verbunden, um den Außenrand der Frontoberflächenelektrode 112 zu bilden. Auf diese Weise wird die p-leitende tiefe Schicht 118 nicht in der Punktform nur auf den jeweiligen Trench-Gate-Vorderenden gebildet, sondern kann die p-leitende tiefe Schicht 118 um den Außenrand der Frontoberflächenelektrode 112 herum gebildet werden. Wenn die p-leitende tiefe Schicht 118, wie vorstehend beschrieben, um den Außenumfangsabschnitt der Frontoberflächenelektrode 112 herum gebildet wird, kann die p-leitende tiefe Schicht 118 auf dem gesamten Bereich eines Grenzabschnitts zwischen einem Bereich, in dem die MOSFETs im Zellbereich 101 gebildet werden, und dem Außenumfangsbereich 102 angeordnet werden. Folglich kann das Potential des Außenrandes in dem gesamten Bereich, in dem die MOSFETs im Zellbereich 101 gebildet werden, im Wesentlichen auf dem Source-Potential gehalten werden.
  • In der vorliegenden Ausführungsform ist die p-leitende tiefe Schicht 118 um den Außenrand der Frontoberflächenelektrode 112 herum gebildet. Ferner ist die p-leitende tiefe Schicht 118 ebenso auf einem Außenrand einer Seite der Gate-Kontaktstelle 117 gebildet, die der Frontoberflächenelektrode 112 nicht gegenüberliegt. Genauer gesagt, die p-leitende tiefe Schicht 118 ist um den Außenrand der Gate-Kontaktstelle 117 herum gebildet, von oberhalb der Halbleitervorrichtung betrachtet. Gemäß dieser Konfiguration kann das Potential des Außenrandes nicht nur in dem Bereich, in dem die MOSFETs im Zellbereich 101 gebildet werden, sondern ebenso im Außenrand eines Abschnitts, in dem die Gate-Kontaktstelle 117 gebildet wird, im Wesentlichen auf dem Source-Potential gehalten werden.
  • (Neunte Ausführungsform)
  • Nachstehend ist eine neunte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist ein Verhältnis zwischen dem Layout der SJ-Struktur 104 und dem Layout des MOSFET von demjenigen in der sechsten bis achten Ausführungsform verschieden, sind die übrigen Konfigurationen jedoch gleich denjenigen in der sechsten Ausführungsform, so dass nachstehend einzig auf die von der sechsten Ausführungsform verschiedenen Abschnitte Bezug genommen wird.
  • Nachstehend ist die Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 30 bis 32 beschrieben. Obgleich nicht in diesen Figuren gezeigt, sind die Gräben 107, in der vorliegenden Ausführungsform, parallel zur Längsrichtung der p-leitenden Säulen 104a und der n-leitenden Säulen 104b in der SJ-Struktur 104 ausgerichtet. Insbesondere sind die Gräben 107 an Positionen entsprechend den n-leitenden Säulen 104b angeordnet und wird ein Kanal, der in der p-leitenden Schicht 105 gebildet wird, wenn die MOSFETs leitend geschaltet werden, mit den n-leitenden Säulen 104b verbunden.
  • Die Längsrichtung der Trench-Gates kann gleich den Längsrichtungen der p-leitenden Säulen 104a und der n-leitenden Säulen 104b sein. Auch gemäß der obigen Konfiguration wird die p-leitende tiefe Schicht 118 wenigstens auf den Trench-Gate-Vorderenden gebildet, um so die gleichen Vorteile wie in der sechsten bis achten Ausführungsform erzielen zu können.
  • (Weitere Ausführungsformen)
  • Die vorliegende Erfindung ist nicht auf die obigen Ausführungsformen beschränkt, sondern kann in geeigneter Weise innerhalb ihres Schutzumfangs, so wie er in den beigefügten Ansprüchen dargelegt ist, geändert werden.
  • In der ersten bis dritten Ausführungsform sind die MOSFETs durch den Trench-Gate-Typ veranschaulicht, können die MOSFETs jedoch vom planaren Typ sein. In diesem Fall wird die p-leitende Schicht 5 nicht durch epitaxiales Wachstum auf der gesamten Oberfläche gebildet, sondern kann die p-leitende Schicht 5 durch epitaxiales Wachstum der n-leitenden Schicht und Ionenimplantation der p-leitenden Störstellen in einem erforderlichen Abschnitt gebildet werden. Insbesondere können die p-leitenden Störstellen in einem Körperbereich, in dem der Kanal im Zellbereich 1 gebildet wird, und einem Bereich, der die Resurf-Schicht im Außenumfangsbereich 2 bildet, ionenimplantiert werden, um die p-leitende Schicht 5 zu bilden.
  • In der obigen Ausführungsform dient das Layout der Frontoberflächenelektrode 12, die die Source-Elektrode bildet, und der Gate-Kontaktstelle 17 als Beispiel, können jedoch andere Layouts angewandt werden. Es kann beispielsweise eine Struktur angewandt werden, bei der die Gate-Kontaktstelle 17 in der Mitte der Frontoberflächenelektrode 12 angeordnet ist und eine Leitung, die sich von der Außenumfangsseite der Frontoberflächenelektrode 12 zur Gate-Kontaktstelle 17 erstreckt, angeordnet ist. In diesem Fall ist ein Anordnungsraum für eine Leitung von der Gate-Kontaktstelle 17 vorgesehen und die Frontoberflächenelektrode 12 aufgelegt. Auch in solch einem Fall kann die p-leitende tiefe Schicht 18 entlang der Grenze zwischen der Gate-Kontaktstelle 17 oder der Leitung und der Frontoberflächenelektrode 12 gebildet werden.
  • In der obigen ersten bis dritten Ausführungsform verläuft die Längsrichtung der Gräben 7 senkrecht zu den Längsrichtungen der p-leitenden Säulen 4a und der n-leitenden Säulen 4b, können diese jedoch parallel zueinander verlaufen. D. h., die Längsrichtung der Gate-Elektrode 9 kann gleich den Längsrichtungen der p-leitenden Säulen 4a und der n-leitenden Säulen 4b sein. In diesem Fall können die Gräben 7 in den n-leitenden Säulen 4b gebildet werden. Selbstverständlich kann auch dann, wenn die MOSFETs vom planaren Typ sind, die Längsrichtung der Gate-Elektrode 9 gleich den Längsrichtungen der p-leitenden Säulen 4a und der n-leitenden Säulen 4b sein.
  • In der obigen ersten bis dritten Ausführungsform weist die SJ-Struktur 4 ein Grabenepitaxialsystem auf, kann jedoch ebenso vom Schichtepitaxialsystem sein. Es kann beispielsweise ein Prozess, bei dem, nachdem ein Teil der n-leitenden Epitaxialschicht 22 gebildet worden ist, die p-leitenden Störstellen ionenimplantiert werden, um einen Teil der p-leitenden Säulen 4a zu bilden, wiederholt werden, um die pn-Säulen zu bilden.
  • Die p-leitende Schicht 5, die die Resurf-Schicht bildet, wird durch epitaxiales Wachstum gebildet, kann jedoch per Ionenimplantation und Diffusion gebildet werden. Ferner wird, um die Resurf-Schicht zu bilden, die p-leitende Schicht 5 auf der SJ-Struktur 4 als die Halbleiterschicht gebildet. Da die Resurf-Schicht jedoch nicht essentiell ist, kann nicht die p-leitende Schicht 5, sondern eine n-leitende Schicht als die Halbleiterschicht gebildet werden.
  • In der obigen ersten bis fünften Ausführungsform können die pn-Säulen aus einer Wiederholungsstruktur bestehen, in der die p-leitenden Säulen 4a und die n-leitenden Säulen 4b wiederholt parallel zur Oberfläche des Halbleitersubstrats 3 angeordnet sind. Alternativ können die p-leitenden Säulen 4a in einer Punktform in den n-leitenden Säulen 4b gebildet sein.
  • Ferner ist, in der obigen ersten bis fünften Ausführungsform, die p-leitende tiefe Schicht 18 um den Außenrand der Frontoberflächenelektrode 12 herum gebildet. Die p-leitende tiefe Schicht 18 muss den Außenrand der Frontoberflächenelektrode 12 jedoch nicht immer umgeben.
  • Ferner ist, in der obigen fünften Ausführungsform, ein Fall, in dem die Gate-Kontaktstelle 17 in der Mitte des Zellbereichs 1 angeordnet ist, als ein Beispiel für die Struktur beschrieben, in der die p-leitende Schicht hoher Störstellenkonzentration 10 geteilt ist. Alternativ kann eine andere p-leitende Schicht hoher Störstellenkonzentration 10 geteilt sein. D. h., in der Struktur, in der die p-leitende Schicht hoher Störstellenkonzentration 10 geteilt ist, und zwar aus der Substratnormalenrichtung betrachtet, ist die p-leitende tiefe Schicht 18 in dem geteilten Abschnitt vorgesehen, um so eine Verringerung im Erholungsvermögen auch in einer anderen Struktur unterdrücken zu können. In der Struktur, in der die p-leitende Schicht hoher Störstellenkonzentration 10 beispielsweise lediglich durch einen LOCOS-Oxidfilm geteilt wird, kann die p-leitende tiefe Schicht 18 in dem Abschnitt angeordnet werden, in dem die p-leitende Schicht hoher Störstellenkonzentration 10 geteilt wird.
  • In der obigen sechsten Ausführungsform dient das Layout der Frontoberflächenelektrode 112, welche die Source-Elektrode bildet, und der Gate-Kontaktstelle 117 als Beispiel, können jedoch andere Layouts angewandt werden. Es kann beispielsweise eine Struktur angewandt werden, in der die Gate-Kontaktstelle 117 in der Mitte der Frontoberflächenelektrode 112 angeordnet ist und eine Leitung, die sich von der Außenumfangsseite der Frontoberflächenelektrode 112 in Richtung der Gate-Kontaktstelle 117 erstreckt, angeordnet ist.
  • In der sechsten bis neunten Ausführungsform ist die p-leitende Schicht 105 nicht nur im Außenumfangsbereich 102 gebildet, sondern ebenso im Zellbereich 101, und wird nicht nur die Resurf-Schicht des Außenumfangsbereichs 102, sondern ebenso die Basisschicht des Zellbereichs 101 durch die p-leitende Schicht 105 gebildet. Die Resurf-Schicht oder die Basisschicht müssen jedoch nicht immer nur durch die p-leitende Schicht 105 gebildet werden, und die p-leitende Schicht 105 muss nicht auf der gesamten Oberfläche der SJ-Struktur 104 gebildet werden. Es wird beispielsweise im Voraus eine n-leitende Schicht auf der SJ-Struktur 104 gebildet, und es kann eine Ionenimplantation der p-leitenden Störstellen in der n-leitenden Schicht erfolgen, um die Resurf-Schicht und die Basisschicht zu bilden.
  • In der obigen sechsten bis achten Ausführungsform weist die SJ-Struktur 104 ein Grabenepitaxialsystem auf, kann jedoch ebenso vom Schichtepitaxialsystem sein. Es kann beispielsweise ein Prozess, bei dem, nachdem ein Teil der n-leitenden Epitaxialschicht 122 gebildet worden ist, die p-leitenden Störstellen ionenimplantiert werden, um einen Teil der p-leitenden Säulen 104a zu bilden, wiederholt werden, um die pn-Säulen zu bilden.
  • In der obigen sechsten Ausführungsform wird, wie in 27 gezeigt, nachdem die Störstellenimplantationsschicht 123 gebildet worden ist, die p-leitende Schicht 105 epitaxial aufgewachsen und die p-leitende Störstellenschicht in der Störstellenimplantationsschicht 123 thermisch diffundiert, um die p-leitende tiefe Schicht 118 zu bilden. Gemäß diesem Beispiel wird angenommen, dass eine Wärmebehandlung in dem Maße erfolgt, dass die p-leitende tiefe Schicht 118 von der Oberfläche der p-leitenden Schicht 105 beabstandet ist. Die p-leitende tiefe Schicht 118 kann jedoch von der Oberfläche der p-leitenden Schicht 105 gebildet werden, indem eine Temperatur und eine Zeit der Wärmebehandlung gesteuert werden.
  • Die p-leitende Schicht 105, welche die Resurf-Schicht bildet, wird durch epitaxiales Wachstum gebildet, kann jedoch per Ionenimplantation und Diffusion gebildet werden. Ferner wird, um die Resurf-Schicht zu bilden, die p-leitende Schicht 105 auf der SJ-Struktur 104 als die Halbleiterschicht gebildet. Da die Resurf-Schicht jedoch nicht essentiell ist, kann nicht die p-leitende Schicht 105, sondern eine n-leitende Schicht als die Halbleiterschicht gebildet werden.
  • In der obigen sechsten bis achten Ausführungsform können die pn-Säulen eine Wiederholungsstruktur aufweisen, in der die p-leitenden Säulen 104a und die n-leitenden Säulen 104b wiederholt parallel zur Oberfläche des Halbleitersubstrats 103 angeordnet sind. Alternativ können die p-leitenden Säulen 104a in einer Punktform in den n-leitenden Säulen 104b gebildet sein.
  • In der ersten bis dritten Ausführungsform und der sechsten bis neunten Ausführungsform ist die Halbleitervorrichtung mit den MOSFETs des n-Kanal-Typs, bei denen der erste Leitfähigkeitstyps n-leitend und der zweite Leitfähigkeitstyps p-leitend ist, als Beispiel aufgezeigt. Die vorliegende Erfindung kann jedoch auf die Halbleitervorrichtung mit den MOSFETs des p-Kanal-Typs angewandt werden, bei denen der Leitfähigkeitstyp der jeweiligen Komponenten umgekehrt ist.

Claims (24)

  1. Halbleitervorrichtung mit: – einem Halbleitersubstrat (3) eines ersten Leitfähigkeitstyps mit einer Frontoberfläche und einer Rückoberfläche; – einer Super-Junction-Struktur (4) mit einer Wiederholungsstruktur, in der Säulen ersten Leitfähigkeitstyps (4b) und Säulen zweiten Leitfähigkeitstyps (4a) parallel zu einer Oberfläche des Halbleitersubstrats wiederholt angeordnet sind, auf der Frontoberflächenseite des Halbleitersubstrats; – einer Halbleiterschicht (5), die auf der Super-Junction-Struktur in einem Zellbereich (1) und einem Außenumfangsbereich (2) gebildet ist, in der Annahme, dass eine Außenumfangsseite des Halbleitersubstrats der Außenumfangsbereich ist und eine Innenseite des Außenumfangsbereichs der Zellbereich ist, in dem ein vertikales Halbleiterelement gebildet ist; – einer Schicht hoher Störstellenkonzentration (10) eines zweiten Leitfähigkeitstyps, die in der Halbleiterschicht auf der Super-Junction-Struktur im Zellbereich gebildet ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; – einer Frontoberflächenelektrode (12), die gebildet ist, um aus dem Zellbereich in den Außenumfangsbereich einzutreten, und in Kontakt mit der Schicht hoher Störstellenkonzentration gebildet ist; – einer Rückoberflächenelektrode (13), die elektrisch mit der Rückoberflächenseite des Halbleitersubstrats verbunden ist; und – einer tiefen Schicht (18) des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Super-Junction-Struktur, die von einer Position mit einer vorbestimmten Tiefe von der Oberfläche der Halbleiterschicht gebildet ist, in Kontakt mit der Schicht hoher Störstellenkonzentration kommt und in Kontakt mit der Super-Junction-Struktur kommt und gebildet ist, um sich mit einem Abschnitt zwischen einem ersten Ende (P1) eines Abschnitts der Frontoberflächenelektrode, der in Kontakt mit der Schicht hoher Störstellenkonzentration auf der äußersten Außenumfangsseite kommt, und einem Ende der Schicht hoher Störstellenkonzentration auf der Außenumfangsseite, aus einer Substratnormalenrichtung betrachtet, zu überlappen.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterschicht eine Schicht zweiten Leitfähigkeitstyps (5) ist, die eine Resurf-Schicht im Außenumfangsbereich bildet.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die tiefe Schicht um einen Außenrand der Frontoberflächenelektrode herum gebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die tiefe Schicht eine geringere Störstellenkonzentration als die Schicht hoher Störstellenkonzentration aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine Störstellenkonzentration zweiten Leitfähigkeitstyps der tiefen Schicht größer oder gleich 1 × 1017 cm–3 ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Zentrumtiefe von einer Oberfläche der Halbleiterschicht in der tiefen Schicht größer oder gleich 2 μm ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass – das vertikale Halbleiterelement ein MOSFET mit einer Frontoberflächenelektrode als eine Source-Elektrode und der Rückoberflächenelektrode als eine Drain-Elektrode ist; – im Zellbereich, eine Gate-Elektrode (9) vorgesehen ist, die sich in einer Richtung parallel zur Oberfläche des Halbleitersubstrats als eine Längsrichtung erstreckt, und ein Source-Bereich (6) des ersten Leitfähigkeitstyps, der in Kontakt mit der Frontoberflächenelektrode kommt, in der gleichen Richtung wie die Gate-Elektrode als eine Längsrichtung gebildet ist; und – im Außenumfangsbereich, eine Gate-Linien-Schicht (15), die mit der Gate-Elektrode verbunden ist, auf der Schicht hoher Störstellenkonzentration und der Super-Junction-Struktur auf einer Außenumfangsseite des ersten Endes angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass das Ende der Außenumfangsseite in der tiefen Schicht innerhalb irgendeines Endes auf der Außenumfangsseite von einem Ende auf einer äußersten Umfangsseite der Frontoberflächenelektrode und von einem Ende auf einer äußersten Umfangsseite einer Gate-Kontaktstelle (17), die mit der Gate-Linien-Schicht verbunden ist, liegt.
  9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass – die Frontoberflächenelektrode und die Gate-Kontaktstelle einen vorbestimmten Abstand voneinander beabstandet sind; und – die tiefe Schicht entlang einer Grenze zwischen der Frontoberflächenelektrode und der Gate-Kontaktstelle, aus der Substratnormalenrichtung betrachtet, gebildet ist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die tiefe Schicht um einen Außenrand der Gate-Kontaktstelle herum, aus der Substratnormalenrichtung betrachtet, gebildet ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass – das vertikale Halbleiterelement eine Diode mit der Frontoberflächenelektrode als eine Anode und der Rückoberflächenelektrode als eine Kathode ist; und – die Schicht hoher Störstellenkonzentration als ein Anodenkontakt im Zellbereich gebildet ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Ende der Außenumfangsschicht in der tiefen Schicht um 4 bis 13 μm auf einer Innenumfangsseite des ersten Endes liegt.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Schicht hoher Störstellenkonzentration in einer planaren Richtung des Halbleitersubstrats geteilt ist und die tiefe Schicht auf einem geteilten Abschnitt gebildet ist.
  14. Verfahren zur Fertigung der Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, die Schritte aufweisend: – Vorbereiten des Halbleitersubstrats; – Bilden der Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats; – Bilden einer Störstellenimplantationsschicht (23) in einem Oberflächenschichtabschnitt der Super-Junction-Struktur per Ionenimplantation von Störstellen zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird; und – Bilden der tiefen Schicht durch epitaxiales Aufwachsen der Schicht zweiten Leitfähigkeitstyps auf der Oberfläche der Super-Junction-Struktur, in der die Störstellenimplantationsschicht gebildet wird, und thermisches Diffundieren der Störstellen Innerhalb der Störstellenimplantationsschicht anhand einer Wärmebehandlung.
  15. Verfahren zur Fertigung der Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, die Schritte aufweisend: – Vorbereiten des Halbleitersubstrats; – Bilden der Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats; – Bilden der Schicht zweiten Leitfähigkeitstyps auf der Oberfläche der Super-Junction-Struktur; und – Bilden der tiefen Schicht anhand einer Ionenimplantation hoher Beschleunigung mit Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird.
  16. Halbleitervorrichtung mit: – einem Halbleitersubstrat (103) eines ersten Leitfähigkeitstyps mit einer Frontoberfläche und einer Rückoberfläche; – einer Super-Junction-Struktur (104) mit einer Wiederholungsstruktur, in der Säulen ersten Leitfähigkeitstyps (104b) und Säulen zweiten Leitfähigkeitstyps (104a) in einer Richtung parallel zu einer Oberfläche des Halbleitersubstrats wiederholt angeordnet sind, auf der Frontoberflächenseite des Halbleitersubstrats; – einer Halbleiterschicht (105), die auf der Super-Junction-Struktur in einem Zellbereich (101) und einem Außenumfangsbereich (102) gebildet ist, in der Annahme, dass eine Außenumfangsseite des Halbleitersubstrats der Außenumfangsbereich ist und eine Innenseite des Außenumfangsbereichs der Zellbereich ist, in dem ein vertikales Halbleiterelement gebildet ist; – einem Source-Bereich (106) eines ersten Leitfähigkeitstyps, der auf dem Oberflächenschichtabschnitt der Halbleiterschicht im Zellbereich gebildet ist; – einem Graben (107), der die Säulen ersten Leitfähigkeitstyps (104b) durch den Source-Bereich und die Halbleiterschicht erreicht und sich von dem Zellbereich in Richtung des Außenumfangsbereichs mit einer Richtung als eine Längsrichtung erstreckt; – einem Gate-Isolierfilm (108), der auf einer Oberfläche des Grabens (107) gebildet ist; – einer Gate-Elektrode (109), die auf der Oberfläche des Gate-Isolierfilms im Graben gebildet ist; – einer Schicht hoher Störstellenkonzentration (110) eines zweiten Leitfähigkeitstyps, die in der Halbleiterschicht im Zellbereich gebildet ist und eine höhere Störstellenkonzentration als die Super-Junction-Struktur aufweist; – einer Frontoberflächenelektrode (112), die eine Source-Elektrode bildet, die gebildet ist, um aus dem Zellbereich in den Außenumfangsbereich einzutreten, und in Kontakt mit der Schicht hoher Störstellenkonzentration und dem Source-Bereich gebildet ist; – einer Rückoberflächenelektrode (113), die eine Drain-Elektrode bildet, die elektrisch mit der Rückoberflächenseite des Halbleitersubstrats verbunden ist; und – einer tiefen Schicht (118) eines zweiten Leitfähigkeitstyps, die in Kontakt mit der Schicht hoher Störstellenkonzentration kommt, eine höhere Störstellenkonzentration als die Super-Junction-Struktur aufweist, wenigstens eine Ecke eines vorderen Endes des Grabens in einer Längsrichtung des Grabens bedeckt, und in Richtung einer Außenumfangsseite des vorderen Endes des Graben, aus einer Substratnormalenrichtung betrachtet, ragt.
  17. Halbleitervorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass – ein Ende einer innersten Umfangsseite der tiefen Schicht weiter innerhalb des Zellbereichs als ein erstes Ende (P1) auf einer äußersten Umfangsseite in einem Kontaktabschnitt der Frontoberflächenelektrode mit der Schicht hoher Störstellenkonzentration angeordnet ist; und – sich der Kontaktabschnitt der Frontoberflächenelektrode mit der Schicht hoher Störstellenkonzentration um eine vorbestimmte Breite in der Innenumfangsrichtung von dem ersten Ende, aus der Substratnormalenrichtung betrachtet, mit der tiefen Schicht überlappt.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass – mehrere Gräben im Zellbereich ausgerichtet sind; – Vorderenden der mehreren Gräben entlang eines Außenrandes der Frontoberflächenelektrode angeordnet sind; und – die tiefe Schicht um einen Außenrandabschnitt der Frontoberflächenelektrode herum angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass – mehrere Gräben im Zellbereich ausgerichtet sind; und – die tiefe Schicht in einer Punktform in jedem von Vorderenden der mehreren Gräben gebildet ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass die tiefe Schicht von einer Position um einen vorbestimmten Abstand tiefer als die Oberfläche der Halbleiterschicht gebildet ist.
  21. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass die tiefe Schicht von der Oberfläche der Halbleiterschicht gebildet ist.
  22. Halbleitervorrichtung nach einem der Ansprüche 16 bis 21, dadurch gekennzeichnet, dass die Halbleiterschicht aufweist: – eine Resurf-Schicht des zweiten Leitfähigkeitstyps, die auf der Super-Junction-Struktur im Außenumfangsbereich gebildet ist; und – eine Basisschicht des zweiten Leitfähigkeitstyps, die auf der Super-Junction-Struktur im Zellbereich gebildet ist.
  23. Verfahren zur Fertigung der Halbleitervorrichtung nach einem der Ansprüche 16 bis 22, die Schritte aufweisend: – Vorbereiten des Halbleitersubstrats; – Bilden der Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats; – Bilden einer Störstellenimplantationsschicht (123) in einem Oberflächenschichtabschnitt der Super-Junction-Struktur per Ionenimplantation von Störstellen zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird; und – Bilden der tiefen Schicht durch epitaxiales Aufwachsen der Halbleiterschicht auf der Oberfläche der Super-Junction-Struktur, in der die Störstellenimplantationsschicht gebildet wird, und thermisches Diffundieren der Störstellen innerhalb der Störstellenimplantationsschicht anhand einer Wärmebehandlung.
  24. Verfahren zur Fertigung der Halbleitervorrichtung nach einem der Ansprüche 16 bis 22, die Schritte aufweisend: – Vorbereiten des Halbleitersubstrats; – Bilden der Super-Junction-Struktur mit den Säulen ersten Leitfähigkeitstyps und den Säulen zweiten Leitfähigkeitstyps auf der Frontoberflächenseite des Halbleitersubstrats; – Bilden der Halbleiterschicht auf der Oberfläche der Super-Junction-Struktur; und – Bilden der tiefen Schicht anhand einer Ionenimplantation hoher Beschleunigung mit Störstellen zweiten Leitfähigkeitstyps von oberhalb der Schicht zweiten Leitfähigkeitstyps unter Verwendung einer Maske, in der ein Bereich, in dem die tiefe Schicht zu bilden ist, geöffnet wird.
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