DE102014110648A1 - Halbleitervorrichtung mit randabschluss - Google Patents

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Abstract

Eine Superjunction-Halbleitervorrichtung umfasst eine Superjunctionstruktur (102) einschließlich erster und zweiter Gebiete (103, 104), die abwechselnd längs einer ersten lateralen Richtung (x1) angeordnet sind und sich parallel längs einer zweiten lateralen Richtung (x2) erstrecken. Jedes einzelne Gebiet der ersten Gebiete (103) umfasst einen ersten Halbleiterbereich (105) eines ersten Leitfähigkeitstyps. Jedes einzelne Gebiet der zweiten Gebiete (104) umfasst längs der ersten lateralen Richtung (x1) ein inneres Gebiet (106) zwischen entgegengesetzten zweiten Halbleiterbereichen (107a, 107b) eines zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps. Eine Breite (w1) des ersten Halbleiterbereichs (105) in einem Transistorzellgebiet (109) ist größer als in einem Randabschlussgebiet (110), und eine Breite (w2) von jedem einzelnen Bereich der zweiten Halbleiterbereiche (107a, 107b) in dem Transistorzellgebiet (109) ist größer als in dem Randabschlussgebiet (110).

Description

  • HINTERGRUND
  • Halbleitervorrichtungen, wie Superjunction (SJ)- bzw. Superübergang-Halbleitervorrichtungen, beispielsweise SJ-Feldeffekttransistoren mit isoliertem Gate (SJ IGFETs) beruhen auf wechselseitiger Raumladungskompensation von n- und p-dotierten Bereichen in einem Halbleiterkörper, was einen verbesserten Abgleich zwischen einem niedrigen flächenspezifischen Einschaltwiderstand Ron × A und einer hohen Durchbruchspannung Vbr zwischen Lastanschlüssen, wie beispielsweise Source und Drain, erlaubt. Randabschlüsse zielen auf ein Verschieben eines elektrischen Durchbruches von einem Randabschlussgebiet in ein Transistorzellgebiet, um eine Verschlechterung der Sperrspannung aufgrund eines unerwünschten elektrischen Durchbruchs in dem Randabschluss zu vermeiden.
  • Es ist wünschenswert, den Abgleich bzw. Ausgleich zwischen dem flächenspezifischen Einschaltwiderstand und der Sperrspannung einer Halbleitervorrichtung zu verbessern.
  • Es ist Aufgabe der vorliegenden Erfindung, eine Superjunction-Halbleitervorrichtung anzugeben, die den obigen Forderungen genügt.
  • Diese Aufgabe wird erfindungsgemäß durch eine Superjunction-Halbleitervorrichtung mit den Merkmalen des Patentanspruchs 1 bzw. 9 bzw. 15 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • ZUSAMMENFASSUNG
  • Gemäß einem Ausführungsbeispiel umfasst eine Superjunction-Halbleitervorrichtung eine Superjunctionstruktur bzw. Superübergangstruktur mit ersten und zweiten Gebieten, die abwechselnd längs einer ersten lateralen Richtung angeordnet sind und sich parallel längs einer zweiten lateralen Richtung erstrecken. Jedes einzelne der ersten Gebiete umfasst einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps. Jedes einzelne der zweiten Gebiete umfasst längs der ersten lateralen Richtung ein inneres Gebiet zwischen entgegengesetzten zweiten Halbleiterbereichen eines zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps. Eine Breite w1 des ersten Halbleiterbereichs in einem Transistorzellgebiet ist größer als in einem Randabschlussgebiet. Eine Breite w2 von jedem einzelnen der zweiten Halbleiterbereiche in dem Transistorzellgebiet ist größer als in dem Randabschlussgebiet.
  • Gemäß einem anderen Ausführungsbeispiel umfasst eine Superjunctionvorrichtung eine Superjunctionstruktur mit ersten und zweiten Gebieten, die abwechselnd längs einer ersten lateralen Richtung angeordnet sind und sich parallel längs einer zweiten lateralen Richtung erstrecken. Jedes einzelne der ersten Gebiete umfasst einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps. Jedes einzelne der zweiten Gebiete umfasst längs der ersten lateralen Richtung ein inneres Gebiet zwischen entgegengesetzten zweiten Halbleiterbereichen eines zweiten Leitfähigkeitstyps, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist. Die Halbleitervorrichtung umfasst weiterhin eine Kanal- bzw. Channel-Stopperstruktur mit einem dotierten Halbleiterbereich, der elektrisch mit einer Feldplatte gekoppelt ist. Die zweiten Halbleiterbereiche, die sich längs der zweiten lateralen Richtung von einem Zellgebiet durch ein Randabschlussgebiet erstrecken, überlappen mit der Feldplatte.
  • Gemäß noch einem anderen Ausführungsbeispiel umfasst eine Halbleitervorrichtung eine Superjunctionstruktur mit ersten und zweiten Gebieten, die abwechselnd längs einer ersten lateralen Richtung angeordnet sind und sich parallel längs einer zweiten lateralen Richtung erstrecken. Jedes einzelne der ersten Gebiete umfasst einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps. Jedes einzelne der zweiten Gebiete umfasst längs der ersten lateralen Richtung ein inneres Gebiet zwischen entgegengesetzten zweiten Halbleiterbereichen eines zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps. Die Halbleitervorrichtung umfasst außerdem ein Übergangsgebiet zwischen einem Zellgebiet und einem Randabschlussgebiet. Eine Tiefe d2 der zweiten Halbleiterbereiche in verschiedenen einzelnen Gebieten der zweiten Gebiete nimmt längs der ersten lateralen Richtung von dem Zellgebiet zu dem Übergangsgebiet ab.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung der Erfindung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1 ist eine Draufsicht einer Schnittebene, die parallel zu und zwischen den ersten und zweiten Seiten eines Halbleiterkörpers gemäß einem Ausführungsbeispiel einer Halbleitervorrichtung gelegen ist.
  • 2 ist eine Draufsicht einer Schnittebene, die parallel zu und zwischen ersten und zweiten Seiten eines Halbleiterkörpers gemäß einem anderen Ausführungsbeispiel einer Halbleitervorrichtung gelegen ist.
  • 3A ist eine schematische Schnittdarstellung längs einer Linie A-A' in dem Zellgebiet der in 1 gezeigten Halbleitervorrichtung.
  • 3B ist eine schematische Schnittdarstellung längs einer Linie B-B' in dem Randabschlussgebiet der in 1 veranschaulichten Halbleitervorrichtung.
  • 4 ist eine Schnittdarstellung, die ein Ausführungsbeispiel eines Übergangsgebietes zwischen dem Transistorzellgebiet mit einer Tiefe d2 eines p-dotierten Kompensationsbereiches veranschaulicht, die von dem Transistorzellgebiet in das Übergangsgebiet abnimmt.
  • 5A ist eine Schnittdarstellung eines Ausführungsbeispiels einer Halbleitervorrichtung mit einer Kanalstopperstruktur einschließlich eines dotierten Halbleiterbereiches, der elektrisch mit einer Feldplatte gekoppelt ist.
  • 5B ist eine Draufsicht der in 5A gezeigten Halbleitervorrichtung.
  • 6 zeigt ein Ausführungsbeispiel einer schematischen Schnittdarstellung längs einer Linie A-A' in dem Zellgebiet der in 1 veranschaulichten Halbleitervorrichtung.
  • 7 ist eine schematische Darstellung eines Prozessflusses eines Verfahrens zum Herstellen einer Halbleitervorrichtung einschließlich eines elektrochemischen Ätzens eines Teiles einer Halbleiterschicht in einem Trench bzw. Graben, der eine erste Breite in ersten Bereichen, die einander gegenüberliegen, und eine zweite Breite, die größer als die erste Breite ist, in einem zweiten Bereich zwischen den ersten Bereichen hat.
  • 8 ist eine schematische Darstellung eines Prozessflusses zum Herstellen einer Superjunctionstruktur einschließlich einer Kanalstopperstruktur.
  • 9 ist eine schematische Darstellung eines Prozessflusses zum Herstellen einer Halbleitervorrichtung einschließlich eines Ätzens eines Teiles einer Halbleiterschicht in einem Trench, der eine erste Tiefe in ersten Bereichen, die einander gegenüberliegen, und eine zweite Tiefe, die kleiner als die erste Tiefe ist, in einem zweiten Bereich zwischen den ersten Bereichen hat.
  • 10A ist eine schematische Schnittdarstellung eines Halbleiterkörperteiles zum Veranschaulichen eines Verfahrens zum Herstellen einer SJ-Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
  • 10B veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10A nach Bildung von ersten und zweiten Trenches.
  • 10C veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10B nach Bildung einer epitaktischen Halbleiterschicht.
  • 10D veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10C in einem Zustand während eines elektrochemischen Ätzens der epitaktischen Halbleiterschicht.
  • 10E zeigt ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10D an dem Ende eines elektrochemischen Ätzens der epitaktischen Halbleiterschicht.
  • 10F veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10E nach einem elektrochemischen Ätzen der Halbleiterepitaxieschicht und nach einem anisotropen Ätzen der epitaktischen Halbleiterschicht.
  • 10G veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung des Halbleiterkörperteiles von 10F nach Füllung der ersten und zweiten Trenches mit einem Material.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele herangezogen und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel dargestellt oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente durch entsprechende Bezugszeichen in den verschiedenen Zeichnungen angegeben, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe "haben", "enthalten", "umfassen", "aufweisen" und ähnliche Begriffe sind offene Begriffe und geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch zusätzliche Elemente oder Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt. Der Ausdruck "elektrisch verbunden" beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Ausdruck "elektrisch gekoppelt" umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorgesehen sein können, beispielsweise Elemente, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentratio nen durch Angabe von "–" oder "+" nächst zu dem Dotierungstyp "n" oder "p". Beispielsweise bedeutet "n–" eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines "n"-Dotierungsbereichs ist, während ein "n+"-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein "n"-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene "n"-Dotierungsbereiche die gleiche oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1 veranschaulicht eine Draufsicht einer Schnittebene, die parallel zu und zwischen ersten und zweiten Seiten eines Halbleiterkörpers gelegen ist, gemäß einem Ausführungsbeispiel einer Halbleitervorrichtung. Der Halbleiterkörper ist aus einem einkristallinen Halbleitermaterial, beispielsweise Silizium (Si), Siliziumcarbid (SiC), Germanium (Ge), Silizium-Germanium (SiGe), Galliumnitrid (GaN) oder Galliumarsenid (GaAs) vorgesehen. Ein Abstand zwischen den ersten und zweiten Seiten, d.h. eine Dicke des Halbleiterkörpers kann zwischen 20 µm und 300 µm als Beispiel liegen. Eine Normale zu den ersten und zweiten Seiten definiert eine vertikale Richtung, und Richtungen orthogonal zu der Normalrichtung sind laterale Richtungen.
  • Eine Superjunctionstruktur bzw. Superübergangstruktur 102 der Halbleitervorrichtung umfasst erste und zweite Gebiete 103, 104, die abwechselnd längs einer ersten lateralen Richtung x1 angeordnet sind und sich parallel längs einer zweiten lateralen Richtung x2 erstrecken. Jedes einzelne der ersten Gebiete 103 umfasst einen ersten Halbleiterbereich 105 eines ersten Leitfähigkeitstyps, beispielsweise einen n-Typ-Mesabereich. Jedes einzelne Gebiet der zweiten Gebiete 104 umfasst längs der ersten lateralen Richtung x1 ein inneres Gebiet 106 zwischen entgegengesetzten zweiten Halbleiterbereichen 107a, 107b eines zweiten Leitfähigkeitstyps, beispielsweise eines p-Typs entgegengesetzt zu einem n-Typ, der in diesem Beispiel der erste Leitfähigkeitstyp ist. Eine Breite w1 des ersten Halbleiterbereichs 105 in einem Transistorzellgebiet 109 ist größer als in einem Randabschlussgebiet 110. Ein Übergangsgebiet 111 ist zwischen dem Transistorzellgebiet 109 und dem Randabschlussgebiet 110 gelegen. In dem Transistorzellgebiet 109 sind Transistorzellen angeordnet einschließlich Kontakten zu einem Last/Steueranschluss bzw. Last/Steueranschlüssen, beispielsweise Kontaktstöpsel oder Kontaktleitungen, die elektrisch mit Halbleiterbereichen in dem Halbleiterkörper, beispielsweise n+-dotierten Sourcebereichen, verbunden sind. Das Randabschlussgebiet 110 soll einen elektrischen Durchbruch in das Transistorzellgebiet 109 verschieben, um eine Verschlechterung der Sperrspannung aufgrund eines unerwünschten elektrischen Durchbruchs in dem Randabschluss, der in diesem Gebiet durch eine Krümmung der Äquipotentiallinien verursacht sein kann, zu vermeiden.
  • Gemäß einem Ausführungsbeispiel beträgt die Breite w1 des ersten Halbleiterbereichs 105 in dem Randabschlussgebiet 110 zwischen 30 % und 90 % oder zwischen 40 % und 80 % der Breite w1 des Halbleiterbereichs 105 in dem Transistorzellgebiet 109.
  • Eine Breite w3 des inneren Gebietes 106 in dem Transistorzellgebiet 109 ist kleiner als in dem Randabschlussgebiet 110. Gemäß dem in 1 gezeigten Ausführungsbeispiel ändern sich die Breiten w1, w2, w3 kontinuierlich, d.h., sie nehmen in dem Übergangsgebiet 111 längs der zweiten lateralen Richtung x2 von einem ersten Wert in dem Transistorzellgebiet 109 zu einem zweiten Wert in dem Randabschlussgebiet 110 ab.
  • Gemäß einem Ausführungsbeispiel ist eine Dotierungskonzentration in jedem einzelnen der zweiten Halbleiterbereiche 107a, 107b größer als in jedem einzelnen der ersten Halbleiterbereiche 105. Für einen Halbleiterkörper, der aus Silizium hergestellt ist, kann eine Dotierungskonzentration in den ersten Halbleiterbereichen 105 zwischen 1 × 1015 cm–3 und 1,5 × 1016 cm–3 liegen, wohingegen eine Dotierungskonzentration in jedem einzelnen der zweiten Halbleiterbereiche 107a, 107b zwischen 5 × 1015 cm–3 und 1 × 1017 cm–3 liegen kann. N-Typ-Dotierstoffe, wie Phosphor (P), Arsen (As) oder Antimon (Sb) können einen n-Typ in jedem einzelnen der ersten Halbleiterbereiche 105 definieren. P-Typ-Dotierstoffe, wie Bor (B), Aluminium (Al), Indium (In) oder Gallium (Ga) können einen p-Typ in jedem einzelnen der zweiten Halbleiterbereiche 107a, 107b definieren. Die Breite w1 des ersten Halbleiterbereiches 105 in dem Transistorzellgebiet 109 kann beispielsweise zwischen 500 nm und 5 µm liegen. Die Breite w2 der zweiten Halbleiterbereiche 107a, 107b kann beispielsweise zwischen 100 nm und 3 µm liegen.
  • Gemäß einem Ausführungsbeispiel umfasst das innere Gebiet 106 (ein) undotierte(s), d.h. (ein) intrinsische(s) oder (ein) leicht dotierte(s) Halbleitermaterial(ien). Eine Dotierungskonzentration des Halbleitermaterials bzw. der Halbleitermaterialien des inneren Gebietes 106 ist kleiner als in dem ersten Halbleiterbereich 105. Ein Hohlraum bzw. Hohlräume mit oder ohne Gaseinschluss kann bzw. können in dem inneren Gebiet 106 gelegen sein. Gemäß einem Ausführungsbeispiel wird bzw. werden der bzw. die Hohlräume durch Prozessieren des Halbleiterkörpers 100 verursacht. Gemäß einem anderen Ausführungsbeispiel ist das innere Gebiet 106 aus einem oder mehreren dielektrischen Materialien, beispielsweise einem Oxid, wie SiO2, und einem oder mehreren optionalen Hohlräumen mit oder ohne Gaseinschluss hergestellt oder umfasst solche Stoffe. Gemäß einem anderen Ausführungsbeispiel kann das innere Gebiet eine Kombination von einem oder mehreren undotierten oder leicht dotierten Halbleitermaterialien und dielektrischen Materialien mit einem oder mehreren optionalen Hohlräumen mit oder ohne Gaseinschluss umfassen.
  • Gemäß einem Ausführungsbeispiel ist die Halbleitervorrichtung ein Superjunctiontransistor. Die Halbleitervorrichtung kann ein Superjunction-Feldeffekttransistor mit isoliertem Gate (SJ IGFET) sein, beispielsweise ein SJ-Metall-Oxid-Halbleiter-Feldeffekttransistor (SJ MOSFET) oder ein Superjunction-Bipolartransistor mit isoliertem Gate (SJ IGBT). Gemäß einem Ausführungsbeispiel liegt eine Sperrspannung der Halbleitervorrichtung zwischen 100 V und 5000 V und kann weiterhin in einem Bereich zwischen 200 V und 1000 V sein. Der SJ-Transistor kann ein Vertikal-SJ-Transistor einschließlich eines Lastanschlusses, beispielsweise eines Sourceanschlusses an einer Vorderseite des Halbleiterkörpers 100 und eines anderen Lastanschlusses, beispielsweise eines Drainanschlusses an der Rückseite des Halbleiterkörpers 100, sein.
  • 2 ist eine Draufsicht einer Schnittebene parallel zu und gelegen zwischen ersten und zweiten Seiten des Halbleiterkörpers 100 gemäß einem anderen Ausführungsbeispiel einer Halbleitervorrichtung. In der Draufsicht von 1 ist eine Gestalt der ersten und zweiten Gebiete 103, 104 längs der zweiten lateralen Richtung x2 zwischen dem Transistorzellgebiet 109 und dem Randabschlussgebiet 110 dargestellt. In der schematischen Draufsicht von 2 ist die Gestalt der ersten und zweiten Gebiete 103, 104 längs der ersten lateralen Richtung x1 zwischen dem Transistorzellgebiet 109 und dem Randabschlussgebiet 110 dargestellt.
  • In dem in 2 dargestellten Ausführungsbeispiel ändern sich die Breiten w1, w2, w3 in verschiedenen einzelnen Gebieten der abwechselnd angeordneten ersten und zweiten Gebiete 103, 104 graduell längs der ersten lateralen Richtung x1 jeweils von einem ersten Wert in dem Transistorzellgebiet 109 zu einem zweiten Wert in dem Randabschlussgebiet 110. In dem in 2 gezeigten Ausführungsbeispiel, das zwei erste Halbleiterbereiche 105 in dem Übergangsgebiet 111 hat, können beispielhafte Werte der Breite w1 100 % eines Bezugswertes in dem Transistorzellgebiet 109, 90 % des Bezugswertes in dem ersten Halbleiterbereich 105, der in dem Übergangsgebiet 111 angrenzend an das Transistorzellgebiet 109 gelegen ist, 80 % des Bezugswertes in dem ersten Halbleiterbereich 105, der in dem Übergangsgebiet 111 angrenzend an das Randabschlussgebiet 110 gelegen ist, und 70 % des Bezugswertes in dem Randabschlussgebiet 110 entsprechen. Diese Werte können in anderen Ausführungsbeispielen abweichen, und sie können abhängig sein von einer Anzahl von ersten Halbleiterbereichen 105 in dem Übergangsgebiet. Die beispielhaften Werte bezüglich Abmessungen, Dotierungskonzentrationen, Materialien und dergleichen, die bei der Beschreibung der 1 gegeben sind, gelten in gleicher Weise für 2.
  • Die spezifische Änderung der Breiten w1, w2, w3 zwischen dem Transistorzellgebiet 109 und dem Randabschlussgebiet 110 erlaubt eine verbesserte Superjunctionstruktur, wie dies anhand der schematischen Schnittdarstellungen der 3A und 3B beschrieben werden wird.
  • 3A ist eine schematische Schnittdarstellung längs einer Linie A-A' in dem Zellgebiet 109 der in 1 gezeigten Halbleitervorrichtung.
  • In dem Transistorzellgebiet 109 umfasst ein elektrischer Feldvektor Ecrit,1 bei einer Durchbruchspannung Vbr eine laterale elektrische Feldkomponente Ehor,1 und eine vertikale elektrische Feldkomponente Evert,1.
  • 3B ist eine schematische Schnittdarstellung längs einer Linie B-B' in dem Randabschlussgebiet 110 der in 1 gezeigten Halbleitervorrichtung. Die Breiten w1, w2 der ersten und zweiten Halbleiterbereiche 105, 107a, 107b in dem Randabschlussgebiet 110 sind schmäler als in dem Transistorzellgebiet 109, wie dies in 1 dargestellt ist. Damit ist eine Ladungskapazität je Einheitslänge der ersten und zweiten Halbleiterbereiche 105, 107a, 107b in dem Randabschlussgebiet 110 kleiner als in dem Transistorzellgebiet 109, verursacht durch eine kleinere Raumladung der zweiten Halbleiterbereiche 107a, 107b je Einheitslänge in dem Randabschlussgebiet 110. Eine Größe bzw. ein Betrag einer lateralen elektrischen Feldkomponente Ehor,2 in dem Randabschlussgebiet 110 ist kleiner als die Größe bzw. der Betrag der lateralen elektrischen Feldkomponente Ehor,1 in dem Transistorzellgebiet 109. Damit kann die Größe bzw. der Betrag der vertikalen elektrischen Feldkomponente Evert,2 in dem Randabschlussgebiet 110 die Größe bzw. den Betrag der vertikalen Feldkomponente Evert,1 in dem Transistorzellgebiet 109 überschreiten. Da die vertikale elektrische Feldkomponente eine Sperrspannungsfähigkeit darstellt, erlaubt ein spezifisches Design bzw. eine spezifische Auslegung der Breiten w1, w2 der ersten und zweiten Halbleiterbereiche 105, 107a, 107b, wie in den Ausführungsbeispielen der 1 und 2 veranschaulicht, eine Steigerung der Spannungssperrfähigkeit in dem Randabschlussgebiet 110 im Vergleich mit dem Transistorzellgebiet 109. Dadurch können die Robustheit und die Zuverlässigkeit der Halbleitervorrichtung verbessert werden. Das spezifische Design der Breiten w1, w2 der ersten und zweiten Halbleiterbereiche 105, 107a, 107b kann erzielt werden durch elektrochemisches Ätzen der zweiten Halbleiterbereiche 107a, 107b in Trenches bzw. Gräben, beispielsweise dargestellt durch die in den 1 und 2 veranschaulichten zweiten Gebiete 104.
  • 4 ist eine Schnittdarstellung, die ein Ausführungsbeispiel des Übergangsgebietes 111 zwischen dem Transistorzellgebiet 109 und dem Randabschlussgebiet 110 veranschaulicht. Die beispielhafte Schnittdarstellung ist geführt längs einer Linie C-C' der in 1 gezeigten Halbleitervorrichtung. In dem dargestellten Ausführungsbeispiel ist der zweite Halbleiterbereich 107b p-dotiert mit einer Tiefe d2 längs der vertikalen Richtung y, die sich senkrecht zu einer ersten Seite 113 erstreckt. Ein n-dotierter Teil des Halbleiterkörpers 100 grenzt an eine Bodenseite des zweiten Halbleiterbereiches 107b an. Die Tiefe d2 des zweiten Halbleiterbereiches 107b nimmt von einem ersten Wert in dem Transistorzellgebiet 109 durch das Übergangsgebiet 111 zu einem zweiten Wert in dem Randabschlussgebiet 110 ab. Während ein Teil 115 des Halbleiterkörpers 100 vollständig unterhalb des zweiten Halbleiterbereiches 107b in dem Transistorzellgebiet 109 angeordnet ist, ist ein entsprechender Teil des Halbleiterkörpers 100 in dem Randabschlussgebiet 110 abwechselnd mit zweiten Halbleiterbereichen 107a, 107b längs einer Richtung senkrecht zu der Zeichenebene von 4 angeordnet. Dies führt zu einer Steigerung in der Spannungssperrfähigkeit in dem Randabschlussgebiet 110 im Vergleich mit dem Transistorzellgebiet 109 aus ähnlichen Gründen, wie dies oben anhand der 3A und 3B beschrieben ist. Wiederum können die Vorrichtungsrobustheit und die Vorrichtungszuverlässigkeit verbessert werden. Der oben beschriebene Effekt ist insbesondere wirksam in Randbereichen, die hauptsächlich eine vertikale Komponente haben, d.h. in Randbereichen, die direkt an das Transistorzellgebiet 109 angrenzen.
  • Trench- bzw. Grabenendungen sind Singularitäten und bilden einen Bruch eines kontinuierlichen Zelldesigns. Als ein Beispiel sind ein epitaxiales Füllverhalten und ein epitaxiales Wachstumsverhalten an Trenchendungen verschieden von dem Transistorzellarray bzw. der Transistorzellanordnung. Somit verhält sich auch eine Ladungskompensation in einer Trenches umfassenden Superjunctionstruktur verschieden an Trenchendungen im Vergleich mit einem inneren Teil des Trenches innerhalb des Transistorzellarrays.
  • 5A ist eine Schnittdarstellung eines Ausführungsbeispiels einer Halbleitervorrichtung mit einer Kanalstopperstruktur einschließlich eines n+-dotierten Halbleiterbereiches 117, der elektrisch mit einer Feldplatte 118, beispielsweise einer Polysilizium- und/oder Metallfeldplatte gekoppelt ist. Ein Dielektrikum 120, beispielsweise ein Oxid, wie z.B. SiO2 und/oder ein Nitrid, wie z.B. Si3N4 ist zwischen der Feldplatte 118 und dem Halbleiterkörper 100 angeordnet. Eine Übergangslinie 122 bezeichnet eine Stelle, wo eine Dicke des Dielektrikums 120 zu einem Transistorzellgebiet zunimmt, oder eine Stelle, wo die Feldplatte sich krümmt.
  • 5B ist eine Draufsicht der in 5A dargestellten Halbleitervorrichtung. Die zweiten Halbleiterbereiche 107a, 107b erstrecken sich längs der zweiten lateralen Richtung x2 durch das Randabschlussgebiet 110 in ein feldfreies Gebiet 124. Wenn somit die zweiten Halbleiterbereiche 107a, 107b gebildet werden, werden in Trenches beispielsweise durch elektrochemisches Ätzen Trenchendungen in dem feldfreien Gebiet 124 jenseits der Kanalstopperstruktur platziert. Dadurch werden die Trenchendungen in ein Gebiet übertragen, wo ihr Auftreffen auf eine Ladungskompensation keine Schädigung für die Vorrichtungsrobustheit und die Vorrichtungszuverlässigkeit verursacht.
  • 6 veranschaulicht ein Ausführungsbeispiel einer schematischen Schnittdarstellung längs einer Linie D-D' in dem Transistorzellgebiet 109 der in 1 gezeigten Halbleitervorrichtung. Über der Superjunctionstruktur, die die ersten und zweiten Gebiete 103, 104 umfasst, grenzt ein p-dotierter Bodybereich 126 an. Der p-dotierte Bodybereich 126 ist elektrisch mit Sourcekontakten 127 über eine p+-dotierte Bodykontaktzone 128 gekoppelt. Seitenwände der Sourcekontakte 127 sind auch elektrisch mit n+-dotierten Sourcebereichen 129 gekoppelt. Andere Kontaktschemas zum elektrischen Koppeln der Body- und Sourcebereiche 126, 129 mit den Sourcekontakten 127 können in ähnlicher Weise angewandt werden. Zwischen entgegengesetzten Sourcebereichen 129 erstreckt sich ein Trench bzw. Graben 130 in die ersten Halbleiterbereiche 105 längs der vertikalen Richtung y. Eine dielektrische Struktur 131 isoliert elektrisch eine Gateelektrode 132 in einem oberen Teil des Trenches 130 von einem umgebenden Teil des p-dotierten Bodybereiches 126 und isoliert weiterhin elektrisch eine Feldelektrode 134 in einem unteren Teil des Trenches 130 von einem umgebenden Teil des ersten Halbleiterbereiches 105. Durch Anlegen einer Spannung an die Gateelektrode 132 kann eine Leitfähigkeit längs eines Kanalbereiches 136 durch Feldeffekt gesteuert werden.
  • Die in 6 gezeigte Halbleitervorrichtung ist ein Vertikal-IGFET, der einen ersten Lastanschluss, beispielsweise einen Sourceanschluss einschließlich der Sourcekontakte 127 an der ersten Seite 113 des Halbleiterkörpers 100, und einen zweiten Lastanschluss, beispielsweise einen Drainanschluss einschließlich eines Drainkontaktes 139 an einer zweiten Seite 133 des Halbleiterkörpers 100 entgegengesetzt zu der ersten Seite 113 aufweist. Beispielhafte Draufsichten der Halbleitervorrichtung von 6 sind in den 1, 2 und 5B dargestellt.
  • 7 ist eine schematische Darstellung eines Prozessflusses eines Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung.
  • Ein Prozessmerkmal S700 umfasst ein Bilden eines Trenches, der sich längs einer lateralen Richtung in einem Halbleiterkörper eines ersten Leitfähigkeitstyps erstreckt, wobei der Trench eine erste Breite in ersten Bereichen, die einander längs der lateralen Richtung gegenüberliegen, hat, und wobei der Trench eine zweite Breite, die größer als die erste Breite ist, in einem zweiten Bereich zwischen den ersten Bereichen aufweist.
  • Ein Prozessmerkmal S710 umfasst ein Bilden einer Halbleiterschicht eines zweiten Leitfähigkeitstyps, die Seitenwände und eine Bodenseite des Trenches auskleidet.
  • Ein Prozessmerkmal S720 umfasst ein Entfernen eines Teiles der Halbleiterschicht an den Seitenwänden und an der Bodenseite durch elektrochemisches Ätzen.
  • Der Trench kann mit einem Material oder einer Kombination aus einem intrinsischen Halbleitermaterial, leicht dotiertem Halbleitermaterial, dielektrischem Material und einem Hohlraum gefüllt werden.
  • 8 ist eine schematische Darstellung eines Prozessflusses eines anderen Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung.
  • Ein Prozessmerkmal S800 umfasst ein Bilden einer Superjunctionstruktur einschließlich erster und zweiter Gebiete, die längs einer ersten lateralen Richtung abwechselnd angeordnet sind und sich parallel längs einer zweiten lateralen Richtung erstrecken, wobei jedes einzelne Gebiet der ersten Gebiete einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps umfasst, und wobei jedes einzelne Gebiet der zweiten Gebiete längs der ersten lateralen Richtung ein inneres Gebiet zwischen entgegengesetzten zweiten Halbleitergebieten eines zweiten Leitfähigkeitstyps, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, aufweist.
  • Ein Prozessmerkmal S810 umfasst ein Bilden einer Kanalstopperstruktur, die einen dotierten Halbleiterbereich umfasst, der elektrisch mit einer Feldplatte gekoppelt ist, wobei die zweiten Halbleiterbereiche, die sich längs der zweiten lateralen Richtung von dem Transistorzellgebiet durch das Randabschlussgebiet erstrecken, mit der Feldplatte überlappen.
  • 9 ist eine schematische Darstellung eines Prozessflusses eines noch anderen Verfahrens zum Herstellen einer Superjunction-Halbleitervorrichtung.
  • Ein Prozessmerkmal S900 umfasst ein Bilden eines Trenches, der sich längs einer lateralen Richtung in einem Halbleiterkörper eines ersten Leitfähigkeitstyps erstreckt, wobei der Trench eine erste Tiefe in ersten Bereichen, die einander längs der lateralen Richtung gegenüberliegen, hat, und der Trench eine zweite Tiefe, die kleiner als die erste Tiefe ist, in einem zweiten Bereich zwischen den ersten Bereichen aufweist.
  • Ein Prozessmerkmal S910 umfasst ein Bilden einer Halbleiterschicht eines zweiten Leitfähigkeitstyps, die Seitenwände und eine Bodenseite des Trenches auskleidet.
  • Ein Prozessmerkmal S920 umfasst ein Entfernen eines Teiles der Halbleiterschicht an den Seitenwänden und an der Bodenseite durch elektrochemisches Ätzen.
  • Abgesehen von den in den 7 bis 9 gezeigten Prozessmerkmalen können weitere Vorrichtungselemente zusammen mit irgendeinem der gezeigten Prozessmerkmale vor oder nach irgendeinem von diesen Merkmalen oder zwischen beliebigen zwei dieser Merkmale gebildet werden. Als ein Beispiel können diese Verfahren auch eine Bildung von Elementen wie beispielsweise eines Sourcebereiches, eines Drainbereiches, einer Gatestruktur, einer leitenden Struktur, die elektrisch mit Halbleiterelementen gekoppelt ist, die innerhalb eines aktiven Gebietes des Halbleiterkörpers gebildet sind, umfassen. Dadurch kann ein Transistorzellgebiet in dem zweiten Bereich gebildet werden, und ein Randabschlussgebiet kann in den ersten Bereichen gebildet werden.
  • Die 10A bis 10G veranschaulichen schematische Schnittdarstellungen eines Halbleiterkörperteiles 404 an verschiedenen Prozessstufen während einer Herstellung einer Superjunction-Halbleitervorrichtung gemäß einem Ausführungsbeispiel. Als ein Beispiel können sich die Schnittdarstellungen auf eine Linie A-A' des in 1 dargestellten Ausführungsbeispiels beziehen.
  • In der 10A ist ein Halbleiterkörper 404 einschließlich eines n+-dotierten Substrats 440 und einer n-dotierten epitaktischen Schicht 442, die darauf gebildet ist, als ein Basismaterial vorgesehen.
  • Eine Dicke d der epitaktischen Schicht 442 kann gemäß einer Zieldicke von demjenigen Volumen gewählt werden, das eine Sperrspannung in einem Betriebsmodus der finalisierten bzw. endgültigen Vorrichtung absorbiert. Eine Dotierungskonzentration innerhalb der epitaktischen Schicht 442 kann der Zieldotierstoffkonzentration von n-dotierten Säulen entsprechen, die Driftzonen in der endgültigen Superjunction-Halbleitervorrichtung bilden. Die Konzentration an Dotierstoffen innerhalb der Halbleiterschicht 442 kann Herstellungstoleranzen unterworfen sein. Diese Herstellungstoleranzen können auf einer begrenzten Genauigkeit beruhen, wenn beispielsweise eine Dotierungskonzentration während eines epitaktischen Wachstums eingestellt ist.
  • Unter Bezugnahme auf die schematische Schnittdarstellung von 10B werden in der epitaktischen Schicht 442 erste und zweite Trenches 408a, 408b gebildet, die sich von einer vorderen Oberfläche 406 längs einer vertikalen Richtung 420 in eine Tiefe des Halbleiterkörpers 404 erstrecken. Die Trenches 408a, 408b können in den Halbleiterkörper 404 unter Verwendung einer Ätzmaske, wie beispielsweise einer Hartmaske 444, auf der Oberfläche 406 des Halbleiterkörpers 404 geätzt werden. Eine Bodenseite der Trenches 408a, 408b kann innerhalb der Halbleiterschicht 442 angeordnet sein. Ein Mesabereich zwischen den Trenches 408a, 408b kann Driftzonen 402 definieren.
  • Unter Bezugnahme auf die schematische Schnittdarstellung des Halbleiterkörperteiles 404, der in 10C gezeigt ist, wird eine epitaktische p-dotierte Schicht 415 auf der vorderen Oberfläche 406 des Halbleiterkörpers 404, an Seitenwänden und an einer Bodenseite von jedem der ersten und zweiten Trenches 408a, 408b gebildet.
  • Unter Bezugnahme auf die schematische Schnittdarstellung des Halbleiterkörperteiles 404, der in 10D gezeigt ist, unterliegt die epitaktische Halbleiterschicht 415 einem elektrochemischen Ätzen, wie beispielsweise einem alkalischen Nassätzen unter Verwendung einer Alkalilösung 446. Wenn beispielsweise Silizium geätzt wird, kann die Alkalilösung KOH oder TMAH umfassen. Eine Spannung V1 liegt zwischen der epitaktischen Halbleiterschicht 415 und der elektrochemischen alkalischen Lösung 446. Ein Übergang zwischen der alkalischen Lösung 446 und der epitaktischen Halbleiterschicht 415 ist ähnlich zu einem Schottky-Barriereübergang. Daher baut sich ein Schottky-Verarmungsbereich 448 an dieser Zwischenfläche auf. Die Spannung V1 kann so gewählt werden, dass die durch den Übergang zwischen der epitaktischen Halbleiterschicht 415 und der alkalischen Lösung 446 gebildete Schottky-Diode kurzgeschlossen oder vorwärts bzw. in Durchlassrichtung vorgespannt ist.
  • Eine Spannung V2 liegt zwischen der p-dotierten epitaktischen Halbleiterschicht 415 und dem n-dotierten Halbleiterkörper 404 derart, dass der pn-Übergang zwischen diesen Bereichen rückwärts vorgespannt ist und ein Raumladungsbereich einschließlich einer ersten Verarmungsschicht 450 innerhalb des Halbleiterkörpers 404 und einer zweiten Verarmungsschicht 452 innerhalb der epitaktischen Halbleiterschicht 415 gebildet wird. Ein Wert von V2 kann so gewählt werden, dass ein Volumen des Halbleiterkörpers 404 zwischen den ersten und zweiten Trenches 408a, 408b, d.h. eine Driftzone 402, an freien Ladungsträgern verarmt wird. Eine Dicke der epitaktischen Halbleiterschicht 415 kann so gewählt werden, dass die Verarmungsbereiche 448, 452 nach Anlegung der Spannungen V1, V2 nicht aufeinandertreffen. Mit anderen Worten, die Spannungen V1 und V2 können so gewählt werden, dass ein neutrales Volumen 454 zurückbleibt, das nicht einen Raumladungsbereich bildet.
  • Unter Bezugnahme auf die in 10E veranschaulichte schematische Schnittdarstellung des Halbleiterkörperteiles 404 wird ein Ätzen der epitaktischen Halbleiterschicht 415 beendet, sobald sich die Verarmungsbereiche 452 und 448 treffen. Das Volumen der epitaktischen Halbleiterschicht 415 umfasst zwei Teile, nämlich das Volumen der Schottky-Verarmungsschicht 448 und der pn-Verarmungsschicht 452. Die Verarmungsschicht 452 verursacht eine genaue Kompensation der anderen pn-Verarmungsschicht 450, die in dem Halbleiterkörper 404 gebildet ist. Diese Ladungskompensation wird nicht durch irgendwelche Herstellungstoleranzen während einer Fertigung von Vorrichtungselementen beeinträchtigt. Die Ladungen der Schottky-Verarmungsschicht 448 bilden Überschussladungen bezüglich einer idealen Ladungskompensation, da die Schottky-Barriere nach Entfernung der elektrochemischen alkalischen Lösung nicht zurückbleibt. Diese Überschussladungen können gegenausgeglichen werden, für eine elektrische Feldabstimmung zum Verbessern der Robustheit beibehalten oder in späteren Prozessstufen entfernt werden. Als ein Beispiel können Ladungen der Schottky-Verarmungsschicht 448 teilweise oder vollständig entfernt werden durch isotropes trockenes oder nasses Ätzen eines jeweiligen Teiles der epitaktischen Halbleiterschicht 415. Als ein weiteres Beispiel können Ladungen der Schottky-Verarmungsschicht 448 auch durch thermische Oxidation eines jeweiligen Teiles der epitaktischen Halbleiterschicht 415 und anschließende Entfernung der Oxidschicht durch beispielsweise einen Ätzprozess entfernt werden. Als noch ein anderes Beispiel können Ladungen der Schottky-Verarmungsschicht 448 gegenausgeglichen werden durch Füllen der Trenches 408a, 408b mit einem epitaktischen Halbleitermaterial, das einen von dem Leitfähigkeitstyp der epitaktischen Halbleiterschicht 415 verschiedenen Leitfähigkeitstyp hat. Eine Entfernung von Überschussladungen durch obige Prozesse kann nach Entfernung der alkalischen Lösung 446 und vor Füllen der Trenches 408a, 408b mit einem Material, wie dies in einer späteren Prozessstufe beschrieben ist, die in 10G gezeigt ist, ausgeführt werden.
  • Obwohl die epitaktische Halbleiterschicht 415 an einer Bodenseite innerhalb jedem der Trenches 408a, 408b beibehalten werden kann, bezieht sich die schematische Schnittdarstellung des in 10F gezeigten Halbleiterkörperteiles 404 auf ein Ausführungsbeispiel, bei dem die epitaktische Halbleiterschicht 415 geätzt ist, um diejenigen Teile dieser Schicht zu entfernen, die an einer Bodenseite innerhalb jedem der Trenches 408a, 408b und auf einer vorderen Oberfläche 406 des Halbleiterkörpers 404 gelegen sind. Als ein Beispiel kann ein anisotropes Trockenätzen verwendet werden, um die Halbleiterschicht 415 zu ätzen. Nach einem Ätzen definieren die verbleibenden Teile dieser Schicht erste Halbleiterunterzonen 416a ... 416d innerhalb der ersten und zweiten Trenches 408a, 408b.
  • Unter Bezugnahme auf die in 10G dargestellte schematische Schnittdarstellung des Halbleiterkörperteiles 404 werden die ersten und zweiten Trenches 408a, 408b mit einem Material gefüllt, wie dies anhand von 1 beschrieben ist.
  • Weitere Prozesse können folgen und ausgeführt werden vor, zwischen oder zusammen mit den in den 10A bis 10G dargestellten Prozessen, um die SJ-Halbleitervorrichtung fertigzustellen.
  • Obwohl spezifische Ausführungsbeispiele hier dargestellt und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt sein soll.

Claims (19)

  1. Superjunction-Halbleitervorrichtung, umfassend: eine Superjunctionstruktur (102) einschließlich erster und zweiter Gebiete (103, 104), die abwechselnd längs einer ersten lateralen Richtung (x1) angeordnet sind und sich parallel längs einer zweiten lateralen Richtung (x2) erstrecken, wobei jedes einzelne Gebiet der ersten Gebiete (103) einen ersten Halbleiterbereich (105) eines ersten Leitfähigkeitstyps umfasst, und wobei jedes einzelne Gebiet der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) ein inneres Gebiet (106) zwischen gegenüberliegenden zweiten Halbleiterbereichen (107a, 107b) eines zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps umfasst, und wobei eine Breite w1 des ersten Halbleiterbereiches (105) in einem Transistorzellgebiet (109) größer ist als in einem Randabschlussgebiet (110) und eine Breite w2 von jedem einzelnen der zweiten Halbleiterbereiche (107a, 107b) in dem Transistorzellgebiet (109) größer ist als in dem Randabschlussgebiet (110).
  2. Superjunction-Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 sich jeweils kontinuierlich längs der zweiten lateralen Richtung (x2) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  3. Superjunction-Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 in verschiedenen einzelnen Gebieten der abwechselnd angeordneten ersten und zweiten Gebiete (103, 104) sich jeweils graduell längs der ersten lateralen Richtung (x1) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  4. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die Breite w2 von jedem einzelnen Bereich der zweiten Halbleiterbereiche (107a, 107b) in dem Randabschlussgebiet (110) zwischen 30 % bis 90 % der Breite w2 in dem Transistorzellgebiet (109) beträgt.
  5. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der das innere Gebiet (106) eines aus oder eine Kombination aus einem intrinsischen Halbleitermaterial, leicht dotiertem Halbleitermaterial, dielektrischem Material und einem Hohlraum umfasst.
  6. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der jedes einzelne Gebiet der ersten Gebiete (103) ein Mesabereich ist und bei der jedes einzelne der zweiten Gebiete (104) einen Trench umfasst und die zweiten Halbleiterbereiche (107a, 107b) gegenüberliegende Seitenwände des Trenches auskleiden.
  7. Superjunction-Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei eine Tiefe d2 der zweiten Halbleiterbereiche (107a, 107b) in verschiedenen einzelnen Gebieten der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) von dem Transistorzellgebiet (109) in das Übergangsgebiet (111) abnimmt.
  8. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, weiterhin umfassend eine Kanalstopperstruktur einschließlich eines dotierten Halbleiterbereiches (117), der elektrisch mit einer Feldplatte (118) gekoppelt ist, wobei sich die zweiten Halbleiterbereiche (107a, 107b), die sich längs der zweiten lateralen Richtung (x2) von dem Transistorzellgebiet (109) durch das Randabschlussgebiet (110) erstrecken, mit der Feldplatte (118) überlappen.
  9. Superjunction-Halbleitervorrichtung, umfassend: eine Superjunctionstruktur (102) einschließlich erster und zweiter Gebiete (103, 104), die abwechselnd längs einer ersten lateralen Richtung (x1) angeordnet sind und sich parallel längs einer zweiten lateralen Richtung (x2) erstrecken, wobei jedes einzelne Gebiet der ersten Gebiete (103) einen ersten Halbleiterbereich (105) eines ersten Leitfähigkeitstyps umfasst und wobei jedes einzelne der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) ein inneres Gebiet (106) zwischen gegenüberliegenden zweiten Halbleiterbereichen (107a, 107b) eines zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps umfasst, und eine Kanalstopperstruktur einschließlich eines dotierten Halbleiterbereiches (117), der elektrisch mit einer Feldplatte (118) gekoppelt ist, wobei sich die zweiten Halbleiterbereiche (107a, 107b), die sich längs der zweiten lateralen Richtung (x2) von dem Transistorzellgebiet (109) durch das Randabschlussgebiet (110) erstrecken, mit der Feldplatte (118) überlappen.
  10. Superjunction-Halbleitervorrichtung nach Anspruch 9, bei der der dotierte Halbleiterbereich (117) elektrisch eine Elektrode an einer zweiten Chipseite mit der Feldplatte (118) an der zur zweiten Chipseite entgegengesetzten ersten Chipseite koppelt.
  11. Superjunction-Halbleitervorrichtung nach Anspruch 9 oder 10, bei der eine Breite w1 des ersten Halbleiterbereiches (105) in einem Transistorzellgebiet (109) größer ist als in einem Randabschlussgebiet (110) und bei der eine Breite w2 von jedem einzelnen Bereich der zweiten Halbleiterbereiche (107a, 107b) in dem Transistorzellgebiet (109) größer ist als in dem Randabschlussgebiet (110).
  12. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 sich jeweils kontinuierlich längs der zweiten lateralen Richtung (x2) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  13. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 in verschiedenen einzelnen Gebieten der abwechselnd angeordneten ersten und zweiten Gebiete (103, 104) sich jeweils graduell längs der ersten lateralen Richtung (x1) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  14. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, weiterhin umfassend ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei eine Tiefe d2 der zweiten Halbleiterbereiche (107a, 107b) in verschiedenen einzelnen Gebieten der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) von dem Transistorzellgebiet (109) in das Übergangsgebiet (111) abnimmt.
  15. Superjunction-Halbleitervorrichtung, umfassend: eine Superjunctionstruktur (102) einschließlich erster und zweiter Gebiete (103, 104), die abwechselnd längs einer ersten lateralen Richtung (x1) angeordnet sind und sich parallel längs einer zweiten lateralen Richtung (x2) erstrecken, wobei jedes einzelne Gebiet der ersten Gebiete (103) einen ersten Halbleiterbereich (105) eines ersten Leitfähigkeitstyps aufweist und jedes einzelne Gebiet der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) ein inneres Gebiet (106) zwischen gegenüberliegenden zweiten Halbleiterbereichen (107a, 107b) eines zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps umfasst, und ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei eine Tiefe d2 der zweiten Halbleiterbereiche (107a, 107b) in verschiedenen einzelnen Gebieten der zweiten Gebiete (104) längs der ersten lateralen Richtung (x1) von dem Transistorzellgebiet (109) in das Übergangsgebiet (111) abnimmt.
  16. Superjunction-Halbleitervorrichtung nach Anspruch 15, bei der eine Breite w1 des ersten Halbleiterbereiches (105) in einem Transistorzellgebiet (109) größer ist als in einem Randabschlussgebiet (110) und bei der eine Breite w2 von jedem einzelnen Bereich der zweiten Halbleiterbereiche (107a, 107b) in dem Transistorzellgebiet (109) größer ist als in dem Randabschlussgebiet (110).
  17. Superjunction-Halbleitervorrichtung nach Anspruch 15 oder 16, weiterhin umfassend: ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 sich jeweils kontinuierlich längs der zweiten lateralen Richtung (x2) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  18. Superjunction-Halbleitervorrichtung nach Anspruch 15 oder 16, weiterhin umfassend: ein Übergangsgebiet (111) zwischen dem Transistorzellgebiet (109) und dem Randabschlussgebiet (110), wobei die Breiten w1, w2 in verschiedenen einzelnen Gebieten der abwechselnd angeordneten ersten und zweiten Gebiete (103, 104) sich jeweils graduell längs der ersten lateralen Richtung (x1) von einem ersten Wert in dem Transistorzellgebiet (109) zu einem zweiten Wert in dem Randabschlussgebiet (110) verändern.
  19. Superjunction-Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, weiterhin umfassend: eine Kanalstopperstruktur einschließlich eines dotierten Halbleiterbereiches (117), der elektrisch mit einer Feldplatte (118) gekoppelt ist, wobei die zweiten Halbleiterbereiche (107a, 107b), die sich längs der zweiten lateralen Richtung (x2) von dem Transistorzellgebiet (109) durch das Randabschlussgebiet (110) erstrecken, sich mit der Feldplatte (118) überlappen.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275862B2 (en) * 2013-05-10 2016-03-01 Infineon Technologies Austria Ag Compensation devices
US9385156B2 (en) * 2014-11-26 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a back side illuminated (BSI) image sensor
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
DE102018101393A1 (de) * 2018-01-23 2019-07-25 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
CN111384155A (zh) * 2020-05-29 2020-07-07 电子科技大学 一种超级结器件
CN112201685B (zh) * 2020-09-08 2022-02-11 浙江大学 一种超级结器件及电介质组合终端

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3772577A (en) * 1972-02-10 1973-11-13 Texas Instruments Inc Guard ring mesa construction for low and high voltage npn and pnp transistors and diodes and method of making same
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE10024480B4 (de) 2000-05-18 2006-02-16 Infineon Technologies Ag Kompensationsbauelement mit verbesserter Robustheit
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
DE10132136C1 (de) 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6750104B2 (en) 2001-12-31 2004-06-15 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
DE10234996B4 (de) 2002-03-19 2008-01-03 Infineon Technologies Ag Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode
JP3993458B2 (ja) 2002-04-17 2007-10-17 株式会社東芝 半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4928947B2 (ja) * 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP4904673B2 (ja) * 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
GB0407363D0 (en) 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
JP2007134441A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
CN101868856B (zh) * 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
JP4883099B2 (ja) * 2009-01-28 2012-02-22 ソニー株式会社 半導体装置及び半導体装置の製造方法
US8421196B2 (en) 2009-11-25 2013-04-16 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
CN102386212A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 半导体器件结构及其制作方法
CN102412260B (zh) * 2010-09-25 2014-07-09 上海华虹宏力半导体制造有限公司 超级结半导体器件的终端保护结构及制作方法

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