DE112016003510B4 - HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:ein Halbleitersubstrat (1) mit breiter Bandlücke eines ersten Leitfähigkeitstyps, das ein Halbleitermaterial enthält, das eine Bandlücke hat, die breiter ist als diejenige von Silicium;eine Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps, die auf einer Vorderfläche des Halbleitersubstrats (1) mit breiter Bandlücke gebildet ist, wobei die Halbleiterschicht (2) mit breiter Bandlücke ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist, wobei eine Störstellendichte der Halbleiterschicht (2) mit breiter Bandlücke niedriger ist als diejenige des Halbleitersubstrats (1) mit breiter Bandlücke;ein erstes Basisgebiet (3) eines zweiten Leitfähigkeitstyps und ein zweites Basisgebiet (4) des zweiten Leitfähigkeitstyps, die selektiv in einer Oberflächenschicht der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf einer Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet sind, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt;ein Gebiet des ersten Leitfähigkeitstyps (5), das selektiv in der Oberflächenschicht der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf der Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet ist, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt, wobei eine Störstellendichte des Gebiets (5) des ersten Leitfähigkeitstyps höher ist als die der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps;eine Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf der Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet ist, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt, wobei die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps ein Halbleitermaterial enthält, das eine Bandlücke hat, die breiter als die von Silicium ist;ein Source-Gebiet (7) des ersten Leitfähigkeitstyps, das selektiv in der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps gebildet ist;einen die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und das Source-Gebiet (7) durchdringenden Graben (16), der das Gebiet des ersten Leitfähigkeitstyps (5) erreicht;eine Gate-Elektrode (10), die in dem Graben (16) über einem Gate-Isolierfilm (9) vorgesehen ist;eine Source-Elektrode (12), die mit der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und dem Source-Gebiet (7) in Kontakt ist; undeine Drain-Elektrode (13), die auf einer Rückfläche des Halbleitersubstrats (1) mit breiter Bandlücke vorgesehen ist, wobeidas zweite Basisgebiet (4) dem Graben (16) in einer Tiefenrichtung gegenüberliegt, wobei das zweite Basisgebiet (4) für den gesamten Boden des Grabens (16) vorgesehen ist, undein Teil des ersten Basisgebiets (3) sich in Richtung des Grabens (16) erstreckt und in Kontakt mit dem zweiten Basisgebiet (4) ist, wobeiein Gebiet (3c) des zweiten Leitfähigkeitstyps so ausgebildet ist, dass es in Kontakt mit dem ersten Basisgebiet (3) ist und eine schmälere Breite als eine Breite des ersten Basisgebiets (3) aufweist, und ein Ende näher an der Drain-Elektrode (13) positioniert ist als ein Ende des zweiten Basisgebiets (4) in Richtung der Drain-Elektrode (13).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Um den Durchlasswiderstand eines Elements in einer Leistungshalbleitervorrichtung zu reduzieren, wird herkömmlicherweise ein vertikaler Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) mit einer Grabenstruktur hergestellt. In dem vertikalen MOSFET ermöglicht es die Grabenstruktur, bei welcher ein Kanal senkrecht zu einer Substratoberfläche gebildet ist, die Zellendichte pro Flächeneinheit leichter zu erhöhen als es im Vergleich zu einer planaren Struktur möglich ist, bei welcher der Kanal parallel zu der Substratoberfläche gebildet ist. Als Resultat kann die Stromdichte pro Flächeneinheit erhöht werden, was unter Kostengesichtspunkten vorteilhaft ist.
  • Um den Kanal in einer orthogonalen Richtung zu bilden, wenn eine Grabenstruktur in einem vertikalen MOSFET gebildet wird, wird ungeachtet dessen eine Struktur eingesetzt, bei welcher eine Innenwand des Grabens vollständig mit einem Gate-Isolierfilm bedeckt ist. Ein Teil des Gate-Isolierfilms am Boden des Grabens liegt nahe an einer Drainelektrode und daher ist dieser Teil des Gate-Isolierfilms häufig einem hohen elektrischen Feld ausgesetzt. Insbesondere da Elemente für sehr hohe Spannung mit einem Halbleitermaterial mit breiter Bandlücke (Halbleitermaterial, das eine breitere Bandlücke als die von Silicium hat, wie Siliciumcarbid (SiC)) hergestellt werden, verringern nachteilige Auswirkungen auf den Gate-Isolierfilm am Boden des Grabens die Zuverlässigkeit beträchtlich.
  • Als ein Verfahren zur Lösung dieser Probleme wurde eine Struktur vorgeschlagen, bei welcher ein p-Gebiet gebildet wird, das mit einem p-Basisgebiet in Kontakt steht und eine Position erreicht, die tiefer liegt als der Boden des Grabens, wodurch an einer Position, die tiefer liegt als der Boden des Grabens, ein pn-Übergang gebildet wird, um dadurch die elektrische Feldstärke am Boden des Grabens abzuschwächen (siehe beispielsweise Patentdokument 1). Des Weiteren wurde eine Struktur vorgeschlagen, bei welcher ein p-Gebiet am Boden des Grabens gebildet ist (siehe beispielsweise Patentdokument 2). Eine weitere Struktur wurde vorgeschlagen, bei der eine Struktur, bei welcher ein p-Gebiet, das mit einem p-Basisgebiet in Kontakt steht und eine Position erreicht, die tiefer liegt als der Boden des Grabens, wodurch an einer Position, die tiefer liegt als der Boden des Grabens, ein pn-Übergang gebildet wird, und eine Struktur, bei welcher ein p-Gebiet am Boden des Grabens gebildet wird, kombiniert werden (siehe beispielsweise Patentdokument 3). WO 2012/108165 A1 offenbart eine Siliziumkarbid-Halbleitervorrichtung mit einem Trench-Gate-Schaltelement, umfassed: ein Substrat, eine Driftschicht und einen Basisbereich, die in dieser Reihenfolge gestapelt sind; einen Source-Bereich und einen Kontaktbereich in oberen Abschnitten des Basisbereichs; einen Graben, der sich von dem Source-Bereich aus erstreckt, um den Basisbereich zu durchdringen; eine Gate-Elektrode auf einem Gate-Isolierfilm in dem Graben; eine Source-Elektrode, die mit dem Source-Bereich und dem Basis-Bereich gekoppelt ist; eine Drain-Elektrode auf einer Rückseite des Substrats; und mehrere tiefe Schichten in einem oberen Abschnitt der Drift-Schicht, die tiefer als der Graben angeordnet sind und sich in einer Richtung erstrecken, die die Längsrichtung des Grabens kreuzt. Eine der tiefen Schichten ist ganz oder teilweise von dem Graben beabstandet.
  • US 2014/0264564 A1 offenbart ein Verfahren zum Bilden eines Transistorbauelements, welches Bereitstellen einer Driftschicht mit einem ersten Leitfähigkeitstyp, Bilden eines ersten Bereichs in der Driftschicht, wobei der erste Bereich einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, Bilden einer Körperschicht auf der Driftschicht, die den ersten Bereich enthält, Bilden einer Source-Schicht auf der Körperschicht, Bilden eines Grabens in der Source-Schicht und der Körperschicht über dem ersten Bereich und Erstrecken in den ersten Bereich, Bilden eines Gate-Isolators auf der inneren Seitenwand des Grabens, und Bilden eines Gate-Kontakts auf dem Gate-Isolator umfasst.
    • Patentdokument 1: JP 0000S5539931 A
    • Patentdokument 2: US 000006180958 B1
    • Patentdokument 3: JP 002009260253 A
  • OFFENBARUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDES PROBLEM
  • Die Herstellung ist jedoch äußerst schwierig, wenn ein pn-Übergang unter Verwendung der Technik in Patentdokument 1 gebildet wird, da die Durchbruchspannung nicht sichergestellt werden kann, wenn der pn-Übergang an einer Position gebildet wird, die tiefer liegt als der Boden des Grabens, oder einer Position in der Nähe des Grabens. Wenn unter Verwendung der Technik in Patentdokument 2 ein p-Gebiet gebildet wird, besteht die Tendenz, dass ein hohes elektrisches Feld an den Gate-Isolierfilm auf der Seitenwand des Grabens angelegt wird und der Strompfad sich im Durchlasszustand verengt, wodurch der Durchlasswiderstand zunimmt. Wenn sowohl ein tiefes p-Gebiet an einer vom Graben getrennten Position als auch ein p-Gebiet am Boden des Grabens unter Verwendung der Technik in Patentdokument 3 gebildet werden, wird die Breite des p-Gebiets am Boden des Grabens kleiner ausgeführt als die Breite des Grabens, um den Durchlasswiderstand zu reduzieren, und als Folge davon wird das an den Eckabschnitten des Bodens des Grabens angelegte hohe elektrische Feld nicht abgeschwächt. Des Weiteren ist in Patentdokument 3 der pn-Übergang weitgehend in einem Gebiet direkt unterhalb des Grabens (Grabenseite) gebildet, wodurch die Durchbruchspannung in dem aktiven Gebiet bis nahe an die Leistungsgrenze des Halbleitermaterials mit breiter Bandlücke ansteigt. Als Resultat besteht die Tendenz, dass die Durchbruchspannung des aktiven Gebiets die Durchbruchspannung des Randabschlussgebiets oder höher wird und das Leistungsvermögen des Elements verringern kann.
  • Um die Probleme im Zusammenhang mit den herkömmlichen Techniken zu lösen, ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitzustellen, die die Herstellung erleichtern, die elektrische Feldstärke an dem Gate-Isolierfilm am Boden des Grabens abschwächen und die Durchbruchspannung des aktiven Gebiets unterdrücken, um dadurch die Durchbruchspannungskonstruktion der Randabschlussstruktur zu erleichtern.
  • MITTEL ZUR LÖSUNG DES PROBLEMS
  • Um die obigen Probleme zu lösen und eine Aufgabe zu erfüllen, hat eine Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften. Ein Halbleitersubstrat mit breiter Bandlücke des ersten Leitfähigkeitstyps, das ein Halbleitermaterial enthält, das eine Bandlücke hat, die breiter ist als diejenige von Silicium, wird vorgesehen. Auf einer Vorderfläche des Halbleitersubstrats mit breiter Bandlücke ist eine Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet, welche Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps ein Halbleitermaterial enthält, welches eine Bandlücke hat, die breiter ist als diejenige von Silicium, und eine Störstellendichte hat, die niedriger ist als diejenige des Halbleitersubstrats mit breiter Bandlücke. Ein erstes Basisgebiet eines zweiten Leitfähigkeitstyps und ein zweites Basisgebiet des zweiten Leitfähigkeitstyps sind selektiv in einer Oberflächenschicht der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps auf einer Seite der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet, die der Seite des Halbleitersubstrats mit breiter Bandlücke gegenüberliegt. Ein Gebiet des ersten Leitfähigkeitstyps ist selektiv in der Oberflächenschicht der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps auf der Seite der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet, die der Seite des Halbleitersubstrats mit breiter Bandlücke gegenüberliegt; eine Störstellendichte des Gebiets des ersten Leitfähigkeitstyps ist höher als die der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps. Eine Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps ist auf einer Oberfläche der Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps auf einer dem Halbleitersubstrat mit breiter Bandlücke gegenüberliegenden Seite gebildet; die Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps enthält ein Halbleitermaterial, das eine Bandlücke hat, die breiter als die von Silicium ist. Ein Source-Gebiet des ersten Leitfähigkeitstyps ist selektiv in der Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps gebildet. Ein die Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps und das Source-Gebiet durchdringender Graben, der das Gebiet des ersten Leitfähigkeitstyps erreicht, ist vorgesehen. Eine Gate-Elektrode ist in dem Graben über einem Gate-Isolierfilm gebildet. Eine Source-Elektrode ist vorgesehen, die mit der Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps und dem Source-Gebiet in Kontakt ist. Eine Drain-Elektrode ist auf einer Rückfläche des Halbleitersubstrats mit breiter Bandlücke vorgesehen. Das zweite Basisgebiet ist an einer Position angeordnet, die dem Graben in einer Tiefenrichtung gegenüberliegt, wobei das zweite Basisgebiet für den gesamten Boden des Grabens vorgesehen ist, und ein Teil des ersten Basisgebiets erstreckt sich zu dem Graben und ist in Kontakt mit dem zweiten Basisgebiet, wobei ein Gebiet des zweiten Leitfähigkeitstyps so ausgebildet ist, dass es in Kontakt mit dem ersten Basisgebiet ist und eine schmälere Breite als eine Breite des ersten Basisgebiets aufweist, und ein Ende näher an der Drain-Elektrode positioniert ist als ein Ende des zweiten Basisgebiets in Richtung der Drain-Elektrode.
  • Die Halbleitervorrichtung gemäß vorliegender Erfindung ist dadurch gekennzeichnet, dass eine Breite des zweiten Basisgebiets breiter ist als eine Breite des Grabens.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass der Graben das Gebiet des ersten Leitfähigkeitstyps durchdringt und das zweite Basisgebiet erreicht.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass das Gebiet des ersten Leitfähigkeitstyps sich zwischen der Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps und einem Verbindungsteil eines Teils des ersten Basisgebiets und des zweiten Basisgebiets erstreckt.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass die Halbleitervorrichtung eine planare Anordnung hat, in welcher ein Verbindungsteil des Teils des ersten Basisgebiets und des zweiten Basisgebiets periodisch entlang einer Richtung angeordnet ist, die orthogonal zu einer Richtung ist, in welcher das erste Basisgebiet und das zweite Basisgebiet angeordnet sind, wobei das Gebiet des ersten Leitfähigkeitstyps sandwichartig eingeschlossen ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass die Halbleitervorrichtung eine planare Anordnung hat, in welcher ein Teil eines Endes des ersten Basisgebiets in Richtung der Drain-Elektrode, der tiefer ist als ein Ende des zweiten Basisgebiets in Richtung der Drainelektrode, periodisch entlang einer Richtung angeordnet ist, die zu einer Richtung orthogonal ist, in welcher das erste Basisgebiet und das zweite Basisgebiet angeordnet sind.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass das Halbleitermaterial, das eine breitere Bandlücke als die von Silicium hat, Siliciumcarbid ist.
  • Um die obigen Probleme zu lösen und eine Aufgabe zu erfüllen, hat ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften. Zunächst wird ein erster Prozess zum Bilden einer ersten Halbleiterschicht mit breiter Bandlücke eines ersten Leitfähigkeitstyps auf einer Vorderfläche eines Halbleitersubstrats mit breiter Bandlücke des ersten Leitfähigkeitstyps, welches ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist, durchgeführt; eine Störstellendichte der ersten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps ist niedriger als diejenige des Halbleitersubstrats mit breiter Bandlücke. Anschließend wird ein zweiter Prozess zum selektiven Bilden eines ersten Halbleitergebiets eines zweiten Leitfähigkeitstyps und eines zweiten Halbleitergebiets des zweiten Leitfähigkeitstyps in einer Oberflächenschicht der ersten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps durchgeführt. Anschließend wird ein dritter Prozess zum Bilden einer zweiten Halbleiterschicht mit breiter Bandlücke eines ersten Leitfähigkeitstyps auf einer Oberfläche der ersten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps durchgeführt; die zweite Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps enthält ein Halbleitermaterial, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist; eine Störstellendichte der zweiten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps ist niedriger als diejenige des Halbleitersubstrats mit breiter Bandlücke. Anschließend wird ein vierter Prozess zum selektiven Bilden eines dritten Halbleitergebiets des zweiten Leitfähigkeitstyps in der zweiten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps durchgeführt; das dritte Halbleitergebiet des zweiten Leitfähigkeitstyps steht in Kontakt mit dem ersten Halbleitergebiet. Anschließend wird ein fünfter Prozess zum Bilden einer Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps auf einer Oberfläche der zweiten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps durchgeführt; die Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps enthält ein Halbleitermaterial, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist. Anschließend wird ein sechster Prozess zum selektiven Bilden eines Source-Gebiets des ersten Leitfähigkeitstyps in der Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps durchgeführt. Anschließend wird ein siebter Prozess zum Bilden eines Grabens, der das Source-Gebiet und die Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps durchdringt und das erste Gebiet des ersten Leitfähigkeitstyps erreicht, an einer dem zweiten Halbleitergebiet in einer Tiefenrichtung gegenüberliegenden Position durchgeführt. Anschließend wird ein achter Prozess zum Bilden einer Gate-Elektrode in dem Graben über einem Gate-Isolierfilm durchgeführt. Anschließend wird ein neunter Prozess zum Bilden einer Source-Elektrode in Kontakt mit der Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps und dem Source-Gebiet durchgeführt. Anschließend wird ein zehnter Prozess zum Bilden einer Drain-Elektrode auf einer Rückfläche des Halbleitersubstrats mit breiter Bandlücke durchgeführt. In dem zweiten Prozess werden ein Teil des ersten Halbleitergebiets und des zweiten Halbleitergebiets so miteinander verbunden, dass die erste Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet verbleibt, wobei das Verfahren ferner nach dem zweiten Prozess und vor dem dritten Prozess einen Prozess zum Bilden eines Gebiets des zweiten Leitfähigkeitstyps umfasst, so dass es in Kontakt mit dem ersten Halbleitergebiet ist und und eine schmälere Breite als eine Breite des ersten Halbleitergebiet aufweist, und ein Ende näher an der Drain-Elektrode positioniert ist als ein Ende des zweiten Halbleitergebiets in Richtung der Drain-Elektrode.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass in dem vierten Prozess das dritte Halbleitergebiet in Kontakt mit einem Teil der ersten Halbleitergebiets, der von einem Verbindungsteil mit dem zweiten Halbleitergebietverschieden ist, gebildet wird.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass ein Prozess zum Bilden eines ersten Gebiets des ersten Leitfähigkeitstyps nach dem ersten Prozess und vor dem dritten Prozess eingeschlossen wird, wobei das erste Gebiet des ersten Leitfähigkeitstyps zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet in der Oberflächenschicht der ersten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet wird.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass ein Prozess zum selektiven Bildens eines zweiten Gebiets des ersten Leitfähigkeitstyps nach dem dritten Prozess und vor dem fünften Prozess eingeschlossen wird, wobei das zweite Gebiet des ersten Leitfähigkeitstyps in der zweiten Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps und in Kontakt mit dem ersten Gebiet gebildet wird.
  • Gemäß der vorliegenden Erfindung kann der Durchlasswiderstand niedriger sein, wenn die Durchbruchspannung hoch ist. Als Resultat wird die elektrische Feldstärke an dem Gate-Isolierfilm am Boden des Grabens abgeschwächt, was die Unterdrückung der Durchbruchspannung des aktiven Gebiets ermöglicht und die Durchbruchspannungskonstruktion des Randabschlussgebiets erleichtert.
  • AUSWIRKUNG DER ERFINDUNG
  • Die Halbleitervorrichtung und das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung haben den Effekt, dass die Herstellung erleichtert wird, die elektrische Feldstärke an dem Gate-Isolierfilm am Boden des Grabens abgeschwächt wird und die Durchbruchspannung des aktiven Gebiets unterdrückt wird, wodurch die Durchbruchspannungskonstruktion des Randabschlussgebiets erleichtert wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
    • 1A ist eine Querschnittsansicht einer Konfiguration einer Siliciumcarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform;
    • 1B ist eine Querschnittsstruktur entlang einer Linie B-B' in 2;
    • 2 ist eine planare Anordnung an der Schnittlinie C-C in den 1A, 1B;
    • 3 ist eine Querschnittsansicht (Teil 1) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 4 ist eine Querschnittsansicht (Teil 2) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 5 ist eine Querschnittsansicht (Teil 3) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 6 ist eine Querschnittsansicht (Teil 4) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 7 ist eine Querschnittsansicht (Teil 5) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 8 ist eine Querschnittsansicht (Teil 6) der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung;
    • 9 ist eine Querschnittsansicht eines Beispiels, in welchem Positionen der Gräben und der zweiten p+-Basisgebiete in einem Beispiel der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform entlang einer horizontalen Richtung verschoben sind;
    • 10 ist ein Kennlinienschaubild einer kritischen Feldstärke eines Gate-Isolierfilms des Beispiels der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform;
    • 11 ein Kennlinienschaubild des Durchlasswiderstands des Beispiels der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform;
    • 12 ist eine Querschnittsansicht einer Konfiguration der Siliciumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
    • 13 ist eine Querschnittsansicht, die einen Zustand der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform während der Herstellung darstellt; und
    • 14 ist ein Stromverteilungsschaubild für einen Lawinendurchbruch in dem Vergleichsbeispiel und dem Beispiel der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform.
  • BESTE AUSFÜHRUNGSWEISE(N) DER ERFINDUNG
  • Ausführungsformen einer Halbleitervorrichtung und eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben. In der vorliegenden Beschreibung und den beigefügten Zeichnungen bedeuten Schichten und Gebiete, welchen n oder p vorangestellt ist, dass Elektronen beziehungsweise Löcher die Majoritätsträger sind. Zusätzlich bedeuten + oder - nach n oder p, dass die Störstellendichte höher beziehungsweise niedriger ist als in Schichten und Gebieten ohne + oder - und stellt ein Beispiel dar. Fälle, in welchen Symbole wie n's und p's, die + oder - aufweisen, gleich sind, geben an, dass Dichten eng bei einander liegen und daher die Dichten nicht unbedingt gleich sind. In der nachfolgenden Beschreibung der Ausführungsformen und den beigefügten Zeichnungen tragen wesentliche Teile, die ähnlich sind, gleiche Bezugszeichen und werden nicht wiederholt beschrieben. Wenn ferner in der vorliegenden Beschreibung Millersche Indizes beschrieben werden, bedeutet „-“ einen zu einem Index unmittelbar nach dem „-‟ hinzugefügten Strich, und wird ein negativer Index durch ein dem Index vorangestelltes „-“ ausgedrückt.
  • Erste Ausführungsform
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung wird unter Verwendung eines Halbleitermaterials mit breiter Bandlücke konfiguriert. In den Ausführungsformen wird eine Siliciumcarbid-Halbleitervorrichtung, die beispielsweise unter Verwendung von Siliciumcarbid (SiC) als Halbleiter mit breiter Bandlücke hergestellt wird, anhand des Beispiels eines MOSFET beschrieben. 1A ist eine Querschnittsansicht einer Konfiguration der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform.
  • Wie 1A zeigt, ist bei der Siliciumcarbid-Halbleitervorrichtung gemäß der Ausführungsform auf einer ersten Hauptoberfläche (Vorderfläche), beispielsweise der (0001)-Ebene (Si-Fläche) eines n+-Siliciumcarbidsubstrats (Halbleitersubstrat mit breiter Bandlücke eines ersten Leitfähigkeitstyps) 1 eine n-Siliciumcarbid-Epitaxieschicht (erste Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps) 2 abgeschieden.
  • Das n+-Siliciumcarbidsubstrat 1 ist beispielsweise ein mit Stickstoff (N) dotiertes Siliciumcarbid-Einkristallsubstrat. Die n-Siliciumcarbid-Epitaxieschicht 2 hat eine Störstellendichte, die niedriger ist als diejenige des n+-Siliciumcarbidsubstrats 1, und ist beispielsweise eine mit Stickstoff dotierte n-Driftschicht niedriger Dichte. In einer Oberflächenseite der n-Siliciumcarbid-Epitaxieschicht 2, die der zu dem n+-Siliciumcarbidsubstrat 1 weisenden Seite entgegengesetzt ist, ist ein n-Gebiet hoher Dichte (Gebiet des ersten Leitfähigkeitstyps) 5 gebildet. Eine Störstellendichte des n-Gebiets hoher Dichte 5 ist niedriger als die des n+-Siliciumcarbidsubstrats 1 und höher als die der n-Siliciumcarbid-Epitaxieschicht 2, und beispielsweise ist das n-Gebiet hoher Dichte 5 eine mit Stickstoff dotierte n-Driftschicht hoher Dichte. Nachfolgend werden die n+-Siliciumcarbidsubstrat 1, die n-Siliciumcarbid-Epitaxieschicht 2 und eine p-Basisschicht (Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps) 6, die weiter unten beschrieben wird, gemeinsam als eine Siliciumcarbid-Halbleiterbasis betrachtet.
  • Wie 1A zeigt, ist auf einer zweiten Hauptoberfläche (Rückfläche, das heißt einer Rückfläche der Siliciumcarbid-Halbleiterbasis) des n+-Siliciumcarbidsubstrats 1 eine hintere Elektrode (Drain-Elektrode) 13 vorgesehen. Die hintere Elektrode 13 bildet eine Drain-Elektrode. Auf der Oberfläche der hinteren Elektrode 13 ist ein Drain-Elektrodenkontakt 15 vorgesehen.
  • Auf der Seite der ersten Hauptoberfläche (Seite der p-Basisschicht 6) der Siliciumcarbid-Halbleiterbasis ist eine Grabenstruktur gebildet. Insbesondere durchdringt ein Graben 16 die p-Basisschicht 6 von einer Oberfläche auf der Seite (Seite der ersten Hauptoberfläche der Siliciumcarbid-Halbleiterbasis) der p-Basisschicht 6, die der dem n+-Siliciumcarbidsubstrat 1 zugewandten Seite entgegengesetzt ist, und erreicht das n-Gebiet hoher Dichte 5. Ein Gate-Isolierfilm 9 ist entlang den Innenwänden des Grabens 16 und am Boden und den Seitenwänden des Grabens 16 gebildet; auf dem Gate-Isolierfilm 9 in dem Graben 16 ist eine Gate-Elektrode 10 gebildet. Die Gate-Elektrode 10 ist durch den Gate-Isolierfilm 9 von der n-Siliciumcarbid-Epitaxieschicht 2 und der p-Basisschicht 6 isoliert. Die Gate-Elektrode 10 kann teilweise über eine Oberseite (Ansicht in Richtung eines Source-Elektrodenkontakts 14) des Grabens 16 in Richtung des Source-Elektrodenkontakts 14 vorragen.
  • In einer Oberflächenschicht der n-Siliciumcarbid-Epitaxieschicht 2 sind auf der Seite (Seite der ersten Hauptoberfläche der Siliciumcarbid-Halbleiterbasis) der n-Siliciumcarbid-Epitaxieschicht 2, die der dem n+-Siliciumcarbidsubstrat 1 zugewandten Seite gegenüberliegt, ein erstes p+-Basisgebiet (erstes Basisgebiet des zweiten Leitfähigkeitstyps) 3 und ein zweites p+-Basisgebiet (zweites Basisgebiet des zweiten Leitfähigkeitstyps) 4 selektiv vorgesehen. Das erste p+-Basisgebiet 3 erreicht eine Position, die tiefer auf der Drain-Seite ist als der Boden des Grabens 16. Ein unteres Ende (Ende auf der Drain-Seite) des ersten p+-Basisgebiets 3 ist weiter auf der Drain-Seite positioniert als der Boden des Grabens 16. Ein unteres Ende des zweiten p+-Basisgebiets 4 ist weiter auf der Drain-Seite positioniert als der Boden des Grabens 16. Das zweite p+-Basisgebiet 4 ist an einer Position gebildet, die dem Boden des Grabens 16 in einer Tiefenrichtung z gegenüberliegt. Eine Breite des zweiten p+-Basisgebiets 4 ist breiter als eine Breite des Grabens 16. Der Boden des Grabens 16 kann das zweite p+-Basisgebiet 4 erreichen oder kann in dem n-Gebiet hoher Dichte 5 positioniert sein, das zwischen der p-Basisschicht 6 und dem zweiten p+-Basisgebiet 4 liegt, und der Boden muss nicht mit dem zweiten p+-Basisgebiet 4 in Kontakt stehen. Das erste p+-Basisgebiet 3 und das zweite p+-Basisgebiet 4 sind beispielsweise mit Aluminium (AI) dotiert.
  • Ein Teil 17 des ersten p+-Basisgebiets 3 erstreckt sich auf der Seite des Grabens 16 so weit, dass er mit dem zweiten p+-Basisgebiet 4 verbunden ist. In diesem Fall kann der Teil 17 (siehe 2) des ersten p+-Basisgebiets 3 eine planare Anordnung haben, bei welcher der Teil 17 mit dem n-Gebiet hoher Dichte 5 in einer Richtung (nachfolgend zweite Richtung) y, die orthogonal zu einer Richtung (nachfolgend erste Richtung) x ist, in welcher das erste p+-Basisgebiet 3 und das zweite p+-Basisgebiet 4 angeordnet sind, abwechselnd angeordnet ist. Ein Beispiel der planaren Anordnung des ersten und des zweiten p-Basisgebiets 3, 4 ist in 2 dargestellt. 2 ist eine Draufsicht des Beispiels der planaren Anordnung der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform. In diesem Beispiel stellt 1A eine Querschnittsstruktur an einer Schnittlinie A-A' in 2 dar und stellt 1B eine Querschnittsstruktur an einer Schnittlinie B-B' in 2 dar. 2 ist eine planare Anordnung an der Schnittlinie C-C in den 1A, 1B. In 2 sind Grenzen zwischen den ersten p+-Basisgebieten 3 und den zweiten p+-Basisgebieten 4 durch senkrechte punktierte Linien angegeben. Die ersten und die zweiten p-Basisgebiete 3, 4 sind so dargestellt, dass sie durch den Teil 17 des ersten p+-Basisgebiets 3 (schraffierter Abschnitt) verbunden sind.
  • Wie 2 zeigt, erstreckt sich weiter auf der Drain-Seite als der Boden des Grabens 16 der Teil 17 des ersten p+-Basisgebiets 3 beispielsweise in Richtung der Gräben 16 auf beiden Seiten entlang der ersten Richtung x und ist mit einem Teil des zweiten p+-Basisgebiets 4 verbunden. Zwischen den Teilen 17 der ersten p+-Basisgebiete 3, die entlang der zweiten Richtung y angrenzen, ist ein Teil 5b des n-Gebiets hoher Dichte 5 auf der Drain-Seite angeordnet, d.h. die Teile 17 (die ersten und die zweiten p-Basisgebiete 3, 4 verbindender Teil) der ersten p+-Basisgebiete 3 sind periodisch entlang der zweiten Richtung y angeordnet und schließen dabei die Teile 5b der n-Gebiete hoher Dichte 5 auf der Drain-Seite sandwichartig ein. Das n-Gebiet hoher Dichte 5 erstreckt sich zwischen dem Teil 17 des ersten p+-Basisgebiets 3 und der p-Basisschicht 6, d.h. bei an den Seitenwänden des Grabens 16 freiliegenden Teilen sind Teile 5a des n-Gebiets hoher Dichte 5 auf der Source-Seite zwischen der p-Basisschicht 6 und dem ersten und dem zweiten p-Basisgebiet 3, 4 angeordnet, und ein Teil einer Seitenfläche des Grabens 16 ist mit einem n-Gebiet bedeckt (1B). Als Folge werden Löcher, die erzeugt werden, wenn ein Lawinendurchbruch an einem Übergangsteil des zweiten p+-Basisgebiets 4 und der n-Siliciumcarbid-Epitaxieschicht 2 auftritt, effizient zu einer Source-Elektrode 12 verlagert, wodurch die Last an dem Gate-Isolierfilm 9 reduziert wird, was die Zuverlässigkeit verbessert.
  • Die p-Basisschicht (Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps) 6 ist auf einer Seite der ersten Hauptoberfläche der Basis der n-Siliciumcarbid-Epitaxieschicht 2 vorgesehen. Die p-Basisschicht 6 steht mit dem ersten p+-Basisgebiet 3 in Kontakt. Eine Störstellendichte der p-Basisschicht 6 kann beispielsweise niedriger sein als die Störstellendichte des ersten p+-Basisgebiets 3. Als Resultat können zum Absenken der Schwellenspannung, auch wenn die Dichte der p-Basisschicht 6 gesenkt wird, durch einen Durchgreifeffekt bedingte Verminderungen der Durchbruchspannung vermieden werden, indem die Ausbreitung einer Verarmungsschicht der p-Basisschicht 6 unterdrückt wird. In der p-Basisschicht 6 sind auf der Seite der ersten Hauptoberfläche der Basis ein n+-Source-Gebiet (Source-Gebiet der ersten Leitfähigkeit) 7 und ein p++-Kontaktgebiet (Kontaktgebiet der zweiten Leitfähigkeit) 8 selektiv vorgesehen. Des Weiteren stehen das n+-Source-Gebiet 7 und das p++-Kontaktgebiet 8 miteinander in Kontakt. Das n-Gebiet hoher Dichte 5 ist in einem Gebiet zwischen dem ersten p+-Basisgebiet 3 der Oberflächenschicht auf der Seite der ersten Hauptoberfläche der Basis der n-Siliciumcarbid-Epitaxieschicht 2 und dem zweiten p+-Basisgebiet 4 und in einem Gebiet zwischen der p-Basisschicht 6 und dem zweiten p+-Basisgebiet 4 vorgesehen.
  • Während in 1A nur zwei Graben-MOS-Strukturen abgebildet sind, können mehrere MOS-Gate-Strukturen (isoliertes Gate, das durch einen Metalloxidhalbleiter gebildet ist) einer Grabenstruktur des Weiteren parallel angeordnet sein.
  • Ein Zwischenschicht-Isolierfilm 11 ist auf der Seite der gesamten ersten Hauptoberfläche der Siliciumcarbid-Halbleiterbasis so vorgesehen, dass er die in dem Graben eingebettete Gate-Elektrode 10 bedeckt. Die Source-Elektrode 12 ist mit dem n+-Source-Gebiet 7 und dem p++-Kontaktgebiet 8 über ein in dem Zwischenschicht-Isolierfilm 11 geöffnetes Kontaktloch in Kontakt. Die Source-Elektrode 12 ist durch den Zwischenschicht-Isolierfilm 11 von der Gate-Elektrode 10 elektrisch isoliert. Auf der Source-Elektrode 12 ist der Source-Elektrodenkontakt 14 vorgesehen.
  • Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben. Die 3, 4, 5, 6, 7 und 8 sind Querschnittsansichten der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform während der Herstellung.
  • Das n+-Siliciumcarbidsubstrat 1, das ein n-Siliciumcarbid enthält, wird hergestellt. Auf der ersten Hauptoberfläche des n+-Siliciumcarbidsubstrats 1 wird eine ein Siliciumcarbid enthaltende erste n-Siliciumcarbid-Epitaxieschicht (erste Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps) 2a durch Epitaxie bis zu einer Dicke von beispielsweise etwa 30 µm gebildet, während eine n-Störstelle, beispielsweise Stickstoffatome, dotiert wird. Die erste n-Siliciumcarbid-Epitaxieschicht 2a bildet die n-Siliciumcarbid-Epitaxieschicht 2. Der Zustand bis hierher ist in 3 abgebildet.
  • Anschließend wird auf der Oberfläche der ersten n-Siliciumcarbid-Epitaxieschicht 2a durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen unter Verwendung beispielsweise eines Oxidfilms gebildet. Eine p-Störstelle, beispielsweise Aluminiumatome, wird unter Verwendung des Oxidfilms als Maske ionenimplantiert. Als Resultat werden in Teilen eines Oberflächengebiets der ersten n-Siliciumcarbid-Epitaxieschicht 2a beispielsweise das zweite p+-Basisgebiet (zweites Halbleitergebiet des zweiten Leitfähigkeitstyps) 4 und ein erstes p-Gebiet (erstes Halbleitergebiet des zweiten Leitfähigkeitstyps) 3a beispielsweise in einer Tiefe von etwa 0,5 µm gebildet, sodass ein Abstand zwischen dem ersten p-Gebiet 3a und dem benachbarten zweiten p+-Basisgebiet 4 etwa 1,5 µm beträgt. Eine Dosismenge bei der lonenimplantation zum Bilden der ersten p-Gebiete 3a und der zweiten p+-Basisgebiete 4 kann beispielsweise so eingestellt werden, dass die Störstellendichte etwa 5×1018/cm3 wird.
  • Anschließend wird die bei der lonenimplantation zum Bilden der ersten p-Gebiete 3a und der zweiten p+-Basisgebiete 4n verwendete Maske entfernt. Nachfolgend wird eine n-Störstelle, beispielsweise Stickstoffatome, ionenimplantiert. Als Resultat wird zwischen den ersten p-Gebieten 3a und den zweiten p+-Basisgebieten 4 der Oberflächenschicht der ersten n-Siliciumcarbid-Epitaxieschicht 2a ein erstes n-Gebiet (erstes Gebiet der ersten Leitfähigkeit) 5a in einer Tiefe von beispielsweise etwa 0,5 µm oder weniger gebildet. Eine Dosismenge bei der lonenimplantation zum Bilden der ersten n-Gebiete 5a kann beispielsweise so eingestellt werden, dass die Störstellendichte etwa 1×1017/cm3 wird. Der Zustand bis hierher ist in 4 abgebildet.
  • Anschließend wird auf der Oberfläche der ersten n-Siliciumcarbid-Epitaxieschicht 2a, während eine n-Störstelle, beispielsweise Stickstoffatome, dotiert wird, eine zweite n-Siliciumcarbid-Epitaxieschicht (zweite Halbleiterschicht mit breiter Bandlücke des ersten Leitfähigkeitstyps) 2b durch Epitaxie dergestalt gebildet, dass ihre Dicke beispielsweise etwa 0,5 µm beträgt. Die zweite n-Siliciumcarbid-Epitaxieschicht 2b und die erste n-Siliciumcarbid-Epitaxieschicht 2a sind gemeinsam die n-Siliciumcarbid-Epitaxieschicht 2. Die Bedingungen der Epitaxie zum Bilden der zweiten n-Siliciumcarbid-Epitaxieschicht 2b können beispielsweise so eingestellt werden, dass die Störstellendichte der zweiten n-Siliciumcarbid-Epitaxieschicht 2b etwa 3×1015/cm3 wird.
  • Anschließend wird auf der Oberfläche der n-Siliciumcarbid-Epitaxieschicht 2 durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen unter Verwendung beispielsweise eines Oxidfilms gebildet. Eine p-Störstelle, beispielsweise Aluminiumatome, wird unter Verwendung des Oxidfilms als Maske ionenimplantiert, wodurch in Teilen der Oberflächenschicht der n-Siliciumcarbid-Epitaxieschicht 2 ein zweites p-Gebiet (drittes Halbleitergebiet der zweiten Leitfähigkeit) 3b in einer Tiefe von beispielsweise etwa 0,5 µm gebildet wird, so dass jedes beispielsweise die Oberseite eines ersten p-Gebiets 3a überlappt. Die zweiten p-Gebiete 3b und die ersten p-Gebiete 3a sind gemeinsam die ersten p+-Basisgebiete 3. Eine Dosismenge bei der Ionenimplantation zum Bilden der zweiten p-Gebiete 3b kann beispielsweise so sein, dass die Störstellendichte etwa 5×1018/cm3 wird.
  • Anschließend wird die bei der lonenimplantation für die zweiten p-Gebiete 3b verwendete Maske entfernt. Nachfolgend wird eine n-Störstelle, beispielsweise Stickstoffatome, ionenimplantiert. Als Resultat wird in Teilen der Oberflächenschicht der zweiten n-Siliciumcarbid-Epitaxieschicht 2b ein zweites n-Gebiet (zweites Gebiet des ersten Leitfähigkeitstyps) 5b in einer Tiefe von beispielsweise etwa 0,5 µm so gebildet, dass es mit den ersten p-Gebieten 3a, den zweiten p+-Basisgebieten 4 und den ersten n-Gebieten 5a in Kontakt ist. Eine Dosismenge bei der lonenimplantation für die zweiten n-Gebiete 5b kann beispielsweise so eingestellt werden, dass die Störstellendichte etwa 1×1017/cm3 wird. Die zweiten n-Gebiete 5b und die ersten n-Gebiete 5a sind gemeinsam die n-Gebiete hoher Dichte 5. Der Zustand bis hierher ist in 5 abgebildet.
  • Anschließend wird auf der Oberfläche der n-Siliciumcarbid-Epitaxieschicht 2 (d.h. den Oberflächen der ersten p+-Basisgebiete 3 und der zweiten n-Gebiete 5b), während eine p-Störstelle, beispielsweise Aluminiumatome, dotiert wird, die p-Basisschicht (Halbleiterschicht mit breiter Bandlücke des zweiten Leitfähigkeitstyps) 6 durch Epitaxie gebildet und ihre Dicke beträgt beispielsweise etwa 1,3 µm. Die Bedingungen für die Epitaxie zum Bilden der p-Basisschichten 6 können beispielsweise dergestalt sein, dass die Dichte etwa 4×1017/cm3 wird, was niedriger ist als die Störstellendichte des ersten p+-Basisgebiets 3. Durch die bisherigen Prozesse werden die n-Siliciumcarbid-Epitaxieschicht 2 und die p-Basisschicht 6 auf dem n+-Siliciumcarbidsubstrat 1 geschichtet, sodass die Siliciumcarbid-Halbleiterbasis gebildet wird.
  • Anschließend wird auf der Oberfläche der p-Basisschicht 6 durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen unter Verwendung beispielsweise eines Oxidfilms gebildet. Eine n-Störstelle, beispielsweise Phosphor (P), wird unter Verwendung des Oxidfilms als Maske ionenimplantiert, wodurch in Teilen der Oberflächenschicht der p-Basisschicht 6 das n+-Source-Gebiet (Source-Gebiet der ersten Leitfähigkeit) 7 gebildet wird. Eine Dosismenge bei der lonenimplantation für die n+-Source-Gebiete 7 kann so eingestellt werden, dass beispielsweise die Störstellendichte höher wird als die Störstellendichte des ersten p+-Basisgebiets 3. Anschließend wird die bei der lonenimplantation für die n+-Source-Gebiete 7 verwendete Maske entfernt.
  • Nachfolgend wird auf der Oberfläche der p-Basisschicht 6 durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen unter Verwendung beispielsweise eines Oxidfilms gebildet und eine p-Störstelle, beispielsweise Aluminium, wird in die Oberfläche der p-Basisschicht 6 unter Verwendung des Oxidfilms als Maske ionen implantiert. Als Resultat wird in Teilen eines Oberflächengebiets der p-Basisschicht 6 das p++-Kontaktgebiet (Kontaktgebiet der zweiten Leitfähigkeit) 8 gebildet. Eine Dosismenge bei der lonenimplantation für die p++-Kontaktgebiete 8 kann beispielsweise so eingestellt werden, dass die Störstellendichte höher als die des zweiten p+-Basisgebiets 4 wird. Anschließend wird die bei der lonenimplantation für die p++-Kontaktgebiete 8 verwendete Maske entfernt. Die Abfolge der lonenimplantation für die n+-Source-Gebiete 7 und der Ionenimplantation für die p++-Kontaktgebiete 8 kann ausgetauscht werden. Der Zustand bis hierher ist in 6 abgebildet.
  • Anschließend wird eine Wärmebehandlung (Glühen) durchgeführt und beispielsweise die ersten p-Gebiete 3a, die zweiten p-Gebiete 3b, die n+-Source-Gebiete 7 und die p++-Kontaktgebiete 8 werden aktiviert. Eine Temperatur der Wärmebehandlung kann beispielsweise etwa 1700 °C betragen. Eine Zeitdauer der Wärmebehandlung kann beispielsweise etwa 2 Minuten betragen. Wie beschrieben können die Gebiete der lonenimplantation gemeinsam durch eine einzelne Wärmebehandlungssitzung aktiviert werden oder die Wärmebehandlung kann zur Aktivierung jedes Mal dann ausgeführt werden, wenn die lonenimplantation durchgeführt wird.
  • Anschließend wird auf der Oberfläche der p-Basisschicht 6 (d.h. den Oberflächen der n+-Source-Gebiete 7 und der p++-Kontaktgebiete 8) durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen beispielsweise unter Verwendung eines Oxidfilms gebildet. Durch Trockenätzung oder dergleichen unter Verwendung des Oxidfilms als Maske werden die Gräben 16 gebildet, die die n+-Source-Gebiete 7 und die p-Basisschichten 6 durchdringen und die n-Gebiete hoher Dichte 5 erreichen. Die Böden der Gräben 16 können die zweiten p+-Basisgebiete 4 erreichen oder können in den n-Gebieten hoher Dichte 5 zwischen den p-Basisschichten 6 und den zweiten p+-Basisgebieten 4 positioniert sein. Anschließend wird die zum Bilden der Gräben 16 verwendete Maske entfernt. Der Zustand bis hierher ist in 7 abgebildet.
  • Dann wird der Gate-Isolierfilm 9 entlang den Oberflächen der n+-Source-Gebiete 7 und der p++-Kontaktgebiete 8 und entlang den Böden und Seitenwänden der Gräben 16 gebildet. Der Gate-Isolierfilm 9 kann durch thermische Oxidation durch Wärmebehandlung bei einer Temperatur von 1000 °C in einer Sauerstoffatmosphäre gebildet werden. Des Weiteren kann der Gate-Isolierfilm 9 durch ein Abscheidungsverfahren durch eine chemische Reaktion wie etwa Hochtemperaturoxidation (Hochtemperaturoxid: HTO) etc. gebildet werden.
  • Anschließend wird auf dem Gate-Isolierfilm 9 eine multikristalline Siliciumschicht gebildet, während beispielsweise Phosphoratome dotiert werden. Die multikristalline Siliciumschicht wird so gebildet, dass sie in den Gräben 16 eingebettet ist. Die multikristalline Siliciumschicht wird mit Muster versehen und in den Gräben 16 belassen, wodurch die Gate-Elektroden 10 gebildet werden. Ein Teil der Gate-Elektroden 10 kann über die Oberseiten der Gräben 16 (die Seite des Source-Elektrodenkontakts 14) in Richtung des Source-Elektrodenkontakts 14 vorragen.
  • Anschließend wird beispielsweise Phosphatglas mit einer Dicke von etwa 1 µm gebildet, sodass der Gate-Isolierfilm 9 und die Gate-Elektroden 10 bedeckt sind, um damit den Zwischenschicht-Isolierfilm 11 zu bilden. Der Zwischenschicht-Isolierfilm 11 und der Gate-Isolierfilm 9 werden mit Muster versehen und selektiv entfernt, um Kontaktlöcher zu bilden und dadurch die n+-Source-Gebiete 7 und die p++-Kontaktgebiete 8 freizulegen. Danach wird eine Wärmebehandlung (Reflow) durchgeführt, wodurch der Zwischenschicht-Isolierfilm 11 geebnet wird. Der Zustand bis hierher ist in 8 abgebildet.
  • Nachfolgend wird in den Kontaktlöchern und auf dem Zwischenschicht-Isolierfilm 11 ein leitfähiger Film gebildet, der die Source-Elektrode 12 bildet. Der leitfähige Film wird selektiv entfernt, um beispielsweise die Source-Elektrode 12 nur in den Kontaktlöchern zu belassen.
  • Anschließend wird auf der zweiten Hauptoberfläche des n+-Siliciumcarbidsubstrats 1 die Drain-Elektrode 13 gebildet, die beispielsweise aus einem Ni-Film aufgebaut ist. Danach wird beispielsweise eine Wärmebehandlung bei einer Temperatur von etwa 970 °C durchgeführt und ein ohmscher Übergang zwischen dem n+-Siliciumcarbidsubstrat 1 und der Drain-Elektrode 13 gebildet.
  • Anschließend wird beispielsweise ein Aluminiumfilm zum Beispiel durch Sputtern gebildet, so dass die Source-Elektrode 12 und der Zwischenschicht-Isolierfilm 11 bedeckt sind, und seine Dicke beträgt beispielsweise etwa 5 µm. Danach wird der Aluminiumfilm selektiv entfernt, sodass der verbleibende Teil das aktive Gebiet des gesamten Elements bedeckt, wodurch der Source-Elektrodenkontakt 14 gebildet wird.
  • Anschließend werden auf der Oberfläche der Drain-Elektrode 13 beispielsweise Titan (Ti), Nickel und Gold (Au) sequenziell übereinander geschichtet, um den Drain-Elektrodenkontakt 15 zu bilden, womit die in 1 dargestellte Halbleitervorrichtung fertiggestellt ist.
  • Beispiel
  • 9 ist eine Querschnittsansicht eines Beispiels, in welchem Positionen der Gräben und der zweiten p+-Basisgebiete in einem Beispiel der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform entlang einer horizontalen Richtung verschoben sind. Die horizontale Richtung ist die Richtung, entlang welcher die ersten und die zweiten p-Basisgebiete 3, 4 angeordnet sind. Hier ist ein Ausmaß 101 der Fehlausrichtung der Abstand (Einheit: µm) zwischen einer Mitte des zweiten p+-Basisgebiets 4 und einer Mitte des Grabens 16 entlang der horizontalen Richtung; ist eine Breite 102 des p-Basisgebiets eine Breite des zweiten p+-Basisgebiets 4 (Einheit: µm); und ist eine Grabenbreite 103 eine Breite des Grabens 16 (Einheit: µm).
  • 10 ist ein Kennlinienschaubild der kritischen Feldstärke eines Gate-Isolierfilms des Beispiels der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform. 10 zeigt die Ergebnisse der Simulation von Schwankungen des elektrischen Felds des Gate-Isolierfilms 9, wenn die Mitte des Grabens 16 gegenüber der Mitte des zweiten p+-Basisgebiets 4 entlang der horizontalen Richtung aufgrund einer Fehlausrichtung des zweiten p+-Basisgebiets 4 unmittelbar unterhalb des Grabens 16 verschoben ist. In 10 ist die Beziehung der kritischen Feldstärke des Gate-Isolierfilms 9 in Bezug auf die Fehlausrichtung eines Vergleichsbeispiels abgebildet. In dem Aufbau des Vergleichsbeispiels (nicht dargestellt) ist die Breite 102 des p-Basisgebiets auf 1 µm eingestellt und ist die Grabenbreite 103 auf 1 µm eingestellt. Abgesehen von der Breite 102 des p-Basisgebiets ist die Konfiguration des Vergleichsbeispiels gleich derjenigen des Beispiels. In dem Aufbau des Beispiels ist die Breite 102 des p-Basisgebiets auf 2 µm eingestellt und ist die Grabenbreite 103 auf 1 µm eingestellt.
  • In 10 stellt die senkrechte Achse die kritische Feldstärke (Einheit: MV/cm) des Gate-Isolierfilms 9 dar und stellt die waagerechte Achse das Ausmaß 101 der Fehlausrichtung der Positionen des Grabens 16 und des zweiten p+-Basisgebiets 4 entlang der horizontalen Richtung dar. 10 veranschaulicht die Ergebnisse der Simulation der kritischen Feldstärke des Gate-Isolierfilms 9 für das Beispiel und das Vergleichsbeispiel und ist ein Kennlinienschaubild, das ein Beispiel der Beziehung zwischen dem Ausmaß 101 der Fehlausrichtung und der kritischen Feldstärke des Gate-Isolierfilms 9 darstellt, wenn an das Drain 4000 V angelegt werden. Wie 10 zeigt, bestätigen die Simulationsergebnisse, dass dann, wenn eine Spannung an die Drain-Seite angelegt wird, die kritische Feldstärke für den Gate-Isolierfilm 9 bei dem Beispiel, in welchem die Breite 102 des p-Basisgebiets breiter ist als die Grabenbreite 103, stärker verbessert ist als bei dem Vergleichsbeispiel, in welchem die Breite 102 des p-Basisgebiets und die Grabenbreite 103 die gleiche Breite aufweisen.
  • 11 ein Kennlinienschaubild des Durchlasswiderstands des Beispiels der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform. In 11 sind die Kennlinien des Durchlasswiderstands für das Vergleichsbeispiel ebenfalls abgebildet. 11 veranschaulicht die Ergebnisse der Verifizierung der Kennlinien des Durchlasswiderstands für das Beispiel und das Vergleichsbeispiel und ist ein Kennlinienschaubild eines Beispiels der Kennlinien des Durchlasswiderstands des Vergleichsbeispiels und des Beispiels der Halbleitervorrichtung gemäß der ersten Ausführungsform. In 11 stellt die senkrechte Achse den Durchlasswiderstand (Einheit: mΩcm2) dar und stellt die waagerechte Achse die Breite 102 des p-Basisgebiets (Einheit: µm) dar. Wie 11 zeigt, bestätigen die Verifizierungsergebnisse, dass beispielsweise der Durchlasswiderstand zwar zunimmt, wenn die Breite 102 des p-Basisgebiets erhöht wird, jedoch der Durchlasswiderstand des Beispiels gegenüber dem Durchlasswiderstand des Vergleichsbeispiels nur etwa 2 % zunimmt, auch wenn die Breite 102 des p-Basisgebiets 3 µm beträgt. In 11 entspricht ein Kurvenpunkt für einen Fall, in welchem die Breite 102 des p-Basisgebiets auf 1 µm eingestellt ist, dem Vergleichsbeispiel, und entsprechen Kurvenpunkte für von dem Fall, in welchem die Breite 102 des p-Basisgebiets auf 1 µm eingestellt ist, verschiedene Fälle dem Beispiel.
  • Aus den Verifizierungsergebnissen ergibt sich, dass durch Einstellen der Breite 102 des b-Basisgebiets mit einer größeren Breite als die Grabenbreite 103 Steigerungen des Durchlasswiderstands unterdrückt werden können und das an den Gate-Isolierfilm 9 angelegte elektrische Feld unterdrückt werden kann.
  • Obgleich in der ersten Ausführungsform ein Fall dargestellt ist, in welchem das zweite n-Gebiet 5b durch lonenimplantation gebildet ist, kann die zweite n-Siliciumcarbid-Epitaxieschicht 2b als das zweite n-Gebiet 5b gebildet sein. Mit anderen Worten kann die Störstellendichte von Stickstoff zu der Zeit der Epitaxie der zweiten n-Siliciumcarbid-Epitaxieschicht 2b so eingestellt werden, dass sie die Störstellendichte des zweiten n-Gebiets 5b ist und die Ionenimplantation kann aus dem Herstellungsverfahren entfallen. Des Weiteren können das n+-Siliciumcarbidsubstrat 1 und die n-Siliciumcarbid-Epitaxieschicht 2 gemeinsam die Siliciumcarbid-Halbleiterbasis sein und in der Oberflächenschicht der Seite der ersten Hauptoberfläche der Basis der n-Siliciumcarbid-Epitaxieschicht 2 kann die p-Basisschicht 6 durch Ionenimplantation gebildet sein. Des Weiteren kann das n+-Siliciumcarbidsubstrat 1 alleine die Siliciumcarbid-Halbleiterbasis sein und in der Oberflächenschicht der Seite der ersten Hauptoberfläche des n+-Siliciumcarbidsubstrats 1 können alle Gebiete (einschließlich des n-Gebiets hoher Dichte 5 und der ersten und der zweiten p-Basisgebiete 3, 4), welche die MOS-Gate-Struktur bilden, durch lonenimplantation gebildet sein.
  • Wie beschrieben ist gemäß der ersten Ausführungsform das erste p+-Basisgebiet vorgesehen, das mit der p-Basisschicht in Kontakt steht, wodurch der pn-Übergang zwischen dem ersten p+-Basisgebiet und der n-Driftschicht zwischen benachbarten Gräben an einer Position gebildet werden kann, die näher an der Drain-Seite als an dem Boden des Grabens liegt. Des Weiteren ist in der n-Driftschicht das zweite p+-Basisgebiet so vorgesehen, dass es den Grabenboden umgibt, oder so, dass es tiefer liegt als der Grabenboden und dem Graben in der Tiefenrichtung gegenüberliegt, wodurch an einer Position nahe dem Boden des Grabens der pn-Übergang des zweiten p+-Basisgebiets und der n-Driftschicht gebildet werden kann. Auf diese Weise wird der pn-Übergang zwischen der n-Driftschicht und den ersten und zweiten p-Basisgebieten gebildet, wodurch das Anlegen eines hohen elektrischen Feldes an den Gate-Isolierfilm des Grabenbodens verhindert werden kann. Daher wird auch in einem Fall, in welchem ein Halbleitermaterial mit breiter Bandlücke als Halbleitermaterial verwendet wird, eine hohe Durchbruchspannung möglich. Des Weiteren ist das zweite p+-Basisgebiet mit einer Breite vorgesehen, die breiter ist als die Grabenbreite, wodurch das elektrische Feld an den Eckbereichen des Bodens der Gräben abgeschwächt werden kann und die Durchbruchspannung weiter gesteigert werden kann.
  • Des Weiteren erstreckt sich gemäß der ersten Ausführungsform ein Teil des ersten p+-Basisgebiets zur Seite des Grabens hin und ist mit dem zweiten p+-Basisgebiet verbunden, wodurch Löcher, die erzeugt werden, wenn an dem Übergangsteil des zweiten p+-Basisgebiets und der n-Siliciumcarbid-Epitaxieschicht ein Lawinendurchbruch auftritt, effizient zu der Source-Elektrode verlagert werden können. Daher kann dann, wenn die Durchbruchspannung in einem hohen Zustand ist, der Durchlasswiderstand gesenkt werden. Des Weiteren ist gemäß der ersten Ausführungsform die Breite des zweiten p+-Basisgebiets breiter als die Breite des Grabens, wodurch auch dann, wenn eine Fehlausrichtung der Positionen des Grabens und des zweiten p+-Basisgebiets entlang der horizontalen Richtung auftritt, das zweite p+-Basisgebiet so angeordnet ist, dass es zumindest einen der Eckbereiche des Grabenbodens umgibt. Als Resultat kann eine Halbleitervorrichtung geschaffen werden, die im Vergleich zu einer herkömmlichen Halbleitervorrichtung eine höhere kritische Feldstärke an dem Gate-Isolierfilm hat sowie einen Durchlasswiderstand, der etwa gleich wie in der herkömmlichen Halbleitervorrichtung aufrechterhalten wird. Daher kann eine Hochspannungs-Halbleitervorrichtung mit einem niedrigen Durchlasswiderstand durch ein Verfahren des Epitaxialwachstums und der Ionenimplantation oder nur durch Ionenimplantation hergestellt werden, welches Verfahren einfacher ist als ein herkömmliches Verfahren.
  • Zweite Ausführungsform
  • 12 ist eine Querschnittsansicht einer Konfiguration der Siliciumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Wie 12 zeigt, ist die Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform so aufgebaut, dass sie in der n-Siliciumcarbid-Epitaxieschicht 2 ein drittes p-Gebiet 3c aufweist, das so vorgesehen ist, dass es mit dem unteren Ende (Ende auf der Drain-Seite) des ersten p+-Basisgebiets 3 in Kontakt steht. Das dritte p-Gebiet 3c funktioniert zusammen mit der p-Basisschicht 6 und dem ersten p+-Basisgebiet 3 als ein Basisgebiet.
  • Eine Dicke des dritten p-Gebiets 3c kann beispielsweise etwa 0,1 µm bis 0,5 µm betragen. Eine Breite des dritten p-Gebiets 3c kann schmäler sein als eine Breite des ersten p+-Basisgebiets 3, beispielsweise um 0,1 µm oder mehr schmäler als das erste p+-Basisgebiet 3. Des Weiteren kann das dritte p-Gebiet 3c so vorgesehen sein, dass seine Dicke entlang einer Richtung einer Seitenwand des ersten p+-Basisgebiets 3 und entlang einer Richtung parallel zu der Oberfläche des n+-Siliciumcarbidsubstrats 1 durchgehend konstant ist, oder kann in periodischen punktförmigen Formen in der Draufsicht des n+-Siliciumcarbidsubstrats 1 vorgesehen sein.
  • Andere Konfigurationen der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform sind ähnlich denjenigen der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform und daher wird auf sich wiederholende Beschreibungen verzichtet.
  • Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform
  • 13 ist eine Querschnittsansicht, die einen Zustand der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform während der Herstellung darstellt. Wie 13 zeigt, wird nach der Bildung der ersten p-Gebiete 3a, der zweiten p+-Basisgebiete 4 und der ersten n-Gebiete 5a die für die lonenimplantation verwendete Maske entfernt. Anschließend wird auf der Oberfläche der ersten n-Siliciumcarbid-Epitaxieschicht 2a durch Fotolithographie eine Maske (nicht dargestellt) mit vorbestimmten Öffnungen unter Verwendung beispielsweise eines Resist gebildet. Eine p-Störstelle, beispielsweise Aluminiumatome, wird unter Verwendung des Resist als Maske ionenimplantiert. Als Resultat wird, wie in 13 gezeigt, in einem unteren Teil (Ende auf der Drain-Seite) des ersten p-Gebiets 3a beispielsweise das dritte p-Gebiet 3c gebildet und seine Dicke ist etwa 0,25 µm, während seine Breite beispielsweise etwa 1 µm beträgt. Das dritte p-Gebiet 3c wird so gebildet, dass es mit dem ersten p-Gebiet 3a in Kontakt ist. Die lonenenergie bei der Bildung des dritten p-Gebiets 3c kann auf beispielsweise 700keV eingestellt werden, sodass die Dosismenge beispielsweise etwa 1×1014/cm2 wird.
  • Andere Aspekte des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform sind ähnlich denjenigen des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform und daher wird auf sich wiederholende Beschreibungen verzichtet.
  • Beispiel
  • 14 ist ein Stromverteilungsschaubild für einen Lawinendurchbruch in dem Vergleichsbeispiel und dem Beispiel der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform. In 14 wird eine Veränderung der Ebenenverteilung (Querschnittsansicht) von Stromwerten zu der Zeit des Lawinendurchbruchs durch eine Struktur, in welcher das dritte p-Gebiet 3c gebildet ist (14(b)), als das Beispiel, und eine Struktur, in welcher das dritte p-Gebiet 3c nicht gebildet ist, als das Vergleichsbeispiel (14(a)) bewertet. Wie 14(a) zeigt, wird bei dem Vergleichsbeispiel festgestellt, dass der Lawinendurchbruch in dem zweiten p+-Basisgebiet 4 direkt unterhalb der Gate-Elektrode 10 stattfindet und ein Großteil des Stroms direkt unterhalb der Gate-Elektrode 10 fließt. Wie andererseits 14(b) zeigt, hat sich bei dem Beispiel bestätigt, dass der Lawinendurchbruch an dem dritten p-Gebiet 3c auftritt und der Strompfad von dem n+-Source-Gebiet 7 durch das dritte p-Gebiet 3c zu der Drain-Seite fließt. Ähnliche Ergebnisse werden erzielt, wenn die Dicke des dritten p-Gebiets 3c 0,1 µm oder größer ist und die Breite um 0,1 µm oder mehr schmäler ist als das erste p+-Basisgebiet 3.
  • Wie beschrieben wird gemäß der zweiten Ausführungsform ähnlich der ersten Ausführungsform auch in einem Fall, in welchem ein Halbleiter mit breiter Bandlücke als ein Halbleitermaterial verwendet wird, ein Effekt erzielt, dass eine hohe Durchbruchspannung möglich wird. Des Weiteren wird gemäß der zweiten Ausführungsform zumindest ein Teil (drittes p-Gebiet) des unteren Endes des ersten p+-Basisgebiets schmäler ausgeführt als das untere Ende des zweiten p+-Basisgebiets, wodurch zum Zeitpunkt des Lawinendurchbruchs Strom von dem Source-Gebiet durch das dritte p-Gebiet zu der Drain-Seite fließt. Daher kann das elektrische Feld an dem Gate-Isolierfilm am Boden des Grabens weiter abgeschwächt werden.
  • Während in der vorliegenden Erfindung eine Struktur, bei welcher eine erste Hauptoberfläche eines Siliciumcarbid enthaltenden Siliciumcarbidsubstrats eine (0001)-Ebene ist und eine MOS-Gate-Struktur auf der (0001)-Ebene vorgesehen ist, als ein Beispiel beschrieben wurde, können ohne Einschränkung davon die Art des Halbleiters mit breiter Bandlücke (beispielsweise Galliumnitrid (GaN) etc.), die Ebenenausrichtung der Hauptoberfläche etc. verschiedentlich geändert werden. Des Weiteren wurde in der vorliegenden Erfindung in den Ausführungsformen zwar angenommen, dass der erste Leitfähigkeitstyp ein n-Typ ist und der zweite Leitfähigkeitstyp ein p-Typ ist, aber die vorliegende Erfindung kann in ähnlicher Weise umgesetzt werden, wenn der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist.
  • INDUSTRIELLE ANWENDUNGSMÖGLICHKEITEN
  • Wie beschrieben ist die Halbleitervorrichtung gemäß der vorliegenden Erfindung für Hochspannungs-Halbleitervorrichtungen nützlich, die in Leistungswandlergeräten und Leistungsversorgungsgeräten wie etwa in verschiedenen Industriemaschinen eingesetzt werden.
  • BEZUGSZEICHENLISTE
    • 1
    n+-Siliciumcarbidsubstrat
    2
    n-Siliciumcarbid-Epitaxieschicht
    2a
    erste n-Siliciumcarbid-Epitaxieschicht
    2b
    zweite n-Siliciumcarbid-Epitaxieschicht
    3
    erstes p+-Basisgebiet
    3a
    erstes p-Gebiet
    3b
    zweites p-Gebiet
    3c
    drittes p-Gebiet
    4
    zweites p+-Basisgebiet
    5
    n-Gebiet hoher Dichte
    5a
    erstes n-Gebiet
    5b
    zweites n-Gebiet
    6
    p-Basisschicht
    7
    n+-Source-Gebiet
    8
    p++-Kontaktgebiet
    9
    Gate-Isolierfilm
    10
    Gate-Elektrode
    11
    Zwischenschicht-Isolierfilm
    12
    Source-Elektrode
    13
    hintere Source-Elektrode
    14
    Source-Elektrodenkontakt
    15
    Drain-Elektrodenkontakt
    16
    Graben

Claims (15)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (1) mit breiter Bandlücke eines ersten Leitfähigkeitstyps, das ein Halbleitermaterial enthält, das eine Bandlücke hat, die breiter ist als diejenige von Silicium; eine Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps, die auf einer Vorderfläche des Halbleitersubstrats (1) mit breiter Bandlücke gebildet ist, wobei die Halbleiterschicht (2) mit breiter Bandlücke ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist, wobei eine Störstellendichte der Halbleiterschicht (2) mit breiter Bandlücke niedriger ist als diejenige des Halbleitersubstrats (1) mit breiter Bandlücke; ein erstes Basisgebiet (3) eines zweiten Leitfähigkeitstyps und ein zweites Basisgebiet (4) des zweiten Leitfähigkeitstyps, die selektiv in einer Oberflächenschicht der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf einer Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet sind, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt; ein Gebiet des ersten Leitfähigkeitstyps (5), das selektiv in der Oberflächenschicht der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf der Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet ist, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt, wobei eine Störstellendichte des Gebiets (5) des ersten Leitfähigkeitstyps höher ist als die der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps; eine Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps auf der Seite der Halbleiterschicht (2) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet ist, die der Seite des Halbleitersubstrats (1) mit breiter Bandlücke gegenüberliegt, wobei die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps ein Halbleitermaterial enthält, das eine Bandlücke hat, die breiter als die von Silicium ist; ein Source-Gebiet (7) des ersten Leitfähigkeitstyps, das selektiv in der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps gebildet ist; einen die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und das Source-Gebiet (7) durchdringenden Graben (16), der das Gebiet des ersten Leitfähigkeitstyps (5) erreicht; eine Gate-Elektrode (10), die in dem Graben (16) über einem Gate-Isolierfilm (9) vorgesehen ist; eine Source-Elektrode (12), die mit der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und dem Source-Gebiet (7) in Kontakt ist; und eine Drain-Elektrode (13), die auf einer Rückfläche des Halbleitersubstrats (1) mit breiter Bandlücke vorgesehen ist, wobei das zweite Basisgebiet (4) dem Graben (16) in einer Tiefenrichtung gegenüberliegt, wobei das zweite Basisgebiet (4) für den gesamten Boden des Grabens (16) vorgesehen ist, und ein Teil des ersten Basisgebiets (3) sich in Richtung des Grabens (16) erstreckt und in Kontakt mit dem zweiten Basisgebiet (4) ist, wobei ein Gebiet (3c) des zweiten Leitfähigkeitstyps so ausgebildet ist, dass es in Kontakt mit dem ersten Basisgebiet (3) ist und eine schmälere Breite als eine Breite des ersten Basisgebiets (3) aufweist, und ein Ende näher an der Drain-Elektrode (13) positioniert ist als ein Ende des zweiten Basisgebiets (4) in Richtung der Drain-Elektrode (13).
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Breite des zweiten Basisgebiets (4) breiter ist als eine Breite des Grabens (16).
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Graben (16) das Gebiet des ersten Leitfähigkeitstyps (5) durchdringt und das zweite Basisgebiet (4) erreicht.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das Gebiet des ersten Leitfähigkeitstyps (5) sich zwischen der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und einem Verbindungsteil eines Teils des ersten Basisgebiets (3) und des zweiten Basisgebiets (4) erstreckt.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung eine planare Anordnung hat, in welcher ein Verbindungsteil des Teils des ersten Basisgebiets (3) und des zweiten Basisgebiets (4) periodisch entlang einer Richtung angeordnet ist, die orthogonal zu einer Richtung ist, in welcher das erste Basisgebiet (3) und das zweite Basisgebiet (4) angeordnet sind, wobei das Gebiet des ersten Leitfähigkeitstyps (5) sandwichartig eingeschlossen ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung eine planare Anordnung hat, in welcher ein Teil eines Endes des ersten Basisgebiets (3) in Richtung der Drain-Elektrode (13), der tiefer ist als ein Ende des zweiten Basisgebiets (4) in Richtung der Drainelektrode, periodisch entlang einer Richtung angeordnet ist, die zu einer Richtung orthogonal ist, in welcher das erste Basisgebiet (3) und das zweite Basisgebiet (4) angeordnet sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei das Halbleitermaterial, das eine breitere Bandlücke als Silicium hat, Siliciumcarbid ist.
  8. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung, welches Verfahren enthält: einen ersten Prozess zum Bilden einer ersten Halbleiterschicht (2a) mit breiter Bandlücke eines ersten Leitfähigkeitstyps auf einer Vorderfläche eines Halbleitersubstrats (1) mit breiter Bandlücke des ersten Leitfähigkeitstyps, welches ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist, wobei eine Störstellendichte der ersten Halbleiterschicht (2a) mit breiter Bandlücke des ersten Leitfähigkeitstyps ist niedriger als diejenige des Halbleitersubstrats (1) mit breiter Bandlücke; einen zweiten Prozess zum selektiven Bilden eines ersten Halbleitergebiets (3a) eines zweiten Leitfähigkeitstyps und eines zweiten Halbleitergebiets (4) des zweiten Leitfähigkeitstyps in einer Oberflächenschicht der ersten Halbleiterschicht (2a) mit breiter Bandlücke des ersten Leitfähigkeitstyps; einen dritten Prozess zum Bilden einer zweiten Halbleiterschicht (2b) mit breiter Bandlücke eines ersten Leitfähigkeitstyps auf einer Oberfläche der ersten Halbleiterschicht (2a) mit breiter Bandlücke des ersten Leitfähigkeitstyps, wobei die zweite Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist, eine Störstellendichte der zweiten Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps niedriger ist als diejenige des Halbleitersubstrats (1) mit breiter Bandlücke; einen vierten Prozess zum selektiven Bilden eines dritten Halbleitergebiets (3b) des zweiten Leitfähigkeitstyps in der zweiten Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps, wobei das dritte Halbleitergebiet (3b) des zweiten Leitfähigkeitstyps mit dem ersten Halbleitergebiet (3a) in Kontakt steht; einen fünften Prozess zum Bilden einer Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps auf einer Oberfläche der zweiten Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps, wobei die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps ein Halbleitermaterial enthält, das eine Bandlücke aufweist, die breiter als diejenige von Silicium ist; einen sechsten Prozess zum selektiven Bilden eines Source-Gebiets (7) des ersten Leitfähigkeitstyps in der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps; einen siebten Prozess zum Bilden eines Grabens (16), der das Source-Gebiet (7) und die Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps durchdringt und die zweite Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps erreicht, sodass er dem zweiten Halbleitergebiet (4) in einer Tiefenrichtung vollständig gegenüberliegt; einen achten Prozess zum Bilden einer Gate-Elektrode (10) in dem Graben (16) über einem Gate-Isolierfilm (9); einen neunten Prozess zum Bilden einer Source-Elektrode (12) in Kontakt mit der Halbleiterschicht (6) mit breiter Bandlücke des zweiten Leitfähigkeitstyps und dem Source-Gebiet (7); und einen zehnten Prozess zum Bilden einer Drain-Elektrode (13) auf einer Rückfläche des Halbleitersubstrats (1) mit breiter Bandlücke, wobei in dem zweiten Prozess ein Teil des ersten Halbleitergebiets (3a) und des zweiten Halbleitergebiets (4) so miteinander verbunden werden, dass die erste Halbleiterschicht (2a) mit breiter Bandlücke des ersten Leitfähigkeitstyps zwischen dem ersten Halbleitergebiet (3a) und dem zweiten Halbleitergebiet (4) verbleibt, wobei das Verfahren ferner nach dem zweiten Prozess und vor dem dritten Prozess einen Prozess zum Bilden eines Gebiets (3c) des zweiten Leitfähigkeitstyps umfasst, so dass es in Kontakt mit dem ersten Halbleitergebiet (3a) ist und und eine schmälere Breite als eine Breite des ersten Halbleitergebiet (3a) aufweist, und ein Ende näher an der Drain-Elektrode (13) positioniert ist als ein Ende des zweiten Halbleitergebiets (4) in Richtung der Drain-Elektrode (13).
  9. Verfahren nach Anspruch 8, wobei in dem vierten Prozess das dritte Halbleitergebiet (3b) in Kontakt mit einem Teil der ersten Halbleitergebiets (3a), der von einem Verbindungsteil mit dem zweiten Halbleitergebiet (4) verschieden ist, gebildet wird.
  10. Verfahren nach Anspruch 8, enthaltend einen Prozess zum Bilden eines ersten Gebiets (5a) des ersten Leitfähigkeitstyps nach dem ersten Prozess und vor dem dritten Prozess, wobei das erste Gebiet des ersten Leitfähigkeitstyps (5a) zwischen dem ersten Halbleitergebiet (3a) und dem zweiten Halbleitergebiet (4) in der Oberflächenschicht der ersten Halbleiterschicht (2a) mit breiter Bandlücke des ersten Leitfähigkeitstyps gebildet wird.
  11. Verfahren nach Anspruch 10, enthaltend einen Prozess zum selektiven Bildens eines zweiten Gebiets (5b) des ersten Leitfähigkeitstyps nach dem dritten Prozess und vor dem fünften Prozess, wobei das zweite Gebiet des ersten Leitfähigkeitstyps (5b) in der zweiten Halbleiterschicht (2b) mit breiter Bandlücke des ersten Leitfähigkeitstyps und in Kontakt mit dem ersten Gebiet (5a) gebildet wird.
  12. Halbleitervorrichtung nach Anspruch 1, wobei das erste Basisgebiet (3) und das zweite Basisgebiet (4) in der Draufsicht in einer gitterartigen Form angeordnet sind.
  13. Halbleitervorrichtung nach Anspruch 1, wobei das Gebiet des ersten Leitfähigkeitstyps (5) zwischen dem ersten Basisgebiet (3) und dem zweiten Basisgebiet (4) unter Ausschluss eines Verbindungsteils des ersten Basisgebiets (3) und des zweiten Basisgebiets (4) vorgesehen ist.
  14. Verfahren nach Anspruch 8, wobei das erste Halbleitergebiet (3a) und das zweite Halbleitergebiet (4) so gebildet sind, dass sie in der Draufsicht eine gitterartige Anordnung haben.
  15. Halbleitervorrichtung nach Anspruch 1 bis 7 und 12 bis 13 wobei ein unteres Ende des ersten Basisgebiets (3) weiter auf einer Drain-Seite positioniert ist als der Boden des Grabens (16) und ein unteres Ende des zweiten Basisgebiets (4) weiter auf der Drain-Seite positioniert ist als der Boden des Grabens (16).
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