CN117558761B - 一种宽禁带半导体沟槽mosfet器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种宽禁带半导体沟槽MOSFET器件及其制造方法，可用于半导体器件领域，该器件中，N型外延层、P型阱区和源极N型区依次设于衬底上；栅极贯穿P型阱区和源极N型区并嵌于N型外延层；N型电流通道、P型掩蔽层以及P型接地区设于N型外延层靠近P型阱区的一侧，且被N型外延层包裹；P型掩蔽层和N型电流通道的组合包裹栅极的槽角；N型电流通道与P型掩蔽层接触；P型接地区位于第二截面区内，N型电流通道和/或P型掩蔽层沿第一方向与多个P型接地区接触。由此，在栅极沟槽下方构造包括P型掩蔽层和P型接地区的深掩蔽结构，以及N型电流通道构成的多截面导通结构，可以更好地保护栅极沟槽槽角，并提升器件的电流导通能力。
Description
技术领域
本申请涉及半导体器件技术领域，特别是涉及一种宽禁带半导体沟槽MOSFET器件及其制造方法。
背景技术
近年来，碳化硅SiC、氮化镓GaN以及氧化镓Ga2O3等宽禁带半导体材料因其在禁带宽度、临界击穿电场强度以及电子饱和漂移速度等物理特性上的优异表现，如何应用第三代半导体制造半导体器件越发受到关注。
目前，在功率开关应用中，通常将巴利伽优值BFOM作为表示半导体材料在电力电子方面的适用程度的指标，其表示为：BFOM＝εμE3，其中ε是介电常数，μ是迁移率，E是半导体的击穿场强，BFOM值大致上与禁带宽度Eg的六次方成正相关。因此，宽禁带半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，能够更好地适用于电力电子方面。然而，宽禁带半导体材料漂移区的高电场会导致栅介质层上的电场很高，这个问题在栅极沟槽的槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿，器件对恶劣环境的静电效应以及电路中的高压尖峰耐受能力差；而在另一些传统沟槽型器件中，为了降低栅极沟槽槽角的电场，牺牲了部分截面区的电流导通能力，导致器件的电流导通能力差。
因此，如何在降低宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场的同时，使其具有较好的电流导通能力，成为需要解决的问题。
发明内容
基于上述问题，本申请提供了一种宽禁带半导体沟槽MOSFET器件及其制造方法，可以在降低宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场的同时，使其具有较好的电流导通能力。
本申请实施例公开了如下技术方案：
第一方面，本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件，所述器件包括：衬底、N型外延层、P型掩蔽层、N型电流通道、P型接地区、P型阱区、栅极、源极N型区、源极以及漏极；
所述N型外延层、所述P型阱区、所述源极N型区和所述源极依次设于所述衬底的一侧，所述漏极设于所述衬底的另一侧；
所述栅极贯穿所述P型阱区和所述源极N型区并嵌于所述N型外延层；
所述N型电流通道、所述P型掩蔽层以及所述P型接地区设于所述N型外延层靠近所述P型阱区的一侧，且被所述N型外延层包裹；
所述P型掩蔽层和所述N型电流通道的组合包裹所述栅极的槽角；
所述N型电流通道与所述P型掩蔽层接触；所述P型接地区位于第二截面区内，所述N型电流通道和/或所述P型掩蔽层沿第一方向与多个所述P型接地区接触；第一截面区和所述第二截面区沿所述第一方向交替排列。
可选地，所述栅极包括：栅极介质层、栅极多晶硅和栅极沟槽；
所述栅极沟槽为多级沟槽；所述栅极介质层设于所述栅极沟槽内壁侧；所述栅极多晶硅填充于所述栅极沟槽的中部，且与所述栅极介质层接触。
可选地，所述栅极沟槽为二级沟槽；
所述P型掩蔽层包裹所述二级沟槽靠近所述衬底方向的槽角；所述N型电流通道包裹所述二级沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层与所述N型电流通道接触。
可选地，所述栅极沟槽为二级沟槽；
所述N型电流通道包裹所述二级沟槽靠近所述衬底方向的槽角；所述P型掩蔽层包裹所述二级沟槽靠近所述P型阱区方向的槽角以及所述N型电流通道。
可选地，所述栅极沟槽为二级沟槽；
所述N型电流通道包裹所述二级沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层与所述二级沟槽靠近所述衬底方向的沟槽底接触；所述N型电流通道与所述P型掩蔽层在所述二级沟槽靠近所述衬底方向的沟槽的侧壁延伸面相接触。
可选地，所述第一截面区内的栅极沟槽为单级沟槽；所述第二截面区内的栅极沟槽为二级沟槽；
所述第一截面区内，所述N型电流通道包裹所述栅极沟槽的槽角；所述P型掩蔽层位于所述N型电流通道靠近所述衬底方向的一侧；
所述第二截面区内，所述N型电流通道包裹所述栅极沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层包裹所述栅极沟槽靠近所述衬底方向的槽角；所述P型掩蔽层与所述N型电流通道接触。
可选地，所述第一截面区内的栅极沟槽为单级沟槽；所述第二截面区内的栅极沟槽为二级沟槽；
所述N型电流通道被所述P型掩蔽层包裹；所述P型掩蔽层包裹所述二级沟槽的全部槽角。
可选地，所述栅极沟槽为多级沟槽；
在所述多级沟槽的级数为大于2的奇数的情况下，所述P型掩蔽层接触所述栅极沟槽最靠近所述衬底方向的槽角；
在所述多级沟槽的级数为大于2的偶数的情况下，相邻两级沟槽为一组沟槽，每组沟槽与所述P型掩蔽层和所述N型电流通道的接触情况相同。
第二方面，本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件的制造方法，用于制造如第一方面中任一实施方式所述的宽禁带半导体沟槽MOSFET器件，所述方法包括：
提供衬底；所述衬底为宽禁带半导体材料；
在所述衬底的一侧生长N型外延层；
在所述N型外延层背离所述衬底的一侧形成P型阱区；
通过离子注入，在所述P型阱区背离所述衬底的一侧形成源极N型区；
干法刻蚀所述源极N型区、所述P型阱区以及所述N型外延层，形成栅极沟槽；
通过离子注入，在所述栅极沟槽的底部形成包裹所述栅极沟槽的槽角的P型掩蔽层和N型电流通道；所述N型电流通道与所述P型掩蔽层接触；
通过离子注入，在第二截面区内形成与N型电流通道和/或P型掩蔽层接触的P型接地区；第一截面区和所述第二截面区沿所述第一方向交替排列；
填充所述栅极沟槽，形成栅极；
生长盖设于所述栅极沟槽敞口处的层间介质层；所述层间介质层的中部与所述栅极的上端面接触；
在所述源极N型区背离所述P型阱区的一侧沉积源极欧姆接触金属以及源极金属；
在所述衬底背离所述N型外延层的一侧沉积漏极金属。
可选地，所述通过离子注入，在所述栅极沟槽的底部形成包裹所述栅极沟槽的槽角的P型掩蔽层和N型电流通道，包括：
通过P型离子注入，在所述栅极沟槽底部形成P型掩蔽层；
通过回刻工艺，在所述栅极沟槽中形成多晶硅阻挡层；
通过N型离子注入，形成与所述P型掩蔽层接触的N型电流通道。
相较于现有技术，本申请具有以下有益效果：
本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件，该器件包括：衬底、N型外延层、P型掩蔽层、N型电流通道、P型接地区、P型阱区、栅极以及源极N型区；所述N型外延层、所述P型阱区和所述源极N型区依次设于所述衬底上；所述栅极嵌设于所述N型外延层的上部、所述P型阱区和所述源极N型区；所述N型电流通道、所述P型掩蔽层以及所述P型接地区设于所述N型外延层靠近所述P型阱区的一侧，且被所述N型外延层包裹；所述P型掩蔽层和所述N型电流通道的组合包裹所述栅极的槽角；所述N型电流通道与所述P型掩蔽层接触；所述P型接地区位于第二截面区内，所述N型电流通道和/或所述P型掩蔽层沿第一方向与多个所述P型接地区接触；第一截面区和所述第二截面区沿所述第一方向交替排列。由此，在栅极沟槽下方构造了包括P型掩蔽层和P型接地区的深掩蔽结构，可以更好地保护栅极沟槽的槽角，提升了器件的可靠性；通过N型电流通道构成了多截面导通结构，提升了电流导通能力。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例1提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图2为本申请实施例1提供的一种宽禁带半导体沟槽MOSFET器件的截面图；
图3为本申请实施例1提供的第一截面区电子路径示意图；
图4为本申请实施例1提供的第二截面区电子路径示意图；
图5为本申请实施例2提供的一种宽禁带半导体沟槽MOSFET器件的截面图；
图6为本申请实施例3提供的一种宽禁带半导体沟槽MOSFET器件的截面图；
图7为本申请实施例4提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图8为本申请实施例4提供的一种宽禁带半导体沟槽MOSFET器件的截面图；
图9为本申请实施例4提供的一种N型电流通道离子注入角度示意图；
图10为本申请实施例4提供的另一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图11为本申请实施例5提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图12为本申请实施例5提供的一种宽禁带半导体沟槽MOSFET器件的截面图；
图13为本申请实施例6提供的一种多级沟槽截面图；
图14为本申请实施例7提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图15为本申请实施例7提供的P型接地区与P型掩蔽层的排布情况俯视图；
图16为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的制造流程示意图；
图17为本申请实施例提供的一种P型掩蔽层和N型电流通道制造流程示意图；
图18为本申请实施例提供的一种具有超结结构的宽禁带半导体沟槽MOSFET器件的截面图。
具体实施方式
本申请提供的一种宽禁带半导体沟槽MOSFET器件及其制造方法可用于半导体器件领域，上述仅为示例，并不对本申请提供的一种宽禁带半导体沟槽MOSFET器件及其制造方法的应用领域进行限定。
本申请说明书和权利要求书及附图说明中的术语“第一”、“第二”、“第三”以及“第四”等是用于区别不同对象，而不是用于限定特定顺序。
在本申请实施例中，“作为示例”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“作为示例”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“作为示例”或者“例如”等词旨在以具体方式呈现相关概念。
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1
参见图1，该图为本申请实施例1提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图，该器件包括：衬底101、N型外延层102、P型掩蔽层103、N型电流通道104、P型接地区105、P型阱区106、栅极107、源极N型区108、源极112以及漏极113。
N型外延层102、P型阱区106、源极N型区108和源极依次设于衬底101的一侧；漏极设于衬底的另一侧。
栅极107贯穿P型阱区106和源极N型区108并嵌于N型外延层102。
N型电流通道104、P型掩蔽层103以及P型接地区105设于N型外延层102靠近P型阱区106的一侧，且被N型外延层102包裹。
P型掩蔽层103和N型电流通道104的组合包裹栅极107的槽角。
N型电流通道104与P型掩蔽层103接触。
P型接地区105位于第二截面区内，N型电流通道104和/或P型掩蔽层103沿第一方向与多个P型接地区105接触；第一截面区和第二截面区沿第一方向交替排列。
进一步地，参见图2，该图为本申请实施例1提供的一种宽禁带半导体沟槽MOSFET器件的截面图。
本申请实施例中，栅极107包括：栅极介质层1071、栅极多晶硅1072和栅极沟槽。
栅极沟槽为多级沟槽；栅极介质层1071设于栅极沟槽内壁侧；栅极多晶硅1072填充于栅极沟槽的中部，且与栅极介质层1071接触。
可选地，栅极沟槽为二级沟槽；P型掩蔽层103包裹二级沟槽靠近衬底101方向的槽角；N型电流通道104包裹二级沟槽靠近P型阱区106方向的槽角；P型掩蔽层103与N型电流通道104接触。
由此，采用多级结构的栅极沟槽，在降低栅极沟槽的槽角电场的同时，也增大了N型电流通道104的有效面积，进一步提升了器件的导通特性。
进一步地，本申请实施例提供的宽禁带半导体沟槽MOSFET器件还包括：源极P型区109、源极欧姆接触区110以及层间介质层111。
其中，源极P型区109设于P型阱区106之上，源极P型区109与源极N型区108接触；源极P型区109和源极N型区108均设于P型阱区106以及源极欧姆接触区110之间。
层间介质层111盖设于栅极沟槽的敞口处，且其中部与栅极介质层1071和栅极多晶硅1072的上端面接触，其侧面与源极欧姆接触区110接触。
源极金属112沉积于层间介质层111和源极欧姆接触区110之上；漏极金属113沉积于衬底101背离N型外延层102的一侧。
参见图3，该图为本申请实施例1提供的第一截面区电子路径示意图，第一截面区的电子可以通过N行电流通道直接进入到N型外延层中。
参见图4，该图为本申请实施例1提供的第二截面区电子路径示意图，第二截面区的电子可以通过沟道进入N型电流通道进入第一截面区，而后通过第一截面区进入到N型外延层中。
由此，使得第二截面区具有导通沟道，提高了对第二截面区芯片面积的利用率，可以提升器件的导通特性。
传统的技术方案中，由于未对栅极沟槽的槽角进行保护，当器件处于例如雪崩击穿或短路等情况下时，受到电流或电压浪涌等极端电应力的影响，栅极介质层极易发生损坏，器件对于恶劣环境的静电效应以及电路中的高压尖峰的耐受能力差。而本申请实施例中，在栅极沟槽下方构造了包括P型掩蔽层、P型接地区以及N型电流通道的深掩蔽结构，可以更好地保护栅极沟槽的槽角，提升器件的可靠性。此外，将源极N型区、源极P型区、P型接地区以及P型掩蔽层短接在一起，可以使P型掩蔽层与源极P型区在空间上保持电连接，一方面保证了器件的动态可靠性，另一方面使第二截面区中也存在导通沟道，既可以通过P型掩蔽层降低槽角电场，又可以提升器件的导通特性。
实施例2
参见图5，该图为本申请实施例2提供的一种宽禁带半导体沟槽MOSFET器件的截面图。
本申请实施例中，栅极沟槽为二级沟槽；N型电流通道104包裹二级沟槽靠近衬底101方向的槽角；P型掩蔽层103包裹二级沟槽靠近P型阱区106方向的槽角以及N型电流通道104。
由此，可以在垂直于栅极沟槽底面的方向进行离子注入，以形成N型电流通道，以N型电流通道包裹第二级栅极沟槽，以P型掩蔽层包裹整个栅极沟槽的槽角，给栅极结构提供了更好的保护，提升了降低栅极沟槽槽角电场的效果。
实施例3
参见图6，该图为本申请实施例3提供的一种宽禁带半导体沟槽MOSFET器件的截面图。
本申请实施例中，栅极沟槽为二级沟槽；N型电流通道104包裹二级沟槽靠近P型阱区106方向的槽角；P型掩蔽层103与二级沟槽靠近衬底101方向的沟槽底接触；N型电流通道104与P型掩蔽层103在二级沟槽靠近衬底101方向的沟槽的侧壁延伸面相接触。
N型电流通道104通过离子注入形成，本申请实施例中，增大了N型电流通道104的离子注入深度，位于最底部的P型掩蔽层103仍可以保护栅极沟槽的槽角，而更大的N型电流通道可以进一步提升器件导通电流的能力，改善器件的导通特性。
实施例4
参见图7和图8，图7为本申请实施例4提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；图8为本申请实施例4提供的一种宽禁带半导体沟槽MOSFET器件的截面图。
本申请实施例中，第一截面区内的栅极沟槽为单级沟槽；第二截面区内的栅极沟槽为二级沟槽。
具体地，第一截面区内，N型电流通道104包裹栅极沟槽的槽角；P型掩蔽层103位于N型电流通道104靠近衬底101方向的一侧；第二截面区内，N型电流通道104包裹栅极沟槽靠近P型阱区106方向的槽角；P型掩蔽层103包裹栅极沟槽靠近衬底101方向的槽角。
由此，P型掩蔽层103仍可以对第一截面区中的栅极沟槽的槽角进行保护，且第一截面区中N型外延层102与栅极沟槽接触的区域均通过离子注入成为了N型电流通道104，可以进一步提升器件的导通特性。
可选地，参见图9和图10，图9为本申请实施例4提供的一种N型电流通道离子注入角度示意图，图10为本申请实施例4提供的另一种宽禁带半导体沟槽MOSFET器件的三维结构示意图。
具体地，可以通过离子注入的方式形成N型电流通道104，离子注入方向可以与栅极沟槽的延伸方向呈一定角度，以使N型电流通道104不会占据整个单级沟槽的底部，从而使P型掩蔽层103的面积更大，可以更好地保护第一截面区中单级沟槽的槽角。
实施例5
参见图11和图12，图11为本申请实施例5提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；图12为本申请实施例5提供的一种宽禁带半导体沟槽MOSFET器件的截面图。
本申请实施例中，第一截面区内的栅极沟槽为单级沟槽；第二截面区内的栅极沟槽为二级沟槽。
N型电流通道104被P型掩蔽层103包裹；P型掩蔽层103包裹二级沟槽的全部槽角。也即，通过离子注入的方式，将N型电流通道104注入至P型掩蔽层103中间。
由此，P型掩蔽层103可以更好地保护栅极沟槽的槽角，电子在第二截面区内也可以通过N型电流通道104进入N型外延层102，从而提升电流的导通特性。
实施例6
参见图13，该图为本申请实施例6提供的一种多级沟槽截面图。
本申请实施例中，栅极沟槽为多级沟槽，其中，图13中（a）为三级沟槽，图13中（b）为四级沟槽。
具体地，在多级沟槽的级数为大于2的奇数的情况下，P型掩蔽层103接触栅极沟槽最靠近衬底方向的槽角；在多级沟槽的级数为大于2的偶数的情况下，相邻两级沟槽为一组沟槽，每组沟槽与P型掩蔽层103和N型电流通道104的接触情况相同。
实施例7
参见图14和图15，图14为本申请实施例7提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；图15为本申请实施例7提供的P型接地区与P型掩蔽层的排布情况俯视图。
本申请实施例中，可以仅在第二截面区中P型掩蔽层103的一侧进行离子注入以形成P型接地区105，使P型掩蔽层103可以通过P型接地区105以及P型阱区106与源极P型区109电连接起来，从而使第二截面区中的P型掩蔽层103保持接地。如图14所示，该宽禁带半导体沟槽MOSFET器件仅在第二截面区中P型掩蔽层103的右侧进行离子注入以形成P型接地区105。
参见图15中（a），该图为本申请实施例提供的一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，P型接地区105在P型掩蔽层103的双侧注入，使第二截面区中的P型掩蔽层103双侧接地。
参见图15中（b），该图为本申请实施例提供的另一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，P型接地区105仅在P型掩蔽层103的右侧注入，使第二截面区中的P型掩蔽层103右侧接地。
参见图15中（c），该图为本申请实施例提供的另一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，P型接地区105在P型掩蔽层103的左侧注入，使第二截面区中的P型掩蔽层103左侧接地。
参见图15中（d），该图为本申请实施例提供的另一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，P型接地区105在P型掩蔽层103的左侧和右侧交错注入，使第二截面区中的P型掩蔽层103的左侧和右侧交错接地。
参见图15中（e），该图为本申请实施例提供的另一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，一部分P型接地区105在P型掩蔽层103的左侧注入，另一部分P型接地区105在P型掩蔽层103的双侧注入，使第二截面区中的P型掩蔽层103部分左侧接地部分双侧接地。
参见图15中（f），该图为本申请实施例提供的另一种P型接地区与P型掩蔽层的排布情况俯视图，该情况下，一部分P型接地区105在P型掩蔽层103的右侧注入，另一部分P型接地区105在P型掩蔽层103的双侧注入，使第二截面区中的P型掩蔽层103部分右侧接地部分双侧接地。
参见图16，该图为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的制造流程示意图。
S1：提供衬底101。
具体地，衬底为宽禁带半导体材料，例如，可以是碳化硅SiC、氮化镓GaN、氧化镓Ga2O3、金刚石C或氮化铝AlN等。
S2：在所述衬底的一侧生长N型外延层102。
具体地，N型外延层为低掺杂浓度的N-外延层。
S3：在N型外延层背离衬底的一侧形成P型阱区106。
示例性地，可以通过例如离子注入、二次外延或生长P型氧化物等方式形成P型阱区。
S4：通过离子注入，在P型阱区背离衬底的一侧形成源极N型区108。
具体地，可以通过N型离子注入，形成源极N型区。
S5：通过离子注入，在P型阱区背离衬底的一侧形成源极P型区109。
具体地，可以通过P型离子注入，形成源极P型区。其中，栅极沟槽嵌于源极N型区，源极P型区位于两个栅极沟槽之间。
S6：干法刻蚀源极N型区、P型阱区以及N型外延层，形成栅极沟槽。
示例性地，栅极沟槽可以为多级沟槽；可以通过干法刻蚀源极N型区、P型阱区以及N型外延层，先形成第一级沟槽，再继续刻蚀第一级沟槽底部的N型外延层，形成多级沟槽。沿N型外延层至衬底方向，每级沟槽的直径依次减小。
S7：通过离子注入，在栅极沟槽的底部形成包裹栅极沟槽的槽角的P型掩蔽层103和N型电流通道104。
示例性地，参见图17，可以先在栅极沟槽所在侧的器件表面形成例如氧化硅/多晶硅/氧化硅的“三明治”结构的掩膜；而后，刻蚀栅极沟槽内部的掩膜，得到离子注入掩膜；接着，通过P型离子注入，在栅极沟槽底部形成P型掩蔽层；继而，在栅极沟槽中填充多晶硅，通过回刻工艺，在栅极沟槽中形成多晶硅阻挡层，例如，栅极沟槽为二级沟槽，可以在第二级栅极沟槽中形成多晶硅阻挡层；最后，利用离子注入的横向弥散效果，通过N型离子注入，形成N型电流通道，并在形成N型电流通道后去除离子注入掩膜。
可选地，参见图18，在进行P型离子注入以形成P型掩蔽层的过程中，可以选择较深的离子注入深度，以形成超结效果，从而利用超结效果调制电场分布，提升器件的抗击穿性能。例如，P型离子注入深度可以为300nm~500nm，甚至可以使离子注入深度达到1μm~3μm。
S8：通过离子注入，在第二截面区内形成与N型电流通道和/或P型掩蔽层接触的P型接地区105；第一截面区和第二截面区沿第一方向交替排列。
示例性地，同样可以利用回刻工艺，在第二级栅极沟槽中形成多晶硅阻挡层，而后通过P型离子注入形成与N型电流通道接触的P型接地区。
S9：填充栅极沟槽，形成栅极107；生长盖设于栅极沟槽敞口处的层间介质层111；层间介质层的中部与栅极的上端面接触；在源极N型区背离P型阱区的一侧沉积源极欧姆接触金属110以及源极金属112；在衬底背离N型外延层的一侧沉积漏极金属113。
示例性地，可以先在栅极沟槽的内壁侧形成栅极介质层，而后在栅极沟槽内部填充多晶硅，形成栅极。
作为示例，可以先在源极N型区以及源极P型区背离P型阱区的一侧沉积源极欧姆接触金属；而后进行源极欧姆接触金属退火；继而在源极欧姆接触金属和层间介质层上沉积源极金属。
本申请实施例中，源极N型区、P型接地区以及P型掩蔽层短接在一起，使第二截面区中也存在导通沟道，一方面可以形成深掩蔽结构，更好地保护栅极沟槽的槽角，通过P型掩蔽层降低槽角电场；另一方面，第一截面区和第二截面区在空间上并排排列，第二截面区的电子可以通过沟道进入N型电流通道，并通过N型电流通道到达第一截面区，通过第一截面区进入到N-外延层中，即可以使P型掩蔽层与源极P型区形成电连接以保证器件的动态可靠性，又避免了传统方案中P型接地区占据整个第二截面区而使得第二截面区中不存在导通的沟道的问题，减少了芯片面积的浪费，提升器件的导通特性。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所描述的方法实施例仅仅是示意性的，可以根据实际的需要选择其中的部分或者全部步骤来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种宽禁带半导体沟槽MOSFET器件，其特征在于，所述器件包括沿第一方向交替排列的第一截面区和第二截面区；
所述第一截面区和所述第二截面区均包括：衬底、N型外延层、P型掩蔽层、N型电流通道、P型阱区、栅极、源极N型区、源极以及漏极；
所述N型外延层、所述P型阱区、所述源极N型区和所述源极依次设于所述衬底的一侧；所述漏极设于所述衬底的另一侧；
所述栅极贯穿所述P型阱区和所述源极N型区并嵌于所述N型外延层；
所述N型电流通道和所述P型掩蔽层设于所述N型外延层靠近所述P型阱区的一侧；
所述P型掩蔽层和所述N型电流通道的组合包裹所述栅极的槽角；
所述N型电流通道与所述P型掩蔽层接触；
在所述第一截面区内，所述N型电流通道和所述P型掩蔽层的组合被所述N型外延层包裹；
所述第二截面区还包括：P型接地区；
所述P型接地区设于所述N型外延层靠近所述P型阱区的一侧；所述N型电流通道和/或所述P型掩蔽层沿第一方向与多个所述P型接地区接触；
在所述第二截面区内，所述N型电流通道、所述P型掩蔽层以及所述P型接地区的组合被所述N型外延层包裹。
2.根据权利要求1所述的器件，其特征在于，所述栅极包括：栅极介质层、栅极多晶硅和栅极沟槽；
所述栅极沟槽为多级沟槽；所述栅极介质层设于所述栅极沟槽内壁侧；所述栅极多晶硅填充于所述栅极沟槽的中部，且与所述栅极介质层接触。
3.根据权利要求2所述的器件，其特征在于，所述栅极沟槽为二级沟槽；
所述P型掩蔽层包裹所述二级沟槽靠近所述衬底方向的槽角；所述N型电流通道包裹所述二级沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层与所述N型电流通道接触。
4.根据权利要求2所述的器件，其特征在于，所述栅极沟槽为二级沟槽；
所述N型电流通道包裹所述二级沟槽靠近所述衬底方向的槽角；所述P型掩蔽层包裹所述二级沟槽靠近所述P型阱区方向的槽角以及所述N型电流通道。
5.根据权利要求2所述的器件，其特征在于，所述栅极沟槽为二级沟槽；
所述N型电流通道包裹所述二级沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层与所述二级沟槽靠近所述衬底方向的沟槽底接触；所述N型电流通道与所述P型掩蔽层在所述二级沟槽靠近所述衬底方向的沟槽的侧壁延伸面相接触。
6.根据权利要求2所述的器件，其特征在于，所述第一截面区内的栅极沟槽为单级沟槽；所述第二截面区内的栅极沟槽为二级沟槽；
所述第一截面区内，所述N型电流通道包裹所述栅极沟槽的槽角；所述P型掩蔽层位于所述N型电流通道靠近所述衬底方向的一侧；
所述第二截面区内，所述N型电流通道包裹所述栅极沟槽靠近所述P型阱区方向的槽角；所述P型掩蔽层包裹所述栅极沟槽靠近所述衬底方向的槽角。
7.根据权利要求2所述的器件，其特征在于，所述第一截面区内的栅极沟槽为单级沟槽；所述第二截面区内的栅极沟槽为二级沟槽；
所述N型电流通道被所述P型掩蔽层包裹；所述P型掩蔽层包裹所述二级沟槽的全部槽角。
8.根据权利要求2所述的器件，其特征在于，所述栅极沟槽为多级沟槽；
在所述多级沟槽的级数为大于2的奇数的情况下，所述P型掩蔽层接触所述栅极沟槽最靠近所述衬底方向的槽角；
在所述多级沟槽的级数为大于2的偶数的情况下，相邻两级沟槽为一组沟槽，每组沟槽与所述P型掩蔽层和所述N型电流通道的接触情况相同。
9.一种宽禁带半导体沟槽MOSFET器件的制造方法，其特征在于，用于制造如权利要求1至8任一项所述的宽禁带半导体沟槽MOSFET器件所述方法包括：
提供衬底；所述衬底为宽禁带半导体材料；
在所述衬底的一侧生长N型外延层；
在所述N型外延层背离所述衬底的一侧形成P型阱区；
通过离子注入，在所述P型阱区背离所述衬底的一侧形成源极N型区；
干法刻蚀所述源极N型区、所述P型阱区以及所述N型外延层，形成栅极沟槽；
通过离子注入，在所述栅极沟槽的底部形成包裹所述栅极沟槽的槽角的P型掩蔽层和N型电流通道；所述N型电流通道与所述P型掩蔽层接触；
通过离子注入，在第二截面区内形成与N型电流通道和/或P型掩蔽层接触的P型接地区；第一截面区和所述第二截面区沿所述第一方向交替排列；
填充所述栅极沟槽，形成栅极；
生长盖设于所述栅极沟槽敞口处的层间介质层；所述层间介质层的中部与所述栅极的上端面接触；
在所述源极N型区背离所述P型阱区的一侧沉积源极欧姆接触金属以及源极金属；
在所述衬底背离所述N型外延层的一侧沉积漏极金属。
10.根据权利要求9所述的方法，其特征在于，所述通过离子注入，在所述栅极沟槽的底部形成包裹所述栅极沟槽的槽角的P型掩蔽层和N型电流通道，包括：
通过P型离子注入，在所述栅极沟槽底部形成P型掩蔽层；
通过回刻工艺，在所述栅极沟槽中形成多晶硅阻挡层；
通过N型离子注入，形成与所述P型掩蔽层接触的N型电流通道。
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