CN215183974U - 复合终端结构 - Google Patents
复合终端结构 Download PDFInfo
- Publication number
- CN215183974U CN215183974U CN202121395001.2U CN202121395001U CN215183974U CN 215183974 U CN215183974 U CN 215183974U CN 202121395001 U CN202121395001 U CN 202121395001U CN 215183974 U CN215183974 U CN 215183974U
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- limiting ring
- vld
- region
- field limiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
本申请公开一种复合终端结构，该复合终端结构包括N‑型半导体漂移区，N‑型半导体漂移区包括P型半导体场限环、P‑型半导体VLD区和N+型半导体场限环，P‑型半导体VLD区的一侧面与P型半导体场限环的部分另一侧面共面，P型半导体场限环的宽度大于或等于N+型半导体场限环的宽度；P‑型半导体VLD区中的掺杂离子的浓度小于P型半导体场限环中的掺杂离子的浓度；一个或间隔的多个第一场板，自P‑型半导体VLD区的上表面向外延伸，第一场板覆盖绝缘介质层的部分上表面并填充接触孔。相对于传统VLD终端，本申请可实现在高温下可靠性更好，不易受制造工艺线引入的表面固定电荷影响。
Description
技术领域
本申请涉及功率半导体器件技术领域，具体涉及一种复合终端结构。
背景技术
功率半导体器件需要根据应用领域选取合适的终端结构，降低终端尺寸在芯片中所占的比例，从而可以提高同等面积下芯片的电流密度。自横向变掺杂(Variable LateralDoping，VLD)终端提出以来，逐步在快恢复二极管(Fast recovery diode，FRD)器件和金属-氧化层半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件中得以应用及推广。
目前，单独的VLD终端结构的注入剂量仍然偏低，基本上在1e12～1e13cm-2数量级，在无场板保护下，其仍然受工艺线引入电荷影响较大。对此，现有改进方式主要有采用浮空场板结合VLD终端的设计方式，上述改进获得的终端中的浮空场板因与衬底未进行电学连接，将导致场板电位不稳定。
实用新型内容
鉴于此，本申请提供一种复合终端结构，以改善现有的终端结构存在的受外界电荷影响较大或场板电位不稳定的问题。
本申请提供的一种复合终端结构，该复合终端结构包括：N+型半导体衬底；N-型半导体漂移区，设于所述N+型半导体衬底的上表面，包括P型半导体场限环、P-型半导体VLD区和N+型半导体场限环，所述P型半导体场限环、P-型半导体VLD区和N+型半导体场限环分别自所述N-型半导体漂移区的上表面向内部延伸，所述P型半导体场限环的一侧面与所述N-型半导体漂移区的一侧面齐平，所述P-型半导体VLD区的一侧面与所述P型半导体场限环的部分另一侧面共面，所述P-型半导体VLD区与所述N+型半导体场限环之间有间隙，所述N+型半导体场限环的另一侧面与所述N-型半导体漂移区的另一侧面齐平，所述P型半导体场限环的宽度大于或等于所述N+型半导体场限环的宽度；所述P-型半导体VLD区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于所述N-型半导体漂移区的上表面，分别与所述P型半导体场限环的部分上表面、所述P-型半导体VLD区的部分上表面和所述N+型半导体场限环的部分上表面接触，与所述P-型半导体VLD区的接触区设有一个或多个接触孔；阳极，自所述P型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的一侧面和部分上表面；一个或间隔的多个第一场板，自所述P-型半导体VLD区的上表面向外延伸，所述第一场板覆盖所述绝缘介质层的部分上表面并填充所述接触孔，最靠近所述阳极的第一场板与所述阳极之间有间隙；金属场板，与所述阳极相对设置，自所述N+型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的另一侧面和部分上表面，与最靠近所述金属场板的第一场板之间有间隙；阴极，设于所述N+型半导体衬底的底面。
其中，所述第一场板为金属场板或多晶硅场板。
其中，所述P-型半导体VLD区中的掺杂离子的浓度沿第一方向逐渐减小，所述第一方向为N+型半导体漂移区的宽度方向。
其中，所述P-型半导体VLD区由多个P-型子VLD区组成，相邻的P-型子VLD区的侧面共面，各个P-型子VLD区的深度沿所述第一方向逐渐减小。
其中，所述P型半导体场限环的深度大于或等于所述N+型半导体场限环的深度。
其中，所述P型半导体场限环的宽度小于或等于P-型半导体VLD区的宽度。
其中，所述绝缘介质层包括氧化层，所述氧化层为二氧化硅层。
其中，所述绝缘介质层还包括钝化层，设于所述氧化层的上表面，所述钝化层为氮化硅层。
其中，所述复合终端结构还包括P-型半导体掺杂区，设于所述N+型半导体衬底与所述阴极之间。
其中，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环中的掺杂离子和所述P-型半导体VLD区中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度且大于所述P-型半导体VLD区中的掺杂离子的浓度。
本申请的上述复合终端结构，通过设置一个或间隔的多个第一场板，且第一场板通过设置的接触孔与VLD注入区域(即P-型半导体VLD区)的衬底实现电学接触，可避免完全浮空场板带来的电位不稳定问题，从而具有更高的击穿电压。因此，相对于传统VLD终端，本申请可实现在高温下可靠性更好，不易受制造工艺线引入的表面固定电荷影响。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的一种传统VLD终端的结构示意图；
图2是本申请一实施例的复合终端结构的示意图；
图3是图1所示的传统VLD终端的击穿电压与图2所示的复合终端结构的击穿电压随各自的表面固定电荷的变化曲线对比图；
图4是本申请一实施例的复合终端结构的制备方法的流程示意图。
各附图标记分别代表：
1、阴极；2、N+型半导体衬底；3、N-型半导体漂移区；4、P型半导体场限环；5、P-型半导体VLD区；6、N+型半导体场限环；7、绝缘介质层；8、阳极；9、金属场板；10、第一场板；11、接触孔；
51、P-型子VLD区；
X、第一方向。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚描述，在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参阅图2，本申请一实施例提供一种复合终端结构，该复合终端结构包括：
N+型半导体衬底2；
N-型半导体漂移区3，设于所述N+型半导体衬底2的上表面，包括P型半导体场限环4、P-型半导体VLD区5和N+型半导体场限环6，所述P型半导体场限环4、P-型半导体VLD区5和N+型半导体场限环6分别自所述N-型半导体漂移区3的上表面向内部延伸，所述P型半导体场限环4的一侧面与所述N-型半导体漂移区3的一侧面齐平，所述P-型半导体VLD区5的一侧面与所述P型半导体场限环4的部分另一侧面共面，所述P-型半导体VLD区5与所述N+型半导体场限环6之间有间隙，所述N+型半导体场限环6的另一侧面与所述N-型半导体漂移区3的另一侧面齐平，所述P型半导体场限环4的宽度大于或等于所述N+型半导体场限环6的宽度；所述P-型半导体VLD区5中的掺杂离子的浓度小于所述P型半导体场限环4中的掺杂离子的浓度；
绝缘介质层7，设于所述N-型半导体漂移区3的上表面，分别与所述P型半导体场限环4的部分上表面、所述P-型半导体VLD区5的部分上表面和所述N+型半导体场限环6的部分上表面接触，与所述P-型半导体VLD区5的接触区设有一个或多个接触孔11；
阳极8，自所述P型半导体场限环4的上表面向外延伸，覆盖所述绝缘介质层7的一侧面和部分上表面；
一个或间隔的多个第一场板10，自所述P-型半导体VLD区5的上表面向外延伸，所述第一场板10覆盖所述绝缘介质层7的部分上表面并填充所述接触孔11，最靠近所述阳极8的第一场板10与所述阳极8之间有间隙；
金属场板9，与所述阳极8相对设置，自所述N+型半导体场限环6的上表面向外延伸，覆盖所述绝缘介质层7的另一侧面和部分上表面，与最靠近所述金属场板9的第一场板10之间有间隙；
阴极1，设于所述N+型半导体衬底2的底面。
如图1所示，是现有的一种传统VLD终端，其包括阴极1、N+型半导体衬底2、N-型半导体漂移区3、P型半导体场限环4、P-型半导体VLD区5、N+型半导体场限环6、绝缘介质层7、阳极8和金属场板9。相对于传统VLD终端，本实施例通过设置一个或间隔的多个第一场板，且第一场板通过设置的接触孔与VLD注入区域(即P-型半导体VLD区)的衬底实现电学接触，可避免完全浮空场板带来的电位不稳定问题，从而具有更高的击穿电压。使得本实施例的复合终端结构相对于传统VLD终端，在高温下可靠性更好，不易受制造工艺线引入的表面固定电荷影响；尤其适用于高压终端结构。
具体地，本实施例的复合终端结构可用作金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件或快恢复二极管(Fast recovery diode，FRD)器件的终端。现以FRD器件为例，对本实施例的复合终端结构的工作原理进行说明。当向阴极1施加正向偏置，阳极8接地时，该复合终端结构内的PN结表现为反向偏置状态，P-型半导体VLD区5由于掺杂较轻而全耗尽，P-型半导体VLD区5与第一场板10通过接触孔11相连，从而将使第一场板10的电位稳定，实现稳定击穿。
如图3所示，是本实施例的复合终端(this work)的击穿电压(BreakdownVoltage，单位是Volts)与传统VLD终端(origin)的击穿电压随各自的表面固定电荷(Qf，单位是cm-2)的变化曲线对比图，可知，本实施例的复合终端在较高表面固定电荷量下，仍然可以维持更高的击穿电压。
在一些实施例中，所述第一场板10的数目为多个，如2个、3个、5个等。进一步地在一些实施例中，所述多个第一场板10分别通过对应的接触孔11与所述P型半导体VLD区5接触。通过合理设置第一场板的数目及位置，使得复合终端结构可实现更高且更稳定的击穿电压。
在一些实施例中，所述第一场板10为金属场板或多晶硅场板。可选的，所述埋层终端结构为FRD终端，所述第一场板10为金属场板；或者，所述埋层终端结构为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)终端，所述第一场板10为金属场板或多晶硅场板。
进一步地在一些实施例中，所述多个第一场板10均为多晶硅场板或金属场板。
在一些实施例中，所述第一场板10的位于所述接触孔11的材料与所述第一场板10的位于所述绝缘介质层7的上表面的区域的材料可以相同或不同；也即，所述接触孔11形成后可进行离子注入或不做离子注入。
在一些实施例中，所述P-型半导体VLD区5中的掺杂离子的浓度沿第一方向X逐渐减小，所述第一方向X为N+型半导体漂移区3的宽度方向。
在一些实施例中，所述P-型半导体VLD区5由多个P-型子VLD区51组成，相邻的P-型子VLD区51的侧面共面，各个P-型子VLD区51的深度沿所述第一方向X逐渐减小。
在一些实施例中，所述P型半导体场限环4的深度大于或等于所述N+型半导体场限环6的深度。
在一些实施例中，所述P型半导体场限环4的宽度小于或等于P-型半导体VLD区5的宽度。
在一些实施例中，所述绝缘介质层7包括氧化层(未图示)，所述氧化层可为但不限于二氧化硅层。应当理解的是，所述绝缘介质层7可具有单层结构或多层结构。示例性的，所述绝缘介质层7具有单层结构，所述绝缘介质层7可为氧化层。
在另一些实施例中，所述绝缘介质层7具有多层结构，所述绝缘介质层7还包括钝化层(未图示)，设于所述氧化层的上表面，示例性的，所述钝化层可为但不限于氮化硅层。
在一些实施例中，所述复合终端结构还包括P-型半导体掺杂区(未图示)，设于所述N+型半导体衬底2与所述阴极1之间。如此，可形成IGBT终端。
在一些实施例中，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环4中的掺杂离子和所述P-型半导体VLD区5中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环4中的掺杂离子的浓度且大于所述P-型半导体VLD区5中的掺杂离子的浓度。
在一些实施例中，所述N+型半导体衬底2可为但不限于基于硅的半导体衬底，示例性地，所述N+型半导体衬底2可为硅片。
在一些实施例中，所述阴极1(Cathode)可为金属电极或非金属电极；和/或，所述阳极(Anode)8可为但不限于金属电极，示例性的，所述阳极8可为铝电极、铜电极或铝铜合金电极等。
在一些实施例中，所述金属场板9的材料可为铝极、铜或铝铜合金等。
在一些实施例中，所述N-型半导体漂移区3可为但不限于N-型半导体材料层或磷掺杂的N型半导体材料层。
在一些实施例中，所述P型半导体场限环4可为注入有硼(B)离子的N-型半导体漂移区3；所述P-型半导体VLD区5可为注入有B离子的N-型半导体漂移区3；所述N+型半导体场限环6可为注入有砷(As)离子和/或磷(P)离子的N-型半导体漂移区3。
在一些实施例中，所述一侧面可为左侧面，所述另一侧面可为右侧面。
请参阅图4，本申请实施例还提供一种如上任意一项所述的复合终端结构的制备方法，包括如下步骤。
S1、提供N+型半导体衬底2，经外延生长在所述N+型半导体衬底2的上表面形成N-型半导体漂移区3。应当理解的是，外延生长的次数可为一次或多次。
S2、在所述N-型半导体漂移区3的上表面形成绝缘介质层7。
S3、依次经光刻、第一离子注入，在所述N-型半导体漂移区3中形成P型半导体场限环4；之后，依次经光刻、第二离子注入，在所述N-型半导体漂移区3中形成P-型半导体VLD区5。
在一些实施例中，所述步骤S1中，所述外延生长为N-型外延生长。
在一些实施例中，所述刻蚀的方式为干法刻蚀，例如，反应离子刻蚀(Reactiveion etching，RIE)。
在一些实施例中，所述步骤S3中，所述第一离子注入为硼离子注入，所述第二离子注入为硼离子注入。
S4、依次经光刻、第三离子注入，在所述N-型半导体漂移区3中形成N+型半导体场限环6。
在一些实施例中，所述步骤S4中，所述第三离子注入为砷离子和/或磷离子注入。
S5、经离子溅射，覆盖所述N-型半导体漂移区3的部分上表面和所述绝缘介质层7的部分上表面，分别形成阳极8、第一场板10和金属场板9；
S6、经离子溅射，淀积阴极材料于所述N+型半导体衬底2的底面，形成阴极1。
在一些实施例中，所述第一离子注入、第二离子注入、第三离子注入之后均还包括高温推进，所述高温推进的温度为900-2000摄氏度(℃)，所述高温推进的时间为10-500分钟(min)。可选地，高温推进的气体氛围为N2。
在另一些实施例中，所述步骤S3可在所述步骤S2之前操作。
本实施例的复合终端结构的制备方法简单，易于实现规模化生产。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“深度”、“宽度”、“上”、“下”、“底”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
Claims (10)
1.一种复合终端结构，其特征在于，包括：
N+型半导体衬底；
N-型半导体漂移区，设于所述N+型半导体衬底的上表面，包括P型半导体场限环、P-型半导体VLD区和N+型半导体场限环，所述P型半导体场限环、P-型半导体VLD区和N+型半导体场限环分别自所述N-型半导体漂移区的上表面向内部延伸，所述P型半导体场限环的一侧面与所述N-型半导体漂移区的一侧面齐平，所述P-型半导体VLD区的一侧面与所述P型半导体场限环的部分另一侧面共面，所述P-型半导体VLD区与所述N+型半导体场限环之间有间隙，所述N+型半导体场限环的另一侧面与所述N-型半导体漂移区的另一侧面齐平，所述P型半导体场限环的宽度大于或等于所述N+型半导体场限环的宽度；所述P-型半导体VLD区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度；
绝缘介质层，设于所述N-型半导体漂移区的上表面，分别与所述P型半导体场限环的部分上表面、所述P-型半导体VLD区的部分上表面和所述N+型半导体场限环的部分上表面接触，与所述P-型半导体VLD区的接触区设有一个或多个接触孔；
阳极，自所述P型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的一侧面和部分上表面；
一个或间隔的多个第一场板，自所述P-型半导体VLD区的上表面向外延伸，所述第一场板覆盖所述绝缘介质层的部分上表面并填充所述接触孔，最靠近所述阳极的第一场板与所述阳极之间有间隙；
金属场板，与所述阳极相对设置，自所述N+型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的另一侧面和部分上表面，与最靠近所述金属场板的第一场板之间有间隙；
阴极，设于所述N+型半导体衬底的底面。
2.根据权利要求1所述的复合终端结构，其特征在于，所述第一场板为金属场板或多晶硅场板。
3.根据权利要求1所述的复合终端结构，其特征在于，所述P-型半导体VLD区中的掺杂离子的浓度沿第一方向逐渐减小，所述第一方向为N+型半导体漂移区的宽度方向。
4.根据权利要求3所述的复合终端结构，其特征在于，所述P-型半导体VLD区由多个P-型子VLD区组成，相邻的P-型子VLD区的侧面共面，各个P-型子VLD区的深度沿所述第一方向逐渐减小。
5.根据权利要求1所述的复合终端结构，其特征在于，所述P型半导体场限环的深度大于或等于所述N+型半导体场限环的深度。
6.根据权利要求1所述的复合终端结构，其特征在于，所述P型半导体场限环的宽度小于或等于P-型半导体VLD区的宽度。
7.根据权利要求1所述的复合终端结构，其特征在于，所述绝缘介质层包括氧化层，所述氧化层为二氧化硅层。
8.根据权利要求7所述的复合终端结构，其特征在于，所述绝缘介质层还包括钝化层，设于所述氧化层的上表面，所述钝化层为氮化硅层。
9.根据权利要求1所述的复合终端结构，其特征在于，所述复合终端结构还包括P-型半导体掺杂区，设于所述N+型半导体衬底与所述阴极之间。
10.根据权利要求9所述的复合终端结构，其特征在于，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环中的掺杂离子和所述P-型半导体VLD区中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度且大于所述P-型半导体VLD区中的掺杂离子的浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121395001.2U CN215183974U (zh) | 2021-06-22 | 2021-06-22 | 复合终端结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121395001.2U CN215183974U (zh) | 2021-06-22 | 2021-06-22 | 复合终端结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215183974U true CN215183974U (zh) | 2021-12-14 |
Family
ID=79386302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202121395001.2U Active CN215183974U (zh) | 2021-06-22 | 2021-06-22 | 复合终端结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215183974U (zh) |
-
2021
- 2021-06-22 CN CN202121395001.2U patent/CN215183974U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3202021B2 (ja) | パンチスルー電界効果トランジスタ | |
| US7173306B2 (en) | Vertical semiconductor component having a drift zone having a field electrode, and method for fabricating such a drift zone | |
| US8198687B2 (en) | Structure with PN clamp regions under trenches | |
| US6710418B1 (en) | Schottky rectifier with insulation-filled trenches and method of forming the same | |
| US7655975B2 (en) | Power trench transistor | |
| KR101966148B1 (ko) | 개선된 종단 구조를 구비한 고전압 트렌치 dmos 소자 | |
| US20020066926A1 (en) | Trench schottky rectifier | |
| US11538933B2 (en) | Schottky diode integrated into superjunction power MOSFETs | |
| CN103367446A (zh) | 应力降低的场效应半导体器件和用于形成该器件的方法 | |
| KR20080103539A (ko) | 자기-바이어스 전극을 포함하는 수평형 전력 디바이스 | |
| KR101907175B1 (ko) | 고전압 애플리케이션을 위한 다중 필드-완화 트렌치를 구비한 종단 구조체를 갖는 트렌치 mos 디바이스 | |
| CN111081779B (zh) | 一种屏蔽栅沟槽式mosfet及其制造方法 | |
| CN104779289A (zh) | 半导体装置 | |
| JP2016502270A (ja) | 改善されたトレンチ保護を有するトレンチベースデバイス | |
| US20080290366A1 (en) | Soi Vertical Bipolar Power Component | |
| CN115799339A (zh) | 一种屏蔽栅沟槽mosfet结构及其制造方法 | |
| CN104103691A (zh) | 具有补偿区的半导体器件 | |
| CN106356401B (zh) | 一种功率半导体器件的场限环终端结构 | |
| CN113314599B (zh) | 复合终端结构及其制备方法 | |
| CN103208529A (zh) | 半导体二极管以及用于形成半导体二极管的方法 | |
| CN215183974U (zh) | 复合终端结构 | |
| US20220216331A1 (en) | Semiconductor device and method for designing thereof | |
| CN214848641U (zh) | 超结mosfet | |
| CN113314600B (zh) | 埋层终端结构及其制备方法 | |
| CN215183975U (zh) | 埋层终端结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |