JP3202021B2 - パンチスルー電界効果トランジスタ - Google Patents

パンチスルー電界効果トランジスタ

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    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は半導体デバイスに関する。より詳細には、低
電圧スイッチの応用に特に適したトレンチ型電界効果ト
ランジスタに関する。

従来技術の説明 電界効果トランジスタ(FET)は、金属酸化物電界効
果トランジスタ(MOSFET)などとしてよく知られてい
る。そのようなトランジスタは、しばしば電力応用に用
いられる。比較的低い電圧(典型的には50ボルト)用の
漏れ電流の小さい阻止能力を有するパワートランジスタ
に対する需要がある。

そのような用途に適したトレンチ型電界効果トランジ
スタの例が、Syauらによる“「Comparison of Ultra Lo
w Specific On Resistance UMOSFET Structures...」,I
EEE Transactions on Electron Devices,vol.41,No.5,1
994年5月”に示されている。この文献では、本明細書
の第1図(この文献の第1(b)図に対応)に示されて
いるいわゆるINVFETについて説明がなされている。本明
細書の第1図は一つのトランジスタの一部だけを示した
ものである。このトランジスタは、この例ではN型ポリ
シリコン(多結晶シリコン)であるポリシリコンゲート
電極10を含んでいる。ゲート電極10はトレンチ14内に於
いてその側面及び底面をゲート酸化膜12によって絶縁さ
れ、その上面は酸化膜18によって絶縁されている。トレ
ンチ14はN+にドーピングされたソース領域22を通過
し、更にP型にドーピングされたベース領域24を通過し
てN+にドーピングされたドレイン領域26内へと延在し
ている。ドレイン電極30はドレイン領域26の下側に形成
され、ソース電極32はソース領域の上側に形成されてい
る。

また、この文献の第1(C)図(本明細書では第2
図)には、やや類似したいわゆるEXTFETが示されてい
る。EXTFETは、N−にドーピングされたドリフト領域36
がP型にドーピングされたベース領域24の下に形成され
ていることを除けばINVFETと同じである。これらのどち
らのデバイスに対しても、Pベース領域24は拡散によっ
て形成され(従って、均一なドーピングとはならな
い)、また、かなり高濃度にドーピングされる。Pベー
ス領域24の典型的な表面濃度は1017/cm3と考えられてい
る。

これらのデバイスのいずれに於いても、Pベース(ボ
ディ)領域24の完全な空乏化(depletion)を避けるこ
とが意図されている。第1図及び第2図に示されている
ように、これらのデバイスは各々ドレイン領域26と同じ
導電型(即ちN型)にドーピングされたゲート電極10を
有している。“メサ(mesa)”の幅、即ち2つの隣接す
るトレンチ間のソース領域の幅は、典型的には3μmで
あり、Nチャネルデバイスに対する典型的なセルピッチ
は約6μmである。電流阻止は、Vgs(ゲート・ソース
電圧)がゼロにて準中性(空乏化していない)PN接合に
よって達成される。ACCUFET(Syauらによる文献を参照
されたい)は最も優れた固有オン抵抗(specific on re
sistance)を呈するが、その代償として電流阻止能力は
劣っている。一方、INVFET及びEXTFETは高い固有オン抵
抗を代償として優れた電流阻止能力を得ている。

周知のように、パワーMOSFETは導電損失を小さくする
ため、できるだけ小さいオン状態固有抵抗を有すること
が好ましい。オン状態抵抗はパワートランジスタの効率
を示すよく知られたパラメータであり、デバイスが完全
にターンオフしたときのドレイン電流に対するドレイン
・ソース間電圧の比である。オン状態固有抵抗は、抵抗
にドレイン電流を担う基板の断面積をかけたものであ
る。

しかしながら、これらの従来技術のデバイスでは、漏
れの少ない電流阻止状態と最適な低オン状態固有抵抗の
両立は実現されていない。

要約 本発明は漏れ電流の小さい電流阻止能力が求められる
低電圧電力応用に特に適したMOS半導体デバイスを指向
したものである。本発明によると、トレンチ型電界効果
トランジスタのオフ状態における電流阻止は、ソースと
ドレインとの間のゲート制御障壁領域によって達成され
る。上記したINVFETと同様に、順方向の導通はソースと
ドレイン(基板)の間の反転領域を通じて生じる。しか
しながら、INVFETとは異なり、電流阻止は準中性PN接合
によってではなく、ゲート制御空乏障壁(depletion ba
rrier)によってなされる。空乏障壁は横方向及び垂直
方向に形成及び制御され、それによって漏れ電流の小さ
い電流阻止とともに、非常に低いオン状態固有抵抗が実
現される。都合のよいことに、この構造は比較的容易に
製造され、従来技術のACCUFETデバイスより優れた電流
阻止能力を有し、印加されるゲート・ソース電圧がゼロ
のときの漏れ電流も小さい。更に、電流阻止状態におい
て準中性PN接合は存在せず、そのためACCUFETと同様
に、この構造は寄生バイポーラPN接合を含まないという
利点を呈する。

本発明のデバイスのオン状態固有抵抗は、Syauらによ
る上記した文献中で述べられているようなACCUFETのそ
れに匹敵するものであり、ACCUFETと同様に、INVFET及
びEXTFETより優れたオン状態固有抵抗を示す。

本発明のNチャネルの実施例では、N+ドレイン領域
は低濃度にドーピングされたP−ボディ領域の下に位置
し、P−ボディ領域の上にN+ソース領域が設けられ
る。このボディ領域は、典型的には1014乃至1016/cm
3の、均一もしくは概ね均一なドーピング濃度(不純物
濃度)の低濃度ドーピングエピタキシーとして形成され
る。ゲート電極は、ソース領域、ボディ領域を通過して
部分的にドレイン(基板)領域内へと延在するトレンチ
内に形成される。別の実施形態では、ゲート電極はドレ
イン領域内へと延在しない。ポリシリコンゲート電極自
体はP型、すなわちボディ領域と同じドーピング型にド
ーピングされる。更に、隣接するゲート電極トレンチ間
に位置する(ソース領域を保持する)メサの幅は1.5μ
mより小さく、セルピッチは3μm未満である。

電流阻止状態において、エピタキシャルPボディ領域
は印加されたドレイン・ソースバイアスVdsのため空乏
化され、その結果、垂直方向にパンチスルー(突き抜け
現象)状態が現れる。しかしながら、幅の狭いメサ(1.
5μm未満)と横方向のゲートの制御とによって、多数
キャリアの流れに対する空乏障壁の効果が高められ、導
通が防がれる。このため、本デバイスは本明細書では
“パンチスルー電界効果トランジスタ(punch−through
field effect transistor)”またはPT−FETと呼ばれ
る。

従って電流阻止特性は、アバランシェブレークダウン
によってではなく、障壁によって制限される多数キャリ
アの流れによって定まる。本発明に基づくと、補完的な
Pチャネルデバイスを形成し、上記したNチャネルデバ
イスと同じような利点が得られる。

上記した実施態様は電気的に浮いたボディ領域を有し
ており、従って双方向動作可能である。別の実施形態で
は、ボディコンタクト領域を半導体構造の主面からボデ
ィ領域内に延在させて設け、ソースメタライゼーション
(metallization)を通してソース領域をボディ領域に
短絡し、順方向電流阻止のみの用途とすることもでき
る。

こうして、本発明のPT−FETでは小さな印加ドレイン
・ソース電圧において低濃度ドーピングボディ領域が完
全に空乏化(パンチスルー)される。これは、パンチス
ルーを防ぐため、設計上空乏化されないようになってい
る上記したINVFET及びEXTFETのPボディ領域と異なって
いる。好都合なことに、しきい値電圧は低濃度にドーピ
ングされたPボディ領域のため低く、本デバイスはINVF
ETあるいはEXTFETより優れた、ACCUFETと同様のオン状
態固有抵抗を有する。

図面の簡単な説明 第1図は従来技術のINVFETを示している。

第2図は従来技術のEXTFETを示している。

第3図は、本発明によるNチャネルPT−FETを示して
いる。

第4A図は平衡状態における本発明のPT−FETの動作を
示している。

第4B図はドレイン・ソース電圧が加えられた状態での
電流阻止(オフ)状態における本発明のPT−FETの動作
を示している。

第4C図はオン状態における本発明のPT−FETの動作を
示している。

第5図はPT−FETの一実施例の寸法及び詳細を示して
いる。

第6図、第7図及び第8図は、本発明のPT−FETとと
もに使用するのに適した3つの終端及びポリランナー
(poly runner)構造を示している。

第9A図、第9B図及び第9C図は、本発明に基づくPT−FE
Tの製造プロセスの過程を示している。

第10A図及び第10B図はPT−FETの2つの上面側レイア
ウトを示している。

第11図はPチャネルPT−FETを示している。

第12図は、ボディコンタクト領域を備え、このボディ
コタクト領域がソースに短絡されたPT−FETの別の実施
例を示している。

ここで、これらの図面において同様の参照符号は同一
または同様の構造を示す。

好適実施形態の詳細な説明 第3図は本発明に基づくトレンチ型NチャネルPT−FE
Tの一部の断面図(原寸比通りではない)である。また
第2図も本明細書中の他の図面と同様に原寸比通りでは
なく、また本明細書において境界線によって線引きされ
精確に画定された領域として図示されている様々なドー
ピングされた半導体領域は、実際にはそれらの境界にお
いて勾配を持ったドーピング濃度を有するものを慣用的
に表したものであることを理解されたい。さらに、本分
野では周知であり且つ後述するように、パワーMOSFETは
通常多くのセルを含んでおり、これらのセルは正方形、
円形、六角形、直線型その他の様々な形状をとり得る。
これらのセルは上面から見た図において明示され、その
うち幾つかは後に示す。セルのレイアウトについては、
PT−FETは従来通りであり、数多くある公知のセル構造
のいずれを用いて製造してもよい。したがって、本明細
書における実施例は典型的には単一のセルのみまたはゲ
ートトレンチによって画定された2つのセルの一部につ
いて示し、そのようなセルを通常数百または数千含むパ
ワートランジスタの全体を図示することはしない。

また、このようなトレンチ型MOSFETの周知の要素の中
には本明細書の図面において図示されないものもある。
例えば、複数のゲート電極を結ぶメタライゼーション
は、本明細書の断面図の面から外れているものとして通
常示されない。また、トランジスタの終端部分は以下の
図面の一部にしか示されず、その他の図面では終端部分
は図面に描かれている領域外にあるものとしている。

第3図は、例えば0.002Ω−cmの抵抗率を有するよう
N+にドーピングされたドレイン(基板)領域40を含む
NチャネルPT−FETの一実施例を示している。ドレイン
領域40の直上にP−にドーピングされたボディ領域42が
形成されている。ボディ領域42のドーピング濃度は、例
えば1014乃至1016/cm3の範囲にあり、典型的には1015/c
m3である。

ボディ領域42の上にはN+にドーピングされたソース
領域44が形成されており、その濃度は例えば2×1019/c
m3である。また、通常の金属化されたドレインコンタク
ト48が半導体基板の背側に形成されている。この半導体
構造の上部にはトレンチ50A、50Bが形成されており、こ
れらはそれぞれP+にドーピングされたポリシリコンゲ
ート電極52A、52Bを保持している。これらのゲート電極
は、各々得ることが可能な最大値までP型にドーピング
されている。(ゲート電極52A、52Bは図面の面の外で互
いに接続されていることを理解されたい。)各トレンチ
50A、50Bは、例えば500Åの厚さ(典型的な範囲は400か
ら800Å)のゲート酸化膜54によって内側を覆われてお
り、ポリシリコンゲート電極がトレンチ50A、50Bのシリ
コン側壁及び底面から絶縁されるようになっている。

パッシベーション層(通常、ボロホスホシリケートガ
ラス(boro−phosphosilicate glass:BPSG))及び上面
側のソースコンタクトメタライゼーションはこの図面に
は示されていない。この例では、ボディ領域42は“電気
的に浮いた領域”であり、それに対する電極は形成され
ていない。この構造は、高電流、低電圧スイッチングの
用途、すなわち25ボルト未満に特に適している。

このデバイスの動作原理は、第4A図、第4B図及び第4C
図に示されている。第4A図は平衡状態を示しており、第
4B図は電流阻止(オフ)状態の動作を示している。この
ような第4A図及び第4B図のいずれに於いてもゲート・ソ
ースバイアス電圧(Vgs)はゼロに等しい。第3図のデ
バイスの動作は双方向的であるため、電流阻止状態にお
いて、ドレイン・ソース電圧(Vds)はゼロより大きい
かまたはゼロに等しい。第4A図は、ドレイン・ソース電
圧がゼロに等しい状態に対するボディの空乏を図示して
いる。(理解されるように、N+ソース及びドレイン領
域にはプラス(+)電荷の空乏があるが、図面をみやす
くするため描かれていない。)これは、第4A図に示され
ているように、電荷分布に関する平衡状態である。

第4B図では、ドレイン・ソース電圧はゼロより大き
く、ゲート・ソース電圧はゼロに等しいままである。こ
の場合、ボディ領域は完全に空乏化される。漏れ電流
は、図示されているようにボディ空乏領域内に形成され
る電子エネルギー障壁によって抑制される。漏れ電流
は、P型にドーピングされたポリシリコンゲート電極52
A、52Bにより、許容可能な低いレベル(例えば、ACCUFE
Tの漏れ電流の1%)に低減される。本発明の発明者は
Nチャネルデバイス用のP型ポリシリコンゲート電極
(すなわち、隣接するボディ領域と同じ導電型を有する
ポリシリコンゲート電極)に大きな利点があることを発
見した。P型ポリシリコンゲート電極はボディ領域を完
全に空乏化された状態に保つのを可能としつつ、漏れが
許容可能なレベル(ACCUFETより優れたレベル)まで低
減されるようにエネルギー障壁を強める。

このようにして、有害なPN接合の振る舞いもなく、多
数キャリア電流の流れが供給される。また、ソース領域
44をボディ領域42に短絡する必要がなく、PT−FETの双
方向動作が可能となっている。こうして障壁のゲート制
御によって従来技術のACCUFETよりも優れた小さな漏れ
電流が可能となっているが、これは低濃度にドーピング
されたボディ領域42のドーピング型のため障壁がより大
きくなっていることによる。

第4C図はオン状態の様子を表している。この状態は、
典型的にはゲート・ソース電圧がトランジスタのしきい
値電圧より大きく、ドレイン・ソース電圧がゼロより大
きい状態で生じる。

この場合、図示されているように、反転領域がトレン
チ50A、50Bの側壁に沿って形成され、反転領域を通って
多数キャリアが流れる。電流の流れは、ドレイン・ソー
ス電圧がゼロより大きいとき、矢印で示されている方向
に生じる。本発明では、低濃度にドーピングされたボデ
ィ領域42によって低いしきい値電圧が可能となっている
という利点があり、更にオン状態固有抵抗はINVFETある
いはEXTFETのそれより優れており、ACCUFETのそれに匹
敵するものとなっている。

第5図はNチャネルPT−FETの更なる細部を示したも
のであり、それを除けば第3図及び第4図に示したPT−
FETと同様である。第5図には、各ポリシリコンゲート
電極上に位置するBPSGである通常の(パッシベーショ
ン)層58及び例えばアルミニウムである金属のソースコ
ンタクトも示されている。更に第5図には、例示的な寸
法値としてゲート酸下膜54の厚さ(500Å)及びソース
領域44の厚さ(0.25μm)が示されている。典型的なト
レンチ50A、50Bの深さは2.1μmであり、トレンチはソ
ース領域44及びボディ領域42を通って、部分的に基板領
域40内へと延在する。基板(ドレイン領域40)の厚さは
例えば500μmである。

図示されているように、メサ(2つの隣接するゲート
トレンチ間のシリコン)の幅は例えば1μm(1.5μm
未満)であり、一方各トレンチ50A、50Bの幅は1μm
(1.5μm未満)であり、それによってセルあたり例え
ば2μm乃至3μmのピッチが可能となっている。

第3図、第4図及び第5図は、典型的なマルチセルPT
−FETのアクティブ部分内の1つのセルまたは2つのセ
ルの一部だけを図示したものである。第6図は、左側に
終端領域64を備えたPT−FETの第1実施例を示してい
る。右側には“ポリランナー(poly runner)”領域68
が低抵抗率金属(図示せず)を相対的により大きな抵抗
率のゲート電極材料に接触させるべく設けられている。
第6図はデバイスのアクティブ領域内の複数個のセルを
示している(破線によって示唆されているように、セル
は省いて示されている)。左側の終端領域64は、左端の
トレンチ50Cに隣接して、N+ソース領域のない部分を
含んでいる。また、終端領域64内にはBPSG層58Aがあ
る。ソースコンタクト60はBPSG部分58A、58の間に位置
している。右側のポリランナー領域68(メサ)において
も、トレンチ50Eの右側にソース領域がない。このメサ
はゲート全体の抵抗を下げるため、選択されたポリシリ
コン領域に対し延在するメタライゼーション(metalliz
ation)に広い接触領域を与えている。第6図には終端
領域64内においてBPSG層58Aの下側に位置するフィール
ド酸化膜領域62も示している。所望に応じて、酸化膜領
域はポリランナー領域68内にも設けられる。ポリシリコ
ン構造52Fは、トレンチ50E内の隣接するセルのポリシリ
コンゲート電極52Eまで延びるゲートランナー(gete ru
nner)を含んでいる。

第7図は終端領域とポリランナー領域を有すPT−FET
の第2実施例を示しており、これは第6図のPT−FETと
は次の2点が異なっている。第1に、P+領域62A、62B
が左側の終端領域64と右側のポリランナー領域68の両方
に設けられている。これらのP+領域62A、62Bは比較的
広いポリランナー領域68における漏れを防ぐとともに、
終端領域64とポリランナー領域68の両方において反転を
防止する。

さらに、N+ソース領域44A、44Bがそれぞれ終端領
域、ポリランナー領域に設けられている。この場合、右
側のポリランナー領域68内のポリシリコン(“ポリ”)
ランナーはポリランナー領域68内のN+領域44Bに接触
するように延在し、静電的(ESD)強健性(ロバストネ
ス)を得るためコンタクト60BがそのN+領域に対して
形成される。

第8図は第3のPT−FETを示している。このPT−FETは
終端領域、ポリランナー領域にそれぞれN+領域44A、4
4Bを有している点では第7図のPT−FETに似ているが、
終端領域またはポリランナー領域においてP+領域を有
していない。さらに、右側のポリランナー領域68内のN
+領域44Bは、比較的広いメサ領域における漏れを防ぐ
ため、外部金属コンタクトを有していない(電気的に浮
いている)。第8図はポリシリコン構造52Fが隣接する
トレンチ50E内のゲート電極52Eにまで延びるランナーを
含んでいるという点で第6図及び第7図に類似してい
る。

第9A図から第9C図にNチャネルPT−FETの製造プロセ
スを示す。第9A図において、N+にドーピングされたシ
リコン基板40(例えば0.001乃至0.005Ω−cmの抵抗率を
有する)を準備し、その上にエピタキシャル成長により
1015/cm3の濃度で低濃度にドーピングされたP−領域42
を形成する。これはボディ領域となる。このPエピタキ
シャル層42の、プロセス終了後の最終的な厚さは典型的
には2μmである。

続いて第9B図に示されているいくつかの過程に於い
て、終端領域及び(所望に応じて)ポリランナー領域に
おけるフィールド酸化膜のパターンを定めるため、エピ
タキシャル層42の主面上にアクティブ領域マスク(図示
せず)を形成する。このアクティブ領域マスクは終端領
域におけるフィールド酸化膜のパターンを定めるととも
に、アクティブセル用のエリアを開ける。次に、ソース
マスクを形成してパターニングし、このソースマスクに
形成された開口を通して、N+ソース領域44をインプラ
ント(implant)及び拡散によって約0.25μmの厚さ
(深さ)に形成する。最終的な表面ドーピング濃度は例
えば2×1019/cm3である。ある実施例では(例えば第6
図に示されているように)、N+ソース領域41のインプ
ラントは、ソース領域マスクのため、終端領域64及びポ
リランナー68に於いてはなされない。第7図及び第8図
の実施例では、N+ソース領域のインプラントはマスク
を使用しない過程であり、フィールド酸化膜/アクティ
ブマスク過程の前になされる。第6図の実施例では、ソ
ース領域の形成はアクティブマスク過程の後になされ
る。

続いて、第9C図に示されるいくつかの過程において、
P型にドーピングされたエピタキシャル層42の上面をマ
スクし、このマスクをトレンチ内の配置を定めるべくパ
ターニングする。そうして、例えばドライエッチングに
よる通常の異方性エッチングによって、約2.1μmの深
さにエッチングしトレンチを形成する。

トレンチをエッチングにより形成した後、例えば500
Åの厚さ(400乃至800Åの範囲)のゲート酸化膜54を、
トレンチの内側を覆うように且つエピタキシャル層42の
全表面を覆うように形成する。

次に、トレンチを埋めエピタキシャル層の全面を覆う
ようにポリシリコンを被着させる。このポリシリコンを
P型不純物で高濃度にドーピングした後パターニングす
る。ポリシリコンの上面にマスクを施し、マスクをパタ
ーニングしてポリシリコンをエッチングし、ゲート電極
と(上述したように)ゲート電極同士を接続するポリシ
リコンランナーとを画定する。

第7図の実施例では、P+領域62A、62Bのインプラン
トは、トレンチがエッチングにより形成され埋められる
前または後のいずれかに、マスクを用いて例えば高エネ
ルギーインプラントによってなされる。

ポリシリコンゲート構造52A、52Bのパターニング後、
BPSG58の層をその上に形成し、さらにシリコン表面への
コンタクト用開口を画定するためマスクを用いてパター
ニングする。

続いて、メタライゼーション層を形成し、通常の方法
でマスクを用いてパターニングする。さらに通常の方法
で例えばPSGまたは窒化物のパッシベーション層(図示
せず)を形成し、コンタクトパッドを画定するためマス
クする。

第10A図は一実施例に基づくPT−FETの一部を上から見
た図である。この例ではセルは正方形で、トレンチによ
って分離されており、小さな正方形がソース領域70−
1、...、70−nとなっている。すなわち、トレンチは
十字形に交差したパターンで形成され、正方形セルを画
定している。これらのセルを取り囲むメサ領域82は第6
図乃至第8図における終端領域である。

第10B図は別の例として直線セル型構造を示してい
る。この例でもトレンチは十字形に交差しているが、図
面の左右方向と垂直方向とで間隔が異なっている。これ
は、ソース領域72−1、72−2、...、72−nが各々ト
レンチ及び終端メサ領域82によって分離された直線型オ
ープンセル配置を表している。

第11図は第3図のPT−FETのPチャネル版を表してい
る。このPT−FETは導電型が全て第3図のPT−FETと逆と
なっている。ドレイン領域82、ボディ領域84、ソース領
域86、及びN+にドーピングされたゲート電極88A、88B
が図示されている。同様に、終端領域(図示せず)にお
いても導電型は第3図の例の逆となっている。第11図の
PT−FETの寸法が第5図のそれと同様であるのと同じよ
うに、各領域のドーピング濃度も周知の材料制約内で第
5図のそれと同様である。

第12図は、NチャネルPT−FETの別の実施態様を示し
ている。この実施例は第3図の例と概ね同じであるが、
半導体構造の上部に形成されたP+にドーピングされた
ボディコンタクト領域92が追加されている点が異なる。
これによって、従来のソース・ボディコンタクト(第12
図には図示せず)を介して、ソース領域44のボディ領域
42への短絡がなされる。これによって双方向動作はでき
なくなり、順方向導通のみの動作をするデバイスとな
る。

上記の説明は例示的なものであって限定的なものでは
ない。当業者であれば開示された例に対しさらなる変形
が明らかであろう。またそれらの変形は請求の範囲に含
まれるべきものである。

───────────────────────────────────────────────────── フロントページの続き 合議体 審判長 内野 春喜 審判官 岡 和久 審判官 橋本 武 (56)参考文献 特開 平4−17371(JP,A) 特開 平1−192174(JP,A) 特開 平3−60076(JP,A) 特開 平1−198076(JP,A) 特開 平3−232276(JP,A)

Claims (38)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体デバイスであって、 均一な濃度でドーピングされた第1導電型のドレイン領
    域と、 前記ドレイン領域の上に直接接触するように形成された
    第2の逆の導電型のボディ領域であって、前記ドレイン
    領域と前記ボディ領域との間に低い電圧が印加されるこ
    とで、前記ボディ領域が完全に空乏化されるように前記
    ボディ領域が低濃度にドーピングされている、前記ボデ
    ィ領域と、 前記ボディ領域の上に形成された前記第1導電型のソー
    ス領域と、 少なくとも前記ソース領域と前記ボディ領域内に延在す
    る導電性のゲート電極とを含み、 前記ゲート電極は前記第2導電型にドーピングされた多
    結晶シリコンであり、 当該デバイスはそれぞれ前記ソース領域、前記ゲート電
    極、及び前記ドレイン領域に対する3つの独立した外部
    電極を有していることを特徴とする半導体デバイス。
  2. 【請求項2】前記ボディ領域が均一な濃度でドーピング
    されていることを特徴とする請求項1に記載の半導体デ
    バイス。
  3. 【請求項3】前記ボディ領域のドーピング濃度が1016/c
    m3より小さいことを特徴とする請求項1に記載の半導体
    デバイス。
  4. 【請求項4】前記ボディ領域のドーピング濃度が約1015
    /cm3より小さいことを特徴とする請求項3に記載の半導
    体デバイス。
  5. 【請求項5】前記ボディ領域が電気的に浮いており、前
    記ソース領域及びドレイン領域を除くどの構造とも電気
    的に接触していないことを特徴とする請求項1に記載の
    半導体デバイス。
  6. 【請求項6】前記ソース領域に横方向に隣接して前記ボ
    ディ領域内に形成された第2導電型のボディコンタクト
    領域を更に含んでいることを特徴とする請求項1に記載
    の半導体デバイス。
  7. 【請求項7】前記ボディコンタクト領域に接触したボデ
    ィ電極を更に含んでいることを特徴とする請求項6に記
    載の半導体デバイス。
  8. 【請求項8】前記ドレイン領域に接触したドレイン電極
    を更に含んでいることを特徴とする請求項1に記載の半
    導体デバイス。
  9. 【請求項9】約1.5μmより小さい距離だけ前記ゲート
    電極から横方向に間隔をおいて配置された第2のゲート
    電極を更に含んでいることを特徴とする請求項1に記載
    の半導体デバイス。
  10. 【請求項10】前記ソース領域と前記ボディ領域の全厚
    さが約2μmであることを特徴とする請求項1に記載の
    半導体デバイス。
  11. 【請求項11】前記ゲート電極の横方向の幅が約1μm
    であることを特徴とする請求項9に記載の半導体デバイ
    ス。
  12. 【請求項12】当該デバイスのアクティブ領域を横方向
    に取り囲む終端領域を更に含んでおり、前記終端領域
    は、前記ボディ領域内へ形成されたトレンチ内を延在す
    る部分と、前記ボディ領域の主面にかぶさる部分とを有
    する導電性構造を含んでいることを特徴とする請求項1
    に記載の半導体デバイス。
  13. 【請求項13】当該デバイスのアクティブ部分に隣接す
    るランナー領域を更に含んでおり、前記ランナー領域
    は、前記導電性ゲート電極と接触して前記ボディ領域内
    へ形成されたトレンチ内を延在する部分と、前記ボディ
    領域の主面にかぶさる部分とを有する導電性構造を含ん
    でいることを特徴とする請求項12に記載の半導体デバイ
    ス。
  14. 【請求項14】前記終端領域と前記ランナー領域が各
    々、前記ボディ領域より高濃度にドーピングされそれぞ
    れの領域内のボディ領域の上に形成された第2導電型の
    ドーピング領域を更に含んでいることを特徴とする請求
    項13に記載の半導体デバイス。
  15. 【請求項15】前記終端領域内及び前記ランナー領域内
    の前記ドーピング領域のドーピングレベルが1017/cm3
    至1019/cm3の範囲にあることを特徴とする請求項14に記
    載の半導体デバイス。
  16. 【請求項16】前記導電性ゲート電極が前記ドレイン領
    域内へと延在していることを特徴とする請求項1に記載
    の半導体デバイス。
  17. 【請求項17】半導体デバイスであって、 均一な濃度でドーピングされた第1導電型のドレイン領
    域と、 前記ドレイン領域の上に直接接触するように形成された
    1016/cm3より小さな均一なドーピング濃度を有する第2
    導電型のボディ領域であって、前記ドレイン領域と前記
    ボディ領域との間に低い電圧が印加されることで、前記
    ボディ領域が完全に空乏化されるように前記ボディ領域
    が低濃度にドーピングされている、前記ボディ領域と、 前記ボディ領域の上に形成された前記第1導電型のソー
    ス領域と、 前記ソース領域を通って前記ボディ領域内へと延在する
    第2導電型を有するようドーピングされた多結晶シリコ
    ンからなるゲート電極とを含み、 当該デバイスはそれぞれ前記ソース領域、前記ゲート電
    極、及び前記ドレイン領域に対する3つの独立した外部
    電極を有していることを特徴とする半導体デバイス。
  18. 【請求項18】前記ボディ領域内へと延在し、前記ボデ
    ィ領域において約1.5μmより小さい距離だけ第1ゲー
    ト電極から横方向に間隔をおいて配置された第2のゲー
    ト電極を更に含んでいることを特徴とする請求項17に記
    載の半導体デバイス。
  19. 【請求項19】当該半導体デバイスが電流阻止状態にあ
    り、前記ゲート電極のソース領域に対する電圧がゼロに
    等しいとき、前記ボディ領域が電気的に空乏化されるこ
    とを特徴とする請求項1に記載の半導体デバイス。
  20. 【請求項20】半導体デバイスであって、 第1導電型のドレイン領域と、 前記ドレイン領域の上に接触するように形成された第2
    の逆の導電型のボディ領域であって、前記ドレイン領域
    と前記ボディ領域との間に低い電圧が印加されること
    で、前記ボディ領域が完全に空乏化されるように前記ボ
    ディ領域が低濃度にドーピングされている、前記ボディ
    領域と、 前記ボディ領域上に形成された前記第1導電型のソース
    領域と、 少なくとも前記ソース領域と前記ボディ領域内に延在
    し、第2導電型にドーピングされた多結晶シリコンから
    なる導電性ゲート電極とを含むアクティブ領域と、 当該デバイスの前記アクティブ領域を横方向に取り囲む
    終端領域であって、前記ボディ領域内へ形成されたトレ
    ンチ内を延在する部分と、前記ボディ領域の主面にかぶ
    さる部分とを有する導電性構造を含む該終端領域と、 当該デバイスの前記アクティブ領域に隣接したランナー
    領域であって、前記ボディ領域内へとトレンチ内を延在
    し前記ボディ領域の主面にかぶさり且つ前記導電性ゲー
    ト電極と接触した導電性構造を含む該ランナー領域とを
    含んでおり、 前記終端領域と前記ランナー領域は各々、前記ボディ領
    域より高濃度にドーピングされそれぞれの領域内のボデ
    ィ領域の上に形成された第2導電型のドーピング領域を
    含んでいることを特徴とする半導体デバイス。
  21. 【請求項21】半導体デバイスの製造方法であって、 第1の導電型を有するように半導体基板を高濃度にドー
    ピングしてドレイン層を形成する過程と、 第2の逆の導電型を有し低濃度にドーピングされたボデ
    ィ層を、エピタキシャル成長によって前記基板の直上に
    形成するボディ層形成過程であって、前記ドレイン層と
    前記ボディ層との間に低い電圧が印加されることで、前
    記ボディ層が完全に空乏化されるように前記ボディ層が
    低濃度にドーピングされている、前記ボディ層形成過程
    と、 前記ボディ層の上部に前記第1導電型を有するように高
    濃度にドーピングされたソース領域を形成する過程と、 前記ソース領域を通って前記ボディ層内へと延在するト
    レンチを形成する過程と、 前記トレンチ内に多結晶シリコン構造を形成する過程
    と、 前記多結晶シリコン構造をドーピングして第2導電型に
    する過程とを含むことを特徴とする半導体デバイスの製
    造方法。
  22. 【請求項22】前記ボディ層のドーピング濃度が1016/c
    m3より小さいことを特徴とする請求項21に記載の方法。
  23. 【請求項23】前記ソース領域を通って前記ボディ層内
    へと延在する第2のトレンチを形成する過程と、 前記トレンチ内に第2の多結晶シリコン構造を形成する
    過程と、 前記第2の多結晶シリコン構造をドーピングして第2導
    電型にする過程とを更に含み、 前記第2のトレンチが第1のトレンチから横方向に1.5
    μmより小さい距離だけ離れて配置されることを特徴と
    する請求項21に記載の方法。
  24. 【請求項24】前記ボディ層がエピタキシャル成長によ
    って均一なドーピング濃度を有するように形成されるこ
    とを特徴とする請求項21に記載の方法。
  25. 【請求項25】前記ボディ層のドーピング濃度が1014/c
    m3乃至1016/cm3の範囲にあることを特徴とする請求項21
    に記載の方法。
  26. 【請求項26】前記ソース領域が前記ボディ層の上側全
    体を覆うようにし、それによって前記ボディ層が電気的
    に浮いて前記ソース領域と半導体基板を除くどの構造に
    も電気的に接触しないようにすることを特徴とする請求
    項21に記載の方法。
  27. 【請求項27】前記ボディ層内に第2導電型のボディコ
    ンタクト領域を前記ソース領域に横方向に隣接させて形
    成する過程を更に含むことを特徴とする請求項21に記載
    の方法。
  28. 【請求項28】前記ボディコンタクト領域に接触したボ
    ディ電極を形成する過程を更に含むことを特徴とする請
    求項26に記載の方法。
  29. 【請求項29】前記半導体基板に直接接触するドレイン
    電極を形成する過程を更に含むことを特徴とする請求項
    21に記載の方法。
  30. 【請求項30】前記基板内に第2のドーピングされた多
    結晶シリコン構造を前記ドーピングされた多結晶シリコ
    ン構造から1.5μmより小さい距離だけ横方向に離隔し
    て形成する過程を更に含むことを特徴とする請求項21に
    記載の方法。
  31. 【請求項31】前記ソース領域とボディ層の全厚さが2
    μmであることを特徴とする請求項21に記載の方法。
  32. 【請求項32】前記ドーピングされた多結晶シリコン構
    造の横方向幅が1.5μmより小さいことを特徴とする請
    求項21に記載の方法。
  33. 【請求項33】前記トレンチ内の前記ドーピングされた
    多結晶シリコン構造が前記基板内へと延在していること
    を特徴とする請求項21に記載の方法。
  34. 【請求項34】前記高濃度にドーピングされた基板と前
    記ボディ層との間に介在する領域がないことを特徴とす
    る請求項21に記載の方法。
  35. 【請求項35】前記ボディ層内へと延在し且つ前記ソー
    ス領域から離隔するようにして、前記半導体デバイスの
    終端領域内にトレンチを形成する過程と、 前記ソース領域を横方向に取り囲み前記ボディ層の主面
    にかぶさるように延在する導電性の構造を前記トレンチ
    内に形成する過程とを更に含むことを特徴とする請求項
    21に記載の方法。
  36. 【請求項36】前記ボディ層内へと前記ソース領域から
    離隔するようにして、前記半導体デバイスのランナー領
    域内に更なるトレンチを形成する過程と、 前記ボディ層の主面にかぶさり前記ドーピングされた多
    結晶シリコン構造に接触するように、導電性の構造を前
    記更なるトレンチ内に形成する過程とを更に含むことを
    特徴とする請求項35に記載の方法。
  37. 【請求項37】前記終端領域と前記ランナー領域が各
    々、前記ボディ層より高濃度にドーピングされそれぞれ
    の領域内のボディ層の上に配置された第2導電型のドー
    ピング領域を更に含んでいることを特徴とする請求項36
    に記載の方法。
  38. 【請求項38】前記終端領域内及び前記ランナー領域内
    の前記ドーピング領域のドーピングレベルが1017/cm3
    至1019/cm3の範囲にあることを特徴とする請求項36に記
    載の方法。
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