CN113314600B - 埋层终端结构及其制备方法 - Google Patents
埋层终端结构及其制备方法 Download PDFInfo
- Publication number
- CN113314600B CN113314600B CN202110695201.8A CN202110695201A CN113314600B CN 113314600 B CN113314600 B CN 113314600B CN 202110695201 A CN202110695201 A CN 202110695201A CN 113314600 B CN113314600 B CN 113314600B
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- limiting ring
- layer
- buried layer
- field limiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 230
- 150000002500 ions Chemical class 0.000 claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 30
- 239000002019 doping agent Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- 239000010406 cathode material Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 95
- 239000000463 material Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003450 growing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请公开一种埋层终端结构及其制备方法，其中，埋层终端结构包括N‑型半导体漂移区，N‑型半导体漂移区包括P型半导体场限环、P‑型半导体埋层和N+型半导体场限环，P‑型半导体埋层中的掺杂离子的浓度小于P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于N‑型半导体漂移区的上表面，分别与P型半导体场限环的部分上表面、P‑型半导体埋层的部分上表面和N+型半导体场限环的部分上表面接触，与P‑型半导体埋层的接触区设有接触孔；第一场板，通过接触孔与P‑型半导体埋层接触。本申请可以使埋层终端结构在高温下不容易击穿，可靠性和稳定性更好。
Description
技术领域
本申请涉及功率半导体器件技术领域，具体涉及一种埋层终端结构及其制备方法。
背景技术
功率半导体器件需要根据应用领域选取合适的终端结构，降低终端尺寸在芯片中所占的比例，从而可以提高同等面积下芯片的电流密度。自结终端扩展(junctiontermination extension，JTE)结构提出以来，功率半导体器件终端逐步向尺寸小型化方向发展。
如图1所示，传统JTE终端一般包括：阴极1、N+型半导体衬底2、N-型半导体漂移区3、P型半导体掺杂区40、P型半导体掺杂结终端扩展区50、N+型半导体场限环6、绝缘介质层7、阳极8和金属场板9；而传统JTE终端存在终端的掺杂剂量偏低等问题。针对上述问题，现有的改进方法主要有：对传统JTE终端的结构进行变形，或者延长推结时间使结深更深等；但这些改进方法获得的终端均存在高温下击穿不稳定的情况，尤其容易受表面固定电荷影响。
发明内容
鉴于此，本申请提供一种埋层终端结构及其制备方法，以改善现有的功率半导体器件终端存在的高温下不稳定及容易受引入的表面固定电荷影响的问题。
本申请一方面提供一种埋层终端结构，该埋层终端结构包括：N+型半导体衬底；N-型半导体漂移区，设于所述N+型半导体衬底的上表面，包括P型半导体场限环、P-型半导体埋层和N+型半导体场限环，所述P型半导体场限环、P-型半导体埋层和N+型半导体场限环分别自所述N-型半导体漂移区的上表面向内部延伸，所述P型半导体场限环的一侧面与所述N-型半导体漂移区的一侧面齐平，所述P-型半导体埋层与所述P型半导体场限环的底面与另一侧面的交界处接触，所述P-型半导体埋层与所述N+型半导体场限环之间有间隙，所述N+型半导体场限环的一侧面与所述N-型半导体漂移区的另一侧面齐平；所述P-型半导体埋层中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于所述N-型半导体漂移区的上表面，分别与所述P型半导体场限环的部分上表面、所述P-型半导体埋层的部分上表面和所述N+型半导体场限环的部分上表面接触，与所述P-型半导体埋层的接触区设有接触孔；阳极，自所述P型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的一侧面和部分上表面；第一场板，自所述P-型半导体埋层的上表面向外延伸，覆盖所述绝缘介质层的部分上表面并填充所述接触孔，与所述阳极之间有间隙；金属场板，与所述阳极相对设置，自所述N+型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的另一侧面和部分上表面，与所述第一场板之间有间隙；阴极，设于所述N+型半导体衬底的底面。
其中，所述第一场板为金属场板或多晶硅场板。
其中，所述P-型半导体埋层中的掺杂离子均匀分布或沿水平方向渐变分布。
其中，所述P-型半导体埋层包括凸起部分和非凸起部分，所述凸起部分设于所述非凸起部分的部分上表面，所述凸起部分的上表面与所述绝缘介质层的下表面接触，并通过所述接触孔与所述第一场板接触，所述凸起部分的一侧面与所述非凸起部分的一侧面连接形成所述P-型半导体埋层的一侧面，所述凸起部分的宽度小于所述非凸起部分的宽度，所述非凸起部分的上表面与所述P型半导体场限环的另一侧面接触，所述非凸起部分的另一侧面与所述P型半导体场限环的部分底面接触，所述非凸起部分的上表面与所述N-型半导体漂移区的上表面之间有间隙。
其中，所述非凸起部分具有长条形结构或倒梯形结构。
其中，所述绝缘介质层包括氧化层，所述氧化层为二氧化硅层。
其中，所述埋层终端结构还包括P-型半导体掺杂区，设于所述N+型半导体衬底与所述阴极之间。
其中，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环中的掺杂离子和所述P-型半导体埋层中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度且大于所述P-型半导体埋层中的掺杂离子的浓度。
本申请另方面提供一种如上任一所述的埋层终端结构的制备方法，该制备方法包括如下步骤：S1、提供N+型半导体衬底，经外延生长在所述N+型半导体衬底的上表面形成N-型半导体漂移区；S2、在所述N-型半导体漂移区的上表面形成绝缘介质层；S3、依次经光刻、第一离子注入，在所述N-型半导体漂移区中形成P型半导体场限环；之后，依次经光刻、第二离子注入，在所述N-型半导体漂移区中形成P-型半导体埋层；S4、依次经光刻、第三离子注入，在所述N-型半导体漂移区中形成N+型半导体场限环；S5、经离子溅射，覆盖所述N-型半导体漂移区的部分上表面和所述绝缘介质层的部分上表面，分别形成阳极、第一场板和金属场板；S6、经离子溅射，淀积阴极材料于所述N+型半导体衬底的底面，形成阴极。
其中，所述步骤S3中，所述第一离子注入为硼离子注入，所述第二离子注入为硼离子注入；所述步骤S4中，所述第三离子注入为砷离子和/或磷离子注入。
本申请上述埋层终端结构，通过在绝缘介质层上设置第一场板，使第一场板通过接触孔与JTE区域的末端(即P-型半导体埋层的靠近N-型半导体漂移区的上表面的部分)接触，从而使第一场板与JTE注入区域的N+型半导体衬底实现电学接触，如此可缓解JTE区域的尾部电场，同时可避免完全浮空场板带来的电位不稳定问题，可实现更高且更稳定的击穿电压。由于JTE区域的尾部电场得到缓解，使得该埋层终端结构不易受制造工艺线引入的表面固定电荷影响，因此，本申请可以使埋层终端结构在高温下不容易击穿，可靠性和稳定性更好。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的一种传统JTE终端的结构示意图；
图2是本申请一实施例的埋层终端结构的示意图；
图3是本申请一实施例的埋层终端结构的制备方法的流程示意图。
各附图标记分别代表：
1、阴极；2、N+型半导体衬底；3、N-型半导体漂移区；4、P型半导体场限环；5、P-型半导体埋层；6、N+型半导体场限环；7、绝缘介质层；8、阳极；9、金属场板；10、第一场板；11、接触孔；
40、P型半导体掺杂区；50、P型半导体掺杂结终端扩展区；
51、非凸起部分；52、凸起部分；
X、水平方向。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚描述，在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参阅图2，本申请一实施例提供一种埋层终端结构，包括：N+型半导体衬底2；N-型半导体漂移区(N-drift)3，设于所述N+型半导体衬底2的上表面，所述N-型半导体漂移区3包括P型半导体场限环4、P-型半导体埋层5和N+型半导体场限环6，所述P型半导体场限环4、P-型半导体埋层5和N+型半导体场限环6分别自所述N-型半导体漂移区3的上表面向内部延伸，所述P型半导体场限环4的一侧面与所述N-型半导体漂移区3的一侧面齐平，所述P-型半导体埋层5与所述P型半导体场限环4的底面与另一侧面的交界处接触，所述P-型半导体埋层5与所述N+型半导体场限环6之间有间隙，所述N+型半导体场限环6的一侧面与所述N-型半导体漂移区3的另一侧面齐平；所述P-型半导体埋层5中的掺杂离子的浓度小于所述P型半导体场限环4中的掺杂离子的浓度；绝缘介质层7，设于所述N-型半导体漂移区3的上表面，分别与所述P型半导体场限环4的部分上表面、所述P-型半导体埋层5的部分上表面和所述N+型半导体场限环6的部分上表面接触，与所述P-型半导体埋层5的接触区设有接触孔11；阳极8，自所述P型半导体场限环4的上表面向外延伸，覆盖所述绝缘介质层7的一侧面和部分上表面；第一场板10，自所述P-型半导体埋层5的上表面向外延伸，覆盖所述绝缘介质层7的部分上表面并填充所述接触孔11，与所述阳极8之间有间隙；金属场板9，与所述阳极8相对设置，自所述N+型半导体场限环6的上表面向外延伸，覆盖所述绝缘介质层7的另一侧面和部分上表面，与所述第一场板10之间有间隙；阴极1，设于所述N+型半导体衬底2的底面。应当理解的是，所述N+型半导体衬底2的底面与所述N+型半导体衬底2的上表面相对设置。
本实施例中，通过在绝缘介质层上设置第一场板，使第一场板通过接触孔与JTE区域的末端(即P-型半导体埋层的靠近N-型半导体漂移区的上表面的部分)接触，从而使第一场板与JTE注入区域的N+型半导体衬底实现电学接触，如此可缓解JTE区域的尾部电场，同时可避免完全浮空场板带来的电位不稳定问题，可实现更高且更稳定的击穿电压。本实施例的埋层终端结构在高温下可靠性更好，不易受制造工艺线引入的表面固定电荷影响；尤其适用于高压终端结构。
具体地，本实施例的埋层终端结构可用作金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件或快恢复二极管(Fast recovery diode，FRD)器件的终端。现以FRD器件为例，对本实施例的埋层终端结构的工作原理进行说明。当向阴极1施加正向偏置，阳极8接地时，该埋层终端结构内的PN结表现为反向偏置状态，P-型半导体埋层5由于掺杂较轻而全耗尽，P-型半导体埋层5与第一场板10通过接触孔11相连，从而将使第一场板10的电位稳定，实现稳定击穿。
在一些实施例中，所述第一场板10为金属场板或多晶硅场板。示例性的，金属场板可为铝场板、铜场板或铝铜合金场板等。可选的，所述埋层终端结构为FRD终端，所述第一场板10为金属场板；或者，所述埋层终端结构为绝缘栅双极型晶体管(Insulated GateBipolar Transistor，IGBT)终端，所述第一场板10为金属场板或多晶硅场板。
在一些实施例中，所述第一场板10的位于所述接触孔11的材料与所述第一场板10的位于所述绝缘介质层7的上表面的区域的材料可以相同或不同；也即，所述接触孔11形成后可进行离子注入或不做离子注入。
在一些实施例中，所述P-型半导体埋层5中的掺杂离子均匀分布或沿水平方向X渐变分布。示例性的，所述P-型半导体埋层5中的掺杂离子的浓度沿水平方向X可逐渐变大或逐渐变小。
在一些实施例中，所述P型半导体场限环4中的掺杂离子与所述P-型半导体埋层5中的掺杂离子相同。
在一些实施例中，所述P-型半导体埋层5包括凸起部分52和非凸起部分51，所述凸起部分52设于所述非凸起部分51的部分上表面，所述凸起部分52的上表面与所述绝缘介质层7的部分下表面接触，并通过所述接触孔11与所述第一场板10接触，所述凸起部分52的一侧面与所述非凸起部分51的一侧面连接形成所述P-型半导体埋层5的一侧面，所述凸起部分52的宽度小于所述非凸起部分51的宽度，所述非凸起部分51的上表面与所述P型半导体场限环4的另一侧面接触，所述非凸起部分51的另一侧面与所述P型半导体场限环4的部分底面接触，所述非凸起部分51的上表面与所述N-型半导体漂移区3的上表面之间有间隙。
进一步地在一些实施例中，所述凸起部分52中的掺杂离子的种类和浓度与位于相同水平位置的所述非凸起部分51中的掺杂离子的种类和浓度一致。
在一些实施例中，所述P型半导体场限环4的深度大于所述凸起部分52的深度，所述P型半导体场限环4的深度小于所述凸起部分52的深度与所述非凸起部分51的深度之和。
在一些实施例中，所述P型半导体场限环4的深度大于或等于所述N+型半导体场限环6的深度。
在一些实施例中，所述P型半导体场限环4的宽度大于或等于所述N型半导体场限环6的宽度。
在一些实施例中，所述非凸起部分51的宽度大于或等于所述P型半导体场限环4的宽度，所述P型半导体场限环4的宽度大于所述凸起部分52的宽度。
在一些实施例中，所述非凸起部分51具有长条形结构或倒梯形结构。
在一些实施例中，所述绝缘介质层7包括氧化层(图未示)，所述氧化层可为但不限于二氧化硅层。应当理解的是，所述绝缘介质层7可具有单层结构或多层结构。示例性的，所述绝缘介质层7具有单层结构，所述绝缘介质层7可为氧化层。
在另一些实施例中，所述绝缘介质层7具有多层结构，所述绝缘介质层7还包括钝化层(图未示)，设于所述氧化层的上表面，示例性的，所述钝化层可为但不限于氮化硅层。
在另一些实施例中，所述埋层终端结构还包括P-型半导体掺杂区(图未示)，设于所述N+型半导体衬底2与所述阴极1之间。如此，可形成IGBT终端。
进一步地在一些实施例中，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环4中的掺杂离子和所述P-型半导体埋层5中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环4中的掺杂离子的浓度且大于所述P-型半导体埋层5中的掺杂离子的浓度。
在一些实施例中，所述N+型半导体衬底2可为但不限于基于硅的半导体衬底，示例性地，所述N+型半导体衬底2可为硅片。
在一些实施例中，所述阴极1(Cathode)可为金属电极或非金属电极；和/或，所述阳极(Anode)8可为但不限于金属电极，示例性的，所述阳极8可为铝电极、铜电极或铝铜合金电极等。
在一些实施例中，所述金属场板9的材料可为铝极、铜或铝铜合金等。
在一些实施例中，所述N-型半导体漂移区3可为但不限于N-型半导体材料层或磷掺杂的N型半导体材料层。
在一些实施例中，所述P型半导体场限环4可为注入有硼(B)离子的N-型半导体漂移区3；所述P-型半导体埋层5可为注入有B离子的N-型半导体漂移区3；所述N+型半导体场限环6可为注入有砷(As)离子和/或磷(P)离子的N-型半导体漂移区3。
在一些实施例中，所述一侧面可为左侧面，所述另一侧面可为右侧面。
请参阅图3，本申请实施例还提供一种如上任意一项所述的埋层终端结构的制备方法，包括如下步骤。
S1、提供N+型半导体衬底2，经外延生长在所述N+型半导体衬底2的上表面形成N-型半导体漂移区3。应当理解的是，外延生长的次数可为一次或多次。
S2、在所述N-型半导体漂移区3的上表面形成绝缘介质层7。
S3、依次经光刻、第一离子注入，在所述N-型半导体漂移区3中形成P型半导体场限环4；之后，依次经光刻、第二离子注入，在所述N-型半导体漂移区3中形成P-型半导体埋层5。
在一些实施例中，所述步骤S1中，所述外延生长为N-型外延生长。
在一些实施例中，所述刻蚀的方式为干法刻蚀，例如，反应离子刻蚀(Reactiveion etching，RIE)。
在一些实施例中，所述步骤S3中，所述第一离子注入为硼离子注入，所述第二离子注入为硼离子注入。
在一些实施例中，所述步骤S3中，所述第二离子注入的次数为一次或两次。也即，可先通过一次第二离子注入形成所述P-型半导体埋层5的非凸起部分51，再通过一次第二离子注入形成所述P-型半导体埋层5的凸起部分52；或者，通过一次第二离子注入同时形成所述P-型半导体埋层5的非凸起部分51和凸起部分52。
S4、依次经光刻、第三离子注入，在所述N-型半导体漂移区3中形成N+型半导体场限环6。
在一些实施例中，所述步骤S4中，所述第三离子注入为砷离子和/或磷离子注入。
S5、经离子溅射，覆盖所述N-型半导体漂移区3的部分上表面和所述绝缘介质层7的部分上表面，分别形成阳极8、第一场板10和金属场板9。
S6、经离子溅射，淀积阴极材料于所述N+型半导体衬底2的底面，形成阴极1。
在一些实施例中，所述第一离子注入、第二离子注入、第三离子注入之后均还包括高温推进，所述高温推进的温度为900-2000摄氏度(℃)，所述高温推进的时间为10-500分钟(min)。可选地，高温推进的气体氛围为N2。
在另一些实施例中，所述步骤S3可在所述步骤S2之前操作。
本实施例的埋层终端结构的制备方法简单，易于实现规模化生产。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“深度”、“宽度”、“上”、“下”、“左”、“右”、“水平”、“底”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
Claims (10)
1.一种埋层终端结构，其特征在于，包括：
N+型半导体衬底；
N-型半导体漂移区，设于所述N+型半导体衬底的上表面，包括P型半导体场限环、P-型半导体埋层和N+型半导体场限环，所述P型半导体场限环、P-型半导体埋层和N+型半导体场限环分别自所述N-型半导体漂移区的上表面向内部延伸，所述P型半导体场限环的一侧面与所述N-型半导体漂移区的一侧面齐平，所述P-型半导体埋层与所述P型半导体场限环的底面与另一侧面的交界处接触，所述P-型半导体埋层与所述N+型半导体场限环之间有间隙，所述N+型半导体场限环的一侧面与所述N-型半导体漂移区的另一侧面齐平；所述P-型半导体埋层中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度；
绝缘介质层，设于所述N-型半导体漂移区的上表面，分别与所述P型半导体场限环的部分上表面、所述P-型半导体埋层的部分上表面和所述N+型半导体场限环的部分上表面接触，与所述P-型半导体埋层的接触区设有接触孔；
阳极，自所述P型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的一侧面和部分上表面；
第一场板，自所述P-型半导体埋层的上表面向外延伸，覆盖所述绝缘介质层的部分上表面并填充所述接触孔，与所述阳极之间有间隙；
金属场板，与所述阳极相对设置，自所述N+型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的另一侧面和部分上表面，与所述第一场板之间有间隙；
阴极，设于所述N+型半导体衬底的底面。
2.根据权利要求1所述的埋层终端结构，其特征在于，所述第一场板为金属场板或多晶硅场板。
3.根据权利要求1所述的埋层终端结构，其特征在于，所述P-型半导体埋层中的掺杂离子均匀分布或沿水平方向渐变分布。
4.根据权利要求1所述的埋层终端结构，其特征在于，所述P-型半导体埋层包括凸起部分和非凸起部分，所述凸起部分设于所述非凸起部分的部分上表面，所述凸起部分的上表面与所述绝缘介质层的下表面接触，并通过所述接触孔与所述第一场板接触，所述凸起部分的一侧面与所述非凸起部分的一侧面连接形成所述P-型半导体埋层的一侧面，所述凸起部分的宽度小于所述非凸起部分的宽度，所述非凸起部分的上表面与所述P型半导体场限环的另一侧面接触，所述非凸起部分的另一侧面与所述P型半导体场限环的部分底面接触，所述非凸起部分的上表面与所述N-型半导体漂移区的上表面之间有间隙。
5.根据权利要求4所述的埋层终端结构，其特征在于，所述非凸起部分具有长条形结构或倒梯形结构。
6.根据权利要求1所述的埋层终端结构，其特征在于，所述绝缘介质层包括氧化层，所述氧化层为二氧化硅层。
7.根据权利要求1所述的埋层终端结构，其特征在于，所述埋层终端结构还包括P-型半导体掺杂区，设于所述N+型半导体衬底与所述阴极之间。
8.根据权利要求7所述的埋层终端结构，其特征在于，所述P-型半导体掺杂区中的掺杂离子、所述P型半导体场限环中的掺杂离子和所述P-型半导体埋层中的掺杂离子相同，所述P-型半导体掺杂区中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度且大于所述P-型半导体埋层中的掺杂离子的浓度。
9.一种如权利要求1至8中任意一项所述的埋层终端结构的制备方法，其特征在于，包括如下步骤：
S1、提供N+型半导体衬底，经外延生长在所述N+型半导体衬底的上表面形成N-型半导体漂移区；
S2、在所述N-型半导体漂移区的上表面形成绝缘介质层；
S3、依次经光刻、第一离子注入，在所述N-型半导体漂移区中形成P型半导体场限环；之后，依次经光刻、第二离子注入，在所述N-型半导体漂移区中形成P-型半导体埋层；
S4、依次经光刻、第三离子注入，在所述N-型半导体漂移区中形成N+型半导体场限环；
S5、经离子溅射，覆盖所述N-型半导体漂移区的部分上表面和所述绝缘介质层的部分上表面，分别形成阳极、第一场板和金属场板；
S6、经离子溅射，淀积阴极材料于所述N+型半导体衬底的底面，形成阴极。
10.根据权利要求9所述的埋层终端结构的制备方法，其特征在于，所述步骤S3中，所述第一离子注入为硼离子注入，所述第二离子注入为硼离子注入；
所述步骤S4中，所述第三离子注入为砷离子和/或磷离子注入。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110695201.8A CN113314600B (zh) | 2021-06-22 | 2021-06-22 | 埋层终端结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110695201.8A CN113314600B (zh) | 2021-06-22 | 2021-06-22 | 埋层终端结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113314600A CN113314600A (zh) | 2021-08-27 |
| CN113314600B true CN113314600B (zh) | 2022-04-15 |
Family
ID=77379853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110695201.8A Active CN113314600B (zh) | 2021-06-22 | 2021-06-22 | 埋层终端结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113314600B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130153A (zh) * | 2010-12-22 | 2011-07-20 | 东南大学 | 绝缘体上硅的n型横向绝缘栅双极晶体管及其制备方法 |
| CN107210318A (zh) * | 2014-09-17 | 2017-09-26 | 砧半导体有限公司 | 高压半导体设备 |
| CN110444587A (zh) * | 2019-08-21 | 2019-11-12 | 江苏中科君芯科技有限公司 | 具有埋层的终端结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2248158A4 (en) * | 2008-02-14 | 2011-06-22 | Maxpower Semiconductor Inc | EDGE DETERMINATION WITH IMPROVED PUNCHING VOLTAGE |
| CN109427771B (zh) * | 2017-09-01 | 2020-10-30 | 无锡华润上华科技有限公司 | 一种集成电路芯片及其制作方法、栅驱动电路 |
-
2021
- 2021-06-22 CN CN202110695201.8A patent/CN113314600B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130153A (zh) * | 2010-12-22 | 2011-07-20 | 东南大学 | 绝缘体上硅的n型横向绝缘栅双极晶体管及其制备方法 |
| CN107210318A (zh) * | 2014-09-17 | 2017-09-26 | 砧半导体有限公司 | 高压半导体设备 |
| CN110444587A (zh) * | 2019-08-21 | 2019-11-12 | 江苏中科君芯科技有限公司 | 具有埋层的终端结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113314600A (zh) | 2021-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8975690B2 (en) | Semiconductor device | |
| US6710418B1 (en) | Schottky rectifier with insulation-filled trenches and method of forming the same | |
| US8536641B1 (en) | Semiconductor device | |
| TWI475614B (zh) | 溝渠裝置結構及製造 | |
| CN103972287A (zh) | 半导体装置 | |
| US11955540B2 (en) | Semiconductor device and production method | |
| JP6694375B2 (ja) | 半導体装置 | |
| CN104779289A (zh) | 半导体装置 | |
| CN110047918A (zh) | 半导体装置 | |
| JP2016502270A (ja) | 改善されたトレンチ保護を有するトレンチベースデバイス | |
| CN106356401B (zh) | 一种功率半导体器件的场限环终端结构 | |
| CN112201690A (zh) | Mosfet晶体管 | |
| KR20010006559A (ko) | 실리콘 카바이드 전계제어 바이폴라 스위치 | |
| US11869940B2 (en) | Feeder design with high current capability | |
| CN103208529A (zh) | 半导体二极管以及用于形成半导体二极管的方法 | |
| CN111211168A (zh) | 一种rc-igbt芯片及其制造方法 | |
| CN115642088A (zh) | 一种沟槽型SiC MOSFET器件结构及其制造方法 | |
| CN113658999B (zh) | 具有无结终端技术功率半导体器件及制造方法和应用 | |
| CN103325846A (zh) | 斜沟槽肖特基势垒整流器件及其制造方法 | |
| CN114628499A (zh) | 一种带有沟槽的碳化硅二极管及其制备方法 | |
| CN105206607A (zh) | 半导体装置及其制造方法 | |
| CN103199119B (zh) | 一种具有超结结构的沟槽肖特基半导体装置及其制备方法 | |
| CN113314599B (zh) | 复合终端结构及其制备方法 | |
| CN103545381B (zh) | 一种水平结构沟槽肖特基半导体装置及其制备方法 | |
| CN116779648A (zh) | 一种肖特基二极管版图结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |