CN105206607A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明涉及半导体装置及其制造方法。实施方式的半导体装置包括：第1半导体层，具有第1区域和第2区域；第2半导体层，被设置于第1半导体层上侧；第3半导体层，被选择性地设置于第2半导体层上侧；控制电极，在第2半导体层以及第3半导体层中隔着绝缘膜而被设置；第1导电体，以隔着绝缘膜与控制电极以及第1半导体层相接的方式设置于第1半导体层内，相比控制电极而更位于第1半导体层侧；第2导电体，在第2区域中，在从第3半导体层朝向第1半导体层的方向上延伸，在第1半导体层内隔着绝缘膜而被设置；第1电极，与第1半导体层、第2半导体层以及第3半导体层电连接；以及第2电极，与第1半导体层电连接。
Description
关联申请
本申请享有以日本专利申请2014-122936号(申请日：2014年6月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式主要涉及半导体装置及其制造方法。
背景技术
一般地，MOSFET(MetalOxideSemiconductorFieldEffectiveTransistor，金属氧化物半导体场效应晶体管)在电源电路、DC-AC转换器、DC-DC转换器等中被用作开关元件。开关元件分为漏极与电源端子连接的高侧(highside)MOSFET和源极接地的低侧(lowside)MOSFET。例如在DC-DC转换器中，高侧MOSFET的源极与低侧MOSFET的漏极串联。通过高侧MOSFET与低侧MOSFET交替地重复进行导通、截止，输出短形状的电压。在高侧MOSFET截止之后，在低侧MOSFET进行导通动作的期间，由于负载、布线等中包含的电感分量而反电动势起作用。由于该反电动势而产生的电流在低侧MOSFET的寄生pn二极管中正向流过，在寄生pn二极管中电阻值高，所以功率损失高。因此，已知在低侧MOSFET中形成功率损失低的肖特基势垒二极管(Schottkybarrierdiode)。为了减少与MOSFET以及肖特基势垒二极管的布线连接并降低电感分量，这种肖特基势垒二极管与MOSFET并联地设置在同一基板上。但是，作为肖特基接合的SBD相对于MOSFET耐压较低，所以在低的反向电压下引起击穿。因此，当在同一面上形成了MOSFET与SBD的情况下，如果施加反向电压，则无法具有足够的耐压。
发明内容
本发明的实施方式提供能够提高形成于同一基板的肖特基势垒二极管以及MOSFET的耐压的半导体装置及其制造方法。
实施方式的半导体装置包括：
第1导电类型的第1半导体层，具有第1区域、以及与所述第1区域邻接的第2区域；
第2导电类型的第2半导体层，在所述第1区域中被设置于所述第1半导体层的上侧；
第1导电类型的第3半导体层，被选择性地设置于所述第2半导体层的上侧；
控制电极，在所述第2半导体层以及所述第3半导体层中隔着绝缘膜而被设置；
第1导电体，以隔着所述绝缘膜与所述控制电极以及所述第1半导体层相接的方式设置于所述第1半导体层内，相比所述控制电极而更位于所述第1半导体层侧；
第2导电体，在所述第2区域中，在从所述第3半导体层朝向所述第1半导体层的方向上延伸，在所述第1半导体层内隔着绝缘膜而被设置；
第1电极，与所述第1半导体层、所述第2半导体层以及所述第3半导体层电连接；以及
第2电极，与所述第1半导体层电连接。
另外，实施方式的半导体装置的制造方法包括：
形成具有第1区域以及第2区域的第1导电类型的第1半导体层的工序；
在所述第1区域中，在所述第1半导体层的上侧形成具有第2导电类型的第2半导体层的工序；
在所述第2半导体层上侧选择性地形成第1导电类型的第3半导体层的工序；
在所述第1区域中，同时形成与所述第1半导体层、所述第2半导体层以及所述第3半导体层相接的第1沟槽、以及被设置于所述第2区域的第2沟槽的工序；
在位于所述第2半导体层以及所述第3半导体层中的所述第1沟槽内隔着绝缘膜而形成控制电极的工序；
在相比所述控制电极而更位于所述第1半导体层侧并且形成于述第1半导体层内的所述第1沟槽内，隔着所述绝缘膜形成第1导电体的工序；
在所述第2沟槽内隔着绝缘膜形成第2导电体的工序；
以与所述第1半导体层、所述第2半导体层以及所述第3半导体层电连接的方式形成第1电极的工序；以及
以与所述第1半导体层电连接的方式形成第2电极的工序。
附图说明
图1是第1实施方式的DC-DC转换器的概略图。
图2是第1实施方式的半导体装置的示意性俯视图。
图3是图1所示的半导体装置的沿着Ia-Ia的剖面图。
图4是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图5是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图6是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图7是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图8是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图9是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图10是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
图11是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
具体实施方式
下面，参照附图说明本实施方式。此外，在各附图中，针对同样的构成要素附加同一符号而适当省略详细的说明。另外，在下面的说明中，将n型设为第1导电类型、将p型设为第2导电类型来进行说明，但即使将p型设为第1导电类型、将n型设为第2导电类型也能够实施。
(第1实施方式)
参照图1至图3说明第1实施方式的半导体装置。图1是第1实施方式的DC-DC转换器的概略图，图2是示出了第1实施方式的半导体装置的示意性俯视图，图3是图2所示的半导体装置的沿着Ia-Ia的剖面图。
图1是第1实施方式的DC-DC转换器的概略图。
图1所示DC-DC转换器800包括半导体装置100、半导体装置400、控制器500、电感器600、电容元件700。在半导体装置100中，具有低侧MOSFET以及肖特基势垒二极管(SBD)，半导体装置400是高侧MOSFET。半导体装置100以及半导体装置400是DC-DC转换器800的开关元件。控制器500控制半导体装置100以及半导体装置400的导通、截止动作。
本实施方式的半导体装置100在同一基板上具备图1所示的DC-DC转换器800中示出的低侧MOSFET以及肖特基势垒二极管(SBD)。
本实施方式的半导体装置100具有半导体基板1、n型漂移层2、p型基极(base)层3、n+型源极层4、p+接触层5、栅极绝缘膜7、栅极电极8、第1场板电极9、第2场板电极10、绝缘膜11、第1电极12、以及第2电极13等。
如图2所示，在半导体装置100中，将具备MOSFET的区域设为MOSFET区域200(第1区域)，将具备肖特基势垒二极管(SBD)的区域设为SBD区域300(第2区域)。
由硅构成的半导体基板1具有第1面1a、以及与第1面1a对置的第2面1b。半导体基板1是具有例如磷、砷等杂质的n型半导体区域。n型杂质浓度为例如1×1019～1×1020cm-3。
如图3所示，n型漂移层2(第1半导体层)设置在第1面1a上。n型漂移层2具有第3面1c，与第3面1c对置。n型漂移层2成为在半导体装置100中保持耐压的层。n型漂移层2的n型杂质浓度为例如3×1016～1×1017cm-3。
此处，将与第3面1c平行的方向的一个方向设为X方向，将同样是与第3面1c平行的方向并且与X方向正交的方向设为Y方向，将与X以及Y方向正交且从半导体基板1朝向第3面1c的方向设为Z方向。在半导体装置100的深度方向(Z方向)上，n型漂移层2的杂质浓度可以是恒定的，但在半导体基板1与n型漂移层2的界面附近也可以设为高浓度。由此，能够降低半导体基板1与n型漂移层2的界面处的接触电阻，能够降低半导体装置100的导通电阻。Z方向上的n型漂移层2的厚度为例如3～5μm左右。
p型基极层3(第2半导体层)设置在n型漂移层2上。如果对栅极电极8施加阈值以上的电压，则在p型基极层3中形成n型的反转层。此外，关于栅极电极8的详细情况将后面叙述。p型基极层3是例如具有硼(B)等杂质的p型半导体区域。p型基极层3的p型杂质浓度为例如1×1016～1×1018cm-3。p型基极层3的p型杂质浓度在与n型漂移层2的界面附近较低，但具有随着从n型漂移层2离开而变高的倾向。Z方向上的p型基极层3的厚度为例如约0.5～1μm。
在MOSFET区域200中，沟槽(trench)6a在Z方向上延伸，其一端位于第3面1c，另一端位于n型漂移层2的内部。另外，沟槽6a被设置为在X方向上有恒定的间隔并且在Y方向上延伸。沟槽6a利用光刻技术以及蚀刻技术来形成。
在SBD区域300中，沟槽6b以从第3面1c朝向半导体基板1延伸的方式，设置在n型漂移层2内。沟槽6b在X方向上相互间以恒定的间隔被设置，并且被设置为在Y方向上延伸。另外，沟槽6b的底面的Z方向上的位置(深度)为与沟槽6a的底面大致相同的位置。即，沟槽6b的底部相比p型基极层3而更位于半导体基板1侧。沟槽6b利用光刻技术以及蚀刻技术来形成。
沟槽6a与沟槽6b的相邻的间隔大致恒定。例如，沟槽6a与沟槽6b相邻的间隔为1～2μm左右。另外，沟槽6a以及沟槽6b的宽度(X方向的长度)为例如0.1～0.5μm左右。
栅极电极8(控制电极)以隔着栅极绝缘膜7与p型基极层3相接的方式，设置在沟槽6a的内部。栅极电极8在Y方向上延伸，与设置于半导体装置100的终端等的栅极布线电极23电连接。
第1场板电极9(第1导电体)在相比栅极电极8而更位于半导体基板1侧的沟槽6a内部，隔着栅极绝缘膜7与n型漂移层2相接地被设置。第1场板电极9在Y方向上延伸，在半导体装置100的终端被电连接成具有与其他第1场板电极9相同的电位。第1场板电极9在对栅极电极8施加的电压为阈值以下时，在n型漂移层2中形成耗尽层。
第2场板电极10(第2导电体)在沟槽6b内部，隔着栅极绝缘膜7与n型漂移层2相接地被设置。第2场板电极10与第1场板电极9同样地在Y方向上延伸，在半导体装置100的终端被电连接成具有与其他第2场板电极10相同的电位。第2场板电极10在被施加了第1电极12为比第2电极13低的电位的反向电压的状态下，在SBD区域300中的n型漂移层2中形成耗尽层。
栅极电极8、第1场板电极9以及第2场板电极10由氧化硅(SiO2)、多晶硅等形成。SiO2、多晶硅通过例如CVD(ChemicalVaporDeposition，化学气相沉积)法来形成。
在MOSFET区域200中，n+型源极层4被选择性地设置在p型基极层3上。X方向上的n+型源极层4与栅极绝缘膜7(沟槽6a的侧面)相接。当在p型基极层3中形成了反转层时，n+型源极层4作为供给电子的源极区域发挥功能。n+型源极层4的n型杂质浓度为例如1×1019～1×1020cm-3。Z方向上的n+型源极层4的厚度为例如0.2～0.7μm左右。
在MOSFET区域200中，p+型接触层5(第3半导体层)被设置在p型基极层3上。p+型接触层5位于邻接的n+源极层4之间，并且与n+源极层4相接地设置。p+型接触层5的p型杂质浓度为例如1×1019～1×1020cm-3。
绝缘膜11以隔着p型基极层3、n+源极层4、栅极绝缘膜7与第1场板电极9相接以及隔着栅极绝缘膜7与第2场板电极10相接的方式，被设置在第3面1c上。绝缘膜11是TEOS(Tetraethylorthosilicate，原硅酸四乙酯)等氧化膜，通过等离子体CVD法等来形成。
第1电极12被设置在第3面1c以及绝缘膜11上，与n型漂移层2、n+型源极层4以及p+型接触层5电连接。
在MOSFET区域200中，第1电极12具有源极电极的功能。在SBD区域300中，第1电极12与n型漂移层2连接的连接部分成为肖特基接合。在SBD区域300中，第1电极12具有阳极电极的功能。
第2电极13被设置于第2面1b。第2电极13与半导体基板1电连接。第2电极13在MOSFET区域200中具有漏极电极的功能，在SBD区域300中具有阴极电极的功能。
接下来，针对本实施方式的半导体装置100的作用以及效果，分成MOSFET为导通状态的时候与截止状态的时候来说明。
MOSFET为导通状态是指：对作为漏极电极的第2电极13施加比作为源极电极的第1电极12高的电压，并且对栅极电极8施加的电压高于阈值电压的状态。此时，p型基极层3经由p+接触层5而成为源极电位，n型漂移层2成为漏极电位。在该状态时，在栅极电极8附近的p型基极层3中，p型基极层3的作为少数载流子的电子被拉到栅极电极8附近。由此，隔着栅极绝缘膜7，在p型基极层3中形成n型的反转层(未图示)。该反转层作为沟道(channel)发挥作用。电子从第1电极12经由n+型源极层4、p型基极层3中形成的n型的反转层、n型漂移层2以及半导体基板1而流到第2电极13。即，电流从第2电极13流向第1电极12。
另一方面，MOSFET为截止状态是指：对栅极电极8施加的电压低于阈值电压的状态。由此，p型基极层3中形成的n型的反转层消失，在p型基极层3中隔着栅极绝缘膜7形成耗尽层。由于在p型基极层3中未形成沟道，所以来自第1电极12的电子的供给过剩。由此，对n型漂移层2以及p型基极层3施加反向的电压。在被施加了反向电压的状态下，在n型漂移层2与p型基极层3的接合面形成耗尽层。由于n型漂移层2的杂质浓度比p型基极层3的杂质浓度低，所以耗尽层朝向n型漂移层2而延伸。
第1场板电极9如上述那样是源极电位。因此，在第1场板电极9所处于的n型漂移层2内，电荷经由绝缘膜7被拉过来，所以形成耗尽层。耗尽层在第1场板电极9的侧面上，在X方向上延伸。另外，在第1场板电极9的底面上，耗尽层从第3面1c朝向半导体基板1地延伸。从相邻的第1场板电极9的两侧向X方向延伸的耗尽层、与形成于n型漂移层2与p型基极层3的接合面的耗尽层相接合。即，在MOSFET区域200的n型漂移层2内，相比第1场板电极9，耗尽层位于从第3面1c到半导体基板1的方向下侧宽的范围内。因此，在MOSFET区域200中能够具有高耐压。
在SBD区域300中，在第2场板电极10所处于的n型漂移层2中隔着栅极绝缘膜7形成耗尽层。关于SBD，除了在通过反电动势而电位反转的情况以外，在导通状态以及截止状态的哪一个的情况下都形成耗尽层。耗尽层从第2场板电极10的侧面向X方向延伸，并且从第2场板电极10的底面朝向半导体基板1方向而延伸。此时，从相邻的第2场板电极10的侧面向X方向延伸了的耗尽层相接合。由此，在SBD区域300的整个n型漂移层2中形成耗尽层。
在MOSFET为截止状态时，进一步地，由于第1场板电极9而在n型漂移层2内形成了的耗尽层与由于第2场板电极10而在n型漂移层2内形成了的耗尽层相接合。由此，耗尽层在n型漂移层2的宽范围内扩展，所以在MOSFET区域200以及SBD区域300中能够充分地确保耐压。如以上那样，能够提高在同一基板上形成了MOSFET区域200以及SBD区域300的半导体装置100的耐压。
此处，说明在作为开关元件的半导体装置100以及半导体装置400的开关变换时、即从导通状态变成截止状态的情况下的详细情况。当高侧的半导体装置400成为截止状态且低侧的半导体装置100成为导通状态时，由于负载、布线等的电感分量而产生反电动势。有时，由于该反电动势，作为阳极电极以及源极电极的第1电极12与作为阴极电极以及漏极电极的第2电极13的电位瞬间反转。即，由于对第1电极12施加比第2电极13高的电压，所以电流从第1电极12流向第2电极13。此时，电流在相对于寄生pn二极管而言电阻值低的SBD中流过。
因此，在瞬间施加了正向电压的状态下，能够在低电压下在SBD中流过正向电流。另一方面，在施加有反向电压的状态下，在耐压低的SBD中形成耗尽层，所以不引起击穿而具有耐压。由此，即使施加与MOSFET相同的反向电压，SBD也不击穿，所以能够提高形成于同一基板的MOSFET以及SBD的耐压。
另外，由于在n型漂移层2内形成的耗尽层变大，第1电极12以及第2电极13之间的接合电容下降，所以作为半导体装置100整体的电容降低。由此，半导体装置100能够实现高速开关动作。
接下来，利用图4至图11来说明本实施方式的半导体装置100的制造方法。图4至图11是第1实施方式的半导体装置的制造工序中的半导体装置的剖面图。
如图4所示，在n型漂移层2上涂覆光致抗蚀剂15a，进行曝光以及显影而形成图案。
如图5所示，从n型漂移层2露出了的部分起，通过例如离子注入法，在n型漂移层2依次形成p型基极层3以及n+型源极层4。在p型基极层3中注入例如硼(B)等，在n+型源极层4中注入磷(P)、砷(As)。在形成p型基极层3、n+型源极层4以及p+型接触层5时，在规定的高度选择加速电压，以在深的位置形成杂质浓度的峰值的方式来进行离子注入。
其后，通过氧等离子体等来剥离作为掩模使用的光致抗蚀剂15a。其后，为了使注入了的离子热扩散，在1000℃以上进行热处理。
如图6所示，在第3面1c上涂覆光致抗蚀剂15b，对光致抗蚀剂15b进行曝光以及显影而形成用于在氧化膜中形成沟槽6a以及沟槽6b的图案。该图案按相邻的耗尽层相接合的程度的宽度、且在MOSFET为导通状态时不阻碍电子的流动的程度的宽度来形成。
如图7所示，为了通过各向异性蚀刻形成沟槽6a以及沟槽6b，通过例如RIE(ReactiveIonEtching，反应离子蚀刻)等来削去n型漂移层2。RIE是在真空中使例如氟利昂(CF4)等反应性气体流过并施加高电压进行蚀刻的方法。由此，反应性气体成为等离子体化了的活化离子。通过使该离子朝向n型漂移层2撞击，形成沟槽6a以及沟槽6b。其后，通过氧等离子体等来剥离光致抗蚀剂15b。
如图8所示，使沟槽6a以及沟槽6b的侧壁以及底面在例如基板温度为1000℃下且在氢气气氛中、氧气气氛等中热氧化而形成均匀的栅极绝缘膜7，其后，在沟槽6b中形成掩模。
如图9所示，在沟槽6a中隔着栅极绝缘膜7而形成第1场板电极9。第1场板电极9由多晶硅构成。为了谋求膜的均匀性，通过CVD法等来形成多晶硅。此时，第1场板电极9被形成为位于n型漂移层2中。其后，使形成了第1场板电极9的沟槽6a的侧壁以及底面在例如基板温度为1000℃下且在氢气气氛中、氧气气氛等中热氧化而形成均匀的栅极绝缘膜7。
如图10所示，在沟槽6a中隔着第1场板电极9以及栅极绝缘膜7而形成栅极电极8。栅极电极8是以位于p型基极层3以及n+型源极层4中的方式隔着栅极绝缘膜7来形成的。栅极电极8由多晶硅构成。为了谋求膜的均匀性，通过CVD法等形成多晶硅。
如图11所示，在沟槽6b内，隔着栅极绝缘膜7在n型漂移层2上通过例如等离子体CVD法等来形成氧化硅(SiO2)。其后，在第3面1c上，以TEOS(Tetraethoxysilane，四乙氧基硅烷)作为原料，通过CVD法来形成SiO2。其后，隔着绝缘膜11在第2面1b侧以及第3面1c侧形成电极。利用例如铜(Cu)、铝等导电材料，通过例如溅射法等来形成电极。
在本实施方式的制造工序中，利用掩模来同时形成沟槽6a以及沟槽6b，该掩模是按相邻的耗尽层的宽度是相接合的程度并且在MOSFET为导通状态时不阻碍电子的流动的程度的间隔来形成的。通过以同一掩模同时形成沟槽6a以及沟槽6b，能够形成宽度为适于从相邻的场板电极形成的耗尽层相接合的宽度、且不产生导通电阻的宽度的沟槽。根据以上所述，能够缩短能够获得这些效果的半导体装置100的制造工序中的时间。
根据以上所述，在本实施方式的制造方法中，能够制造即使简化制造工序也能够提高耐压的半导体装置100。
说明了本发明的几个实施方式，但这些实施方式是作为例子来提出的，并非旨在限定发明的范围。这些新的实施方式能够以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形被包含在发明的范围、主旨中，并且被包含在专利权利要求书所记载的发明及其均等的范围内。
Claims (9)
1.一种半导体装置，包括：
第1导电类型的第1半导体层，具有第1区域、以及与所述第1区域邻接的第2区域；
第2导电类型的第2半导体层，在所述第1区域中被设置于所述第1半导体层的上侧；
第1导电类型的第3半导体层，被选择性地设置于所述第2半导体层的上侧；
控制电极，在所述第2半导体层以及所述第3半导体层中隔着绝缘膜而被设置；
第1导电体，以隔着所述绝缘膜与所述控制电极以及所述第1半导体层相接的方式设置于所述第1半导体层内，相比所述控制电极而更位于所述第1半导体层侧；
第2导电体，在所述第2区域中，在从所述第3半导体层朝向所述第1半导体层的方向上延伸，在所述第1半导体层内隔着绝缘膜而被设置；
第1电极，与所述第1半导体层、所述第2半导体层以及所述第3半导体层电连接；以及
第2电极，与所述第1半导体层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1导电体以及所述第2导电体在与所述第1半导体层和所述第2半导体层的界面平行的方向上以恒定的间隔来被设置。
3.根据权利要求1所述的半导体装置，其特征在于，
在从所述第3半导体层朝向所述第1半导体层的方向上，所述第1导电体的底面以及所述第2导电体的底面的位置为相同的位置。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第2半导体层的杂质浓度随着从所述第1半导体层侧向所述第3半导体层侧靠近而变高。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第1半导体层的杂质浓度随着从所述第2半导体层侧向所述第2电极侧靠近而变高。
6.根据权利要求4所述的半导体装置，其特征在于，
所述第2半导体层的杂质浓度为1×1016～1×1018cm-3。
7.根据权利要求4所述的半导体装置，其特征在于，
所述第1半导体层的杂质浓度为1×1016～1×1017cm-3。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第1导电体以及所述第2导电体的材料是氧化硅或多晶硅。
9.一种半导体装置的制造方法，包括：
形成具有第1区域以及第2区域的第1导电类型的第1半导体层的工序；
在所述第1区域中，在所述第1半导体层的上侧形成具有第2导电类型的第2半导体层的工序；
在所述第2半导体层上侧选择性地形成第1导电类型的第3半导体层的工序；
在所述第1区域中，同时形成与所述第1半导体层、所述第2半导体层以及所述第3半导体层相接的第1沟槽、以及被设置于所述第2区域的第2沟槽的工序；
在位于所述第2半导体层以及所述第3半导体层中的所述第1沟槽内隔着绝缘膜而形成控制电极的工序；
在相比所述控制电极而更位于所述第1半导体层侧并且形成于述第1半导体层内的所述第1沟槽内，隔着所述绝缘膜形成第1导电体的工序；
在所述第2沟槽内隔着绝缘膜形成第2导电体的工序；
以与所述第1半导体层、所述第2半导体层以及所述第3半导体层电连接的方式形成第1电极的工序；以及
以与所述第1半导体层电连接的方式形成第2电极的工序。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102694009A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 半导体器件及其制造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130214378A1 (en) * | 2001-10-26 | 2013-08-22 | Renesas Electronics Corporation | Semiconductor device including a mosfet and schottky junction |
| US20140103425A1 (en) * | 2010-09-07 | 2014-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN102694009A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 半导体器件及其制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113497150A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置 |
| CN113497033A (zh) * | 2020-03-19 | 2021-10-12 | 株式会社东芝 | 半导体装置及其控制方法 |
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