CN102694009A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。本发明的半导体器件具备第1半导体层、多个基区、源区、在沟槽内隔着栅绝缘膜设置的栅电极、在沟槽内于栅电极之下隔着场板绝缘膜设置的场板电极、第1主电极、及第2主电极。场板绝缘膜的一部分的厚度比栅绝缘膜的厚度厚，设置于一对沟槽内的场板绝缘膜的一部分彼此之间的第1半导体层的宽度比设置于一对沟槽内的栅绝缘膜彼此之间的基区的宽度窄，在第1半导体层和场板绝缘膜的一部分之间的界面的正上方未形成源区。

Description

半导体器件及其制造方法
本申请基于2011年3月23日提交的在先日本专利申请第2011-064854号，并要求其优先权，在此作为参照并入其全部内容。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
上下电极结构的功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物场效应晶体管)例如是在家用电器、汽车电动机的电力变换等中使用的半导体器件。这种半导体器件在电力用中使用，必须是高耐压。此外，这种元件为了降低消耗电力，需要降低导通动作时的电阻(以下，导通电阻)。
作为降低导通电阻的手段有场板(field plate：静电场起电板)结构。在场板结构中，在沟槽内隔着栅绝缘膜设有栅电极的同时，在栅电极之下隔着场板氧化膜设有场板电极。通过设置场板电极，可以增加MOSFET的漂移层的杂质浓度，所以具有导通电阻下降的优点。此外，在这种MOSFET中，通过场板电极，容易进行漂移层的耗尽，并维持高耐压。
但是，伴随功率MOSFET的微细化，沟槽的节距具有减小的趋势。若沟槽的节距减小，夹在沟槽之间的基极层变窄。由此，设置于基极层的表面的源极层、设置于基极层内的载流子抽出层的形成越发困难。载流子抽出层例如进行由雪崩击穿产生的空穴(hole)的排除。通过设置这样的层，功率MOSFET的雪崩耐量提高。因此，要求即使进行功率MOSFET的微细化，导通电阻也低、且耐性高的MOSFET。
发明内容
本发明提供一种导通电阻低、具有高的雪崩耐量的半导体器件及其制造方法。
本发明的实施方式的半导体器件具备：第1导电型的第1半导体层；设置在上述第1半导体层的表面；第1导电型的源区，选择性地设置在上述基区的各自的表面；栅电极，在从上述源区的表面贯通上述基区而到达上述第1半导体层的一对沟槽内，隔着栅绝缘膜分别设置；场板电极，在上述一对沟槽内，在上述栅电极之下隔着场板绝缘膜分别设置；第1主电极，电连接于上述第1半导体层；第2主电极，电连接于上述源区。上述场板绝缘膜的一部分的厚度比上述栅绝缘膜的厚度厚。在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述栅绝缘膜彼此之间的上述基区的宽度窄。在上述第1半导体层和上述场板绝缘膜的上述一部分之间的界面的正上方未形成上述源区。
根据本发明的实施方式，可以提供导通电阻低、具有高的雪崩耐量的半导体器件及其制造方法。
附图说明
图1是第1实施方式涉及的半导体器件的示意图，图1(a)是剖面示意图，图1(b)是平面示意图。
图2是第1实施方式涉及的半导体器件的剖面示意图。
图3是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。
图4是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。
图5是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。
图6是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。
图7是参考例涉及的半导体器件的剖面示意图。
图8是用于说明第1实施方式涉及的半导体器件的效果的剖面示意图。
图9是第2实施方式涉及的半导体器件的剖面示意图。
图10是第3实施方式涉及的半导体器件的剖面示意图。
图11是第4实施方式涉及的半导体器件的剖面示意图。
图12是第5实施方式涉及的半导体器件的剖面示意图。
图13是第6实施方式涉及的半导体器件的剖面示意图。
图14是第7实施方式涉及的半导体器件的剖面示意图。
图15是第8实施方式涉及的半导体器件的剖面示意图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，相同的部件附上相同的符号，对说明过一次的部件适当地省略其说明。
(第1实施方式)
图1是第1实施方式涉及的半导体器件的示意图，图1(a)是剖面示意图，图1(b)是平面示意图。在图1(a)中示出图1(b)的X-X’剖面。
图2是第1实施方式涉及的半导体器件的剖面示意图。
图1所示的半导体器件100是上下电极结构的功率MOSFET元件。在半导体器件100中，在n+型的漏极层10之上设有n型的漂移层(第1半导体层)11。在漂移层11的表面，设有多个p型的基区12。在基区12的各自的表面选择性地设有n+型的源区13。
此外，在半导体器件100中，在基区12的表面选择性地设有p+型的接触区(载流子抽出区)15。接触区15连接于源区13。接触区15的杂质浓度高于基区12的杂质浓度。接触区15的下端和漂移层11的背面(或者，漂移层10的表面)之间的距离比源区13的下端和漂移层11的背面(或者，漏极层10的表面)之间的距离短。
此外，在半导体器件100中，在从源区13的表面贯通基区12而到达漂移层11的一对沟槽20内，隔着栅绝缘膜21而分别设有栅电极22。而且，实施方式不限于沟槽20仅为一对的半导体器件。即，实施方式包括设有2个以上的多个沟槽20的半导体器件。
在一对沟槽20内，在栅电极22之下，隔着场板绝缘膜23分别设有场板电极24。
通过沟槽状的场板电极24设置于漂移层11内，漂移层11变得容易耗尽。因此，可以将漂移层11的杂质浓度设为高浓度。由此，降低漂移层11的电阻率，导通电阻下降。在栅电极22、栅绝缘膜21及源区13之上设有层间绝缘膜30。
此外，在半导体器件100中，场板绝缘膜23的一部分的厚度比栅绝缘膜21的厚度厚。场板绝缘膜23的一部分例如是与场板电极24的侧面相接的场板绝缘膜23的一部分。由此，分别设置于一对沟槽20内的场板绝缘膜23的其一部分彼此之间的漂移层11的宽度比分别设置于一对沟槽20内的栅绝缘膜21彼此之间的基区12的宽度窄。在此，“宽度”是指沟槽20周期性地排列的方向上的半导体器件100的各部件的距离。
此外，在半导体器件100中，源区13的宽度适当被调整。例如，在图2中，源区13的宽度比图1例示的源区13的宽度窄。即，在漂移层11和与场板电极24的侧面相接的场板绝缘膜23的部分之间的界面的正上方未形成源区13的方式也包含在实施方式中。这时，在上述的界面的正上方形成有接触区15。
此外，在半导体器件100中，在漂移层11隔着漏极层10电连接有作为漏电极的第1主电极90。在源区13及接触区15电连接有作为源电极的第2主电极91。场板电极24例如电连接于第2主电极91或栅电极22。
漏极层10、漂移层11、基区12、源区13及接触区15的主成分例如是硅(Si)。栅绝缘膜21、场板绝缘膜23、及层间绝缘膜30的材质例如是氧化硅(SiO2)。栅电极22及场板电极24的材质是包含杂质的多晶硅。
第1主电极90的材质是铜(Cu)或铝(Al)等金属。第2主电极91的材质是钼(Mo)、铝(Al)、铜(Cu)等金属。在半导体器件100并设后述的肖特基二极管(以下，SBD)的情况下，第2主电极91的材质优选为钼(Mo)、铝(Al)等金属。
此外，也可以在实施方式中，包含n型、n+型、及n型称为第1导电型，包含p型、p+型、p-型称为第2导电型。作为第1导电型的杂质例如利用磷(P)、砷(As)等，作为第2导电型的杂质利用硼(B)。
图3～图6是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。
首先，如图3(a)所示，准备漂移层11形成于表面的半导体基板10s。半导体基板10s包括漏极层10和形成于漏极层10之上的漂移层11。
准备半导体基板10s之后，在半导体基板10s的表面选择性地形成掩膜部件80。掩膜部件80的材质例如是氧化硅(SiO2)。接着，将从掩膜部件80露出的漂移层11通过RIE(Reactive Ion Etching：反应性离子蚀刻)进行蚀刻。由此，从漂移层11的表面到内部选择性地形成深度d1的一对沟槽20。
接着，如图3(b)所示，在一对沟槽20的各自的内侧面及沟槽20的底面形成掩膜81。掩膜81例如是材质为氮化硅(Si3N4)的单层膜、或氮化硅(Si3N4)/氧化硅(SiO2)的2层结构的膜。掩膜81除了沟槽20内以外，还可以形成在掩膜部件80的表面及侧面。
接着，如图3(c)所示，通过RIE去除形成于一对沟槽20的各自的底面的掩膜81，在一对沟槽20的各自的底面露出漂移层11。
接着，如图4(a)所示，将从一对沟槽20的各自的底面露出的漂移层11通过RIE去除，由此，比深度d1深的深度d2的沟槽20从漂移层11的表面到内部而形成。
接着，如图4(b)所示，在一对沟槽20的各自的内部，氧化从掩膜81露出的漂移层11的表面。漂移层11表面的氧化例如通过氧化气氛下的LOCOS(Local Oxidation of Silicon：局部硅氧化)进行。由此，在从掩膜81露出的漂移层11的表面形成场板绝缘膜23。
接着，如图5(a)所示，在一对沟槽20的各自的内部通过CVD(ChemicalVapor Deposition：化学气相沉积)埋设导电层24A。导电层24A例如是多晶硅层。接着，将导电层24A蚀刻到导电层24A的表面低于场板绝缘膜23的上端。然后，去除掩膜81。该状态示于图5(b)。
如图5(b)所示，在一对沟槽20的各自的内部，隔着场板绝缘膜23形成场板电极24。然后，去除掩膜部件80。
接着，如图6(a)所示，在一对沟槽20的各自的内部，在各沟槽20的内侧面及场板电极24之上形成栅绝缘膜21。栅绝缘膜21例如通过氧化气氛下的热氧化形成。接着，在一对沟槽20的各自的内部，通过CVD埋入导电层22A。导电层22A例如是多晶硅层。接着，将导电层24A蚀刻为导电层24A的表面和漂移层11的表面成为同一面。在图6(b)表示该状态。
如图6(b)所示，在一对沟槽20的各自的内部，隔着栅绝缘膜21形成栅电极22。
在一对沟槽20的各自的内部形成栅电极22和场板电极24时，调整为场板绝缘膜23的一部分的厚度比栅绝缘膜21的厚度厚。而且，设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的宽度调整为比设置于一对沟槽20内的栅绝缘膜21彼此之间的漂移层11的宽度窄。
通过后述的工艺，形成于一对沟槽20内的栅绝缘膜21彼此之间的漂移层11被改性为基区12。即，在实施方式中，设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的宽度调节为比设置于一对沟槽20内的栅绝缘膜21彼此之间的基区12的宽度窄。
然后，去除形成于漂移层11的表面的栅绝缘膜21。接着，如图1所示，在漂移层11的表面通过离子注入形成多个基区12。而且，在基区12的各自的表面通过离子注入选择性地形成源区13、接触区15。而且，形成隔着漏极层10电连接于漂移层11的第1主电极90和电连接于源区13及接触区15的第2主电极91。通过这种制造过程形成半导体器件100。
在第1实施方式涉及的半导体器件的制造过程中，也可以如图2所示的半导体器件100那样，将源区13的宽度调整为在漂移层11和场板绝缘膜23的一部分的界面的正上方不形成源区13。
说明半导体器件100的效果。在说明半导体器件100的效果之前，在图7表示参考例涉及的半导体器件300的剖面示意图。
在图7所示的半导体器件300中，分别在一对沟槽200内设有栅电极220和场板电极240。场板电极240例如电连接于第2主电极91。沟槽200成为缓和的倒梯形形状(越靠下侧，沟槽200越变窄的形状)。
在半导体器件300中，一对沟槽200之间的基区120的宽度比一对沟槽200之间的漂移层11的宽度窄。因此，第1实施方式涉及的半导体器件100的沟槽20的节距和参考例涉及的半导体器件300的沟槽200的节距相同时，半导体器件300的沟槽200之间的基区120的宽度会比半导体器件100的沟槽20之间的基区12的宽度窄。
因此，在半导体器件300中，在基区120的表面形成源区13及接触区15时，在窄的区域的基区120的表面形成源区13、接触区15，从而源区13、接触区15的位置对准变得困难。
此外，在半导体器件300中，沟槽200成为倒梯形形状，所以沟槽200越靠上侧越宽。因此，在与基区120邻接的沟槽200内形成必要部件时，需要将栅电极220加厚形成，或者做成由栅电极220夹持场板电极240的上部的结构。
但是，在由栅电极220夹持场板电极240的结构中，在场板电极240和栅电极220之间需要设置绝缘膜211。因此，会增加栅电极220和第2主电极91之间的寄生电容。
相对于此，图8是用于说明第1实施方式涉及的半导体器件的效果的剖面示意图。
在半导体器件100中，栅绝缘膜21部分的沟槽20的宽度比场板绝缘膜23部分的沟槽20的宽度窄。即，一对沟槽20之间的基区12的宽度比一对沟槽20之间的漂移层11的宽度宽。
由此，即使沟槽20的节距变窄，也可以确保具有比漂移层11的宽度宽的宽度的基区12。因此，可以在宽的区域的基区12表面形成源区13及接触区15，容易进行源区13、接触区15的位置对准。
此外，在半导体器件100中，沟槽20的上部比下侧窄。因此，仅在邻接于基区12的沟槽20内，隔着栅绝缘膜21而形成栅电极22即可。因此，不需要上述的绝缘膜211。其结果，抑制栅电极22和第2主电极91之间的寄生电容的增加。
此外，在半导体器件100中，在沟槽20的下端部95例如产生由雪崩击穿引起的损坏，即使在沟槽20的下端部95附近产生空穴h(hole)，空穴h经由接触区15迅速排出到第2主电极91(参照图中的箭头h)。特别是，如图2所示，在场板绝缘膜23的一部分和漂移层11的界面的正上方没有源区13，而形成有接触区15的情况下，与源区13相比，空穴h更优先到达接触区15。
在空穴h未优先到达接触区15的情况下，有时空穴h滞留在基区12。因此，基区12的电位上升，具有产生由寄生双极晶体管引起的双极动作的可能性。若双极动作联动，则具有通过所谓闩锁(latch up)引起元件破坏的可能性。
在半导体器件100中，具备与源区13相比使空穴h优先到达接触区15的结构。其结果，半导体器件100具有高的雪崩耐量。
(第2实施方式)
图9是第2实施方式涉及的半导体器件的剖面示意图。
第2实施方式涉及的半导体器件101的基本结构与半导体器件100相同。但是，在半导体器件101中，接触区15贯通基区12。并且，接触区15的下端15b与漂移层11相接。
若是这样的结构，在沟槽20的下端部95附近产生的空穴h(hole)与半导体器件100相比，进一步易于经由接触区15排出到第2主电极91。其结果，在半导体器件101中，实现低导通电阻化的同时，半导体器件101具有比半导体器件100更高的雪崩耐量。
(第3实施方式)
图10是第3实施方式涉及的半导体器件的剖面示意图。
第3实施方式涉及的半导体器件102是IGBT(Insulated Gate BipolarTransistor：绝缘双极晶体管)元件。即，半导体器件102除了半导体器件100的结构以外，在漂移层11和第1主电极90之间夹设有p+型半导体层(第2半导体层)16。p+型半导体层16设置在漏极层10之上。在半导体器件102的动作时，从p型半导体层16注入空穴。由此，半导体器件102具有与半导体器件100同样的效果，并且在半导体器件102可以流过大于半导体器件100的大电流。
(第4实施方式)
图11是第4实施方式涉及的半导体器件的剖面示意图。
第4实施方式涉及的半导体器件500是SBD。在半导体器件500中，在n+型的漏极层10之上设有n型漂移层11。关于漏极层10及漂移层11，由于半导体器件500是SBD，所以也可以分别称为n型半导体层。
从漂移层11的表面到内部设有一对沟槽20。在各沟槽20内设有导电层41。在导电层41和漂移层11之间设有绝缘膜40。
在一对沟槽20内，在导电层41之下隔着场板绝缘膜23分别设有场板电极24。场板绝缘膜23的一部分的厚度比绝缘膜40的厚度厚。分别设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的宽度比分别设置于一对沟槽20内的导电层41彼此之间的漂移层11的宽度窄。
在漂移层11的背面侧，隔着漏极层10，作为负电极的第1主电极电连接于漂移层11。在漂移层11的表面侧，作为正电极的第2主电极91电连接于漂移层11及导电层41。第2主电极91和漂移层11进行肖特基势垒结。
在半导体器件500中，设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的宽度比设置在一对沟槽20内的导电层41彼此之间的漂移层11的宽度窄，所以肖特基势垒结的面积增加。由此，SBD的正向压降(VF)降低。
此外，在半导体器件500中，沟槽状的场板电极24设置在漂移层11内。因此，漂移层11容易被耗尽。其结果，可以将漂移层11的杂质浓度设为高浓度。由此，漂移层11的电阻率降低，正向压降(VF)进一步下降。
此外，在半导体器件500中，在场板电极24之上的沟槽20，隔着绝缘膜40设有导电层41。由此，在半导体器件500施加反向电压(VR)的状态下，耗尽层从第2主电极91扩展到漂移层11以外，还从绝缘膜40扩展到漂移层11。其结果，在半导体器件500中，在半导体器件500的反向恢复时，即使在半导体器件500施加反向电压，也可以将漏电流(IR)抑制得较低。
此外，在半导体器件500中，可以使设置于一对沟槽20内的导电层41彼此之间的漂移层11的杂质浓度低于设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的杂质浓度。由此，与被导电层41夹持的漂移层11的部分相比容易耗尽，可以将漏电流抑制得更低。
此外，半导体器件500及以下例示的SBD可以分别与半导体器件100～102的每一个同样设置在半导体基板10s上。例如，半导体器件500的制造过程是经过图3(a)～图6(b)表示的工序之后，从漂移层11的表面去除图6(b)所示的栅绝缘膜21，形成第1主电极90、第2主电极91。在此，场板绝缘膜23的一部分的厚度被调整为比绝缘膜40的厚度厚。此外，分别设置于一对沟槽20内的场板绝缘膜23的一部分彼此之间的漂移层11的宽度被调整为比分别设置于一对沟槽20内的绝缘膜40彼此之间的漂移层11的宽度窄。
(第5实施方式)
图12是第5实施方式涉及的半导体器件的剖面示意图。
第5实施方式涉及的半导体器件501的基本结构与半导体器件500相同。但是，在第5实施方式涉及的半导体器件501中，在漂移层11的表面夹着绝缘膜40还设有p型半导体层(第3半导体层)50。p型半导体层50连接于第2主电极91。
在半导体器件501中，由p型半导体层50和漂移层11形成pn结，所以耗尽层从p型半导体层50扩展到漂移层11。由此，在半导体器件501施加反向电压时，被导电层41夹着的部分的漂移层11与半导体器件500相比更容易耗尽。其结果，在半导体器件501中，在半导体器件501的反向恢复时，即使在半导体器件501施加反向电压，也可以与半导体器件500相比更低地抑制漏电流(IR)。
而且，p型半导体层50的形成经过从图3(a)到图6(b)的工序之后，在漂移层11的表面与绝缘膜40邻接而形成p型半导体层50。
p型半导体层50的形成例如通过以下的任意方法进行。
(1)通过光刻法在漂移层11上选择性地形成使形成p型半导体层50的部位开口的掩膜部件，然后，在从掩膜部件被开口的漂移层11的表面通过离子注入而注入硼(B)的方法。
(2)将选择性地含有硼(B)的SOG(Spin On Glass：旋涂玻璃)膜形成于漂移层11上之后，对SOG膜实施热处理，使包含在SOG膜中的硼扩散到漂移层11中的方法(SOG膜的主要成分是氧化硅(SiOx))。
(3)在漂移层11上选择性地形成含有硼(B)的多晶硅层之后，对多晶硅层实施热处理，使包含在多晶硅层中的硼扩散到漂移层11中的方法。
在以下所示的p型半导体层50的形成也由相同的工序形成。
(第6实施方式)
图13是第6实施方式涉及的半导体器件的剖面示意图。
在第6实施方式涉及的半导体器件502中，导电层41和场板电极24被连接。若是这样的结构，不需要分开形成导电层41和场板电极24。即，可以同时形成导电层41和场板电极24，简化制造工序。由此，可以较低地抑制半导体器件502的制造成本。
(第7实施方式)
图14是第7实施方式涉及的半导体器件的剖面示意图。
在第7实施方式涉及的半导体器件503中，设置于半导体器件500的绝缘膜40被去除。在半导体器件503中，在漂移层11的表面设有p型半导体层50。p型半导体50连接于导电层41及第2主电极91。
形成p型半导体层50的顺序如下。例如，将导电层41的材质设为包含硼(B)的多晶硅，在导电层41形成作为p型半导体层50的前驱体层的半导体层之后，通过从该多晶硅向上述前驱体层扩散硼而形成p型半导体层50。
在半导体器件503中，不形成绝缘膜40的部分的制造工序被简化。由此，可以将半导体器件503的制造成本抑制得更低。此外，在半导体器件503中，与不形成绝缘膜40相对应地，导电层41的电位直接传导到p型半导体层50。即，可以与电荷未被充电到绝缘膜40相对应地，高效地将导电层41的电位传递到p型半导体层50。因此，在半导体器件503的反向恢复时，即使在半导体器件503施加反向电压，与半导体器件501相比，也可以更低地抑制漏电流(IR)。
(第8实施方式)
图15是第8实施方式涉及的半导体器件的剖面示意图。
第8实施方式涉及的半导体器件504是高速高效二极管(HighEfficiency Diode，HED)。在半导体器件504中，在漂移层11和第2主电极91之间还设有p型半导体层(第4半导体层)60。在p型半导体层60和第2主电极91之间夹设有其它的p型半导体层(第2半导体层)61。
p型半导体层60的杂质浓度例如低于上述的p型半导体层50的杂质浓度。p型半导体层60的杂质浓度例如是1×1017～1×1018(atoms/cm3)。p型半导体层61的杂质浓度例如高于p型半导体层50的杂质浓度。p型半导体层61的杂质浓度例如是1×1019(atoms/cm3)以上。关于p型半导体层61也可以称为高浓度p型半导体层或欧姆层。p型半导体层61和第2主电极91进行欧姆结合。
p型半导体层61是高浓度的p型半导体层，所以具有空穴注入量增多，半导体器件的反向恢复时间(Trr)变长的可能性。因此，在实施方式中，为了欧姆结合并抑制空穴注入，将p型半导体层61形成得薄。此外，为了增加半导体器件的耐压，将p型半导体层60形成为耗尽层延伸的程度的厚度。关于p型半导体层60，为了减少空穴注入量，与p型半导体层61相比形成为低浓度。
而且，p型半导体层60是高浓度的p型半导体层，所以空穴注入量减少。其结果，还考虑到漂移层11的电传导性下降，正向压降(VF)增加。但是，在半导体器件504中，设有场板电极24，所以可以提高漂移层11的浓度。其结果，可以抑制正向压降(VF)的上升。
除此之外，在半导体器件504中，可以在p型半导体层60及漂移层11的至少某一个的至少一部分形成寿命扼杀层。例如，可以将铂(Pt)、金(Au)等扩散到p型半导体层60及漂移层11的至少某一个的至少一部分，将电子束或质子照射到p型半导体层60及漂移层11的至少某一个的至少一部分。通过设置寿命扼杀层，从p型半导体层61注入到漂移层11的空穴的寿命更加缩短。由此，在半导体器件504中，抑制反向恢复时间(Trr)的增加。
此外，在半导体器件504中，为了降低第2主电极91和p型半导体61层之间的接触电阻，作为第2主电极91的材质，也可以利用对铝(Al)膜、铝硅(AlSi)膜等进行热处理的材质。通过热处理，铝原子从第2主电极91扩散到硅半导体层中。由此，与第2主电极91相接的半导体层与扩散有硼(B)的半导体层同样，作为p型半导体层对第2主电极91起到欧姆作用。
以上，一边参照具体例一边对本实施方式进行了说明。但是，实施方式不限于这些具体例。即，即使由本领域普通技术人员施加适当的设计变更，只要具备实施方式的特征，就包含在实施方式的范围内。而且，上述的各具体例具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示的例子，可以进行适当变更。
此外，上述的各实施方式具备的各要素，在技术上可能的限度内可以进行合并，这些组合的方式只要包含实施方式的特征就包含在实施方式的范围内。除此以外，在实施方式的思想的范畴内，只要是本领域普通技术人员就可以想到各种变更例及修正例，应当了解这些变更例及修正例也属于实施方式的范围。
以上说明了本发明的几种实施方式，但是这些实施方式仅作为例子提出，不是要限定发明的范围。这些新的实施方式可以由其它的各种方式实施，在不脱离发明的宗旨的范围内，可以进行各种省略、替换、变更。这些实施方式或其变形包括在发明的范围或宗旨中，并且包含在权利要求书记载的发明及其等同的范围内。

Claims (20)

1.一种半导体器件，其特征在于，具备：
第1导电型的第1半导体层；
多个第2导电型的基区，设置在上述第1半导体层的表面；
第1导电型的源区，选择性地设置在上述基区的各自的表面；
栅电极，在从上述源区的表面贯通上述基区而到达上述第1半导体层的一对沟槽内，隔着栅绝缘膜分别设置；
场板电极，在上述一对沟槽内，在上述栅电极之下隔着场板绝缘膜分别设置；
第1主电极，电连接于上述第1半导体层；及
第2主电极，电连接于上述源区；
上述场板绝缘膜的一部分的厚度比上述栅绝缘膜的厚度厚；
在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述栅绝缘膜彼此之间的上述基区的宽度窄；
在上述第1半导体层和上述场板绝缘膜的上述一部分之间的界面的正上方未形成上述源区。
2.如权利要求1所述的半导体器件，其特征在于，
还在上述基区的表面选择性地设有第2导电型的接触区；
上述接触区连接于上述源区；
上述接触区的杂质浓度高于上述基区的杂质浓度。
3.如权利要求1所述的半导体器件，其特征在于，
上述接触区的下端和上述第1半导体层的背面之间的距离，比上述源区的下端和上述第1半导体层的上述背面之间的距离短。
4.如权利要求1所述的半导体器件，其特征在于，
上述接触区贯通上述基区，上述接触区的上述下端与上述第1半导体层相接。
5.如权利要求1所述的半导体器件，其特征在于，
在上述第1半导体层和上述场板绝缘膜的上述一部分之间的界面的正上方，形成有上述接触区。
6.如权利要求1所述的半导体器件，其特征在于，
在上述第1半导体层和上述第1主电极之间设有第2导电型的第2半导体层。
7.一种半导体器件，其特征在于，具备：
第1导电型的第1半导体层；
导电层，分别设置于从上述第1半导体层的表面到内部设置的一对沟槽内；
场板电极，在上述一对沟槽内，在上述导电层之下隔着场板绝缘膜分别设置；
第1主电极，在上述第1半导体层的背面侧，电连接于上述第1半导体层；及
第2主电极，在上述第1半导体层的表面侧，电连接于上述第1半导体层及上述导电层；
在上述一对沟槽内分别设置的上述场板绝缘膜的一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述导电层彼此之间的上述第1半导体层的宽度窄。
8.如权利要求7所述的半导体器件，其特征在于，
还在上述第1半导体层的表面设有第2导电型的第3半导体层；
上述第3半导体层连接于上述导电层及上述第2主电极。
9.如权利要求7所述的半导体器件，其特征在于，
在上述导电层和上述第1半导体层之间设有绝缘膜；
上述场板绝缘膜的上述一部分的厚度比上述绝缘膜的厚度厚。
10.如权利要求9所述的半导体器件，其特征在于，
在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述绝缘膜彼此之间的上述第1半导体层的宽度窄。
11.如权利要求9所述的半导体器件，其特征在于，
还在上述第1半导体层的表面夹着上述绝缘膜设有第2导电型的第3半导体层；
上述第3半导体层连接于上述第2主电极。
12.如权利要求8所述的半导体器件，其特征在于，
还在上述第1半导体层和上述第2主电极之间设有第2导电型的第4半导体层。
13.如权利要求12所述的半导体器件，其特征在于，
上述第4半导体层的杂质浓度低于上述第3半导体层的杂质浓度。
14.如权利要求12所述的半导体器件，其特征在于，
还在上述第4半导体层和上述第2主电极之间设有第2导电型的第5半导体层，上述第5半导体层的杂质浓度高于上述第3半导体层的杂质浓度。
15.如权利要求7所述的半导体器件，其特征在于，
上述导电层和上述场板电极被连接。
16.如权利要求7所述的半导体器件，其特征在于，
在上述一对沟槽内分别设置的上述导电层彼此之间的上述第1半导体层的杂质浓度，低于在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的杂质浓度。
17.一种半导体器件的制造方法，其特征在于，具备：
准备在表面形成有第1导电型的第1半导体层的半导体基板的工序；
从上述第1半导体层的上述表面到内部，选择性地形成第1深度的一对沟槽的工序；
在上述一对沟槽的各自的内侧面及上述沟槽的底面形成掩膜的工序；
去除形成于上述一对沟槽的各自的底面的上述掩膜，在上述沟槽的上述底面露出上述第1半导体层的工序；
去除从上述一对沟槽的各自的上述底面露出的上述第1半导体层，从上述第1半导体层的上述表面到上述内部形成比上述第1深度深的第2深度的一对沟槽的工序；
在上述一对沟槽的各自的内部，氧化从上述掩膜露出的上述第1半导体层的表面，在从上述掩膜露出的上述第1半导体层的表面形成场板绝缘膜的工序；
在上述一对沟槽的各自的内部，隔着上述场板绝缘膜形成场板电极的工序；
去除上述掩膜的工序；
在上述一对沟槽的各自的内部，在上述沟槽的上述内侧面及上述场板电极之上形成绝缘膜的工序；
在上述一对沟槽的各自的内部，隔着上述绝缘膜形成导电层的工序；
及
在上述第1半导体层的表面，与上述绝缘膜邻接而形成第2导电型半导体层的工序；
上述场板绝缘膜的一部分的厚度比上述绝缘膜的厚度厚；
在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述绝缘膜彼此之间的第1半导体层的宽度窄。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，
上述绝缘膜是栅绝缘膜；
上述导电层是栅电极；
第2导电型半导体层是基区；
在上述一对沟槽的各自的内部隔着上述栅绝缘膜形成栅电极之后，还具备：
在上述第1半导体层的表面形成多个第2导电型的基区的工序；
在上述基区的各自的表面选择性地形成第1导电型的源区的工序；及
形成电连接于上述第1半导体层的第1主电极和电连接于上述源区及上述接触区的第2主电极的工序。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，
将上述源区的宽度调整为，在上述第1半导体层和上述场板绝缘膜的上述一部分之间的界面的正上方不形成上述源区。
20.如权利要求18所述的半导体器件的制造方法，其特征在于，
还在上述基区的表面选择性地形成连接于上述源区的第2导电型的接触区，将上述接触区的杂质浓度设定为高于上述基区的杂质浓度。
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