JP2016027675A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 454
- 238000009792 diffusion process Methods 0.000 claims abstract description 266
- 239000012535 impurity Substances 0.000 claims abstract description 127
- 230000010355 oscillation Effects 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 547
- 238000000034 method Methods 0.000 claims description 48
- 239000004020 conductor Substances 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 25
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 29
- 238000009413 insulation Methods 0.000 abstract description 3
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 25
- 238000012360 testing method Methods 0.000 description 24
- 230000000052 comparative effect Effects 0.000 description 23
- 239000010408 film Substances 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 230000001629 suppression Effects 0.000 description 8
- -1 boron ions Chemical class 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
しかしながら、ゲート・ドレイン間に容量及び抵抗を外付けすることは、外付けするディスクリート部品の増加やディスクリート部品を外付けする工程の増加などのため、好ましくない。
1.実施形態1に係る半導体装置100
図1及び図2は、実施形態1に係る半導体装置100を説明するために示す図である。図1(a)は半導体装置100の平面図であり、図1(b)は図1(a)のA1−A1断面図である。図2(a)は半導体装置100の平面図であり、図2(b)は図2(a)のA2−A2断面図である。なお、図1(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図2(a)においては、ポリシリコン層136及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図1(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図1(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。図1(b)及び図2(b)中、符号130はドレイン電極層を示す。
図3〜図5は、実施形態1に係る半導体装置100の効果を説明するために示す図である。図3(a)は実施形態1に係る半導体装置100の断面図に寄生容量及び寄生抵抗を追記した図であり、図3(b)は比較例1に係る半導体装置100Aの断面図に寄生容量及び寄生抵抗を追記した図である。なお、比較例1に係る半導体装置100Aは基本的には従来の半導体装置800に対応するものである。
実施形態1に係る半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係る半導体装置の製造方法)により製造することができる。図6〜図10は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図6(a)〜図10(c)は各工程である。
低抵抗半導体層112を構成するシリコン基板上に、ドリフト層114を構成するシリコン層をエピタキシャル成長法により成膜させた半導体基板110を準備する。低抵抗半導体層112の厚さは例えば100μm〜400μmとし、低抵抗半導体層112の不純物濃度は1×1019cm−3〜1×1020cm−3とする。ドリフト層114の厚さは5μm〜50μmとし、ドリフト層114の不純物濃度は1×1014cm−3〜1×1016cm−3とする。
その後、p+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域に開口を有する二酸化珪素薄膜M1を形成し、当該二酸化珪素薄膜M1を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp+型張り出し拡散領域118に対応する領域及びp+型拡散領域132aに対応する領域にp型不純物を導入する(図6(a)参照。)。
その後、MOSFET部に開口を有するマスク(図示せず。)を形成した後、フィールド絶縁層134のエッチングを行い、MOSFET部においてドリフト層114を露出させる(図6(c)参照。)。その後、酸素ガス含有雰囲気下において、半導体基板110の熱処理を行うことによりドリフト層114の表面を熱酸化して、MOSFET部においてゲート絶縁層122を形成する(図7(a)参照。)。ゲート絶縁層122の厚さは例えば100nmとする。
その後、フィールド絶縁層134及びゲート電極層124をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるベース領域116に対応する領域にp型不純物を導入する(図8(a)参照。)。
その後、半導体基板110の熱処理を行うことによりp型不純物の活性化アニール処理を行ってベース領域116を形成する(図8(b)参照。)。ベース領域116の深さは2μm〜2.5μmとし、ベース領域116の不純物濃度は5×1016cm−3〜1×1018cm−3とする。
その後、ゲート絶縁層122上におけるソース領域120を形成する領域を除く領域にマスクM2を形成し、当該マスクM2並びにゲート電極層124及びフィールド絶縁層134をマスクとして、ゲート絶縁層122を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるソース領域120に対応する領域にn型不純物を導入する(図8(c)参照。)。
その後、ゲートパッド用電極層138がポリシリコン層136とコンタクトする部分(スルーホール140)及びソース電極層128がソース領域120及びベース領域116とコンタクトする部分(コンタクトホール141)にある層間絶縁層126を選択的に除去した後(図9(c)参照。)、層間絶縁層126の上方からスパッタ法によりアルミニウムからなる金属層127を形成する(図10(a)参照。)。その後、金属層127の所定領域をエッチングにより除去して、金属層127をソース電極層128とゲートパッド用電極層138に分離することにより、ソース電極層128とゲートパッド用電極層138を形成する(図10(b)参照。)。ソース電極層128及びゲートパッド用電極層138の厚さは例えば4μmとする。
図11は、実施形態2に係る半導体装置100aを説明するために示す図である。図11(a)は半導体装置100aの平面図であり、図11(b)は図11(a)のA1−A1断面図である。図12は、実施形態3に係る半導体装置100bを説明するために示す図である。図12(a)は半導体装置100bの平面図であり、図12(b)は図12(a)のA1−A1断面図である。図13は、実施形態4に係る半導体装置100cを説明するために示す図である。図13(a)は半導体装置100cの平面図であり、図13(b)は図13(a)のA1−A1断面図である。図14は、実施形態5に係る半導体装置100dを説明するために示す図である。図14(a)は半導体装置100dの平面図であり、図14(b)は図14(a)のA1−A1断面図である。図中、符号130はドレイン電極層を示す。なお、図11(a)、図12(a)、図13(a)及び図14(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a,162、p型不純物非拡散領域132b、ゲート発振抑制構造132及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図11(a)、図12(a)、図13(a)及び図14(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132a,162をドット模様で示し、図11(b)、図12(b)、図13(b)及び図14(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
図15は、実施形態6に係る半導体装置100eの断面図である。図16は、実施形態7に係る半導体装置100fの断面図である。
図17は、実施形態8に係る半導体装置100gを説明するために示す図である。図17(a)は半導体装置100gの平面図であり、図17(b)は図17(a)のA1−A1断面図である。図17(b)中、符号130はドレイン電極層を示す。なお、図17(a)においては、ベース領域116、p型拡散領域(本発明の第2導電型不純物拡散領域に相当)133a、p型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)133b、ゲート発振抑制構造133及びソース電極層128の輪郭線(一点鎖線)のみを示す。
図18は、実施形態9に係る半導体装置100hの断面図である。図19は、実施形態10に係る半導体装置100iの断面図である。図20は、実施形態11に係る半導体装置100jを説明するために示す図である。図20(a)は半導体装置100jにおけるゲートパッド部及びMOSFET部の断面図であり、図20(b)は半導体装置100jにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。なお、図18〜図20において、符号150bはp型不純物非拡散領域(本発明の第2導電型不純物非拡散領域に相当)を示し、符号150はゲート発振抑制構造を示す。
実施形態1に係る半導体装置の製造方法の場合と同様にして「半導体基板の準備(工程)」を行った後、n型基準濃度半導体層146に対応する領域に開口を有する二酸化珪素薄膜M3を形成し、当該二酸化珪素薄膜M3を介してイオン打ち込み法によりドリフト層114の表面にn型不純物(例えばリンイオン)を注入することにより、ドリフト層114の表面におけるn型基準濃度半導体層146に対応する領域にn型不純物を導入する(図21(a)参照。)。
その後、二酸化珪素薄膜M3を除去した後、p−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域に開口を有する二酸化珪素薄膜M4を形成し、当該二酸化珪素薄膜M4を介してイオン打ち込み法によりドリフト層114の表面にp型不純物(例えばボロンイオン)を注入することにより、ドリフト層114の表面におけるp−型張り出し拡散領域148に対応する領域及びp−型拡散領域150aに対応する領域にp型不純物を導入する(図21(b)参照。)。
図22は、実施形態12に係る半導体装置100kを説明するために示す図である。図22(a)は半導体装置100kにおけるゲートパッド部及びMOSFET部の断面図であり、図22(b)は半導体装置100kにおけるMOSFET部、ゲートフィンガー部及びガードリング部の断面図である。
図23は、実施形態13に係る半導体装置200の断面図である。図24は、実施形態14に係る半導体装置200aの断面図である。図25は、実施形態15に係る半導体装置200bの断面図である。
図26は、実施形態16に係る半導体装置300の断面図である。
実施形態16に係る半導体装置300は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体装置がパワーMOSFETではなくIGBTである点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態16に係る半導体装置300は、図26に示すように、IGBTであり、低抵抗半導体層として、n+型の低抵抗半導体層の代わりにp+型の低抵抗半導体層を備える。
図27は、実施形態17に係る半導体装置100lを説明するために示す図である。図27(a)は半導体装置100lの平面図であり、図27(b)は図27(a)のA1−A1断面図である。図27(b)中、符号130はドレイン電極層を示す。なお、図27(a)においては、p+型張り出し拡散領域118、p+型拡散領域132a、p型不純物非拡散領域132b、ゲート発振抑制構造132、及びソース電極層128の輪郭線(一点鎖線)のみを示す。また、図27(a)においてはp+型張り出し拡散領域118及びp+型拡散領域132aをドット模様で示し、図27(b)においてはp+型張り出し拡散領域118及びp+型拡散領域132aを白抜き模様で示す。
以上のように、実施形態2〜17に係る半導体装置100a〜300は、一部の構成(実施形態2〜5:ゲート発振抑制構造132の平面構造、実施形態6〜7:ゲートパッド部における電極積層構造、実施形態8:第2導電型不純物拡散領域の形成工程、実施形態9〜11:p+型拡散領域の代わりにp−型拡散領域を備える点、実施形態12:第2導電型不純物拡散領域の形成工程、実施形態13〜15:MOSFET部がトレンチ構造を有する点、実施形態16:半導体装置がIGBTである点、実施形態17:ゲートフィンガー部においても複数のp+型拡散領域が互いに離隔して形成されている点)が実施形態1に係る半導体装置100の場合と異なるが、ゲートパッド部が、ドリフト層上にフィールド絶縁層を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層、及び、ドリフト層の表面において、第1電極層(ソース電極層又はエミッタ電極層)と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、ゲート・ドレイン間容量Crssが、従来の半導体装置のゲート・ドレイン間容量Crssよりも大きくなる。また、ドリフト層の表面において隣接する第2導電型不純物拡散領域に挟まれた狭い領域(第2導電型不純物非拡散領域)が電流経路となることから、また、当該電流経路は、スイッチオフ時において、第2導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、実施形態1に係る半導体装置100の場合と同様に、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
なお、実施形態1〜17に係る半導体装置100〜300を構成するにあたっては、以下の試験例1及び2の結果を参考にした。
試験例1は、本発明の半導体装置が、ゲート・ドレイン間に大きな容量を有することを明らかにするための試験例である。
図28は、試験例1及び2に用いる半導体装置100i,100Cの断面図である。図29は、試験例1の評価結果を説明するために示す図である。図29(a)は半導体装置100iの等価回路を示す図であり、図29(a)は半導体装置100Cの等価回路を示す図であり、図29(c)は半導体装置100i及び半導体装置100Cの測定結果を示す図である。なお、図28に示す半導体装置100i、100Cは、図2に示す半導体装置100又は図3に示す半導体装置100Aとは若干構造が異なるが、理解を容易にするために、対応する抵抗及び容量を同じ符号(C0,C1,C2,C3,R0,R1,R2,R3)で表すものとする。
(1)実施例に係る半導体装置
実施形態10に係る半導体装置100iと同様の構成の半導体装置をそのまま実施例に係る半導体装置100iとした。
実施形態10に係る半導体装置100iとほぼ同様の構成を有するが、ゲートパッド部においては、ドリフト層114の表面において、p−型拡散領域150aと、p型不純物非拡散領域150bとが交互に形成されたゲート発振抑制構造150に代えてドリフト層114の表面においてゲートパッド部の全面にわたって形成されたウェル状のp−型拡散領域160を備える半導体装置を比較例3に係る半導体装置100Cとした。
試験は、上記した実施例に係る半導体装置100i及び比較例3に係る半導体装置100Cについて、容量測定装置を用いて、ドレイン・ソ−ス間電圧VDSを変化させながらゲート・ドレイン間容量Crssを測定することにより行った。
測定結果を図29(c)に示す。その結果、図29(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が従来の半導体装置(比較例3に係る半導体装置100C)よりも大きなゲート・ドレイン間容量Crssを有することが明らかとなった。
試験例2は、本発明の半導体装置が、従来の半導体装置よりもスイッチオフ時におけるゲート発振現象が抑制されていることを明らかにするための試験例である。
(1)実施例に係る半導体装置
試験例1で用いた「実施例に係る半導体装置100i」を試験例2においてもそのまま実施例に係る半導体装置100iとして用いた。
試験例2で用いた「比較例3に係る半導体装置100C」を試験例2においてもそのまま比較例3に係る半導体装置100Cとして用いた。
図30は、試験例2における評価方法及び評価結果を説明するために示す図である。図30(a)は試験例2に用いる測定系を示す図であり、図30(b)は実施例に係る半導体装置100iにおけるスイッチオフ時における応答波形を示す図であり、図30(c)は比較例3に係る半導体装置100Cにおけるスイッチオフ時における応答波形を示す図である。
試験の結果を図30(b)及び図30(c)に示す。その結果、図30(b)及び図30(c)からも分かるように、本発明の半導体装置(実施例に係る半導体装置100i)が、従来第3の半導体装置900(比較例3に係る半導体装置100C)においてよりもスイッチオフ時におけるゲート発振現象が抑制されていることが明らかになった。
Claims (18)
- 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域の表面に形成された第1導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする半導体装置。 - 第1導電型又は第2導電型の低抵抗半導体層と第1導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第2導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第1導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第1電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする半導体装置。 - 前記フィールド絶縁層が前記ゲート絶縁層よりも厚いことを特徴とする請求項1又は2に記載の半導体装置。
- 前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記導電体層は、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部を介して前記ゲート電極層と電気的に接続されており、かつ、前記ゲートフィンガー部を介さずに前記ゲート電極層と直接接続されている箇所を有しないことを特徴とする請求項4又は5に記載の半導体装置。
- 前記ゲートパッド部に隣接するセルにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することを特徴とする請求項1に記載の半導体装置。
- 前記ゲートパッド部に隣接するトレンチにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することを特徴とする請求項2に記載の半導体装置。
- 前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、
前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする請求項1に記載の半導体装置。
- 前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の低濃度張り出し拡散領域をさらに備え、
前記第2導電型不純物拡散領域は、前記低濃度張り出し拡散領域と同一工程で、かつ、前記低濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型不純物拡散領域は、前記能動素子部を囲んで形成されるガードリングと同一工程で形成されたものであることを特徴とする請求項1に記載の半導体装置。
- 前記第2導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする請求項2に記載の半導体装置。
- 前記能動素子部は、前記ベース領域から下方に張り出すように形成された第2導電型の高濃度張り出し拡散領域をさらに備え、
前記第2導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする請求項2に記載の半導体装置。 - 前記ゲートパッド部においては、前記第2導電型不純物非拡散領域がストライプ状に形成されてなることを特徴とする請求項1〜14のいずれかに記載の半導体装置。
- 前記ゲートパッド部においては、前記第2導電型不純物非拡散領域がアイランド状に形成されてなることを特徴とする請求項1〜14のいずれかに記載の半導体装置。
- 前記第2導電型不純物拡散領域は、内部に第1導電型の半導体領域を有しないことを特徴とする請求項1〜16のいずれかに記載の半導体装置。
- 前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第1電極層と電気的に接続されている第2導電型不純物拡散領域と、第2導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする請求項1〜17のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015219556A JP6177300B2 (ja) | 2013-03-31 | 2015-11-09 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013059785 | 2013-03-31 | ||
JPPCT/JP2013/059785 | 2013-03-31 | ||
JP2015219556A JP6177300B2 (ja) | 2013-03-31 | 2015-11-09 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015510084A Division JP5841693B2 (ja) | 2013-03-31 | 2014-03-31 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016027675A true JP2016027675A (ja) | 2016-02-18 |
JP2016027675A5 JP2016027675A5 (ja) | 2016-04-14 |
JP6177300B2 JP6177300B2 (ja) | 2017-08-09 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015219556A Active JP6177300B2 (ja) | 2013-03-31 | 2015-11-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6177300B2 (ja) |
Cited By (2)
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---|---|---|---|---|
CN114039219A (zh) * | 2022-01-10 | 2022-02-11 | 珠海华萃科技有限公司 | 一种电子元器件焊锡用防漂移结构 |
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JP6177300B2 (ja) | 2017-08-09 |
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