WO2017010393A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

半導体基板と、半導体基板の表面に形成されたゲートトレンチ部と、半導体基板の表面に形成されたダミートレンチ部と、半導体基板の表面の上方に形成された、金属を含む第１表面側電極とを備え、ゲートトレンチ部は、半導体基板の表面に形成されたゲートトレンチと、ゲートトレンチの内部に形成されたゲート導電部と、ゲートトレンチの内部においてゲート導電部の上方に形成され、ゲート導電部と第１表面側電極とを絶縁するゲート絶縁部とを有し、ダミートレンチ部は、半導体基板の表面に形成されたダミートレンチと、ダミートレンチの内部に形成され、第１表面側電極と接触するダミー導電部とを有する半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、半導体素子において基板表面に設けたトレンチ内にゲート等の電極を形成する構成が知られている（例えば、特許文献１参照）。また、いくつかのトレンチ内の電極をエミッタ電位にしたダミートレンチを設ける構造が知られている。
［先行技術文献］
　［特許文献］
　特許文献１　特開２００２－３５３４５６号公報
　半導体装置は、微細化が容易な構造を有することが好ましい。
　本発明の第１の態様においては、半導体基板と、半導体基板の表面に形成されたゲートトレンチ部と、半導体基板の表面に形成されたダミートレンチ部と、半導体基板の表面の上方に形成された、金属を含む第１表面側電極とを備え、ゲートトレンチ部は、半導体基板の表面に形成されたゲートトレンチと、ゲートトレンチの内部に形成されたゲート導電部と、ゲートトレンチの内部においてゲート導電部の上方に形成され、ゲート導電部と第１表面側電極とを絶縁するゲート絶縁部とを有する半導体装置を提供する。ダミートレンチ部は、半導体基板の表面に形成されたダミートレンチと、ダミートレンチの内部に形成され、第１表面側電極と接触するダミー導電部とを有してよい。
　ゲートトレンチは、ダミートレンチよりも深い位置まで形成されてよい。
　ゲートトレンチの幅は、ダミートレンチよりも大きくてよい。
　ダミー導電部のダミートレンチの開口側の端面の少なくとも一部は、半導体基板の表面と同じ高さであってよい。また、第１表面側電極は、ダミー導電部の端面と接触してよい。
　ゲート絶縁部のゲートトレンチの開口側の端面の少なくとも一部は、半導体基板の表面と同じ高さであってよい。また、第１表面側電極は、ゲート絶縁部の端面と接触してよい。
　ゲート導電部と、ダミー導電部とは同一の材料で形成されてよい。
　ダミートレンチ部は、半導体基板の表面において予め定められた延伸方向に延伸して形成されてよい。また、ゲートトレンチ部は、ダミートレンチ部と対向する範囲において延伸方向に延伸して形成された対向部と、対向部から更に延伸して、ダミートレンチ部と対向しない範囲に形成された突出部とを有してよい。半導体装置は、突出部の上方に形成された第２表面側電極を更に備えてよい。突出部におけるゲート導電部が、第２表面側電極と電気的に接続してよい。
　突出部の一部において、ゲート絶縁部が設けられず、ゲート導電部と第２表面側電極とが接触してよい。
　突出部の一部において、ゲート導電部のゲートトレンチの開口側の端面の少なくとも一部は、半導体基板の表面と同じ高さであってよい。第２表面側電極は、ゲート導電部の端面と接触してよい。
　対向部のゲートトレンチは、突出部の一部のゲートトレンチよりも深い位置まで形成されてよい。
　突出部の一部のゲートトレンチは、ダミートレンチと同一の深さまで形成されてよい。
　ダミートレンチ部は、ダミートレンチの内部においてダミー導電部の上方に形成されたダミー絶縁部を更に有してよい。ダミー絶縁部は貫通孔を有してよい。第１表面側電極の一部は、ダミー絶縁部の貫通孔を通ってダミー導電部に接触してよい。
　貫通孔を通過する第１表面側電極の部分は、タングステンを含んでよい。
　半導体装置は、メイントランジスタ部およびセンストランジスタ部を備えてよい。ゲートトレンチ部およびダミートレンチ部は、メイントランジスタ部およびセンストランジスタ部の少なくとも一方に形成されてよい。
　本発明の第２の態様においては、半導体装置の製造方法であって、半導体基板の表面にゲートトレンチおよびダミートレンチを形成するトレンチ形成段階と、ゲートトレンチの内部のゲート導電部、および、ダミートレンチの内部のダミー導電部を形成する導電部形成段階と、ゲートトレンチの内部において、ゲート導電部の上方にゲート導電部と第１表面側電極とを絶縁するゲート絶縁部を形成する絶縁部形成段階と、半導体基板の表面の上方に、ダミー導電部と接触する金属を含む第１表面側電極を形成する電極形成段階とを備える製造方法を提供する。
　トレンチ形成段階において、ダミートレンチよりも深いゲートトレンチを形成してよい。導電部形成段階において、ゲート導電部およびダミー導電部を同一の工程で形成してよい。
　絶縁部形成段階において、ゲート導電部の端面と、半導体基板の表面との深さ方向における距離よりも厚みの大きい絶縁膜を、半導体基板の表面に形成し、半導体基板の表面よりも上方に形成した絶縁膜を除去してよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す平面図である。 図１におけるａ－ａ'断面の一例を示す図である。 図１におけるｂ－ｂ'断面の一例を示す図である。 半導体装置１００の製造方法の一例を説明する図である。 ａ－ａ'断面における半導体装置１００の他の構造例を示す図である。 半導体装置１００の表面配置の一例を示す図である。 比較例に係る半導体装置２００の構成を示す図である。 図７におけるｃ－ｃ'断面を示す。 図７におけるｄ－ｄ'断面を示す。 オン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
　また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板の表面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、チップの表面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、コンタクトホール５４およびゲートコンタクトホール５５を有する。エミッタ電極５２は、第１表面側電極の一例であり、ゲート電極５０は第２表面側電極の一例である。
　ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５は、半導体基板の表面側の内部に形成され、エミッタ電極５２およびゲート電極５０は、半導体基板の表面の上方に設けられる。
　エミッタ電極５２およびゲート電極５０と、半導体基板の表面との間には層間絶縁膜が形成されるが、図１では省略している。コンタクトホール５４およびゲートコンタクトホール５５は、当該層間絶縁膜を貫通して形成される。エミッタ電極５２は、コンタクトホール５４を通って半導体基板と接触する。ゲート電極５０は、ゲートコンタクトホール５５を通って半導体基板と接触する。
　エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミまたはアルミシリコン合金で形成される。各電極は、下層にチタンやチタン化合物等のバリアメタルを有してよく、アルミとバリアメタルの間にタングステンを埋め込んだプラグを含む材料で形成される領域を有してもよい。
　１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。ダミートレンチ部３０は、半導体基板の表面において予め定められた延伸方向に延伸して形成される。本例におけるダミートレンチ部３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。
　ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。
　突出部４３を覆う絶縁層に、ゲートコンタクトホール５５が形成される。ゲートコンタクトホール５５は、突出部４３において対向部４１から最も離れた領域に対応して形成されてよい。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。ゲートコンタクトホール５５は、突出部４３の当該部分に対応して形成されてよい。
　エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。ただし、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。
　ゲート電極５０は、突出部４３の一部を覆って形成される。ゲート電極５０は、突出部４３においてゲートコンタクトホール５５が設けられた部分を覆って形成される。本例のゲート電極５０は、対向部４１、ダミートレンチ部３０およびエミッタトレンチ部６０の上方には形成されない。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。本例のエミッタ電極５２は、ウェル領域１７およびゲートトレンチ部４０の一部を覆って形成される。
　ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０の深さよりも深くてよい。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５０側の一部の領域はウェル領域１７に形成される。ダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われていてよい。
　突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ－型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１および第２導電型は逆の導電型であってもよい。
　各トレンチ部に挟まれる領域には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ－型である。
　ベース領域１４の表面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５の表面の一部に、半導体基板よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
　コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に半導体基板の表面に露出するように形成される。
　トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５、エミッタ領域１２およびダミートレンチ部３０の各領域の上方に形成される。エミッタ領域１２とエミッタ電極５２との接触面積を最大化すべく、コンタクトホール５４は、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。また、コンタクトホール５４は、エミッタ領域１２の表面の全範囲を露出させるように形成されてよい。また、コンタクトホール５４は、コンタクト領域１５の表面の全範囲も露出させるように形成されてよい。ただし、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。
　また、コンタクトホール５４は、エミッタ領域１２に対向する範囲のゲートトレンチ部４０の上方にも形成される。本例のコンタクトホール５４は、エミッタ領域１２およびコンタクト領域１５に対向する範囲のゲートトレンチ部４０を露出させる。なお、後述するようにゲートトレンチ部４０のトレンチ内の上端に、トレンチ内の電極とエミッタ電極５２とを絶縁する絶縁部が形成される。
　また、コンタクトホール５４は、エミッタ領域１２に対向する範囲のダミートレンチ部３０を露出させるように形成される。本例のコンタクトホール５４は、エミッタ領域１２およびコンタクト領域１５に対向する範囲のダミートレンチ部３０を露出させる。エミッタ電極５２は、露出したダミートレンチ部３０の内部の電極と接触する。
　また、ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタトレンチ部６０の各領域の上方に形成される。本例のコンタクトホール５４は、複数のベース領域１４のうち、最もゲート電極５０に近いベース領域１４に対しては形成されない。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。
　ダイオード部８０において、コンタクト領域１５およびベース領域１４と、エミッタ電極５２との接触面積を最大化すべく、コンタクトホール５４は、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。ただし、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。本例のトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは一体に形成されている。
　図２は、図１におけるａ－ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の表面に形成される。エミッタ電極５２は、エミッタ端子５３と電気的に接続される。
　コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面を表面、コレクタ電極２４側の面を裏面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０の表面側には、Ｐ－型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４の表面側における一部の領域に選択的に形成される。
　また、半導体基板１０は、Ｎ＋型の蓄積領域１６、Ｎ－型のドリフト領域１８、Ｎ－型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。蓄積領域１６は、ベース領域１４の裏面側に形成される。蓄積領域１６の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。
　蓄積領域１６は、隣接するトレンチ間に形成される。例えばトランジスタ部７０において蓄積領域１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間に形成される。蓄積領域１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間の全領域を覆うように設けられてよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
　ドリフト領域１８は、蓄積領域１６の裏面側に形成される。バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０の裏面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２およびカソード領域８２の裏面にはコレクタ電極２４が設けられる。
　半導体基板１０の表面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０の表面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の表面から、エミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０の表面から、ベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達する。
　ゲートトレンチ部４０は、半導体基板１０の表面側に形成されたゲートトレンチ、絶縁膜４２、ゲート導電部４４およびゲート絶縁部３７を有する。絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部において絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート絶縁部３７は、ゲートトレンチの内部においてゲート導電部４４の上方に形成され、ゲート導電部４４とエミッタ電極５２とを絶縁する。本例においてゲート導電部４４のゲートトレンチ開口側の端面は、半導体基板１０の表面よりも、半導体基板１０の内部側に設けられる。ここで半導体基板１０の表面は、エミッタ領域１２の表面を指してよい。また、ゲート導電部４４のゲートトレンチ開口側の端面を、ゲート導電部４４の表面と称する場合がある。
　ゲート絶縁部３７は、ゲート導電部４４の表面よりも上側において、ゲートトレンチ内部に充填される。ゲート絶縁部３７は、ゲート導電部４４の表面全体を覆って設けられる。ゲート絶縁部３７のゲートトレンチ開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さに設けられる。なお、ゲート絶縁部３７のゲートトレンチ側の端面を、ゲート絶縁部３７の表面と称する場合がある。
　ゲート絶縁部３７の表面は、エミッタ電極５２と接触する。ゲート絶縁部３７とエミッタ電極５２との間には、他の導電部材または絶縁部材が介在しないことが好ましい。このように、ゲート絶縁部３７をゲートトレンチ内に形成することで、半導体基板１０の表面の凹凸を低減することができる。
　また、ゲート絶縁部３７の表面全体が、半導体基板１０の表面と同一面に形成されてよい。この場合、半導体基板１０の表面の凹凸を更に低減できる。従って、半導体基板１０の表面の上方に積層する構造を容易に形成できる。また、半導体装置１００の微細化が容易になる。
　ゲート絶縁部３７は、例えば酸化シリコン、窒化シリコン、または、その他の絶縁材料を含む。ゲート絶縁部３７の深さ方向における厚みは、絶縁膜４２のゲートトレンチ底部における厚みよりも大きくてよい。
　ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように突出部４３においてゲート導電部４４がゲート電極５０と電気的に接続する。また、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。
　ダミートレンチ部３０は、半導体基板１０の表面側に形成されたダミートレンチ、絶縁膜３２およびダミー導電部３４を有する。絶縁膜３２は、ダミートレンチの内壁を覆って形成される。
　ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、絶縁膜３２よりも内側に形成される。絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　エミッタ電極５２は、ダミートレンチの内部においてダミー導電部３４と接触する。ダミートレンチの内部とは、ダミートレンチの開口を含む。つまり、ダミー導電部３４のダミートレンチの開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さであり、エミッタ電極５２は、半導体基板１０の表面と同じ高さのダミー導電部３４の当該端面と接触してよい。なお、ダミー導電部３４のダミートレンチの開口側の端面を、ダミー導電部３４の表面と称する場合がある。
　本例の半導体装置１００においては、ダミー導電部３４とエミッタ電極５２とが直接接触する。つまり、ダミー導電部３４とエミッタ電極５２との間に、ポリシリコン等の他の導電材料を設けない。このため、半導体基板１０の表面の凹凸を低減することができる。また、ダミー導電部３４の表面全体が、半導体基板１０の表面と同一の高さであってよい。この場合、半導体基板１０の表面の凹凸を更に低減できる。従って、半導体基板１０の表面の上方に積層する構造を容易に形成できる。
　また、半導体装置１００は、ゲートトレンチ部４０およびダミートレンチ部３０の間のメサ領域におけるエミッタ領域１２の表面に絶縁膜を有さなくてよい。つまり、メサ領域におけるエミッタ領域１２の表面が、すべてエミッタ電極５２に接触してよい。ゲートトレンチ部４０およびダミートレンチ部３０の上方に絶縁膜を設ける場合、当該絶縁膜がメサ領域のエミッタ領域１２の表面の一部を覆ってしまう。また、絶縁膜のサイズは製造ばらつきを有する。このため、半導体装置を微細化してメサ幅を小さくすることが困難になる。これに対して半導体装置１００によれば、メサ領域におけるエミッタ領域１２の表面に絶縁膜を設けなくてよいので、半導体装置１００をより微細化することができる。
　なお、ゲートトレンチ部４０のゲートトレンチは、ダミートレンチ部３０のダミートレンチよりも深い位置まで形成されてよい。これにより、ゲート導電部４４とダミー導電部３４とを同一のプロセスで同一の長さに形成しても、ゲートトレンチ内にはゲート絶縁部３７を設ける空間を確保しつつ、ダミートレンチ内にダミー導電部３４を充填することができる。
　また、半導体基板１０の表面側において、ゲートトレンチの開口幅Ｗ２は、ダミートレンチの開口幅Ｗ１より大きい。ここで開口幅とは、開口が有する幅のうち最大の幅を指してよい。開口が円形状の場合、開口幅は円形状の直径を指す。ゲートトレンチの開口幅Ｗ２を大きくすることで、同一のエッチング工程でゲートトレンチおよびダミートレンチを形成した場合に、ゲートトレンチの長さをダミートレンチよりも長くすることができる。このため、長さの異なるゲートトレンチおよびダミートレンチを容易に形成することができる。
　また、図２の例では、ダミー導電部３４の表面は、ダミートレンチの開口と同じ位置に設けられていた。他の例では、ダミー導電部３４の表面は、ダミートレンチの開口よりも半導体基板１０の内部の深い位置に設けられてもよい。この場合、エミッタ電極５２は、ダミートレンチの内部まで形成されて、ダミー導電部３４の表面と接触する。
　また、絶縁膜３２は、ダミートレンチの基板表面側の端部近傍には形成されなくてもよい。これにより、ダミートレンチの側壁には、エミッタ領域１２の少なくとも一部が露出する。絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成し、ダミートレンチ内に所定の厚みのダミー導電部３４を形成した後に、ダミー導電部３４により覆われていない酸化または窒化膜を除去することで形成してよい。
　この場合、エミッタ電極５２は、ダミートレンチ内のダミー導電部３４の表面とも接触し、且つ、ダミートレンチの側壁においてエミッタ領域１２とも接触する。これにより、エミッタ領域１２とエミッタ電極５２との接触面積を拡大して、コンタクト抵抗を下げることができる。
　本例の半導体装置１００によれば、ダミートレンチ部３０を設けることで、ドリフト領域へのＩＥ効果を高めてオン電圧を低減することができる。また、ゲートトレンチ内にゲート絶縁部３７を設けることで、半導体基板１０の表面における凹凸を低減することができる。また、エミッタ電極５２とダミー導電部３４とが直接接触することで、半導体基板１０の表面における凹凸を低減することができる。このため、半導体装置１００を容易に微細化できる。
　本例においてゲートトレンチ部４０およびダミートレンチ部３０は、図２に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。
　ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、蓄積領域１６、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０の裏面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。
　エミッタトレンチ部６０は、ベース領域１４の表面側からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、ダミートレンチ部３０と同様に、絶縁膜６２およびエミッタ導電部６４を有する。エミッタトレンチ部６０は、ダミートレンチ部３０と同一の構造を有してよい。
　つまり、エミッタ導電部６４の表面は、エミッタ電極５２と接触する。また、エミッタトレンチ部６０のエミッタトレンチは、ゲートトレンチ部４０のゲートトレンチよりも浅く形成されてよい。エミッタトレンチの幅は、ゲートトレンチの幅よりも小さくてよい。
　また、本例におけるトランジスタ部７０におけるトレンチ部の間隔と、ダイオード部８０におけるエミッタトレンチ部６０の間隔とは同一である。図２に示すように、トランジスタ部７０においてゲートトレンチ部４０とダミートレンチ部３０とが交互に配置されている場合、ゲートトレンチ部４０とダミートレンチ部３０との間隔と、エミッタトレンチ部６０どうしの間隔とが同一であってよい。
　図３は、図１におけるｂ－ｂ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜２６は、ゲート電極５０およびエミッタ電極５２と、半導体基板１０との間に形成される。層間絶縁膜２６には、コンタクトホール５４およびゲートコンタクトホール５５が形成される。
　コンタクトホール５４は、半導体基板１０の表面において、エミッタ領域１２およびコンタクト領域１５の少なくとも一部を露出させる。エミッタ電極５２は、コンタクトホール５４を通過して、エミッタ領域１２およびコンタクト領域１５と接触する。
　ゲートコンタクトホール５５は、半導体基板１０の表面において、ゲートトレンチ部４０の突出部４３の少なくとも一部を露出させる。本例において、ゲートコンタクトホール５５により露出するゲートトレンチ部４０には、ゲート絶縁部３７が形成されない。つまり、ゲートコンタクトホール５５により、ゲート導電部４４の表面の少なくとも一部が露出する。ゲート電極５０は、ゲートコンタクトホール５５を通って、ゲート導電部４４の表面と接触する。
　ゲートコンタクトホール５５により露出するゲートトレンチ部４０は、図２に示したダミートレンチ部３０と同一の構造を有してよい。例えば、突出部４３の一部において、ゲート導電部４４のゲートトレンチの開口側の端面（本例では表面）の少なくとも一部は、半導体基板１０の表面と同じ高さである。ゲート導電部４４の表面全体が、半導体基板１０の表面と同一の高さであってもよい。
　また、ゲートコンタクトホール５５により露出するゲートトレンチ部４０のゲートトレンチは、対向部４１におけるゲートトレンチ部４０のゲートトレンチよりも、浅くてよい。つまり、対向部４１のゲートトレンチは、突出部の一部のゲートトレンチよりも深い。ゲートコンタクトホール５５により露出するゲートトレンチ部４０のゲートトレンチは、ダミートレンチと同一の深さまで形成されてよい。また、ゲートコンタクトホール５５により露出するゲートトレンチ部４０のゲートトレンチは、ダミートレンチと同一の幅を有してよい。このような構成により、半導体基板１０の表面の凹凸を低減することができる。
　図４は、半導体装置１００の製造方法の一例を説明する図である。図３では、製造工程のうち、ゲートトレンチ部４０およびダミートレンチ部３０を形成する工程を示している。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト領域１８と同一の導電型（本例ではＮ－型として説明する）の半導体基板１０を準備する。
　次に、トレンチ形成段階Ｓ３００において、半導体基板１０の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ４５およびダミートレンチ３１を形成する。ゲートトレンチ４５は、ダミートレンチ３１よりも深くまで形成してよい。この場合、ゲートトレンチ４５を形成するためのマスク開口の幅を、ダミートレンチ３１を形成するためのマスク開口の幅よりも大きくすることで、同一のプロセスで深さの異なるゲートトレンチ４５およびダミートレンチ３１を形成できる。次に、絶縁膜形成段階Ｓ３０２において、ゲートトレンチ４５およびダミートレンチ３１の内壁に絶縁膜４２および絶縁膜３２を形成する。
　次に、導電部形成段階Ｓ３０４において、ゲートトレンチ４５およびダミートレンチ３１の内部に導電材料を充填して、ゲート導電部４４およびダミー導電部３４を形成する。本例では、同一の長さのゲート導電部４４およびダミー導電部３４を同一の工程で形成する。本例では、ダミー導電部３４は、ダミートレンチ３１の全体に充填される。ただし、ポリシリコン等の導電材料のオーバーエッチングにより、ダミー導電部３４の上面は、ゲート導電部４４と同様に若干基板内部側に凹状に凹む。また、ゲート絶縁膜４２も、導電材料を半導体基板１０の表面よりさらに深くエッチングする時に、若干エッチングされる。若干とは、ゲート絶縁膜４２とゲート導電部４４を形成する導電材料とのエッチング選択比で決まる程度である。これにより、ゲート絶縁膜４２の上端は、半導体基板１０の表面より深い位置に設けられる場合がある。この場合に、ゲート絶縁膜４２の上端より上部で、ゲートトレンチ４５の側壁に半導体基板１０が露出することがある。ゲートトレンチ４５は、ダミートレンチ３１よりも深いので、ゲートトレンチ４５の内部における上端近傍には、深さＤ１の空間が残っている。深さＤ１は、ゲート導電部４４の表面のうち最も深い位置にある部分と、半導体基板１０の表面との深さ方向における距離を指す。
　次に、半導体基板の表面側からＰ型不純物を注入して、１１００度程度の温度で２時間程度の熱処理を行い、半導体基板１０の表面全体に、トレンチよりも浅いＰ型ベース領域１４を形成する。次に、半導体基板１０の表面側からＮ型不純物を注入して、ベース領域１４より深く、トレンチよりも浅いＮ型蓄積領域１６を形成する。例えば、加速電圧２．８ＭｅＶ、５．０×１０１２／ｃｍ２程度でリンをイオン注入することで、Ｎ型蓄積領域１６を形成する。
　次に、エミッタ領域１２に対応する部分が開口したマスクを用いて、半導体基板１０の表面側からＮ型不純物を選択的に注入する。これにより、Ｐ型ベース領域１４の内部にＮ＋型エミッタ領域１２を選択的に形成する。
　次に、絶縁膜形成工程Ｓ３０６において、半導体基板１０の表面に絶縁膜２９を形成する。絶縁膜２９の厚さＴ１は、ゲートトレンチ４５の内部における空間の深さＤ１よりも大きいことが好ましい。また、絶縁膜２９は、ゲートトレンチの側壁で半導体基板１０と直接接してもよい。これにより、ゲートトレンチ側壁のゲート絶縁膜上面に、周知のバーズビークが形成されることを防ぐことができる。
　次に、絶縁膜除去工程Ｓ３０８において、所定の層間絶縁パターンを残して絶縁膜を除去する。このとき、ゲートトレンチ４５の内部に絶縁膜が残るように絶縁膜を除去する。これにより、層間絶縁膜２６およびゲート絶縁部３７を形成する。なお、Ｓ３０８においては、ＣＭＰにより半導体基板１０の表面と同一の高さまで絶縁膜を研磨してよい。この場合、ゲート絶縁部３７の表面全体が、半導体基板１０の表面と同一の高さになる。
　また、Ｓ３０８においては、エッチングにより絶縁膜を除去してもよい。このとき図４に示すように、ゲート絶縁部３７の一部が、ゲートトレンチ４５の開口の縁部近傍における半導体基板１０の表面にも形成される場合がある。この場合、ゲート絶縁部３７は、絶縁膜４２の端面を覆うように設けられ、絶縁膜４２を保護する保護部としても機能できる。ただし、半導体基板１０の表面における凹凸をできるだけ小さくするべく、ゲート絶縁部３７の表面の少なくとも一部は、半導体基板１０の表面と同一の高さに設けられることが好ましい。
　次に、電極形成工程Ｓ３１０において、半導体基板１０の表面に、金属を含むエミッタ電極５２を形成する。エミッタ電極５２は、ダミー導電部３４の表面と接触する。また、エミッタ電極５２は、ゲート絶縁部３７の表面およびエミッタ領域１２とも接触する。これにより、半導体基板１０の表面側におけるトレンチおよび電極等の構造を形成できる。
　次に、半導体基板１０の裏面側から例えば１．０×１０１４／ｃｍ２程度でセレンをイオン注入した後、９００度程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０の裏面側にＮ＋型のバッファ領域２０を形成する。残った半導体基板１０のＮ－型の領域がドリフト領域１８になる。拡散係数の大きいセレンを用いることで、深い位置にバッファ領域２０を形成できる。また、バッファ領域２０を形成する前に、半導体基板１０を研磨して、厚みを調整してもよい。
　セレンのイオン注入に代えて、プロトンを異なるドーズ量で複数回イオン注入することで、Ｎ＋型バッファ領域２０を形成してもおい。これにより、不純物濃度が基板表面側から基板裏面側に向けて不純物濃度が増加するバッファ領域２０を形成できる。
　次に、半導体基板１０の裏面側から例えば１．０×１０１３／ｃｍ２以上、４．０×１０１３／ｃｍ２以下のドーズ量でＰ型不純物をイオン注入する。これにより、半導体基板１０の裏面側に、バッファ領域２０よりも薄いＰ＋型コレクタ領域２２を形成する。Ｐ型不純物のドーズ量が１．０×１０１３／ｃｍ２未満の場合、コレクタ領域とコレクタ電極とがオーミック接合できないので、好ましくない。また、ダイオード部８０においては、カソード領域８２を形成する。そして、半導体基板１０の裏面側にコレクタ電極２４等を適宜形成する。
　図５は、ａ－ａ'断面における半導体装置１００の他の構造例を示す図である。本例におけるダミートレンチ部３０は、図１から図４において説明したダミートレンチ部３０の構成に対して、ダミー絶縁部３８を更に有する。ダミー導電部３４は、ダミートレンチの底部から、ダミートレンチの中間部分まで形成される。ダミー絶縁部３８は、ダミートレンチの内部においてダミー導電部３４の上方に形成される。
　ダミー絶縁部３８は、貫通孔３６を有する。エミッタ電極５２の一部は、ダミー絶縁部３８の貫通孔３６を通ってダミー導電部３４の表面に接触する。エミッタ電極５２は、貫通孔３６の内部に設けられたプラグ部を有してよい。プラグ部は、半導体基板１０の表面の上方に形成されたエミッタ電極５２の領域と同一の材料で形成されてよく、異なる材料で形成されてもよい。一例として、プラグ部はタングステンを含む材料で形成され、プラグ部以外のエミッタ電極５２はタングステンを含まない材料で形成される。プラグ部をタングステンを含む材料で形成することで、微細な貫通孔３６の内部にもプラグ部を容易に形成することができる。
　ダミー絶縁部３８の表面の少なくとも一部は、半導体基板１０の表面と同一の高さに設けられる。ダミー絶縁部３８の表面の全体が、半導体基板１０の表面と同一の高さに設けられてもよい。このような構成によっても、半導体基板１０の表面の凹凸を低減することができる。
　なお本例のダミートレンチ部３０は、貫通孔３６を除いて、ゲートトレンチ部４０と同一の形状を有してよい。ダミートレンチの深さおよび幅は、ゲートトレンチの深さおよび幅と同一であってよい。ダミー導電部３４は、ゲート導電部４４と深さ方向において同一の長さを有してよい。ゲート絶縁部３７とダミー絶縁部３８は、深さ方向において同一の長さを有してよい。ダミー絶縁部３８は、ゲート絶縁部３７と同一のプロセスで形成されてよい。
　図６は、半導体装置１００の表面配置の一例を示す図である。半導体装置１００は、活性領域１０２および外側領域１０５を有する。活性領域１０２は、例えば半導体装置１００を駆動したときに電流が流れる領域である。活性領域１０２には、複数のメイントランジスタ部１０４およびダイオード部１０６が設けられる。メイントランジスタ部１０４は、トランジスタ部７０を含んでよい。ダイオード部１０６は、ダイオード部８０を含む。
　複数のメイントランジスタ部１０４は並列に設けられ、ゲート、エミッタ、コレクタの各端子には同一の電位が印加される。複数のダイオード部１０６は並列に設けられ、エミッタ（アノード）、カソードの各端子には同一の電位が印加される。
　メイントランジスタ部１０４およびダイオード部１０６は、所定の配列方向に沿って交互に配列されてよい。また、上述した配列方向と直交する方向に、複数のメイントランジスタ部１０４が配列されてよい。また、上述した配列方向と直交する方向に、複数のダイオード部１０６が配列されてよい。２つのメイントランジスタ部１０４の間、および、２つのダイオード部１０６の間には、ゲート電位を伝送するゲートランナーが設けられてよい。
　外側領域１０５は、活性領域１０２の外側に設けられる。活性領域１０２の外側とは、活性領域１０２により囲まれておらず、且つ、活性領域１０２の中心よりも半導体基板１０の端部に近い領域を指す。外側領域１０５は、活性領域１０２を囲んでいてもよい。外側領域１０５の更に外側には、エッジ終端構造部１０９等が設けられてよい。また、活性領域１０２のウェル領域１７と、外側領域１０５のウェル領域とは分離している。
　活性領域１０２には、センストランジスタ部１０８が設けられてよい。センストランジスタ部１０８は、メイントランジスタ部１０４に流れる電流を検出する。例えばセンストランジスタ部１０８には、メイントランジスタ部１０４に流れるメイン電流に比例し、且つ、メイン電流よりも小さい電流が流れる。例えばセンストランジスタ部１０８は、メイントランジスタ部１０４と並列に接続され、同一のゲート電位が入力される。ただし、センストランジスタ部１０８には、メイントランジスタ部１０４に接続される抵抗よりも大きな抵抗が接続される。
　図１から図５において説明したゲートトレンチ部４０およびダミートレンチ部３０は、メイントランジスタ部１０４およびセンストランジスタ部１０８の少なくとも一方に形成される。図１から図５において説明したゲートトレンチ部４０およびダミートレンチ部３０は、メイントランジスタ部１０４に形成され、センストランジスタ部１０８には形成されなくともよい。図１から図５において説明したゲートトレンチ部４０およびダミートレンチ部３０は、メイントランジスタ部１０４およびセンストランジスタ部１０８の両方に形成されることが好ましい。
　センストランジスタ部１０８に隣接して、ゲートパッド１０３を形成してよい。ゲートパッド１０３は、ゲート端子５１として機能してよい。ゲートパッド１０３の面積は、センストランジスタ部１０８の面積より大きくてよい。ゲートパッド１０３、センストランジスタ部１０８は、いずれも、メイントランジスタ部１０４と対向する位置に設けられる。
　図７は、比較例に係る半導体装置２００の構成を示す図である。半導体装置２００は、トランジスタ部２７０およびダイオード部２８０を有する。また半導体装置２００の表面側には、ゲート電極２５０、エミッタ電極２５２、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、ウェル領域２１７、エミッタ領域２１２、ベース領域２１４、コンタクト領域２１５、コンタクトホール２２６、２２８、２４９、２５４およびポリシリコン層２２１、２２５、２４８を有する。
　図８は、図７におけるｃ－ｃ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、絶縁部２３８およびコレクタ電極２２４を有する。エミッタ電極２５２は、エミッタ端子２５３に電気的に接続される。
　半導体基板２１０には、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、エミッタ領域２１２、ベース領域２１４、蓄積領域２１６、ドリフト領域２１８、バッファ領域２２０、コレクタ領域２２２およびカソード領域２８２が形成される。ゲートトレンチ部２４０は絶縁膜２４２およびゲート導電部２４４を有する。ゲート導電部２４４は、ゲート端子２５１に電気的に接続される。ダミートレンチ部２３０は、絶縁膜２３２およびダミー導電部２３４を有する。エミッタトレンチ部２６０は、絶縁膜２６２およびエミッタ導電部２６４を有する。
　絶縁部２３８は、半導体基板１０の表面において、ゲートトレンチ部２４０、ダミートレンチ部２３０およびエミッタトレンチ部６０のそれぞれを覆って設けられる。ただし、絶縁部２３８は、ゲートトレンチ部２４０およびダミートレンチ部２３０の間のメサ領域におけるエミッタ領域２１２の表面の少なくとも一部を露出させる。エミッタ電極２５２は、当該エミッタ領域２１２の表面と接触する。
　絶縁部２３８に覆われないエミッタ領域２１２の面積は、絶縁部２３８の製造ばらつきにより変化する。このため、エミッタ領域２１２の少なくとも一部を露出させるには、絶縁部２３８の製造ばらつきを考慮しなければならない。特に本例では、メサ領域の両側に絶縁部２３８が形成されるので、メサ領域の幅は両側の絶縁部２３８のばらつきの影響を受ける。このため、半導体装置２００を微細化するとエミッタ領域２１２を確実に露出させることが困難なので、半導体装置２００を微細化することが難しい。これに対して半導体装置１００によれば、半導体基板１０の表面上においてゲートトレンチ部４０およびダミートレンチ部３０を覆う絶縁膜を設けないので、半導体装置１００を微細化してもエミッタ領域１２とエミッタ電極５２とを接触させることができる。
　また、半導体装置２００では、半導体基板２１０の表面において絶縁部２３８をパターニングする。このため、半導体基板２１０の表面には凹凸が形成される。これに対して半導体装置１００は、半導体基板１０の表面に絶縁部２３８を設けないので、半導体基板１０の表面の凹凸を低減できる。
　図９は、図７におけるｄ－ｄ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、ゲート電極２５０、コレクタ電極２２４、ポリシリコン層２２１、ポリシリコン層２４８および絶縁部２３８を備える。
　ポリシリコン層２２１およびポリシリコン層２４８は、半導体基板２１０の表面に形成され、各トレンチ内の導電部と、エミッタ電極２５２またはゲート電極２５０とを接続する。半導体装置２００は、半導体基板２１０の表面に選択的にポリシリコン層２２１およびポリシリコン層２４８を有する。このため、半導体基板２１０の表面に凹凸が生じてしまい、絶縁部２３８等の半導体基板２１０の表面の上方に形成される層の形成が容易ではなくなる。
　これに対して半導体装置１００によれば、エミッタ電極５２およびゲート電極５０が、各トレンチ内の導電部と直接接触するので、半導体基板１０の表面にポリシリコン層を設けなくともよい。このため、半導体基板１０の表面の凹凸を低減することができる。
　図１０は、オン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す。半導体装置１００および半導体装置２００のそれぞれについて、オン電圧Ｖｏｎを変化させた時のターンオフ損失Ｅｏｆｆを示している。各例に示すように、オン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆはトレードオフの関係を有する。
　上述したように半導体装置２００は、絶縁部２３８の製造ばらつきを考慮すると、微細化することが難しい。このため、図１０における半導体装置２００のメサ領域の幅（ゲートトレンチ部４０およびダミートレンチ部３０の距離）は１μｍ程度である。これに対して半導体装置１００は、絶縁部２３８を有さないので微細化が容易である。図１０における半導体装置１００のメサ領域の幅は０．３μｍ程度である。このため、半導体装置１００は、オン抵抗を低下させて、Ｖｏｎ－Ｅｏｆｆの関係を改善することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　なお、請求の範囲または明細書における「上」および「上方」と、「下」および「下方」とは、互いに逆の方向を指す。ただし、「上」および「上方」の用語は、重力方向と逆向きの方向に限定されない。また、「下」および「下方」の用語は、重力方向に限定されない。例えば、電気機器に実装された半導体装置において、ゲート電極等が、半導体基板の地面側の表面に配置されるような場合であっても、当該半導体装置が本発明に含まれうることは明らかである。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、２９・・・絶縁膜、３０・・・ダミートレンチ部、３１・・・ダミートレンチ、３２・・・絶縁膜、３４・・・ダミー導電部、３６・・・貫通孔、３７・・・ゲート絶縁部、３８・・・ダミー絶縁部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、４５・・・ゲートトレンチ、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・ゲートコンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、１００・・・半導体装置、１０２・・・活性領域、１０３・・・ゲートパッド、１０４・・・メイントランジスタ部、１０５・・・外側領域、１０６・・・ダイオード部、１０８・・・センストランジスタ部、１０９・・・エッジ終端構造部、２００・・・半導体装置、２１０・・・半導体基板、２１２・・・エミッタ領域、２１４・・・ベース領域、２１５・・・コンタクト領域、２１６・・・蓄積領域、２１７・・・ウェル領域、２１８・・・ドリフト領域、２２０・・・バッファ領域、２２１・・・ポリシリコン層、２２２・・・コレクタ領域、２２４・・・コレクタ電極、２２５・・・ポリシリコン層、２２６・・・コンタクトホール、２２８・・・コンタクトホール、２３０・・・ダミートレンチ部、２３２・・・絶縁膜、２３４・・・ダミー導電部、２３８・・・絶縁部、２４０・・・ゲートトレンチ部、２４２・・・絶縁膜、２４４・・・ゲート導電部、２４８・・・ポリシリコン層、２４９・・・コンタクトホール、２５０・・・ゲート電極、２５１・・・ゲート端子、２５２・・・エミッタ電極、２５３・・・エミッタ端子、２５４・・・コンタクトホール、２６０・・・エミッタトレンチ部、２６２・・・絶縁膜、２６４・・・エミッタ導電部、２７０・・・トランジスタ部、２８０・・・ダイオード部、２８２・・・カソード領域

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板の表面に形成されたゲートトレンチ部と、
    　前記半導体基板の表面に形成されたダミートレンチ部と、
    　前記半導体基板の表面の上方に形成された、金属を含む第１表面側電極と
    　を備え、
    　前記ゲートトレンチ部は、
    　前記半導体基板の表面に形成されたゲートトレンチと、
    　前記ゲートトレンチの内部に形成されたゲート導電部と、
    　前記ゲートトレンチの内部において前記ゲート導電部の上方に形成され、前記ゲート導電部と前記第１表面側電極とを絶縁するゲート絶縁部と
    　を有し、
    　前記ダミートレンチ部は、
    　前記半導体基板の表面に形成されたダミートレンチと、
    　前記ダミートレンチの内部に形成され、前記第１表面側電極と接触するダミー導電部と
    　を有する半導体装置。
  2. 　前記ゲートトレンチは、前記ダミートレンチよりも深い位置まで形成される
    　請求項１に記載の半導体装置。
  3. 　前記ゲートトレンチの幅は、前記ダミートレンチよりも大きい
    　請求項２に記載の半導体装置。
  4. 　前記ダミー導電部の前記ダミートレンチの開口側の端面の少なくとも一部は、前記半導体基板の表面と同じ高さであり、
    　前記第１表面側電極は、前記ダミー導電部の前記端面と接触する
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記ゲート絶縁部の前記ゲートトレンチの開口側の端面の少なくとも一部は、前記半導体基板の表面と同じ高さであり、
    　前記第１表面側電極は、前記ゲート絶縁部の前記端面と接触する
    　請求項４に記載の半導体装置。
  6. 　前記ゲート導電部と、前記ダミー導電部とは同一の材料で形成される
    　請求項１に記載の半導体装置。
  7. 　前記ダミートレンチ部は、前記半導体基板の表面において予め定められた延伸方向に延伸して形成され、
    　前記ゲートトレンチ部は、
    　前記ダミートレンチ部と対向する範囲において前記延伸方向に延伸して形成された対向部と、
    　前記対向部から更に延伸して、前記ダミートレンチ部と対向しない範囲に形成された突出部と
    　を有し、
    　前記突出部の上方に形成された第２表面側電極を更に備え、
    　前記突出部における前記ゲート導電部が、前記第２表面側電極と電気的に接続する
    　請求項１に記載の半導体装置。
  8. 　前記突出部の一部において、前記ゲート絶縁部が設けられず、前記ゲート導電部と前記第２表面側電極とが接触する
    　請求項７に記載の半導体装置。
  9. 　前記突出部の前記一部において、前記ゲート導電部の前記ゲートトレンチの開口側の端面の少なくとも一部は、前記半導体基板の表面と同じ高さであり、
    　前記第２表面側電極は、前記ゲート導電部の前記端面と接触する
    　請求項８に記載の半導体装置。
  10. 　前記対向部の前記ゲートトレンチは、前記突出部の前記一部の前記ゲートトレンチよりも深い位置まで形成される
    　請求項８または９に記載の半導体装置。
  11. 　前記突出部の前記一部の前記ゲートトレンチは、前記ダミートレンチと同一の深さまで形成される
    　請求項１０に記載の半導体装置。
  12. 　前記ダミートレンチ部は、前記ダミートレンチの内部において前記ダミー導電部の上方に形成されたダミー絶縁部を更に有し、
    　前記ダミー絶縁部は貫通孔を有し、
    　前記第１表面側電極の一部は、前記ダミー絶縁部の前記貫通孔を通って前記ダミー導電部に接触する
    　請求項１に記載の半導体装置。
  13. 　前記貫通孔を通過する前記第１表面側電極の部分は、タングステンを含む
    　請求項１２に記載の半導体装置。
  14. 　前記半導体装置は、メイントランジスタ部およびセンストランジスタ部を備え、
    　前記ゲートトレンチ部および前記ダミートレンチ部は、前記メイントランジスタ部および前記センストランジスタ部の少なくとも一方に形成される
    　請求項１に記載の半導体装置。
  15. 　半導体装置の製造方法であって、
    　半導体基板の表面にゲートトレンチおよびダミートレンチを形成するトレンチ形成段階と、
    　前記ゲートトレンチの内部のゲート導電部、および、前記ダミートレンチの内部のダミー導電部を形成する導電部形成段階と、
    　前記ゲートトレンチの内部において、前記ゲート導電部の上方にゲート絶縁部を形成する絶縁部形成段階と、
    　前記半導体基板の表面の上方に、前記ダミー導電部と接触する金属を含む第１表面側電極を形成する電極形成段階と
    　を備える製造方法。
  16. 　前記トレンチ形成段階において、前記ダミートレンチよりも深い前記ゲートトレンチを形成し、
    　前記導電部形成段階において、前記ゲート導電部および前記ダミー導電部を同一の工程で形成する
    　請求項１５に記載の製造方法。
  17. 　前記絶縁部形成段階において、前記ゲート導電部の端面と、前記半導体基板の表面との深さ方向における距離よりも厚みの大きい絶縁膜を、前記半導体基板の表面に形成し、前記半導体基板の表面よりも上方に形成した前記絶縁膜を除去する
    　請求項１５または１６に記載の製造方法。
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