CN115732558A - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体器件中，外周区(RO)具有在漂移层(2)的表面层部分中设置有多个第二导电型保护环(21)的保护环部(RG)。保护环具有围绕单元区(RC)的框架形状。保护环部还设置有从保护环朝向衬底(1)延伸的多个保护环柱区(22)。在沿着单元区和外周区的预定截面中，每个保护环柱区在沿着衬底的平面方向的一个方向上具有比保护环的宽度小的宽度。为每个保护环提供至少两个保护环柱区。半导体器件能够抑制击穿电压过度降低。

Description

半导体器件及其制造方法
技术领域
本公开涉及一种在外周区中具有保护环部的半导体器件及其制造方法。
背景技术
传统上，例如在JP2019-054087A中已经提出了具有形成有诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体元件的单元区(cell region)和围绕所述单元区的外周区的半导体器件。具体而言，这样的半导体器件具有漂移层，并且MOSFET由形成在单元区中的基极区、源极区等构成。此外，这样的半导体器件具有在外周区中的保护环部(guard ringpart)，用于提高半导体元件的击穿电压。保护环部设置有形成在漂移层的表面层部分中的多个保护环。此外，多个保护环形成为彼此同心地围绕单元区。
在这样的半导体器件中，等势线(equipotential lines)从单元区朝向外周区延伸并逐渐被保护环部终止，从而能够减轻电场集中并且能够提高击穿电压。
发明内容
本公开的发明人正在考虑增大漂移层的杂质浓度以降低MOSFET的导通电阻(on-resistance)。但是，在上述半导体器件中，虽然形成了保护环部，但存在通过增大漂移层的杂质浓度而使击穿电压过度降低的担心。
本公开的一个目的在于提供一种能够抑制击穿电压过度降低的半导体器件以及制造该半导体器件的方法。
根据本公开的一个方面，半导体器件包括设置有半导体元件的单元区，和围绕单元区的外周的外周区。该半导体器件还包括：第一或第二导电类型的衬底；第一导电类型的漂移层、第一电极和第二电极。漂移层布置在所述衬底上，并且具有低于所述衬底的杂质浓度的杂质浓度。所述第一电极相对于所述漂移层与所述衬底相反地布置，并且与设置在所述单元区中的所述半导体元件电连接。所述第二电极相对于所述衬底与所述漂移层相反地布置，并且与设置在所述单元区中的所述半导体元件电连接。所述外周区包括保护环部，所述保护环部具有第二导电类型的多个保护环和第二导电类型的多个保护环柱区。所述多个保护环中的每一个布置在所述漂移层的表面层部分中并且具有围绕所述单元区的框架形状。所述多个保护环柱区从所述保护环朝向所述衬底延伸。在沿着所述单元区和所述外周区限定的预定截面中，所述多个保护环柱区中的每一个在沿着所述衬底的平面方向的方向上具有比所述多个保护环中的每一个的宽度小的宽度。为所述多个保护环中的每一个提供至少两个保护环柱区。
在上述半导体器件中，由于为所述保护环提供至少两个保护环柱区，所以能够充分地提高所述保护环部的击穿电压。因此，即使所述漂移层的杂质浓度增大，也能够抑制所述保护环部的击穿电压过度降低。
根据本发明的一个方面，一种用于制造半导体器件的方法包括：制备衬底；在所述衬底上布置用于构成所述漂移层的第一漂移层构成部分；在所述漂移层构成部分中形成多个保护环柱区；在形成所述多个保护环柱区之后，在所述第一漂移层构成部分上布置第二漂移层构成部分；在所述第二漂移层构成部分中形成多个保护环以连接到所述保护环柱区，并在所述第二漂移层构成部分上布置第三漂移层构成部分，从而形成具有第一和第二漂移层构成部分的漂移层。
根据上述方法，制造了其中多个保护环柱区连接到保护环的半导体器件。此外，由于保护环柱区的宽度比保护环的宽度窄，所以即使在形成保护环时在保护环与保护环柱区之间出现错位，保护环和保护环柱区仍正常地连接。
附图说明
本公开的目的、特征和优点将从以下参照附图的详细描述中变得更加明显，其中：
图1是显示根据第一实施例的SiC半导体器件的布局的俯视布局图；
图2是沿图1所示的线II-II截取的SiC半导体器件的截面图；
图3是SiC半导体器件的围绕保护环柱区(guard ring column region)的部分的放大截面图；
图4A是显示根据第一实施例的SiC半导体器件的制造工序的截面图；
图4B是显示接续图4A的SiC半导体器件的制造工序的截面图；
图4C是显示接续图4B的SiC半导体器件的制造工序的截面图；
图4D是显示接续图4C的SiC半导体器件的制造工序的截面图；
图4E是显示接续图4D的SiC半导体器件的制造工序的截面图；
图4F是显示接续图4E的SiC半导体器件的制造工序的截面图；
图4G是显示接续图4F的SiC半导体器件的制造工序的截面图；
图4H是显示接续图4G的SiC半导体器件的制造工序的截面图；
图4I是显示接续图4H的SiC半导体器件的制造工序的截面图；
图4J是显示接续图4I的SiC半导体器件的制造工序的截面图；
图4K是显示接续图4J的SiC半导体器件的制造工序的截面图；
图5是根据第二实施例的SiC半导体器件的围绕保护环柱区的部分的放大截面图；
图6A是显示根据第三实施例的SiC半导体器件的制造工序的截面图；
图6B是显示接续图6A的SiC半导体器件的制造工序的截面图；和
图6C是显示接续图6B的SiC半导体器件的制造工序的截面图。
具体实施方式
在下文中，将参照附图描述本公开的实施例。在下文描述的实施例中，相同或等效的部分用相同的附图标记表示。
(第一实施例)
将参照附图描述第一实施例。在本实施例中，半导体器件以其中形成具有沟槽栅极结构的反转型(inverted-type)MOSFET的SiC半导体器件为例进行说明。
如图1所示，SiC半导体器件具有单元区RC和围绕单元区RC的外周区RO，其中，单元区RC中形成沟槽栅极结构(trench gate structure)的MOSFET 100。外周区RO包括保护环部RG和连接部RJ。连接部RJ位于保护环部RG的内部，即，位于单元区RC与保护环部RG之间。虽然图1不是截面图，为了便于理解，部分示出了阴影线。
如图2所示，SiC半导体器件使用由SiC制成的n+型衬底1形成。n-型漂移层2和p-型基极区3布置在衬底1的主表面上，并且由SiC通过外延生长等制成。在基极区3的表面层部分中形成n+型源极区4。
例如，衬底1是具有n型杂质浓度1.0×1019/cm3、以(0001)Si表面为顶表面并且截止方向为<11-20>方向的截止衬底(off substrate)。在本实施例中，漂移层2包括在衬底1上的低浓度层2a和堆叠在低浓度层2a上的高浓度层2b。高浓度层2b的杂质浓度高于低浓度层2a的杂质浓度。例如，低浓度层2a的n型杂质浓度为1.0×1015至5.0×1016/cm3，高浓度层2b的n型杂质浓度为1.0×1016/cm3至5.0×1017/cm3。
在基极区3中形成沟道区。例如，基极区3具有约2.0×1017/cm3的p型杂质浓度和300nm的厚度。源极区4的杂质浓度高于漂移层2的杂质浓度。例如，源极区4的表面层部分具有2.5×1018/cm3至1.0×1019/cm3的n型杂质浓度，并且源极区4具有约0.5微米(μm)的厚度。此外，在基极区3的表面层部分中，在介于源极区4之间的位置处形成p型接触区3a。接触区3a是通过部分增加p型杂质浓度高于基极区3的p型杂质浓度来形成的。
基极区3和源极区4留在单元区RC中衬底1的表面侧上，而保护环部RG中形成凹部20，以穿透基极区3并到达漂移层2的高浓度层2b。因此，本实施例的SiC半导体器件具有包括台面部(mesa part)的构造，在台面部中，单元区RC和连接部RJ从保护环部RG突出。
在单元区RC中，在漂移层2的表面层部分中形成p型单元深层(p-type cell deeplayer)5。p型单元深层5具有高于基极区3的p型杂质浓度，并且与基极区3连接。更具体地，单元深层5从基极区3朝向衬底1延伸，并在漂移层2中的预定深度处结束。如后面将详细描述的，通过p型杂质的离子注入形成本实施例的单元深层5。单元深层5具有与保护环21的底表面相同水平高度的底表面，这将在后面详细描述。
在漂移层2中等间隔地布置多个单元深层5。多个单元深层5彼此分开布置而不相交。即，单元深层5以条状布置。基极区3和源极区4形成在单元深层5上。
单元深层5具有彼此相同的杂质浓度、相同的宽度和相同的深度。例如，每个单元深层5具有1.0×1017至1.0×1019/cm3的p型杂质浓度和约2.0μm的深度。单元深层5沿着与后面将描述的沟槽栅极结构相同的方向延伸。即，每个单元深层5具有与沟槽栅极结构相同的纵向方向。每个单元深层5具有沿与截止方向(off direction)相同的<11-20>方向的纵向方向。每个单元深层5从单元区RC的一端延伸到单元区RC的另一端。
单元深层5在沟槽栅极结构的相对端处连接到形成在单元区RC外部的连接部RJ的连接深层30。后面将详细描述所述连接深层30。在图1中，单元深层5和连接深层30用实线阴影示出。
在本实施例中，单元深层5包括第一单元深层5a和第二单元深层5b。第一单元深层5a与基极区3分开布置，并且第二单元深层5b连接在第一单元深层5a与基极区3之间。当在沿着单元区RC和外周区RO限定的预定截面中沿着衬底的平面方向的尺寸称为宽度时，第一单元深层5a的宽度大于第二单元深层5b的宽度。例如，预定截面对应于图2所示的截面，并且宽度对应于图2中左右方向的尺寸。在以下的说明中，将沿着单元区RC和外周区RO的预定截面简称为预定截面，并且预定截面中所包含的为沿着衬底1的平面方向的方向的尺寸简称为宽度。
此外，SiC半导体器件具有栅极沟槽6。栅极沟槽6穿透基极区3和源极区4并到达漂移层2，但不比单元深层5深。例如，栅极沟槽具有0.8μm的宽度和1.0μm的深度。基极区3和源极区4布置成与栅极沟槽6的侧表面接触。栅极沟槽6具有线性形状。栅极沟槽6布置成具有在图2的左右方向上的宽度方向、在图2的上下方向上的深度、以及在正交于图2的纸面的方向上的纵向方向。如图1所示，多个栅极沟槽6以等间隔彼此平行布置，使得每个栅极沟槽6介于单元深层5之间。因此，多个栅极沟槽6布置成条状。
当MOSFET 100工作时，基极区3在栅极沟槽6侧表面上的部分用作连接源极区4和漂移层2之间的沟道区。在栅极沟槽6的包括对应于沟道区的区的内壁表面上形成栅绝缘膜7。此外，在栅绝缘膜7的表面上形成栅电极8。栅电极8由掺杂多晶硅(doped Poly-Si)制成。在本实施例中，栅极沟槽6填充有栅绝缘膜7和栅电极8。这样，形成了沟槽栅极结构。尽管为了便于理解，在图1中减少了沟槽栅极结构的数量，但实际上布置了很多类似的结构。
在相对于漂移层2与衬底1相反的一侧上，具体而言，在源极区4、单元深层5和栅电极8的表面上，穿过层间绝缘膜10形成源电极9、栅极布线层等。源电极9对应于第一电极。源电极9和栅极布线层由多种金属制成，例如Ni/Al。在多种金属中，至少与n型SiC接触的部分，具体地，与源极区4接触的部分由能够具有与n型SiC欧姆接触的金属构成。另外，在多种金属中，至少与p型SiC接触的部分，具体地，与接触区3a接触的部分由能够具有与p型SiC欧姆接触的金属制成。源电极9和栅极布线层通过在层间绝缘膜10上分离而彼此电绝缘。源电极9通过形成在层间绝缘膜10中的接触孔而与源极区4和接触区3a电接触。而且，栅极布线层通过形成在层间绝缘膜10中的接触孔而与栅电极8电接触。
此外，在衬底1的背面侧上形成漏电极11。漏电极11与衬底1电连接。漏电极对应于第二电极。上述结构将MOSFET 100配置为具有n沟道型反转沟槽栅极结构。为多个单元提供上述MOSFET 100以构造单元区RC。
另一方面，在保护环部RG中，如上所述，凹部20形成为穿透基极区3并到达漂移层2。因此，在远离单元区RC的位置，去除源极区4和基极区3，并暴露漂移层2。位于凹部20内侧的单元区RC及连接部的部分在衬底1和漂移层2的堆叠方向上突出为岛状，从而形成台面部。本实施例的凹部20具有与栅极沟槽6相同的深度。
另外，在位于凹部20下方的漂移层2的表面层部分中，以包围单元区RC和连接部RJ的方式形成多个p型保护环21。在本实施例中，如图1所示，保护环21具有带四个倒圆角的拐角部的方形框架形状。但是，保护环21可以具有另一框架形状，例如圆形框架形状。
保护环21形成为从远离漂移层2表面的位置延伸到预定深度的位置。保护环21通过例如将p型杂质离子注入到漂移层2中来形成。在本实施例中，保护环21的下表面处于与单元深层5的底表面相同的深度。但是，由于保护环21形成为从远离漂移层2表面的位置延伸，所以保护环21的顶表面位于比单元深层5的顶表面更深的位置。本实施例的保护环21除了深度和布置形状与上述单元深层5不同以外，具有与单元深层5相同的结构。保护环21的杂质浓度等与单元深层5的相同。
保护环部RG形成有多个p型保护环柱区22。保护环柱区22连接到保护环21并且从保护环21朝向衬底1延伸。具体地，每个保护环柱区22在所述预定截面中具有比保护环21的宽度窄的宽度。保护环柱区22形成在漂移层2中，使得多个保护环柱区22连接到共同的保护环21。在本实施例中，为每个保护环21提供两个保护环柱区22。类似于保护环21，每个保护环柱区22形成为围绕单元区RC和连接部RJ。
此外，保护环柱区22形成为与衬底1分离。具体地，保护环柱区22形成为具有这样的深度，即，使得保护环柱区22具有在漂移层2中的底表面。在本实施例中，保护环柱区22形成为使底表面位于高浓度层2b与低浓度层2a之间的界面处。
在本实施例中，保护环21和保护环柱区22形成为使得n型电荷密度随着与单元区RC的距离的增加而增加。换言之，保护环21和保护环柱区22形成为使得p型电荷密度随着与单元区RC的距离的增加而降低。
在本实施例中，如图1所示，保护环21形成为使得随着朝向与单元区RC相反的外侧(以下，简称为外侧)与单元区RC距离的增加，相邻的保护环21之间的间隔增加。保护环21和保护环柱区22形成为满足以下关系。
首先，如图3所示，在衬底1的平面方向的法线方向上穿过相邻的两个保护环21之间的中心的虚拟线被称为虚拟线K。另外，从单元区RC侧起始的第L条虚拟线K被称为虚拟线KL。从单元区RC侧起始的第(L+1)条虚拟线被称为虚拟线KL+1，并且从单元区RC侧起始的第(L+2)条虚拟线被称为虚拟线KL+2。
然后，受主浓度(acceptor concentration)被称为NA，并且施主浓度(donorconcentration)被称为ND。在与从单元区RC侧起始的第m个保护环21连接的保护环柱区22中，将从单元区RC侧起始的第k个保护环柱区22的体积称为Pmk。在图3中，左侧的保护环21对应于从单元区RC侧起始的第m个保护环21。此外，在位于与从单元区RC侧起始的第m个保护环21连接的保护环柱区22周围的漂移层2中，从单元区RC侧起始的第n个漂移层2的体积称为Nmn。这里的漂移层2的体积是在与保护环柱区22相同深度处虚拟线KL与虚拟线KL+1之间的漂移层2的体积。例如，位于与图3中左侧的保护环21连接的保护环柱区22周围的漂移层2的体积是以下体积的总和。即，漂移层2的体积是虚拟线KL与保护环柱区22之间的体积Nmn、相邻的保护环柱区22之间的体积Nm(n+1)、以及虚拟线KL+1与保护环柱区22之间的体积Nm(n+2)之和。
保护环21和保护环柱区22形成为满足以下数学表达式1。
[表达式1]
NAΣPmk–NDΣNmn>NAΣP(m+1)k–NDΣN(m+1)n
注意，表达式1中的NAΣPmk表示布置在虚拟线KL与虚拟线KL+1之间的保护环柱区22的p型电荷的总量。NAΣP(m+1)k表示布置在虚拟线KL+1与虚拟线KL+2之间的保护环柱区22的p型电荷的总量。另外，NDΣNmn表示布置在虚拟线KL与虚拟线KL+1之间的漂移层2的n型电荷的总量。NDΣN(m+1)n表示布置在虚拟线KL与虚拟线KL+1之间的漂移层2的n型电荷的总量。通过随着与单元区RC的距离的增加而增加n型电荷密度，等势线能够指向外侧。
尽管未示出，但可以根据需要在保护环部21的外周上形成等势环(equipotentialring，简称EQR)结构。在这种情况下，提供具有围绕单元区RC的外周击穿电压结构的保护环部RG。
在本实施例中，如图2所示，单元区RC形成有多个p型单元柱区(p-type cellcolumn regions)12。单元柱区12连接到单元深层5，并从单元深层5向衬底1延伸。在该实施例中，单元柱区12具有与保护环柱区22相同的深度、宽度和杂质浓度。为每个单元深层5提供两个单元柱区12。
在从单元区RC延伸到保护环部RG的连接部RJ中，在漂移层2的表面层部分中形成p型连接深层30。连接深层30形成为连接到基极区3并且固定到源电势(source potential)。在本实施例中，连接部RJ形成为围绕单元区RC，如图1中的实线阴影所示。连接深层30形成在连接部RJ的实线阴影所示的区中，并且连接到形成在单元区RC中的单元深层5。上述保护环21形成为围绕连接部RJ的外周。
连接深层30例如通过将p型杂质离子注入到漂移层2的表面而形成。连接深层30的杂质浓度和深度与上述单元深层5相同。在本实施例中，连接深层30包括远离基极区3布置的第一连接深层30a、和连接在第一连接深层30a与基极区3之间的第二连接深层30b。第一连接深层30a的宽度大于第二连接深层30b的宽度。层间绝缘膜10也形成在连接部RJ中。
在本实施例中，半导体器件具有如上所述的包括单元区RC与保护环部RG之间的连接部RJ的结构。通过在连接部RJ中形成连接深层30，连接深层30与布置在沟槽栅极结构两侧上的单元深层5连接。结果，等势线从单元区RC朝向保护环部RG延伸同时被抑制在单元区RC中过度升高，并在保护环部RG中逐渐终止。
在本实施例中，连接部RJ形成有多个p型连接柱区31。连接柱区31连接到连接深层30，并从连接深层30朝向衬底1延伸。在本实施例中，连接柱区31具有与保护环柱区22相同的深度、相同的宽度和相同的杂质浓度。因此，等势线从单元区RC朝向保护环部RG进一步延伸，并在保护环部RG中逐渐终止。
本实施例的SiC半导体器件具有如上所述的结构。下面描述SiC半导体器件的操作和有益效果。
在如上所述的SiC半导体器件中，当MOSFET 100导通时，通过控制被施加到栅电极8的电压，在位于栅极沟槽6的侧表面上的基极区3的表面部分上形成沟道区。结果，通过经由源极区4和漂移层2在源电极9与漏电极11之间产生的电流使SiC半导体器件进入导通状态。
此外，在MOSFET 100中不产生电流的截止状态(off state，或称关断状态)下，即使施加高电压，也由于形成到比沟槽栅极结构更深的位置的单元深层5和连接深层30抑制了电场进入栅极沟槽6的底部。因此，减少了栅极沟槽的底部的电场集中。结果，限制了栅绝缘膜(gate insulating film)7的击穿。
在连接部RJ中，等势线的上升被抑制，并且等势线指向保护环部RG。在保护环部RG中，等势线随着由保护环21向外前进而逐渐终止。结果，能够实现期望的击穿电压。
在本实施例中，保护环柱区22布置在保护环部RG中。因此，能够进一步提高保护环部RG的击穿电压。由于能够提高保护环部RG的击穿电压，因而能够增加漂移层2的浓度，并降低MOSFET 100的导通电阻。
在具有用于保护环21的保护环柱区22的构造中，能够想到为一个保护环21仅提供一个具有与保护环21的宽度相同的宽度的保护环柱区22。但是，在这样的构造中，保护环柱部分22难以完全耗尽，有可能不能充分地提高击穿电压。
在具有用于保护环21的保护环柱区22的构造中，也能考虑为一个保护环21仅提供一个宽度小于保护环21的宽度的保护环柱区22。但是，在这样的构造中，因为相邻的保护环柱区22之间的距离太宽，可能不能充分地提高击穿电压。
因此，在本实施例中，为每个保护环21提供两个保护环柱区22，并且每个保护环柱区22的宽度小于保护环21的宽度。因此，不太可能由于保护环柱区22被完全耗尽而使击穿电压降低。还有，能够抑制由于相邻保护环柱区22之间的宽度过度增加而不能充分地提高击穿电压的缺陷。即，根据本实施例的SiC半导体器件，能够充分地实现保护环柱区22的效果。
在本实施例中，单元区RC设置有单元柱区12，并且连接部RJ设置有连接柱区31。因此，能够提高单元区RC和连接部RJ的击穿电压。
在本实施例的SiC半导体器件中，每个保护环21形成在远离漂移层2表面的位置处。因此，保护环21与漂移层2之间的PN结的边界部分位于与层间绝缘膜10分离的位置。因此，即使在PN结处发生电场集中，但是由于层间绝缘膜10不与PN结接触，因此施加于层间绝缘膜10的电场强度也能够降低。结果，在形成层间绝缘膜10的情况下，或者在层间绝缘膜10上进一步形成保护膜(未示出)的情况下，能够抑制其最外表面处的电场强度的增大，并且能够抑制蠕变断裂(creeping fracture)的发生。特别地，由于使用SiC作为半导体材料，因此能够通过使用高电压来提高最外表面处的电场强度。但是，即便在使用SiC时，也能够抑制蠕变击穿(creeping breakdown)的发生。
接下来，将参照图4A到图4K描述本实施例的SiC半导体器件的制造方法。
首先，如图4A所示，由SiC制成的漂移层形成层200在衬底1的主表面上外延生长。在本实施例中，漂移层形成层200的厚度对应于低浓度层2a的厚度和高浓度层2b的形成上述柱区12、22和31的部分的厚度的总和。此外，漂移层形成层200的杂质浓度与低浓度层2a的杂质浓度相同。在本实施例中，漂移层形成层200对应于第一漂移层形成层。
接下来，通过对漂移层形成层200的表面层部分进行离子注入，形成第一构成层201b，如图4B所示。第一构成层201b提供高浓度层2b的与低浓度层2a相邻的部分。在这种情况下，漂移层形成层200的不形成第一构成层201b的部分提供低浓度层2a。
接下来，在第一构成层201b上放置掩模(未示出)，并且离子注入p型杂质，以便同时形成保护环柱区22、单元柱区12和连接柱区31，如图4C所示。在这种情况下，通过适当地调整加速电压等，保护环柱区22、单元柱区12和连接柱区31形成为在第一构成层201b中具有底表面。在本实施例中，柱区12、22和31中的每一个形成为使得所述底表面位于第一构成层201b与低浓度层2a之间的边界处。
接下来，如图4D所示，通过外延生长在第一构成层201b上形成用于构成高浓度层2b的中间部分的第二构成层202b。在本实施例中，第二构成层202b对应于第二漂移层形成层。
此后，在第二构成层202b上放置掩模(未示出)，并离子注入p型杂质以便同时形成保护环21、单元深层5的第一单元深层5a、连接深层30的第一连接深层30a，如图4E所示。
在这种情况下，在保护环部RG中，保护环柱区22的宽度比保护环21的宽度窄。因此，即使在保护环21与保护环柱区22之间发生错位，也能够抑制保护环21与保护环柱区22之间的连接受到阻碍。
接下来，如图4F所示，通过外延生长在第二构成层202b上形成用于构成高浓度层2b的上层部分的第三构成层203b。结果，形成了具有第一构成层201b、第二构成层202b和第三构成层203b的高浓度层2b，并形成了具有高浓度层2b和低浓度层2a的漂移层2。在本实施例中，第三构成层203b对应于第三漂移层形成层。
之后，在漂移层2上放置掩模(未示出)，并且离子注入p型杂质。结果，如图4G所示，形成第二单元深层5b，并因而形成包括第二单元深层5b的单元深层5。而且，形成第二连接深层30b，并因而形成包括第二连接深层30b的连接深层30。
接下来，如图4H所示，在包括单元深层5和连接深层30的漂移层2上通过外延生长形成基极区3。在该工序中，基极区3类似地形成在保护环部RG中。
接下来，在基极区3上放置掩模(未示出)，并离子注入n型杂质以形成源极区4，如图4I所示。此外，在基极区3上放置掩模(未示出)并离子注入p型杂质以形成接触区3a。在本实施例中，源极区4和接触区3a通过离子注入来形成。作为另一示例，源极区4和接触区3a中的一个可以通过外延生长形成，而另一个可以通过离子注入形成。
接下来，在基极区3上放置掩模(未示出)，使用该掩模进行各向异性蚀刻例如反应离子蚀刻(reactive ion etching，简称RIE)以便同时形成栅极沟槽6和凹部20，如图4J所示。栅极沟槽6和凹部20具有相同的深度，并且形成为比保护环21的顶表面浅。在本实施例中，栅极沟槽6和凹部20同时形成。可选地，栅极沟槽6和凹部20可以分开形成。在这种情况下，能够使栅极沟槽6和凹部20具有不同的深度。即，能够将栅极沟槽6和凹部20中的每一个设计为最优深度。
然后，例如，通过进行热氧化等，形成栅绝缘膜7以便覆盖栅极沟槽6的内壁表面和源极区4的表面。此外，掺杂有p型杂质或n型杂质的多晶硅被沉积，并回蚀刻(etched back)以至少在栅极沟槽6中留下多晶硅。结果，形成栅电极8。这样就形成了沟槽栅极结构。
接下来，如图4K所示，形成层间绝缘膜10以便覆盖栅电极8和栅绝缘膜7的表面。层间绝缘膜10例如由氧化膜制成。另外，在层间绝缘膜10的表面上形成掩模(未示出)，并通过RIE等对层间绝缘膜10进行图案化，由此形成使接触区3a和源极区4暴露的接触孔。接下来，在层间绝缘膜10的表面上形成例如由多个金属层的堆叠构成的电极材料。然后，通过对电极材料进行图案化，形成源电极9、栅极布线(未示出)等。进一步地，进行在衬底1的背面侧上形成漏电极11的工序等。这样，制造了根据本实施例的SiC半导体器件。
根据上述本实施例，保护环柱区22形成在保护环部RG中。保护环柱区22的宽度小于保护环21的宽度，并且为每个保护环21提供多个保护环柱区22。因此，能够充分地提高保护环部RG的击穿电压。这样，即使漂移层2的杂质浓度增加，也能够抑制保护环部RG的击穿电压过度降低。
(1)在本实施例中，在单元区RC中形成单元柱区12。因此，能够提高单元区RC的击穿电压。此外，单元柱区12和保护环柱区22同时形成。因此，能够在提高SiC半导体器件的整体击穿电压的同时抑制制造工序的增加。
(2)在本实施例中，保护环部RG具有从单元区RC侧朝向外侧增加的n型电荷密度。因此，能够使等势线进一步指向外侧，并且能够进一步提高保护环部RG的击穿电压。
(3)在本实施例中，保护环柱区22的宽度小于保护环21的宽度。因此，在形成保护环21时，即使在保护环21与保护环柱区22之间产生错位，也能够抑制保护环21和保护环柱区22不连接的缺陷的发生。
(4)在本实施例中，保护环柱区22通过离子注入形成。因此，例如与通过嵌入外延生长等形成保护环柱区22的情况相比，能够抑制制造工序的增加。
(5)在本实施例中，保护环柱区22具有与衬底1分离的位置处的底表面。因此，与保护环柱区22的底表面与衬底1接触的情况相比，能够抑制保护环柱区22的底表面处的杂质浓度急剧变化。
(6)在本实施例中，保护环21形成在远离漂移层2表面的位置处。保护环21与漂移层2之间的PN结的边界部分与层间绝缘膜10分离。因此，即使在PN结中发生电场集中，但是由于层间绝缘膜10不与PN结接触，因此能够抑制施加于层间绝缘膜10的电场强度。因此，在形成层间绝缘膜10时或在层间绝缘膜10上形成保护膜(未示出)时，能够抑制其最外表面处的电场强度的增加，并能够抑制蠕变断裂的发生。
(第二实施例)
将描述第二实施例。在第二实施例中，保护环柱区22等的构造与第一实施例的构造不同。其他构造与第一实施例的构造相同，因此以下将省略对相同构造的描述。
在第二实施例的半导体器件中，如图5所示，保护环柱区22包括第一柱区22a和第二柱区22b。第一柱区22a与保护环21分开布置。第二柱区22b连接在保护环21与第一柱区22a之间。第二柱区22b的宽度小于保护环21的宽度。第一柱区22a的宽度小于第二柱区22b的宽度。为每个保护环21提供两个第二柱区22b，并且为每个第二柱区22b提供两个第一柱区22a。
高浓度层2b包括第一高浓度层211和第二高浓度层212，第一柱区22a布置在第一高浓度层211中，第二柱区22b和保护环21布置在第二高浓度层212中。第一高浓度层211的杂质浓度高于第二高浓度层212的杂质浓度。例如，第二高浓度层212具有1.0×1016至5.0×1017/cm3的n型杂质浓度，并且第一高浓度层211具有1.5×1016至1.0×1018/cm3的n型杂质浓度。
根据上述的本实施例，在保护环部RG中，为每个保护环21提供多个保护环柱区22，并且每个保护环柱区22的宽度比保护环21的宽度窄。因此，能够实现与第一实施例相同的效果。
(1)在本实施例中，保护环柱区22包括第一柱区22a和第二柱区22b。第一柱区22a的宽度小于第二柱区22b的宽度。因此，例如，与第一柱区22a与保护环21直接连接的构造相比，保护环柱区22能够容易地在深度方向上延伸，并且能够提高设计的自由度。
(2)在本实施例中，如上所述构成保护环柱区22，并且能够使第一高浓度层211的杂质浓度高于第二高浓度层212的杂质浓度。因此，能够进一步提高保护环部RG的击穿电压。
(第三实施例)
将描述第三实施例。第三实施例是第一实施例的修改，并且SiC半导体器件的制造方法与第一实施例不同。其他构造与第一实施例的构造相同，因此以下将省略对相同构造的描述。
在本实施例中，在进行图4B的工序之后，在第一构成层201b上放置掩模(未示出)。然后，如图6A所示，通过使用掩模进行各向异性蚀刻例如RIE，去除要布置柱区12、22和31的部分，并因而形成柱沟槽(column trenches)202。
接下来，如图6B所示，外延生长p型SiC层204，从而嵌入柱沟槽202。结果，SiC层204被嵌入在每个柱沟槽202中，并且形成保护环柱区22、单元柱区12和连接柱区31。此后，如图6C所示，去除在第一构成层201b上布置的SiC层204，并进行手工整平，以便暴露第一构成层201b的表面。在本实施例中，SiC层204对应于第二导电类型层。
然后，通过执行图4D的工序和随后的工序，制造与第一实施例相同的SiC半导体器件。
根据上述的本实施例，在保护环部RG中，为保护环21设置多个保护环柱区22，并且每个保护环柱区的宽度比保护环21的宽度窄。因此，能够实现与第一实施例相同的效果。
(1)在本实施例中，保护环柱区22通过外延生长形成。因此，与通过离子注入形成保护环柱区22的情况相比，能够抑制在保护环柱区22中形成缺陷。
(其它实施例)
尽管已经根据实施例描述了本公开，但是应当理解，本公开不限于这样的实施例或结构。本公开包括在等同物范围内的各种修改和变化。此外，虽然各种元件以示例性的各种组合和构造示出，但包括更多、更少或仅单个元件的其他组合和构造也在本公开的精神和范围内。
例如，在上述各实施例中，设置于每个保护环21中的保护环柱区22的数量也可以不是2个而是3个或更多。此外，为每个保护环21提供的保护环柱区22的数量可以部分不同。
在上述各实施例中，保护环21可以具有不同的宽度。例如，保护环21可以具有朝向外侧增加的不同宽度。类似地，保护环柱区22可以不具有相同的宽度，并且可以具有例如朝向外侧增加的不同宽度。
另外，在上述各实施例中，也可以不以使n型电荷密度从单元区RC侧朝向外侧增加的方式形成保护环21和保护环柱区22。例如，保护环21和保护环柱区22可以以使n型电荷密度恒定的方式形成。
在上述各实施例中，在如图4B所示制备其中第一构成层201b布置在低浓度层2a上的衬底时，它可以如下地制备。即，低浓度层2a可以通过外延生长布置在衬底1上，并且第一构成层201b可以通过外延生长布置在低浓度层2a上。即，可以通过执行外延生长两次将低浓度层2a和第一构成层201b布置在衬底1上。
另外，在上述各实施例中，也可以使用硅衬底等构造半导体器件。
在上述各实施例中，保护环21可以形成为从漂移层2的表面暴露。
在上述第一实施例中，作为半导体切换元件的例子，描述了第一导电型为n型且第二导电型为p型的n沟道型沟槽栅极结构的MOSFET。但是，这仅仅是一个示例，也可以使用其它结构的半导体切换元件，例如，其中每个部件的导电类型相对于n沟道类型反转的p沟道类型的沟槽栅极结构的MOSFET。除了MOSFET之外，半导体器件可以由具有相同结构的IGBT形成。在IGBT的情况下，将上述第一实施例的n+型衬底1变更为p+型衬底(即集电极层)，并且其它构造与第一实施例中描述的纵型MOSFET相同。

Claims (9)

1.一种半导体器件，包括：
设置有半导体元件的单元区；
围绕所述单元区的外周的外周区；
第一或第二导电类型的衬底，所述衬底提供所述单元区和所述外周区；
所述第一导电类型的漂移层，所述漂移层布置在所述衬底上并且具有比所述衬底的杂质浓度低的杂质浓度，所述漂移层提供所述单元区和所述外周区；
第一电极，其相对于所述漂移层与所述衬底相反地布置，并且与设置在所述单元区中的所述半导体元件电连接；和
第二电极，其相对于所述衬底与所述漂移层相反地布置，并与设置在所述单元区中的所述半导体元件电连接；其中：
所述外周区包括保护环部，所述保护环部具有所述第二导电类型的多个保护环和所述第二导电类型的多个保护环柱区；
所述多个保护环中的每一个布置在所述漂移层的表面层部分中并且具有围绕所述单元区的框架形状；
所述多个保护环柱区从所述保护环朝向所述衬底延伸；
所述多个保护环柱区中的每一个在沿着所述单元区和所述外周区限定的预定横截面中、在沿着所述衬底的平面方向的方向上具有比所述多个保护环中的每一个的宽度小的宽度；并且
为所述多个保护环中的每一个提供至少两个保护环柱区。
2.根据权利要求1所述的半导体器件，其中，
所述单元区包括：
布置在所述漂移层上方的所述第二导电类型的基极区；
布置在所述漂移层中、与所述基极区相连接并朝向所述衬底延伸的单元深层；和
从所述单元深层朝向所述衬底延伸的所述第二导电类型的单元柱区。
3.根据权利要求1所述的半导体器件，其中，
所述保护环部具有作为距所述单元区的距离的函数而朝向与所述单元区相反的外侧增加的所述第一导电类型的电荷密度。
4.根据权利要求3所述的半导体器件，其中，所述多个保护环柱区被设置为满足以下关系：
NAΣPmk–NDΣNmn>NAΣP(m+1)k–NDΣN(m+1)n，
其中
NA表示受主浓度，
ND表示施主浓度，
Pmk表示在与从单元区侧起始的第m个保护环连接的保护环柱区的，从所述单元区侧起始的第k个保护环柱区的体积，并且
Nmn表示在位于与从所述单元区侧起始的第m个保护环连接的保护环柱区周围的漂移层的、从所述单元区侧起始的第n个漂移层的体积。
5.根据权利要求1至4中任一项所述的半导体器件，其中
每个所述保护环柱区包括：
远离所述多个保护环布置的多个第一柱区；和
连接在所述多个第一柱区与所述多个保护环之间的多个第二柱区，
为每个保护环提供至少两个第二柱区，并且
为每个第二柱区提供至少两个第一柱区，并且
每个第一柱区具有小于所述第二柱区的宽度的宽度。
6.根据权利要求5所述的半导体器件，其中，
所述漂移层包括：
第一高浓度层，所述第一柱区布置在所述第一高浓度层中；和
第二高浓度层，其中所述第二柱区和所述保护环布置在所述第二高浓度层中，并且
所述第一高浓度层具有高于所述第二高浓度层的杂质浓度的杂质浓度。
7.一种用于制造半导体器件的方法，
所述半导体器件包括：
设置有半导体元件的单元区；
围绕所述单元区的外周的外周区；
第一或第二导电类型的衬底，所述衬底提供所述单元区和所述外周区；
所述第一导电类型的漂移层，所述漂移层布置在所述衬底上并且具有比所述衬底的杂质浓度低的杂质浓度，所述漂移层提供所述单元区和所述外周区；
第一电极，其相对于所述漂移层与所述衬底相反地布置，并与设置在所述单元区中的所述半导体元件电连接；和
第二电极，其相对于所述衬底与所述漂移层相反地布置，并与设置在所述单元区中的所述半导体元件电连接，其中：
所述外周区包括保护环部，所述保护环部具有所述第二导电类型的多个保护环和所述第二导电类型的多个保护环柱区；
所述多个保护环中的每一个布置在所述漂移层的表面层部分中并且具有围绕所述单元区的框架形状；
所述多个保护环柱区从所述保护环朝向所述衬底延伸；
所述多个保护环柱区中的每一个在沿着所述单元区和所述外周区限定的预定横截面中、在沿着所述衬底的平面方向的方向上具有比所述多个保护环中的每一个的宽度小的宽度；和
为所述多个保护环中的每一个提供至少两个保护环柱区，
所述方法包括：
制备所述衬底；
在所述衬底上布置用于构成所述漂移层的第一漂移层构成部分；
在所述漂移层构成部分中形成所述多个保护环柱区；
在所述形成所述多个保护环柱区之后，在所述第一漂移层构成部分上布置第二漂移层构成部分；
在所述第二漂移层构成部分中形成所述多个保护环以连接到所述保护环柱区，以及
在所述第二漂移层构成部分上布置第三漂移层构成部分，由此形成具有所述第一和第二漂移层构成部分的所述漂移层。
8.根据权利要求7所述的方法，其中
所述形成所述多个保护环柱区包括在所述第一漂移层构成部分中离子注入以形成所述多个保护环柱区。
9.根据权利要求7所述的方法，其中
所述形成所述多个保护环柱区包括：
在所述第一漂移层构成部分中形成多个柱沟槽；和
在所述多个柱沟槽中嵌入第二导电层，由此形成所述保护环柱区。
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