JP5089284B2 - 省スペース型のエッジ構造を有する半導体素子 - Google Patents

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Description

発明の詳細な説明
〔技術的背景〕
本発明は、内部領域内にｐｎ接合部を備え、エッジ領域内にはエッジ構造を備えた半導体基材を有する半導体素子、特にパワートランジスタに関する。
半導体接合部すなわちｐｎ接合部を有する素子構造は、ダイオード、バイポーラトランジスタ、およびＩＧＢＴなどのバイポーラ素子と、ＭＯＳＦＥＴなどのユニポーラ素子との両方に存在する。これらの素子は、導電状態における動作は異なるが、遮断状態（blocking state）において、遮断電圧の増加に伴って空間電荷ゾーン（space charge zone）が半導体接合部から拡大するという共通点を有している。
垂直素子（vertical component）では、基本的に、ｐｎ接合部は半導体基材の端部の１つに対して平行である。ｐｎ接合部と側方方向に隣接する領域内では、追加的な手段を講ずることなく、耐電圧（最大遮断電圧）が下げられる。このような領域は、通常は半導体基材のエッジ領域、すなわち、半導体基材の表面と裏面との間に垂直方向に伸びている側面またはエッジ面に隣接する領域である。ｐｎ接合部を有する領域は、通常は、エッジ領域よりも領域寸法が大きい内部領域を形成している。
エッジ領域内の耐電圧を上げるため、かつ、これに従って、最大遮断電圧に達したときのアバランシェ破壊（avalanche breakdown）を内部領域の大部分に集中させるために、様々なエッジ終端またはエッジ構造が知られている。これらのエッジ終端は、素子に遮断電圧を印加した際におけるエッジ領域内の電界の向きの線の曲率を軽減する機能を有し、従って内部領域内の電界強度よりもエッジ領域内の電界強度を低くする機能を有している。
〔概要〕
本発明に係る半導体素子の一例としては、半導体基材を備えた半導体素子であって、上記半導体基材は、第１の面と、第２の面と、内部領域と、該内部領域の該半導体基材側方側に隣接したエッジ領域と、該内部領域および該エッジ領域にわたって延設されており、且つ第１導電型の基本ドーピングが施された第１の半導体層とを有しており、上記半導体素子は、さらに、上記第１導電型に対して相補的な第２導電型であって、且つ上記第１の半導体層内の上記内部領域内に位置する少なくとも１つの能動素子ゾーンと、上記エッジ領域内に位置するエッジ構造とを備えている。このエッジ構造は、上記第１の面から半導体基材内部へ向けて延設された少なくとも１つのトレンチと、該トレンチ内に位置するエッジ電極と、該トレンチ内に位置し、且つエッジ電極と半導体基材との間に位置する絶縁層と、該トレンチに隣接するとともに、少なくとも一部分が該トレンチの下方に配置され、且つ上記第２導電型である第１のエッジゾーンとを有している。
また、本発明に係る半導体素子の上記した一例とは異なる例としては、本発明に係る半導体素子の一例としては、半導体基材を備えた半導体素子であって、上記半導体基材は、第１の面と、第２の面と、内部領域と、該内部領域の該半導体基材側方側に隣接したエッジ領域と、該内部領域および該エッジ領域にわたって延設されており、且つ第１導電型の基本ドーピングが施された第１の半導体層とを有しており、上記半導体素子は、さらに、上記第１導電型に対して相補的な第２導電型であって、且つ上記第１の半導体層内の上記内部領域内に位置する少なくとも１つの能動素子ゾーンと、上記エッジ領域内に位置するエッジ構造とを備えている。このエッジ構造は、上記第１の面から半導体基材内部へ向けて延設された少なくとも１つのトレンチと、該トレンチを充填する絶縁層と、該トレンチに隣接するとともに、少なくとも一部分が該トレンチの下方に配置され、且つ上記第２導電型である第１のエッジゾーンとを有しており、この第１のエッジゾーン（２１）は、上記能動素子ゾーンと、上記基本ドーピングが施された上記第１の半導体層との間に形成された半導体接合部に対して遮断電圧がアプライされる際に、完全に空乏化されるように、あるいは、側方方向におけるトレンチの幅よりも寸法が小さい領域以外が空乏化されるように選択されたドーピングが施されている。
〔図面の簡単な説明〕
本発明の実施例について、図面を参照しながら以下に説明する。これらの図面では、別段の記載がない限りは、同一の符号は、同一の意味を有する同一の素子領域を示している。
図１は、トレンチおよびトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。
図２は、トレンチおよびトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ダイオードとして形成された半導体素子を示す図である。
図３は、複数のトレンチおよびこれらのトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。
図４は、絶縁体が充填されたトレンチを備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。
図５は、絶縁体が充填された複数のトレンチを備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。
図６は、図１および図２に示されているエッジ構造を形成するための処理工程を示す図である。
〔図面の詳細な説明〕
図１は、本発明の一実施例による半導体素子の一部の断面図を示している。この半導体素子は、以下では表面として示されている第１の面１０１と、以下では裏面として示されている第２の面１０２とを有する半導体基材１００を備えている。裏面１０２は、半導体基材１００の垂直方向において、第１の面１０１の反対側に配置されている。半導体基材１００は、例えば基本ｎドーピング（basic n-doping）などの第１導電型の基本ドーピング（basic doping）が施された第１の半導体層１０３を有している。半導体基材１００の表面１０１と隣接している第１の半導体層１０３は、例えば、第２の半導体層１０４上に配置されたエピタキシャル層１０３である。第２の半導体層１０４は、例えば半導体基板である。図１に示されている第１の半導体層１０３および第２の半導体層１０４の垂直方向の寸法は、互いに相対的な縮小とはなっていない。通常、第１の半導体層１０３をエピタキシャル層として基板１０４上に形成する際は、半導体基材１０３の垂直方向におけるエピタキシャル層１０３の寸法は、半導体基板１０４の寸法よりも大幅に小さい。
半導体基材１００は、内部領域１０５と、半導体基材１００の側方方向において内部領域１０５に隣接しているエッジ領域１０６とを有している。半導体基材１００の第１の半導体層１０３内および内部領域１０５内には、実施例に従ってｐドープされたゾーンである、第２導電型の能動素子ゾーン１２が配置されている。能動素子ゾーン１２は、これと隣接する基本ｎドープが施された半導体層１０３の一領域と共に、ｐｎ接合部を形成している。図１に示されている実施例では、能動素子ゾーン１２は、半導体基材の内部領域１０５内で実現される、トレンチＭＯＳトランジスタのトランジスタ構造の一部をなす。ｐドープされた能動素子ゾーン１２は、上記トランジスタのボディゾーンを形成している。このボディゾーンは、半導体基材１００の垂直方向において、ソースゾーン１１とドリフトゾーン１３との間に配置されている。ソースゾーン１１およびドリフトゾーン１３は、ボディゾーン１２に対して相補的なドーピングが施されている。基本ドーピングが施された半導体層１０３であって、且つボディゾーン１２から半導体基板１０４へ垂直方向に伸びている半導体層１０３の一部分は、この素子内においてはドリフトゾーン１３を形成している。導体基板１０４は、ＭＯＳトランジスタのドレインゾーン１４を形成している。
ソースゾーン１１とドリフトゾーン１３との間にあるボディゾーン１２内の反転チャネルを制御するために、上記素子はゲート電極１５を備えている。ゲート電極１５は、第１の面１０１から半導体基材１００に向かって垂直方向に伸びるトレンチ１９内に配置されている。図１に示されている実施例では、ゲート電極１５は、半導体基材１００の側方方向においてボディゾーン１２に隣接して配置されており、またゲート絶縁膜１６によってボディゾーン１２から誘電的に絶縁されている。ゲート電極１５は、ソースゾーン１１からドリフトゾーン１３まで、半導体基材１００内を垂直方向に伸びている。
半導体基材１００の上記内部領域１０５では、ゲート電極１５、ソースゾーン１１、およびボディゾーン１２をそれぞれ備えた同一のトランジスタ構造を多数形成することができる。これら同一のトランジスタ構造は、以下ではトランジスタセルとして示される。これらトランジスタセルは、それぞれのソースゾーン１１を電気的に接続することにより互いに並列接続されている。これは、図１に示されている半導体素子においては、ソース電極３１を用いることによって行われている。このソース電極３１は、半導体基材１００の表面上に形成されており、個々のトランジスタセルのソースゾーン１１に接触している。さらに、ソース電極３１は、周知の方法によって、トランジスタセルのソースゾーン１１およびボディゾーン１２を短絡させる。ドリフトゾーン１３およびドレインゾーン１４は、本半導体素子内では、全てのトランジスタセルに共通である。並列接続されたこれらのトランジスタセルは、いわゆるセルアレイを形成している。
ゲート電極１５と同じトレンチ１９内には、垂直方向ではゲート電極１５の下に、側方方向ではドリフトゾーン１３の一部に隣接して配置された、フィールド電極（field electrode）１７を配置することができる。トレンチ内のこれらフィールド電極１７は、ゲート絶縁膜１６よりも厚いフィールド電極絶縁膜１８によって、第１の半導体層１０３から絶縁されている。詳細には図示されていないが、フィールド電極１７は、ソースゾーン１１またはソース電極３１にそれぞれ接続されていてよい。これによってフィールド電極１７は、上記素子のソース電位を有する。フィールド電極１７は、上記素子が遮断しているとき（オフになっているとき）に、ドリフトゾーン１３内に存在するドーピング電荷（doping charge）の一部を周知の方法によって補償する機能を有しており、これによって素子の耐電圧が上昇する。ドーピング電荷は、ドリフトゾーンをドーパントによってドープすることによって生じる。
図１に示されているトランジスタ構造は、ボディゾーン１２内にある反転チャネルを機能させるために適した駆動電位がゲート電極１５に存在しないとき、および、（ドレインゾーン１４に接続された）ドレイン端子Ｄと、ボディゾーン１２とドリフトゾーン１３との間のｐｎ接合部を遮断するソース端子との間に電圧が存在するときに、遮断する。図１に示されているｎ−ＭＯＳＦＥＴにとっての遮断電圧は、ドレインＤとソースＳとの間の正電圧である。一方、個々の素子ゾーンが図１に示されている素子の素子ゾーンに対して相補的にドープされているｐ−ＭＯＳＦＥＴでは、上記電圧はドレインとソースとの間の負電圧である。
上記素子に遮断電圧が印加されると、ｐｎ接合部を始点とする空間電荷ゾーンが、内部領域１０５内で、半導体基材１００を垂直方向に伸びる。この空間電荷ゾーンは、上記素子の耐電圧が最大に達してアバランシェ破壊が始まるまで、増加する遮断電圧によってさらに伸びる。上記素子は、エッジ領域１０６においてエッジ構造を有している。エッジ構造は、エッジ領域内において、少なくとも、内部領域１０５内での素子の耐電圧である耐電圧を得るために機能する。この関係において、「エッジ領域」が、半導体基材１００の側方のエッジに近接した半導体基材１００の一領域である必要は必ずしもないことに留意されたい。本発明における「エッジ領域」は、半導体基材の一領域であり、該一領域は、垂直パワー半導体素子の能動素子領域を有する半導体領域と側方方向において隣接した領域である。図１に示されているパワーＭＯＳＦＥＴのほかにも、このような垂直パワー半導体素子は、パワーＩＧＢＴまたはパワーダイオードであってよい。これらについては、図２を参照しながら以下に説明する。ドレインゾーンを、図１に示されている素子から、ドリフトゾーン１３に相補的にドーピングすることによって、パワーＩＧＢＴが得られる。
図１に示されている半導体素子では、エッジ構造は、表面１０１から半導体基材に向かって垂直方向に伸びる別のトレンチ２５を有している。以下ではエッジ電極と称される電極は、このトレンチ２５内に配置されており、絶縁膜によって第１の半導体層１０３から誘電的に絶縁されている。
上記エッジ構造は、第１のエッジゾーン２１をさらに有している。この第１のエッジゾーン２１は、第１の半導体層１０３の基本ドーピングに対して相補的にドーピングされており、エッジトレンチ２５と直接隣接しており、そして少なくとも部分的には、垂直方向においてエッジトレンチ２５の下に配置されている。上記エッジ構造はさらに、任意の第２のエッジゾーン２２を有している。この第２のエッジゾーン２２は、半導体基材１００の側方方向においてエッジトレンチと直接隣接しており、垂直方向においては表面１０１と隣接している。第２のエッジゾーン２２は、第１の半導体層１０３の基本ドーピングに対して相補的にドーピングされており、実施例においては、セルアレイの方向とは反対の方向においてトレンチと隣接している。
上記半導体素子はさらに、エッジトレンチ２５と、エッジ領域１０６に最も近接して配置されたトランジスタセルアレイの最も外側にあるトレンチとの間において、エッジゾーン２６を有していてよい。別のエッジゾーン２６は、第１の半導体層１０３の基本ドーピングに対して相補的にドーピングされている。エッジゾーン２６は、エッジトレンチ２５から、内部にゲート電極１６とフィールド電極１７とを備えた最も外側にある「トランジスタトレンチ」まで達している。この素子内では、エッジ電極２３は、エッジトレンチ２５とセルアレイとの間において、別のエッジゾーン２６に接続されている。
図示していないが、エッジ電極２３は、別のエッジゾーン２６に接続される代わりに、ソース電極３１に接続されていてもよい。
半導体基材の内部領域内において、ＭＯＳトランジスタのドリフトゾーン１３を形成している第１の半導体層１０３は、異なるドーピングが施された２つの部分層を有していてよい。すなわち、能動素子ゾーン１２に隣接する第１の部分層１０３’と、第１の部分層１０３’に隣接しているとともに第１の部分層１０３’よりも低い濃度でドーピングされた第２の部分層１０３’’とを有していてよい。第１の半導体層１０３における第１の部分層１０３’と第２の部分層１０３’’との２つの層への分割は、図１において破線で示されている。より低い濃度でドーピングされた第２の部分層１０３’’は、基本的に、上記したセルアレイおよびエッジ構造のトレンチ構造の下方であって、トレンチ１９および２５がその内部（第２の部分層１０３’’内）に伸びるように配置されている。第１のエッジゾーン２１は、より低い濃度でドーピングされた第２の部分層１０３’’内に完全に配置されていてよい。
第１の半導体層１０３を、より低い濃度でドーピングされた第２の部分層１０３’’と、より高い濃度でドーピングされた第１の部分層１０３’とに分割することによって、上記半導体素子は、より高い濃度でドーピングされたドリフトゾーン部分と、より低い濃度でドーピングされたドリフトゾーン部分とを有する。この「より高い濃度でドーピングされたドリフトゾーン部分」は、フィールド電極１７の領域内にある。より低い濃度でドーピングされたドリフトゾーン部分は、上記素子の耐電圧を上昇させ、また側方方向において、フィールド電極１７によって空乏化／補償されない。
比較のために、図１に示されている素子の第１の部分層１０３’と同じ高さの濃度で完全にドーピングされたドリフトゾーンを備え、フィールド電極を備えていない基準素子が存在しているものと仮定する。より低い濃度でドーピングされた部分層１０３’のドーピング濃度と比較した場合、より高い濃度でドーピングされた上記素子の部分層１０３’のドーピング濃度は、上記基準素子の耐電圧が、上記素子の耐電圧の５０％未満となるように選択される。言い換えると、上記素子の耐電圧は、上記基準素子の耐電圧の３倍以上である。
上記素子が遮断すると、上記エッジ構造は、上記半導体基材内の電界線の進路（course of the field line）に影響を与えるように機能する。図１では、電界の２つの等電位線が一点鎖線で示されている。これらの等電位線は、内部領域１０５において側方方向に伸び、そしてエッジ領域１０６において表面１０１の方向に向かって曲がっているが、エッジ領域１０６において、内部領域１０５よりも高い電界が生じることはない。エッジ領域１０６における耐電圧を、内部領域１０５における耐電圧よりも高くするために、エッジ領域内における等電位線間の相互距離が、図１に示されているエッジ構造によって広げられる。フィールド電極２３を囲んでいる絶縁膜２４は、エッジ領域内における遮断電圧の大部分を吸収し、表面方向へ伸びる等電位線を湾曲させる機能を果たす。しかし、等電位線を湾曲させることによって、さらなる手段を講じることなく、トレンチ２５の下にあるシリコンなどの半導体材料内における電界強度が上昇する。トレンチに隣接している第１のエッジ領域２１は、このような電界強度の上昇を回避し、上記素子が状態（state）を遮断するときに、トレンチ下にある半導体材料の電界を低減する機能を果たす。この関係において、第１のエッジゾーン２１のドーピング濃度は、完全に空乏化されるように、あるいは、側方方向におけるトレンチ２５の幅よりも寸法が小さい領域以外が空乏化されるように、選択される。なお、半導体基材１００の側方方向における第１のエッジゾーン２１の寸法は、一般的には、同方向におけるトレンチ２５の寸法より大きいが、必ずしもそうではないことに留意されたい。
第２のエッジゾーン２３は、等電位線をエッジトレンチからエッジ方向にさらに「シフト」し、この領域内において、等電位線の湾曲によってトレンチ下に生じる電界上昇を回避する機能を有している。第２のエッジゾーン２２のドーピング濃度は、第２のエッジゾーン２２が完全に空乏化されないように選択することができる。後者の場合では、上記素子が遮断するときに、第２のエッジゾーン２２の一部のみに電界が存在しており、第２のエッジゾーン２２の一部には電界が存在していない。これは、第２のエッジゾーン２２内に存在するドーピング電荷が、用いられた半導体材料の破壊電荷よりも高いという事実と等しい。
実施例では、表面１０１から伸びるエッジ構造の第２のエッジゾーン２２は、ｐｎ接合部を形成している能動素子ゾーン（ボディゾーン１２および内部領域１０５）よりも、半導体基材１００内に垂直方向に深く伸びている。
トレンチは、図１に垂直な方向に細長く伸びていてよい。この部分では、トランジスタ構造の別の素子ゾーンが同方向に細長く伸びていてよい。詳細には図示されていないが、エッジ構造は輪状であって、内部領域１０５のトランジスタ構造を囲んでいる。
図２は、ダイオードとして形成された半導体素子を示している。半導体基材１００のエッジ領域１０６内に配置されたエッジ構造は、図１に示されているパワートランジスタのエッジ領域と対応している。図２に示されている素子内の内部領域１０５は、ｐドープされた能動素子ゾーン１２と、ｐドープされた能動素子ゾーン１２に隣接する第１のｎドープされた半導体ゾーン１３と、第１のｎドープされた半導体ゾーン１３に隣接する第２のｎドープされた半導体ゾーン１４とを有するダイオード構造を備えている。第１のｎドープされたゾーン１３は、基本ｎドーピングが施された半導体層１０３の一部によって形成されている。第２のｎドープされた半導体ゾーン１４は、第１のｎドープされた半導体ゾーン１３よりも高い濃度でドーピングされており、また半導体基板１０４によって形成されている。トランジスタ構造のｐ−エミッタを形成しているｐドープされた能動素子ゾーン１２と、トランジスタ構造のｎベース（ｎベース）を形成している第１のｎドープされた半導体ゾーン１３との間には、ｐｎ接合部が存在している。第２のｎドープされた半導体ゾーン１４は、ダイオードのｎエミッタを形成している。上記ダイオード構造は、表面１０１から半導体基材へと伸びるトレンチをさらに有している。これらのトレンチ内では、第１のｎドープされた半導体ゾーン１３に隣接してフィールド電極１７が配置されている。フィールド電極１７は、フィールド電極絶縁膜１８によって第１のｎドープされた半導体ゾーン１３から絶縁されている。フィールド電極１７は、例えば、表面１０１上に配置されていると共にダイオード構造のｐエミッタゾーン１２（アノードゾーン）に接触しているアノード電極３１と接続することができる。ｎエミッタ１４は、概略で示したカソード電極Ｋに接続されている。
図２に示されているダイオードのｐエミッタ１２を、図示しないショットキー金属ゾーン（shottky-metal-zone）と置き換えて、バイポーラダイオードの代わりにショットキーダイオードを得ることもできる。
図３は、図１の半導体素子に変更が加えられた、遮断電圧がより高い半導体素子を示している。この素子は、複数（実施例によると２つ）のエッジトレンチ２５を備えたエッジ構造を有している。各エッジトレンチには、第１のエッジゾーン２１が結合されている。これらの各第１のエッジゾーン２１は、半導体層１０３の基本ドーピングに対して相補的にドーピングされており、少なくとも部分的にはトレンチ２５の下に配置されている。さらに、これらの各トレンチ２５には、任意の第２のエッジゾーン２２が結合されている。これらの各第２のエッジゾーン２２は、半導体層１０３の基本ドーピングに相補的にドーピングされており、側方方向においてトレンチ２５と隣接しており、また半導体基材の表面と直接隣接している。このエッジ構造内の最も外側にあるトレンチ２５の第２のエッジゾーン２２（図１に示されている素子の第２のエッジゾーン２２と対応している）は、内部領域１０５の方向と反対方向において、トレンチ２５と隣接している。別のトレンチ（図１に示されている別のトレンチは１つのみである）と結合されている第２のエッジゾーン２２は、隣り合うトレンチ間において側方方向に伸びている。
図示されている上記素子は、別のエッジゾーン２６をさらに有している。別のエッジゾーン２６は、セルアレイに最も近接したエッジトレンチ２５と、セルアレイの最も外側にあるトランジスタトレンチとの間に配置されている。セルアレイに最も近接して配置されたエッジトレンチ２５のエッジ電極２３は、別のエッジゾーン２６に接続されている。セルアレイから離れて配置されたエッジトレンチ２５のエッジ電極２３は、第２のエッジゾーン２２に接続されている。第２のエッジゾーン２２は、セルアレイの方向において、上記エッジトレンチと隣接するエッジトレンチとの間に配置されている。耐電圧をさらに上げるために、エッジ電極を有する別のエッジトレンチが形成されていてもよい（図示せず）。これらの各エッジ電極は、上記トレンチとセルアレイの方向に隣接して配置されていると共に半導体層１０３の基本ドーピングと相補的にドーピングされた半導体ゾーンに接続されている。図３に示されている実施例を参照すると、これらの半導体ゾーンは、２つのエッジトレンチ２５間に配置された第２のエッジゾーン２２、および別のエッジゾーン２６である。
図３に示されている素子のトランジスタセルアレイは、図１に示されている素子のトランジスタセルアレイに変更が加えられたものである。図３に示されているセルアレイのトランジスタセルは、フィールド電極１７がボディゾーン１２のレベルまで垂直方向に伸びているが、トレンチ内においてゲート電極１６によって囲まれている点において、図１に示されているトランジスタセルとは異なる。フィールド電極１７およびゲート電極１５のこの特定の形状は、フィールド絶縁膜１８が形成された後にフィールド電極１７が形成されるという製造プロセスによるものである。次に、フィールド電極１７およびフィールド絶縁膜１８は、ゲート電極１５が形成される前に、トレンチの上方領域においてエッチングされる。なお、図３に示されているトランジスタ構造は、図１に示されているエッジ構造を有していてもよい。
図１および図２を参照すると、エッジ電極２３は、半導体基材１００の表面１０１まで伸びていてよい。しかし図３を参照すると、フィールド電極２３は、表面１０１の下に配置されていてよく、表面とエッジ電極２３との間に配置された絶縁膜によって覆われていてもよい。
図４は、図１に示されている半導体素子に変更を加えた半導体素子を示している。図４に示されている半導体素子は、エッジ領域１０６において、エッジ絶縁膜２４によって完全に充填されたトレンチ２５を有するエッジ構造を備えている。このエッジ構造は、第１のエッジゾーン２２をさらに有している。この第１のエッジゾーン２２は、半導体層１０３の基本ドーピングに相補的にドーピングされており、トレンチ２５に直接隣接しており、また半導体基材１００の垂直方向において、少なくとも部分的にはトレンチ２５の下に配置されている。第１のエッジゾーン２１のドーピング濃度は、素子が遮断するときに、エッジゾーン２１が完全に空乏化されるように、あるいは側方方向におけるトレンチ２５の幅よりも寸法が狭い領域以外が空乏化されるように、選択される。素子が遮断すると、エッジゾーン２１内の全て、あるいは少なくとも大部分のドーパントがイオン化される。
図４に示されているエッジ構造は、任意の第２のエッジゾーン２２を有している。この第２のエッジゾーン２２は、内部領域１０５の方向とは反対の側方方向においてトレンチ２５と隣接しており、また垂直方向において表面１０１と隣接している。第２のエッジゾーン２２は、能動素子ゾーン１２（本実施例ではボディゾーン）よりも深く、半導体基材内に垂直方向伸びている。さらに上記素子は、任意の別のエッジゾーン２６を有している。この別のエッジゾーン２６は、半導体層１０３の基本ドーピングに相補的にドーピングされており、トランジスタ構造のエッジトレンチ２５と最も外側にあるトレンチとの間に配置されており、またエッジトレンチ２５からトランジスタトレンチまで伸びている。第２のエッジゾーン２２のドーピング電荷またはドーピング濃度は、第２のエッジゾーン２２が完全に空乏化されないように選択することができる。
図１〜図３に示されている素子と同様に、図４および図５に示されている半導体素子（これらについては以下に説明する）は、異なるようにドーピングされた２つの部分層を有していてよい。より高い濃度でドーピングされた部分層１０３’は、ゲート電極１５およびフィールド電極１７を有するトレンチ１９が配置されている、半導体基材１００の上部領域内に存在している。より低い濃度でドーピングされた層１０３’’は、より高い濃度でドーピングされた層１０３’と、実施例ではドレインゾーン１４を形成している基板１０４との間に配置されている。絶縁膜２４を有するトレンチ２５（図４）およびトレンチ２５（図５）は、より高い濃度でドーピングされた部分層１０３’から、より低い濃度でドーピングされた層１０３’’内へと伸びていてよい。エッジゾーン２１の大部分は、より低い濃度でドーピングされた部分層１０３’’内に配置されている。
図５は、図４に示されているエッジ構造に変更を加えたエッジ構造を示している。図５に示されているエッジ構造は、エッジ絶縁膜２４によって完全に充填された複数（本実施例では２つ）のエッジトレンチ２５を有している。これらの各エッジトレンチ２５には、第１のエッジゾーン２１が結合されている。この第１のエッジゾーン２１は、少なくとも部分的にはトレンチ２５の下に配置されており、これら第１のエッジゾーン２１が完全に空乏化するように、あるいは上記トレンチの幅よりも寸法が小さい領域以外が空乏化するように選択された、ドーピング電荷またはドーピング濃度を有している。任意の第２のエッジゾーン２２は、これらの各トレンチにさらに結合されていてよい。この第２のエッジゾーン２２は、側方方向においてトレンチと隣接しており、垂直方向において表面１０１と隣接している。
図１〜図５に照らして説明したエッジ構造は、異なるようにドーピングされた２つの部分層、すなわち能動素子ゾーン１２に隣接している第１の部分層１０３’と、第１の部分層１０３’に隣接していると共に第１の部分層１０３’よりも低い濃度でドーピングされた第２の部分層１０３’’とを有する半導体層１０３を備えた半導体素子に、特に適している。図１〜図５を参照すると、２つの部分層に分割された半導体層１０３が破線で示されており、より低い濃度でドーピングされた部分層１０３’’は、基本的にはエッジ構造の下に配置されている。より低い濃度でドーピングされた部分層１０３’’は、上記素子の耐電圧を上昇させる機能を有している。上記エッジ構造は、より高い濃度でドーピングされた第１の部分層１０３’内に配置されていてよい。
図１〜図３に示されているエッジ構造を形成する一方法について、図６を参照しながら以下に説明する。図６Ａは、第１の処理工程後における半導体基材１００の断面を示している。上記第１の処理工程では、表面上に配置されたエッチングマスク２０１を用いて、半導体基材１００に、表面１０１を介してトレンチがエッチングによって形成される。トレンチのエッチングは、内部領域１０５内においては、トランジスタ構造のゲート電極を収容するトレンチを形成するために行われ、エッジ領域１０６では、エッジ電極２３を収容するトレンチを少なくとも１つ形成するために行われる。図６Ａの符号１９は、内部領域１０５のトレンチを示しており、符号２５は、エッジ領域１０６のトレンチを示している。
図６Ｂは、別のマスク２０２を用いてドーパントが半導体基材１００内に注入される、別の処理工程中における方法を示している。例えば表面１０１上に配置された振動板／面板であるマスク２０２は、ドーパントがエッジトレンチ２５の底（ground）を介して半導体層１０３内に注入されるように、および、ドーパントが表面１０１を介して、トレンチ２５と側方方向において隣接する半導体層１０３の領域内に注入されるように、選択される。
注入処理中において半導体基材１００をマスキングするために用いられるマスク２０２は、半導体基材の表面１０１から離して配置することができる。さらに、半導体基材１００の表面１０１上、および覆われていないトレンチ表面上に、散乱層（図示せず）が配置されていてよい。次に、上記散乱層を通過して半導体基材１００へとドーパントが注入される。注入エネルギーを与えると、散乱層によって様々な注入深度を達成することができる。本方法における振動板／マスクは、散乱層から離して配置されていてよく、あるいは散乱層に直接隣接して配置されていてもよい。
注入によって生じた注入領域は、図６Ｂにおいて符号２１’および２２’で示されている。これらの注入領域２１’および２２’は、第１のエッジゾーン２１および第２のエッジゾーン２２の基礎となるものである。マスク２０２は、内部領域１０５のトレンチ１９内へドーパントが注入されないように選択される。しかしマスク２０２は、エッジトレンチ２５と最も外側にあるトランジスタトレンチ１９との間の半導体領域内にドーパントが注入されて、別の注入ゾーン２６’が形成されるように選択することもできる。別の注入ゾーン２６’は、別のエッジゾーン２６の基礎となるものである。注入によって生じる結晶欠陥をアニーリングし、また注入されたドーパントを電気的に活性化するために、注入後にアニーリング工程を行ってもよい。アニーリング工程の温度は、例えば、１０００℃〜１２００℃、特に１０５０℃〜１１００℃の範囲内であってよい。
図６Ｃは、別の処理工程後の半導体基材１００を示している。この別の処理工程では、マスク２０２が除去された後、完全な（complete）半導体表面すなわち表面１０１上、およびトレンチ１９、２５内に、絶縁層２４’が堆積される。この絶縁層は、例えば、酸化処理によって形成された熱半導体酸化物（thermal semiconductor oxide）、あるいは堆積された酸化物である。内部領域１０５のトレンチ１９内の絶縁層２４’は、後のフィールド電極絶縁膜を形成し、エッジトレンチ２５内においては後のエッジ絶縁膜を形成する。絶縁層２４’の形成処理中においては、それ以前に注入されたドーパントを半導体基材１００内により深く拡散させるための温度処理が必要である。エッジ構造のエッジゾーン２１、２２、２６は、この拡散処理によって形成される。なお、半導体素子の形成または仕上げのために行う別の処理工程中では、別の温度処理を行って、それ以前に注入されたドーパントを導体基材内にさらに深く拡散させる必要があることがある。
図６Ｄは、別の処理工程後の半導体基材を示している。この別の処理工程では、トレンチ１９、２５に電極材料が充填されて、エッジトレンチ内にエッジ電極２３が形成され、そして内部領域１０５内に後のフィールド電極１７の前駆体が形成される。
これらの処理工程後に別の処理工程（図示せず）が行われて、半導体基材の内部領域１０５内にトランジスタ構造が形成される。半導体基材１００のエッジ領域１０６は、これらの処理工程中にマスクされる。
図４および図５に示されている、絶縁膜２４によって完全に充填されたトレンチを有するエッジ構造を形成するプロセスは、エッジトレンチ２５を形成するためのマスク２０１の開口部が、トランジスタトレンチ１９を形成するためのマスク２０１の開口部よりも小さいという点において、図６Ａ〜図６Ｃに示されている方法とは異なる。絶縁層（図６Ｃでは絶縁層２４’）の堆積中には、エッジトレンチ２５に絶縁材が完全に充填され、その一方でトランジスタトレンチ１９内には空間が残される。この空間には、後に電極材料が充填される。エッチング処理中において、トランジスタトレンチ１９の幅よりもエッジトレンチ２５の幅を小さくすることによって、エッジトレンチ２５の垂直寸法がトランジスタトレンチ１９よりも小さくなる。これは、図４および図５に示されている。エッジトレンチ２５の絶縁層２４がフィールドプレート絶縁膜１８と同一の処理工程によって形成される場合、図４および図５に示されている素子内におけるエッジトレンチ２５の幅は、セルアレイのトレンチ１９よりも小さい必要がある。絶縁膜の形成は、酸化物層の成長あるいは絶縁層の堆積によって行われる。いずれの場合においても、エッジトレンチ２５は完全に充填されるが、セルアレイのトレンチ１９は完全には充填されない。
トレンチ内に配置されたエッジ電極２３およびエッジ絶縁層２４を有するエッジ構造、および絶縁体によって完全に充填されたトレンチを有するエッジ構造において、エッジトレンチ２５は、セルアレイのトレンチ（図示せず）よりも深く半導体基材１００内に伸びるように形成することができる。複数のエッジトレンチを有するエッジ構造では、少なくとも、セルアレイに最も近接して配置されるエッジトレンチが、半導体基材内により深く伸びている。
セルアレイのトレンチよりも深く半導体基材内に伸びるエッジトレンチを形成する工程は、セルアレイのトレンチを形成する工程と同時に行うことができる。これに関連して、トレンチをエッチングするためのマスクは、半導体基材１００の側方方向にあるエッジトレンチが、セルアレイのトレンチよりも広くなるように選択される。エッチング処理の所定の期間中において、セルアレイのトレンチよりも深いエッジトレンチが形成される。より広く、従ってより深いエッジトレンチに絶縁層を充填して、図４および図５に示されているエッジ構造を形成するためには、２つの処理工程が必要である。第１の処理工程では、セルアレイのトレンチ１９内にフィールドプレート絶縁膜１８が形成され、エッジトレンチには絶縁膜が部分的に充填される。第２の処理工程では、例えばエッジ領域内に絶縁膜を別々に堆積することによって、エッジトレンチに絶縁膜が完全に充填される。
なお、上述のエッジ構造は、ＭＯＳトランジスタ、ダイオード、またはショットキーダイオードでの使用に制限されるものではなく、任意の垂直パワー半導体素子、特にバイポーラトランジスタにおいても使用することができる。バイポーラトランジスタは、ゲート電極を有していない点において、上述のＭＯＳトランジスタとは基本的に異なる。ＭＯＳトランジスタのソースゾーン、ボディゾーン、およびドレインゾーンは、バイポーラトランジスタのエミッタゾーン、ベースゾーン、およびコレクタゾーンに対応している。バイポーラトランジスタは、そのベースゾーンを介して制御される。
なお、上述のエッジ構造は、補償構造すなわちフィールド電極のない素子内においても用いることができる。
トレンチおよびトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。 トレンチおよびトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ダイオードとして形成された半導体素子を示す図である。 複数のトレンチおよびこれらのトレンチ内に配置されたエッジ電極を備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。 絶縁体が充填されたトレンチを備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。 絶縁体が充填された複数のトレンチを備えたエッジ構造を有する、ＭＯＳトランジスタとして形成された半導体素子を示す図である。 図１および図２に示されているエッジ構造を形成するための処理工程を示す図である。 図１および図２に示されているエッジ構造を形成するための処理工程を示す図である。 図１および図２に示されているエッジ構造を形成するための処理工程を示す図である。 図１および図２に示されているエッジ構造を形成するための処理工程を示す図である。

Claims (16)

  1. 半導体基材（１００）を備えた半導体素子であって、
    上記半導体基材（１００）は、第１の面（１０１）と、第２の面（１０２）と、内部領域（１０５）と、該内部領域（１０５）の該半導体基材（１００）側方側に隣接したエッジ領域（１０６）と、該内部領域および該エッジ領域にわたって延設されており、且つ第１導電型の基本ドーピングが施された第１の半導体層（１０３）とを有しており、
    上記半導体素子は、さらに、
    上記第１導電型に対して相補的な第２導電型であって、且つ上記第１の半導体層（１０３）内の上記内部領域（１０５）内に位置する少なくとも１つの能動素子ゾーン（１２）と、
    上記エッジ領域（１０６）内に位置するエッジ構造とを備えており、
    上記エッジ構造は、上記第１の面（１０１）から半導体基材（１００）内部へ向けて延設された少なくとも１つのエッジトレンチ（２５）と、該エッジトレンチ内に位置するエッジ電極（２３）と、該エッジトレンチ内に位置し、且つエッジ電極（２３）と半導体基材（１００）との間に位置する絶縁層（２４）と、該エッジトレンチ（２５）に隣接するとともに、少なくとも一部分が該エッジトレンチ（２５）の下方に配置され、且つ上記第２導電型である第１のエッジゾーン（２１）とを有しており、
    上記エッジ電極（２３）は、第２のエッジゾーン（２２）と電気的に結合しており、
    上記第２のエッジゾーン（２２）は、上記第１の半導体層（１０３）の基本ドーピングに対して相補的なドーピングが施されており、且つ、上記エッジトレンチ（２５）と上記内部領域（１０５）との間に配置されている、ことを特徴とする半導体素子。
  2. 上記第１のエッジゾーンとは離間して配置されており、且つ少なくとも１つのエッジトレンチ（２５）と側方において隣接するとともに、第１の面（１０１）と隣接する第２のエッジゾーン（２２）を備えていることを特徴とする請求項１に記載の半導体素子。
  3. 上記第１のエッジゾーン（２１）は、完全に空乏化されるように、あるいは、側方における上記エッジトレンチ（２５）の幅よりも寸法が小さい領域以外が空乏化されていることを特徴とする請求項１または２に記載の半導体素子。
  4. ＭＯＳトランジスタとして形成され、
    上記半導体基材（１００）の上記内部領域（１０５）内に、
    第１導電型であるソースゾーン（１１）、該第１導電型であるドリフトゾーン（１３）、及び該ソースゾーン（１１）と該ドリフトゾーン１３との間に配置されている上記第２導電型である能動素子ゾーン（１２）を備えており、
    さらに、
    ゲート絶縁膜（１６）によって能動素子ゾーン（１２）から絶縁されたかたちで能動素子ゾーン（１２）と隣り合って配置されているゲート電極（１５）を少なくとも１つ備えていることを特徴とする請求項１から３までの何れか１項に記載の半導体素子。
  5. 上記ゲート電極（１５）は、上記第１の面（１０１）から半導体基材（１００）内部へ向けて延設された少なくとも１つのトレンチ内に配置されていることを特徴とする請求項４に記載の半導体素子。
  6. 上記ゲート電極（１５）が設けられた上記トレンチ（１９）内にフィールド電極（１７）配置されており、
    上記フィールド電極（１７）は、上記ゲート電極（１５）よりも、上記半導体基材（１００）内部へ深く延びていることを特徴とする請求項５に記載の半導体素子。
  7. 上記エッジ電極（２３）は、上記ソースゾーン（１１）と電気的に結合していることを特徴とする請求項４から６までの何れか１項に記載の半導体素子。
  8. 上記第２のエッジゾーン（２２）は、上記基本ドーピングに対して相補的にドーピングされており、上記エッジトレンチ（２５）に隣接していることを特徴とする請求項１から７までの何れか１項に記載の半導体素子。
  9. 上記半導体素子は、さらに、
    上記エッジ電極（２３）を備えた少なくとも２つのエッジトレンチ（２５）と、該エッジトレンチ（２５）の数に対応する数の第１のエッジゾーン（２１）とを備えており、
    上記エッジトレンチ（２５）は、各々が、半導体基材（１００）における側方方向に離間して配置されていることを特徴とする請求項１から８までの何れか１項に記載の半導体素子。
  10. 上記半導体素子は、さらに
    上記エッジトレンチ（２５）の数に対応する数の第２のエッジゾーン（２２）を備えており、
    上記第２のエッジゾーン（２２）は、各々、各エッジトレンチ（２５）の内部領域（１０５）側とは反対側に配置されており、該エッジトレンチ（２５）と隣接していることを特徴とする請求項９に記載の半導体素子。
  11. 上記第２のエッジゾーン（２６）の各々は、２つのエッジトレンチ（２５）の間に配置されており、一方のエッジトレンチから他方のエッジトレンチまでを側方に向けて延びていることを特徴とする請求項１０に記載の半導体素子。
  12. 上記第２のエッジゾーン（２２）は、完全な空乏化はなされていないことを特徴とする請求項１から１１までの何れか１項に記載の半導体素子。
  13. 上記第１の半導体層（１０３）は、第１の部分層（１０３’）と、該第１の部分層１０３’よりも低い濃度でドーピングされた第２の部分層（１０３’’）とを有しており、
    少なくとも１つの上記エッジトレンチ（２５）は、上記第２の部分層（１０３’’）内に延びていることを特徴とする請求項１から１２までの何れか１項に記載の半導体素子。
  14. 上記第１の面（１０１）から半導体基材（１００）内部へ向けて延設された少なくとも１つのトレンチ（１９）内にゲート電極（１５）が配置されており、
    上記ゲート電極（１５）が設けられた上記トレンチ（１９）内にフィールド電極（１７）が配置されており、
    上記フィールド電極（１７）が配置されたトレンチ（１９）は、上記第２の部分層（１０３’’）内に延びていることを特徴とする請求項１３に記載の半導体素子。
  15. 上記第１の半導体層（１０３）は、第１の部分層（１０３’）と、該第１の部分層１０３’よりも低い濃度でドーピングされた第２の部分層（１０３’’）とを有しており、
    上記第１のエッジゾーン（２１）は、全体が上記第２の部分層（１０３’’）内に位置していることを特徴とする請求項１から１４までの何れか１項に記載の半導体素子。
  16. 上記エッジトレンチ（２５）の、半導体基材（１００）の垂直方向の深さは、上記フィールド電極（１７）が配置されたトレンチ（１９）のそれよりも深いことを特徴とする請求項６に記載の半導体素子。
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