JP5372257B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より詳細には、内蔵する半導体トランジスタの温度に関する情報を検出する機能を備える半導体装置に関する。
電力変換装置などに用いられる半導体トランジスタには、数十Ａ〜数百Ａの電流が流れるので、大きな発熱が生じ、半導体トランジスタの温度が上昇する。半導体トランジスタの温度上昇は、冷却装置によって抑えられる。しかし、半導体トランジスタの温度上昇を充分に抑えられない場合がある。
たとえば、電力変換回路などに生じ得る短絡事故時には、半導体トランジスタに流れる電流が急激に増大し、過電流が発生する。半導体トランジスタに短絡などによる過電流が発生すると、急激な発熱が生じて、半導体トランジスタの温度が急激に上昇する。半導体トランジスタは、急激な温度上昇によって過温度状態になると、制御不能となり、破壊することがある。この場合、電力変換回路に重大な影響を及ぼすことがある。
急激な温度上昇に起因する半導体トランジスタの破壊を防ぐためには、半導体トランジスタの温度または半導体トランジスタに流れる電流を迅速かつ正確に検出して半導体トランジスタを制御し、過温度状態から半導体トランジスタを保護することが必要である。
半導体トランジスタ（以下、単に「トランジスタ」という場合がある）の温度を検出可能な従来技術の半導体装置として、温度を検出するための素子（以下「温度検出用素子」という場合がある）を内蔵する半導体装置が、たとえば特許文献１（第１０頁、図３）および特許文献２（第５−６頁、図１）に開示されている。
特許文献１および特許文献２に開示される半導体装置では、トランジスタ上またはその近辺に、温度検出用素子としてダイオードまたは抵抗などが設置され、温度検出用素子の特性の温度依存性から、トランジスタの温度が検出されている。たとえば特許文献２に開示される半導体装置では、炭化珪素などのワイドバンドギャップ半導体の基板上に形成された温度検出用素子であるＰＮダイオードの温度依存性から、トランジスタの温度が検出されている。
半導体トランジスタに流れる電流を検出可能な従来技術の半導体装置として、電流を検出するための素子（以下「電流検出用素子」という場合がある）を内蔵する半導体装置が、たとえば非特許文献１（第７６８頁、図６）および特許文献３（第４頁、図１）に開示されている。
非特許文献１および特許文献３に開示される半導体装置では、トランジスタを構成する複数のセルの一部が、電流検出用素子として使用される。たとえば特許文献３に記載の半導体装置では、半導体チップの中央付近と外周付近とに、半導体トランジスタを構成する複数のセルの一部が電流検出用セルとして設置され、電流検出用セルで検出されるセンス電流の平均値に基づいて、半導体チップに流れる電流が検出される。
非特許文献１および特許文献３に開示される半導体装置では、トランジスタは、電流検出用素子として使用される一部のセルの群（以下「センスセル群」という）と、トランジスタに導通する殆どの電流を担うセルの群（以下「主セル群」という）とを備えて構成される。非特許文献１および特許文献３に開示される技術は、たとえば前述の特許文献１に開示される半導体装置においても、トランジスタに流れる電流を検出する技術として採用されている。
特開２００４−１１７１１１号公報 特開２００５−１７５３５７号公報 特開２００５−３２２７８１号公報
ワイ・シャオ（Ｙ．Ｘｉａｏ）、外３名、「自動車用トレンチパワーＭＯＳＦＥＴの電流検出（Current Sensing Trench Power ＭＯＳＦＥＴ for Automotive Applications）」、アプライド・パワー・エレクトロニクス・カンファレンス・アンド・エクスポジション（Applied Power Electronics Conference and Exposition）、アイ・トリプル・イー（ＩＥＥＥ）、２００５、第２巻（ｖｏｌ．２）、ｐ．７６６−７７０
前述の特許文献１および特許文献２に開示されるように、半導体トランジスタの温度を検出可能な従来技術の半導体装置としては、トランジスタ上またはその近辺に、ダイオードまたは抵抗などの温度検出用素子を設置して、温度検出用素子の特性の温度依存性から、トランジスタの温度を検出する半導体装置がある。この半導体装置では、発熱部であるトランジスタ内部と、ダイオードまたは抵抗などの温度検出用素子が設置される温度検出部との間には、空間的な隔たりがある。したがって、トランジスタ内部の温度を迅速かつ正確に検出することが困難であり、トランジスタの急激な温度上昇による破壊を防ぐことが困難であるという問題がある。
たとえば、特許文献１に開示される半導体装置では、温度検出に用いられるダイオード（以下「温度検出ダイオード」という場合がある）と、発熱部であるトランジスタ内部（以下「トランジスタ発熱部」という場合がある）との間には、空間的な隔たりがあるので、温度検出ダイオードとトランジスタ発熱部との間で温度差が生じる。この温度差を解消するために、特許文献１に開示される半導体装置では、温度検出ダイオードで検出された温度を、電流センス用エミッタから流れるセンス電流値を用いて補正している。
しかし、温度検出ダイオードとトランジスタ発熱部との間の空間的な隔たりが無くなるわけではないので、特許文献１に開示される半導体装置には、トランジスタ発熱部の急激な温度上昇に対して、正確な温度を即座に検出することが困難であるという問題がある。
前述の非特許文献１に開示される半導体装置では、トランジスタを構成する一部のセル群であるセンスセル群を電流検出用素子として使用する。このセンスセル群を温度検出用素子として使用すれば、温度を検出する部分と発熱部との間の空間的な隔たりの問題は解消される。しかし、センスセル群は、そもそもトランジスタに流れる電流を正確に検出することを目的にしているので、主セル群と同一の特性を示すことが望まれている。したがって、非特許文献１に開示される技術をそのまま適用しても、トランジスタ内部の急激な温度の上昇を迅速かつ正確に検出することは困難である。
前述の特許文献２に開示される半導体装置では、温度検出用のＰＮダイオードは、絶縁膜上に形成されているので、電流が流れている半導体トランジスタの正確な温度を検出するまでに時間がかかる。したがって、半導体トランジスタの温度上昇から、その温度上昇が温度検出用のＰＮダイオードによって検出されるまでには、若干の遅れが発生する。これによって、過温度状態からの保護が遅れ、半導体トランジスタが破壊されるおそれがある。
また、特許文献２に開示される半導体装置は、以下のようにして製造される。まず、半導体基体に、半導体トランジスタを構成するドレイン領域などの各領域を形成した後、半導体基体上に絶縁膜を形成し、絶縁膜上に多結晶半導体を堆積させる。そして、温度検出用のＰＮダイオードを形成するために、マスクを用いて部分的にイオン注入を行う。次に、多結晶半導体層をパターニングして、半導体トランジスタのゲート電極と温度センス用のＰＮダイオードを形成する。最後にソース電極などを形成することで、半導体装置を得る。
このように、特許文献２に開示される半導体装置では、温度検出用のＰＮダイオードを形成するために、製造における工程数（以下「製造工程数」という場合がある）が増えるので、製造コストの上昇につながるという問題がある。
また特許文献１〜３および非特許文献１には、温度検出用素子と電流検出用素子との両方を内蔵する半導体装置については開示されていない。温度検出用素子と電流検出用素子との両方を内蔵する半導体装置を実現するためには、たとえば、特許文献２に記載の技術と特許文献３に記載の技術とを組み合わせることが考えられる。この場合、温度検出用ダイオードのアノード電極およびカソード電極と、電流検出用セルのソース電極とを半導体トランジスタ上に形成する必要があるので、半導体トランジスタの有効面積が小さくなるおそれがある。
本発明の目的は、内蔵する半導体トランジスタの温度に関する情報を迅速かつ正確に検出することができる半導体装置を提供することである。
本発明の半導体装置は、同一の基板に形成され、並列接続される複数のセルで構成される半導体トランジスタと、前記半導体トランジスタの温度に関する温度情報を検出する検出回路とを備え、前記半導体トランジスタは、前記複数のセルのうち、負荷に電流を供給するためのセルを含む主セル群と、前記温度情報を検出するためのセルを含むセンスセル群とを有し、前記主セル群と前記センスセル群とは、前記半導体トランジスタの温度の変化に対する電気的特性の変化を示す温度特性が異なり、前記検出回路は、前記主セル群に流れる主電流の値と、前記センスセル群に流れるセンス電流の値とに基づいて、前記温度情報を検出することを特徴とする。
また本発明の半導体装置は、同一の基板に形成され、並列接続される複数のセルで構成される半導体トランジスタと、前記半導体トランジスタの温度に関する温度情報を検出する検出回路とを備え、前記半導体トランジスタは、前記複数のセルのうち、負荷に電流を供給するためのセルを含む主セル群と、前記温度情報を検出するためのセルを含むセンスセル群と、前記主セル群および前記センスセル群に含まれるセルを除く他のセルの少なくとも一部を含み、前記半導体トランジスタの温度情報の検出に用いられる他のセンスセル群とを有し、前記主セル群と前記センスセル群とは、前記半導体トランジスタの温度の変化に対する電気的特性の変化を示す温度特性が異なり、前記センスセル群と前記他のセンスセル群とは、前記半導体トランジスタの温度の変化に対する電気的特性の変化を示す温度特性が異なり、前記検出回路は、前記センスセル群に流れるセンス電流の値と、前記他のセンスセル群に流れる他のセンス電流の値とに基づいて、前記温度情報を検出することを特徴とする。
本発明の半導体装置によれば、半導体トランジスタは、同一の基板に形成され、並列接続される複数のセルで構成され、複数のセルのうち、負荷に電流を供給するためのセルを含む主セル群と、半導体トランジスタの温度に関する温度情報を検出するためのセルを含むセンスセル群とを有する。主セル群とセンスセル群とは、半導体トランジスタの温度の変化に対する電気的特性の変化を示す温度特性が異なる。主セル群に流れる主電流の値と、センスセル群に流れるセンス電流の値とに基づいて、検出回路によって半導体トランジスタの温度情報が検出される。
主セル群とセンスセル群とは、温度特性が異なるが、共に同一の半導体トランジスタの内部に組み込まれているので、同一の温度を呈する。このように主セル群とセンスセル群とは同一の温度を呈するので、主セル群とセンスセル群との温度特性の相違は、主セル群に流れる主電流の値と、センスセル群に流れるセンス電流の値との相違となって現れる。したがって、検出回路によって主電流の値とセンス電流の値とに基づいて半導体トランジスタの温度情報を検出することによって、半導体トランジスタの温度情報を迅速かつ正確に検出することができる。半導体トランジスタの温度情報は、たとえば、半導体トランジスタの温度、または、主電流の値およびセンス電流の値である。
また本発明の半導体装置によれば、半導体トランジスタは、同一の基板に形成され、並列接続される複数のセルで構成され、複数のセルのうち、負荷に電流を供給するためのセルを含む主セル群と、半導体トランジスタの温度情報を検出するためのセルを含むセンスセル群と、主セル群およびセンスセル群に含まれるセルを除く他のセルの少なくとも一部を含み、半導体トランジスタの温度情報の検出に用いられる他のセンスセル群とを有する。主セル群とセンスセル群とは温度特性が異なる。センスセル群と他のセンスセル群とは温度特性が異なる。センスセル群に流れるセンス電流の値と、他のセンスセル群に流れる他のセンス電流の値とに基づいて、検出回路によって半導体トランジスタの温度情報が検出される。
センスセル群と他のセンスセル群とは、温度特性が異なるが、共に同一の半導体トランジスタの内部に組み込まれているので、同一の温度を呈する。このようにセンスセル群と他のセンスセル群とは同一の温度を呈するので、センスセル群と他のセンスセル群との温度特性の相違は、センスセル群に流れるセンス電流の値と、他のセンスセル群に流れる他のセンス電流の値との相違となって現れる。したがって、検出回路によってセンス電流の値と他のセンス電流の値とに基づいて半導体トランジスタの温度情報を検出することによって、半導体トランジスタの温度情報を迅速かつ正確に検出することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の第１の実施の形態である半導体装置２０の構成を示す電気回路図である。 ＭＯＳＦＥＴ１の接合温度と、主電流／センス換算電流比との関係を示すグラフである。 本発明の第２の実施の形態である半導体装置２１の構成を示す電気回路図である。 本発明の第３の実施の形態である半導体装置１００を示す平面図である。 図４に示す主セル群１０２を、図４の切断面線Ｓ１−Ｓ１から見て示す断面図である。 図４に示す第１のセンスセル群１０３を、図４の切断面線Ｓ２−Ｓ２から見て示す断面図である。 図４に示す第２のセンスセル群１０４を、図４の切断面線Ｓ３−Ｓ３から見て示す断面図である。 炭化珪素ドリフト層１２２の形成が終了した段階の状態を示す断面図である。 ベース領域１１７の形成が終了した段階の状態を示す断面図である。 ソース領域１１８の形成が終了した段階の状態を示す断面図である。 チャネル領域１１９の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 チャネル領域１１９の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 チャネル領域１１９の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ウェルコンタクト領域１２０の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 ウェルコンタクト領域１２０の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 ウェルコンタクト領域１２０の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ゲート絶縁膜１２３の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 ゲート絶縁膜１２３の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 ゲート絶縁膜１２３の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ゲート用導電膜１１１Ａの形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 ゲート用導電膜１１１Ａの形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 ゲート用導電膜１１１Ａの形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ゲート領域１１１の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 ゲート領域１１１の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 ゲート領域１１１の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 層間絶縁膜１２４の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 層間絶縁膜１２４の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 層間絶縁膜１２４の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。 ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。 ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。 ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の状態を示す平面図である。 ＭＯＳＦＥＴ１０１の動作中における第１のセンス電流と第２のセンス電流との比の温度依存性の一例を示すグラフである。 本発明の実施の一形態である半導体装置１００の構成を示す電気回路図である。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態である半導体装置２０の構成を示す電気回路図である。本実施の形態の半導体装置２０は、内蔵する半導体トランジスタの温度に関する情報である温度情報を検出する機能を備える。より詳細には、本実施の形態の半導体装置２０は、内蔵する半導体トランジスタの温度情報を検出して、半導体トランジスタを制御する機能を備える。半導体トランジスタの温度情報は、たとえば、半導体トランジスタの温度、または、主電流の値およびセンス電流の値である。
本実施の形態では、半導体装置２０は、半導体トランジスタの温度情報として、半導体トランジスタの温度、具体的には半導体トランジスタの内部の温度を検出する。本実施の形態では、半導体トランジスタ内部の急峻な温度の上昇を迅速かつ正確に検出して、半導体トランジスタを迅速に制御することができる半導体装置２０を提供することを目的として、以下に示す構成を採用している。
半導体装置２０は、半導体トランジスタである金属−酸化物−半導体型の電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）１、ドレイン端子４、ソース端子５、センス端子６、ゲート端子７、センス抵抗８、ホール電流センサ９、温度検出回路１０およびゲート制御回路１１を備えて構成される。半導体装置２０は、負荷Ｌに接続され、負荷Ｌに電力を供給する。温度検出回路１０は、検出回路に相当する。ゲート制御回路１１は、制御回路に相当する。
ＭＯＳＦＥＴ１は、主セル群２と、センスセル群３とを備えて構成される。より詳細には、ＭＯＳＦＥＴ１は、複数のセルで構成される。複数のセルは、同一の基板に形成され、並列接続される。主セル群２は、ＭＯＳＦＥＴ１を構成する複数のセルのうち、負荷Ｌに電流を供給するためのセルを含む。センスセル群３は、ＭＯＳＦＥＴ１を構成する複数のセルのうち、ＭＯＳＦＥＴ１の温度情報を検出するためのセルを含む。
図１では、理解を容易にするために、主セル群２を構成する１つのセルと、センスセル群３を構成する１つのセルとが並列接続される場合を示しているが、実際には、主セル群２およびセンスセル群３は、それぞれ複数のセルを含み、これら複数のセルが並列接続されている。センスセル群３に含まれるセルの個数は、１つでもよいし、複数でもよい。
主セル群２は、負荷Ｌを駆動するために充分な電流を負荷Ｌに供給する必要があるので、センスセル群３に比べて、セルの個数が多くなっている。センスセル群３は、ＭＯＳＦＥＴ１の温度情報、具体的には温度を検出するために設けられているものであり、温度の検出に充分な電流が得られればよいので、主セル群２に比べて、セルの個数が少なくなっている。
これによって、主セル群２には相対的に大きい電流が流れ、センスセル群３には相対的に小さい電流が流れる。主セル群２に含まれるセルの個数（以下「主セル数」という場合がある）と、センスセル群３に含まれるセルの個数（以下「センスセル数」という場合がある）との比は、たとえば１０００：１である。主セル数とセンスセル数との比は、これに限定されない。
主セル群２とセンスセル群３とは、温度特性が異なる。より詳細には、主セル群２を構成するセルと、センスセル群３を構成するセルとは、温度特性が異なる。温度特性は、ＭＯＳＦＥＴ１の温度、具体的にはＭＯＳＦＥＴ１の接合温度の変化に対する電気的特性の変化を示す。電気的特性は、たとえば、閾値電圧、ドレイン電流とドレイン電圧との関係を示す電流−電圧特性である。ここで、ＭＯＳＦＥＴ１の接合温度とは、ＭＯＳＦＥＴ１が通電およびスイッチング動作によって発熱しているときのＭＯＳＦＥＴ１の内部の温度をいう。
ＭＯＳＦＥＴ１を構成する複数のセルは、それぞれドレイン電極、ソース電極およびゲート電極を備える。主セル群２を構成するセルのドレイン電極（以下「主セル群２のドレイン電極」という場合がある）と、センスセル群３を構成するセルのドレイン電極（以下「センスセル群３のドレイン電極」という場合がある）とは、電気的に接続されており、共通のドレイン端子４に接続されている。ドレイン端子４は、たとえば不図示の電源に接続されている。
主セル群２を構成するセルのゲート電極（以下「主セル群２のゲート電極」という場合がある）と、センスセル群３を構成するセルのゲート電極（以下「センスセル群３のゲート電極」という場合がある）とは、電気的に接続されており、共通のゲート端子７に接続されている。主セル群２を構成するセルのソース電極（以下「主セル群２のソース電極」という場合がある）は、ソース端子５に接続されている。センスセル群３を構成するセルのソース電極（以下「センスセル群３のソース電極」という場合がある）は、センス端子６に接続されている。ソース端子５とセンス端子６とは、センス抵抗８を介して電気的に接続されている。
ソース端子５は、負荷Ｌに接続されている。負荷Ｌは、グランドに接続されている。すなわちソース端子５は、負荷Ｌを介して、グランドに接続されている。負荷Ｌは、たとえばモータなどである。
ホール電流センサ９は、温度検出回路１０およびゲート制御回路１１に接続されている。またソース端子５およびセンス端子６は、それぞれ温度検出回路１０に接続されている。温度検出回路１０とゲート制御回路１１とは、互いに接続されている。ゲート制御回路１１は、ゲート端子７に接続されている。
ホール電流センサ９は、主セル群２に流れる電流（以下「主電流」という場合がある）Ｉｍ、具体的には、ドレイン端子４から主セル群２を通ってソース端子５へ流れるドレイン電流Ｉｍを検出する。主電流Ｉｍの値は、主セル群２に含まれる全てのセルに流れる電流の値を合算したものである。ホール電流センサ９によって検出された主電流Ｉｍの値（以下「主電流値」という場合がある）を含む主電流信号は、ホール電流センサ９から温度検出回路１０およびゲート制御回路１１に与えられる。ホール電流センサ９は、主電流情報検出手段に相当し、主電流値は、主電流に関する主電流情報に相当する。
温度検出回路１０は、センス端子６とソース端子５との間に接続されているセンス抵抗８の電圧降下値に基づいて、センスセル群３に流れる電流（以下「センス電流」という場合がある）の値を求める。センス抵抗８の電圧降下値は、センス電流に関するセンス電流情報に相当し、ソース端子５、センス端子６およびセンス抵抗８は、センス電流情報検出手段に相当する。
温度検出回路１０は、センス抵抗８の電圧降下値に基づいて求めたセンス電流の値（以下「センス電流値」という場合がある）に基づいて、ＭＯＳＦＥＴ１の温度を検出する。より詳細には、温度検出回路１０は、ホール電流センサ９から与えられる主電流信号に含まれる主電流値と、センス抵抗８の電圧降下値に基づいて求めたセンス電流値とに基づいて、ＭＯＳＦＥＴ１の温度を検出する。ＭＯＳＦＥＴ１の温度は、具体的には、ＭＯＳＦＥＴ１の接合温度である。温度検出回路１０によって検出されたＭＯＳＦＥＴ１の接合温度を含む接合温度信号は、温度検出回路１０からゲート制御回路１１に与えられる。
ゲート制御回路１１は、外部から与えられる駆動信号Ｓｄに基づいて、ＭＯＳＦＥＴ１を制御する。具体的には、ゲート制御回路１１は、外部から与えられる駆動信号Ｓｄに基づいて、ＭＯＳＦＥＴ１を駆動させるためのゲート電圧を含む駆動信号をゲート端子７に与えて、ＭＯＳＦＥＴ１を駆動する。ＭＯＳＦＥＴ１は、ゲート端子７を介してゲート制御回路１１から与えられた駆動信号に含まれるゲート電圧に基づいて動作する。このようにしてＭＯＳＦＥＴ１がオンすると、不図示の電源からドレイン端子４を介して与えられる電流が、主セル群２に流れ、ソース端子５を介して負荷Ｌに流れる。これによって、負荷Ｌを駆動することができる。
またゲート制御回路１１は、温度検出回路１０で検出され、温度検出回路１０から与えられる接合温度信号に含まれるＭＯＳＦＥＴ１の接合温度に基づいて、ＭＯＳＦＥＴ１を制御する。具体的には、ゲート制御回路１１は、温度検出回路１０から与えられる接合温度信号に含まれる接合温度と、予め定める接合温度用閾値とを比較し、接合温度が接合温度用閾値を超えた場合、ＭＯＳＦＥＴ１の動作を遮断する遮断信号をゲート端子７に与える。ゲート端子７に遮断信号が与えられることによって、ＭＯＳＦＥＴ１の動作が遮断される。
またゲート制御回路１１は、ホール電流センサ９から与えられる主電流信号に含まれる主電流値に基づいて、ＭＯＳＦＥＴ１を制御する。具体的には、ゲート制御回路１１は、ホール電流センサ９から与えられる主電流信号に含まれる主電流値と、予め定める主電流用閾値とを比較し、主電流値が主電流用閾値を超えた場合、ＭＯＳＦＥＴ１の動作を遮断する遮断信号をゲート端子７に与える。ゲート端子７に遮断信号が与えられることによって、ＭＯＳＦＥＴ１の動作が遮断される。
接合温度が接合温度用閾値以下である場合および主電流値が主電流値用閾値以下である場合には、ゲート端子７に遮断信号は与えられないので、ＭＯＳＦＥＴ１は、前記ゲート電圧に基づいて動作する。
温度検出回路１０によるＭＯＳＦＥＴ１の接合温度の検出は、主セル群２の温度特性とセンスセル群３の温度特性とが異なることによって実現されるものである。つまり、主セル群２の温度特性とセンスセル群３の温度特性とを異ならせることによって、温度検出回路１０において、ＭＯＳＦＥＴ１の接合温度を検出することができる。
温度特性が異なる主セル群２とセンスセル群３とは、たとえば、チャネル構造を異ならせることによって形成される。具体的には、温度特性が異なる主セル群２とセンスセル群３とは、ＭＯＳＦＥＴ１を構成するチャネル領域の不純物濃度（以下「ドーパント濃度」という場合がある）を異ならせることによって形成される。すなわち、センスセル群３のチャネル領域のドーパント濃度を、主セル群２のチャネル領域のドーパント濃度と異ならせることによって、異なる温度特性を有する主セル群２およびセンスセル群３を形成することができる。
この方法は、たとえば、チャネル領域のドーパント濃度を異ならせることで閾値電圧（スレッシュホルド電圧）Ｖｔｈの温度変化率を相違させることによって達成できる（参考文献１参照）。
参考文献１：Ｓ．Ｍ．Ｓｚｅ，「Ｐｈｙｓｉｃｓ ｏｆ ＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ，２ｎｄ Ｅｄｉｔｉｏｎ」、ＪＯＨＮ ＷｉＬＥＹ ＆ ＳＯＮＳ、１９８１、ｐ．４５１−４５３
本実施の形態では、主セル群２とセンスセル群３とは、異なるチャネル構造を有するので、閾値電圧が異なる。本実施の形態では、センスセル群３は、主セル群２よりも、閾値電圧が高く設定されている。具体的には、センスセル群３の閾値電圧は、主セル群２の閾値電圧よりも１．６Ｖ〜１．８Ｖ程度高く設定されている。
次に、ＭＯＳＦＥＴ１の接合温度の検出原理について説明する。図２は、ＭＯＳＦＥＴ１の接合温度と、主電流／センス換算電流比との関係を示すグラフである。図２において、横軸は、ＭＯＳＦＥＴ１の接合温度（以下「ＭＯＳＦＥＴ接合温度」という場合がある）であり、縦軸は、主電流／センス換算電流比である。主セル群２とセンスセル群３とは、共に同一のトランジスタであるＭＯＳＦＥＴ１の内部に組み込まれているので、同一の接合温度を呈する。したがって、図２の縦軸のＭＯＳＦＥＴ接合温度は、主セル群２およびセンスセル群３の双方の接合温度である。図２の縦軸の主電流／センス換算電流比は、センス換算電流に対する主電流Ｉｍの比率、すなわち主電流Ｉｍの値である主電流値をセンス換算電流の値で割った値である。
ここで、センス換算電流は、以下の式（１）によって求められる。

（センス換算電流）＝（センス抵抗電圧降下値）×（主セル数）
÷（センスセル数）÷（センス抵抗値） …（１）
式（１）において、センス抵抗電圧降下値は、センス抵抗８の電圧降下値であり、主セル数は、主セル群２に含まれるセルの個数であり、センスセル数は、センスセル群３に含まれるセルの個数であり、センス抵抗値は、センス抵抗８の抵抗値である。式（１）における主セル数、センスセル数、センス抵抗値は、いずれも定数であり、設計者が設定可能な値である。
式（１）の右辺において、「センス抵抗電圧降下値」を「センス抵抗値」で除算して得られる値は、センス電流値に相当する。このセンス電流値を「センスセル数」で除算して得られる値は、１セル当たりのセンス電流値に相当する。この１セル当たりのセンス電流値に「主セル数」を乗算したものが、式（１）で示される「センス換算電流」の値である。つまり、式（１）で示される「センス換算電流」の値は、測定されたセンス電流値に基づいて算出された主電流値である。したがって、前述の「主電流／センス換算電流比」は、センス電流値に基づいて算出された主電流値に対する、測定された主電流値の比率を表す。
図２では、代表例として、主電流値が３０Ａ、５０Ａ、７０Ａである場合の特性を示している。主電流値が３０Ａである場合を符号「３１」で示し、主電流値が５０Ａである場合を符号「３２」で示し、主電流値が７０Ａである場合を符号「３３」で示している。図２において、各グラフの紙面に向かって左端における接合温度は、室温に等しく、たとえば２５℃であり、右端における接合温度は、１２５℃である。
図２から、主電流Ｉｍが一定であれば、主電流／センス換算電流比から、ＭＯＳＦＥＴ１の接合温度が一義的に決定できることが判る。つまり、主電流／センス換算電流比と、そのときの主電流値とが判ると、ＭＯＳＦＥＴ１の接合温度を一義的に検出することができる。したがって、温度検出回路１０は、具体的には、主電流／センス換算電流比と、そのときの主電流値とに基づいて、ＭＯＳＦＥＴ１の接合温度を求める。
主電流／センス換算電流比と、そのときの主電流値とは、センス抵抗８の電圧降下値と、ホール電流センサ９によって検出された値（以下「ホール電流センサ９の検出値」という場合がある）とから求めることができる。したがって、温度検出回路１０は、さらに具体的には、センス抵抗８の電圧降下値と、ホール電流センサ９の検出値である主電流値とに基づいて、主電流／センス換算電流比を求め、求めた主電流／センス換算電流比と、主電流値とに基づいて、ＭＯＳＦＥＴ１の接合温度を求める。たとえば、センス抵抗８の電圧降下値とホール電流センサ９の検出値とから求められた主電流／センス換算電流比がＹ１であり、主電流値が７０Ａであれば、ＭＯＳＦＥＴ１の接合温度は、Ｘ１℃となる。
図２では、主電流値の一例として、３０Ａ、５０Ａ、７０Ａの場合の特性を示しているが、これ以外の主電流値の場合についても、ＭＯＳＦＥＴ１の接合温度を求めることができる。たとえば、一定の接合温度に対して主電流Ｉｍが増大すると、主電流／センス換算電流比も単調に増大することから、図２に示すグラフを所望の温度分解能および主電流／センス換算電流比分解能でマトリックス化して、各マトリックスに実験から求めた主電流値を割り振ることによって、正確な接合温度を検出することができる。
温度検出回路１０は、たとえば、主電流値、主電流／センス換算電流比およびＭＯＳＦＥＴ１の接合温度がマトリックス化されたテーブルを、温度検出回路１０に内蔵される不図示のメモリに予め記憶しておき、温度検出回路１０の中の集積回路（ＩＣ）によって、マトリックス化されたテーブルを参照して、ＭＯＳＦＥＴ１の接合温度を導出する。マトリックス化されたテーブルを記憶するメモリは、温度検出回路１０の外部に設けられてもよい。マトリックス化されたテーブルは、主電流値と、センス電流値と、ＭＯＳＦＥＴ１の温度との関係を表しており、関係情報に相当する。以下では、「関係情報」を「温度関係情報」という場合がある。
このように温度検出回路１０は、マトリックス化されたテーブルなどの温度関係情報を、メモリから読み出すことなどによって予め取得しておく。そして温度検出回路１０は、ホール電流センサ９から与えられる主電流信号から主電流値を求めるとともに、ソース端子５およびセンス端子６から与えられるセンス抵抗８の電圧降下値に基づいてセンス電流値を求める。温度検出回路１０は、求めた主電流値およびセンス電流値と、マトリックス化されたテーブルなどの温度関係情報とに基づいて、ＭＯＳＦＥＴ１の温度、具体的にはＭＯＳＦＥＴ１の接合温度を検出する。
以上のように本実施の形態の半導体装置２０では、温度検出回路１０によって、センスセル群３に流れるセンス電流の値であるセンス電流値に基づいて、ＭＯＳＦＥＴ１の接合温度を検出する。具体的には、温度検出回路１０によって、主セル群２に流れる主電流Ｉｍの値である主電流値と、センスセル群３に流れるセンス電流の値であるセンス電流値とに基づいて、ＭＯＳＦＥＴ１の接合温度を検出する。
主セル群２とセンスセル群３とは、温度特性が異なるが、共に同一のトランジスタであるＭＯＳＦＥＴ１の内部に組み込まれているので、同一の接合温度を呈する。このように主セル群２とセンスセル群３とは同一の接合温度を呈するので、主セル群２とセンスセル群３との温度特性の相違は、主電流値とセンス電流値との相違となって現れる。
したがって、前述のように温度検出回路１０によって、センス電流値に基づいてＭＯＳＦＥＴ１の接合温度を検出することによって、具体的には主電流値とセンス電流値とに基づいてＭＯＳＦＥＴ１の接合温度を検出することによって、ＭＯＳＦＥＴ１の接合温度を迅速かつ正確に検出することができる。
また温度検出回路１０で接合温度の検出に用いられるセンス電流は、接合温度を検出すべき主セル群２と同一のトランジスタ内部を流れるので、主セル群２の接合温度の上昇を、遅延なく反映する。換言すれば、センス電流の値は、接合温度の上昇に対する信号の遅延がない、すなわち温度信号遅延のない電流値である。この温度信号遅延のない電流値から、温度検出回路１０によってＭＯＳＦＥＴ１の接合温度を求めるので、ＭＯＳＦＥＴ１内部に急激な温度の上昇があった場合でも、ＭＯＳＦＥＴ１の内部の急激な温度の上昇を迅速かつ正確に検出することができる。
このように迅速かつ正確に検出されるＭＯＳＦＥＴ１の接合温度に基づいて、ゲート制御回路１１によってＭＯＳＦＥＴ１を制御するので、ＭＯＳＦＥＴ１を迅速に制御することができる。たとえば、ＭＯＳＦＥＴ１内部に急激な温度の上昇があった場合には、ゲート制御回路１１によってゲート端子７に遮断信号を与えて、ＭＯＳＦＥＴ１の動作を迅速に遮断することができるので、ＭＯＳＦＥＴ１の急激な温度上昇による破壊を防ぐことができる。
本実施の形態では、このようにして温度検出回路１０で検出されたＭＯＳＦＥＴ１の接合温度が接合温度用閾値を超えると、ゲート制御回路１１によってゲート端子７に遮断信号が与えられ、ＭＯＳＦＥＴ１の動作が遮断される。これによって、ＭＯＳＦＥＴ１の温度上昇による破壊が防止され、ＭＯＳＦＥＴ１が保護される。このように本実施の形態では、温度検出回路１０とゲート制御回路１１とは、温度検出保護回路として機能する。
また本実施の形態では、半導体装置２０は、主電流情報検出手段に相当するホール電流センサ９と、センス電流情報検出手段に相当するソース端子５、センス端子６およびセンス抵抗８とを備える。温度検出回路１０は、マトリックス化されたテーブルなどの温度関係情報を予め取得しておき、ホール電流センサ９から与えられる主電流信号から主電流値を求めるとともに、ソース端子５およびセンス端子６から与えられるセンス抵抗８の電圧降下値に基づいてセンス電流値を求める。そして温度検出回路１０は、求めた主電流値およびセンス電流値と、マトリックス化されたテーブルなどの温度関係情報とに基づいて、ＭＯＳＦＥＴ１の温度、具体的にはＭＯＳＦＥＴ１の接合温度を検出する。このような構成にすることによって、ＭＯＳＦＥＴ１の接合温度を検出可能な温度検出回路１０を実現することができる。
また本実施の形態では、主セル群２とセンスセル群３とは、異なるチャネル構造を有する。具体的には、主セル群２とセンスセル群３とは、ＭＯＳＦＥＴ１を構成するチャネル領域の不純物濃度が異なる。このような構成にすることによって、温度特性が異なる主セル群２とセンスセル群３とを実現することができる。
主セル群２とセンスセル群３との温度特性の差は、たとえば前述の図２に示す主電流／センス換算電流比とＭＯＳＦＥＴ接合温度とのプロットに関して、主電流／センス換算電流比が、ＭＯＳＦＥＴ接合温度に対して、０．１［％／Ｋ］以上の変化率があれば十分である。
また本実施の形態では、センスセル群３は、主セル群２よりも、閾値電圧が高く設定されている。したがって、ＭＯＳＦＥＴ１のスイッチング動作時に、センスセル群３は、主セル群２よりも遅く立ち上がり、速く立ち下がる。これによって、スイッチング時のノイズが軽減されるので、ＭＯＳＦＥＴ１の温度情報、たとえばＭＯＳＦＥＴ１の温度を正確に検出することができる。したがって、たとえばＭＯＳＦＥＴ１の過温度の誤検出を防ぐことができる。
＜第２の実施の形態＞
図３は、本発明の第２の実施の形態である半導体装置２１の構成を示す電気回路図である。本実施の形態の半導体装置２１は、前述の図１に示す第１の実施の形態の半導体装置２０と構成が類似しているので、対応する部分には同一の参照符を付して、共通する説明を省略する。図３では、図１と同様に、理解を容易にするために、主セル群２を構成する１つのセルと、センスセル群３を構成する１つのセルとが並列接続される場合を示しているが、実際には、主セル群２およびセンスセル群３は、それぞれ複数のセルを含み、これら複数のセルが並列接続されている。
本実施の形態の半導体装置２１は、ＭＯＳＦＥＴ１、ドレイン端子４、ソース端子５、ゲート端子７、ホール電流センサ９、温度検出回路１０、ゲート制御回路１１、オペアンプ１２および増幅用抵抗１３を備えて構成される。半導体装置２１は、前述の第１の実施の形態の半導体装置２０と同様に、負荷Ｌに接続され、負荷Ｌに電力を供給する。
本実施の形態では、センスセル群３のソース電極は、増幅用抵抗１３の一端およびオペアンプ１２の反転入力端子に接続されている。増幅用抵抗１３の他端は、オペアンプ１２の出力端子に接続されている。またオペアンプ１２の出力端子は、温度検出回路１０に接続されている。オペアンプ１２の非反転入力端子は、ソース端子５に接続されている。
前述の図１に示す第１の実施の形態の半導体装置２０では、センス換算電流を求めるために、センス抵抗８を用いている。本実施の形態の半導体装置２１では、図３に示すようにオペアンプ１２を用いている点が、第１の実施の形態の半導体装置２０と異なる。本実施の形態のようにオペアンプ１２を用いても、センス抵抗８を用いる場合と同様に、センス換算電流を求めることができる。
オペアンプ１２は、増幅用抵抗１３とともに、電流−電圧変換回路を構成する。オペアンプ１２は、センス電流値と増幅用抵抗１３の抵抗値とを乗じた値（以下「増幅電圧値」という場合がある）を出力する。増幅電圧値は、センス電流情報に相当し、第１の実施の形態におけるセンス抵抗８の電圧降下値に相当する。オペアンプ１２および増幅用抵抗１３は、センス電流情報検出手段に相当する。オペアンプ１２から出力される増幅電圧値を含む増幅電圧信号は、温度検出回路１０に与えられる。
温度検出回路１０は、オペアンプ１２から与えられる増幅電圧信号に含まれる増幅電圧値に基づいて、センスセル群３に流れるセンス電流を検出する。温度検出回路１０は、ホール電流センサ９から与えられる主電流信号に含まれる主電流値と、増幅電圧値に基づいて検出したセンス電流値とに基づいて、第１の実施の形態と同様にして、ＭＯＳＦＥＴ１の接合温度を検出する。
前述のように、ＭＯＳＦＥＴ１の接合温度は、主電流／センス換算電流比と、そのときの主電流値とから、一義的に検出することができる。本実施の形態では、主電流／センス換算電流比と、そのときの主電流値とは、オペアンプ１２から与えられる増幅電圧信号に含まれる増幅電圧値と、ホール電流センサ９の検出値とから求めることができる。
具体的には、主電流値は、ホール電流センサ９の検出値から求めることができる。主電流／センス換算電流比は、センス換算電流に対する主電流Ｉｍの比率であり、主電流Ｉｍの値である主電流値をセンス換算電流の値で割った値である。本実施の形態では、センス換算電流は、前述の式（１）の「センス抵抗電圧降下値」を、オペアンプ１２から与えられる増幅電圧信号に含まれる増幅電圧値に置き換え、前述の式（１）の「センス抵抗値」を、増幅用抵抗１３の抵抗値（以下「増幅抵抗値」という）で置き換えた以下の式（２）によって求められる。

（センス換算電流）＝（増幅電圧値）×（主セル数）
÷（センスセル数）÷（増幅抵抗値） …（２）
本実施の形態においても、一定の接合温度に対して主電流Ｉｍが増大すると、主電流／センス換算電流比も単調に増大することから、前述の図２に示すような複数の主電流値に対するグラフを所望の温度分解能および主電流／センス換算電流比分解能でマトリックス化して、各マトリックスに実験から求めた主電流値を割り振ることによって、種々の主電流値の場合のＭＯＳＦＥＴ１の接合温度を検出することができる。
温度検出回路１０は、たとえば、第１の実施の形態と同様に、主電流値、主電流／センス換算電流比およびＭＯＳＦＥＴ１の接合温度がマトリックス化されたテーブルを予めメモリに記憶しておき、温度検出回路１０の中のＩＣによって、マトリックス化されたテーブルを参照して、ＭＯＳＦＥＴ１の接合温度を導出する。
以上のように本実施の形態においても、第１の実施の形態と同様に、温度検出回路１０によって、主セル群２に流れる主電流Ｉｍの値である主電流値と、センスセル群３に流れるセンス電流の値であるセンス電流値とに基づいて、ＭＯＳＦＥＴ１の接合温度を検出するので、第１の実施の形態と同様の効果を得ることができる。
以上に述べた第１および第２の実施の形態では、主電流Ｉｍを検出するセンサ（以下「主電流検出センサ」という場合がある）として、ホール電流センサ９を用いる場合を説明したが、本発明の他の実施の形態では、シャント抵抗を用いてもよい。シャント抵抗を用いた場合でも、第１および第２の実施の形態と同様の効果を得ることができる。シャント抵抗を用いる場合、シャント抵抗は、ソース端子５と負荷Ｌとの間に介在され、ソース端子５および負荷Ｌにそれぞれ電気的に接続される。
また第１および第２の実施の形態では、主電流Ｉｍを検出する方法として、ＭＯＳＦＥＴ１の外部に、ホール電流センサ９などの主電流検出センサを設置して検出する場合を説明したが、主電流Ｉｍを検出する方法は、これに限定されない。たとえば、主セル群２と温度特性が相違するセンスセル群３とは別に、主セル群２と温度特性が一致する他のセンスセル群を設け、他のセンスセル群に流れるセンス電流の値（以下「他のセンスセル群のセンス電流値」という場合がある）から主電流値を求めてもよい。このように他のセンスセル群のセンス電流値から主電流値を求めた場合でも、第１および第２の実施の形態と同様の効果を得ることができる。この場合、他のセンスセル群は、センス電流情報検出手段に相当する。
また第１および第２の実施の形態では、半導体トランジスタとしてＭＯＳＦＥＴ１を備える半導体装置２０，２１について説明したが、半導体トランジスタは、ＭＯＳＦＥＴに限定されない。半導体トランジスタは、たとえば絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）であってもよい。半導体トランジスタがＩＧＢＴである場合でも、第１および第２の実施の形態と同様の効果を得ることができる。
第１および第２の実施の形態において、図１に示すＭＯＳＦＥＴ１などの半導体トランジスタの主材料である半導体材料としては、シリコン（Ｓｉ）を用いてもよいが、Ｓｉに比べてバンドギャップが大きいワイドバンドギャップ半導体を用いることが好ましい。ワイドバンドギャップ半導体としては、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの窒化ガリウム系材料およびダイヤモンドが挙げられる。
ワイドバンドギャップ半導体を用いて形成された半導体トランジスタ（以下「ワイドバンドギャップ半導体トランジスタ」という場合がある）は、Ｓｉを用いて形成された半導体トランジスタ（以下「Ｓｉトランジスタ」という場合がある）に比べて、耐電圧性が高く、許容電流密度も高いので、半導体トランジスタの小型化が可能である。このように小型化された半導体トランジスタを用いることによって、これらの半導体トランジスタを素子として組み込んだ半導体装置である半導体モジュールの小型化が可能となる。またワイドバンドギャップ半導体は、Ｓｉに比べて、電力損失が小さいので、ワイドバンドギャップ半導体を用いることによって、半導体トランジスタの高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。
またワイドバンドギャップ半導体トランジスタは、Ｓｉトランジスタに比べて、より高い接合温度まで動作が可能である。たとえば、ＳｉＣを主材料として用いて形成されたＳｉＣトランジスタは、以下に示す参考文献２（第１０３４頁、図８）に記載されるように、接合温度が２００℃以上でも動作が可能である。
参考文献２：エイ・ロステッター（Ａ．Ｌｏｓｔｅｔｔｅｒ）、外１１名、「集積化されたパワーモジュールにおける高温シリコンカーバイトおよびシリコンオンインシュレータ（High-Temperature Silicon Carbide and Silicon on Insulator Based Integrated Power Modules）」、ＶＰＰＣ‘０９、ＩＥＥＥ，２００９、ｖｏｌ．２、ｐ．１０３２−１０３５
また第１および第２の実施の形態では、前述のように温度検出回路１０とゲート制御回路１１とで構成される温度検出保護回路によって、ＭＯＳＦＥＴ１の内部の急激な温度の上昇を迅速かつ正確に検出してＭＯＳＦＥＴ１を迅速に制御し、ＭＯＳＦＥＴ１を保護することができる。このような半導体装置のトランジスタとして、ＳｉＣトランジスタなどのワイドバンドギャップ半導体トランジスタを用いて、温度検出回路１０によってトランジスタの温度特性を測定して、ゲート制御回路１１で制御すれば、トランジスタの接合温度が２００℃以上となっても、安全に動作させることが可能である。したがって、温度検出保護回路を備える半導体装置の安全動作温度範囲を広げることができる。換言すれば、より広い安全動作温度範囲を有する半導体装置を実現することができる。
＜第３の実施の形態＞
図４は、本発明の第３の実施の形態である半導体装置１００を示す平面図である。本実施の形態の半導体装置１００は、第１および第２の実施の形態の半導体装置２０と同様に、内蔵する半導体トランジスタの温度に関する情報である温度情報を検出する機能を備える。本実施の形態では、半導体装置１００は、内蔵する半導体トランジスタに流れる電流に関する情報である電流情報を検出する機能をさらに備える。すなわち、本実施の形態の半導体装置１００は、半導体トランジスタの温度情報および電流情報を検出可能に構成されており、半導体トランジスタの過温度および過電流を検出する機能を備える。
本実施の形態では、半導体装置１００は、半導体トランジスタの温度情報として、半導体トランジスタの温度、具体的には半導体トランジスタの内部の温度を検出する。本実施の形態では、製造工程数の増加を抑えて、半導体トランジスタの内部の温度に関する情報を迅速かつ正確に検出する機能を実現することができる半導体装置１００を提供すること、および半導体トランジスタの有効面積の縮小を抑えて、半導体トランジスタの過温度および過電流を検出することができる半導体装置を提供することを目的として、以下に示す構成を採用している。
図５は、図４に示す主セル群１０２を、図４の切断面線Ｓ１−Ｓ１から見て示す断面図である。図６は、図４に示す第１のセンスセル群１０３を、図４の切断面線Ｓ２−Ｓ２から見て示す断面図である。図７は、図４に示す第２のセンスセル群１０４を、図４の切断面線Ｓ３−Ｓ３から見て示す断面図である。
本実施の形態の半導体装置１００は、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）半導体を用いた半導体装置である。半導体装置１００は、電力用半導体装置として好適に用いられる。半導体装置１００は、半導体基板である炭化珪素（ＳｉＣ）基板１２１上に、ＭＯＳＦＥＴ１０１が形成されている。半導体装置１００は、実際には、後述する図３４に示すように、ＭＯＳＦＥＴ１０１に検出回路１４４およびゲート駆動回路１４５などが接続されて構成されるが、図４では、理解を容易にするために、ＭＯＳＦＥＴ１０１以外の構成は、記載を省略している。図４は、ＳｉＣ基板１２１の厚み方向一方側から見た平面図である。図５〜図７に示す断面構成は、ＳｉＣ基板１２１の厚み方向に平行な断面構成である。
ＭＯＳＦＥＴ１０１は、主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４を有する。主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４は、同一の半導体基板であるＳｉＣ基板１２１に形成される。具体的には、ＭＯＳＦＥＴ１０１は、複数のセル１１０で構成される。複数のセル１１０は、同一の半導体基板であるＳｉＣ基板１２１に形成され、並列接続される。図５〜図７に示すように、ウェルコンタクト領域１２０の中心間の領域が、１つのセル１１０を構成する。このセル１１０が、ＳｉＣ基板１２１の厚み方向に垂直な方向である幅方向、図５〜図７では紙面に向かって左右方向、ならびに紙面奥側および手前側に繰返し配置されて、ＭＯＳＦＥＴ１０１が構成される。各セル１１０は、１つのゲート領域１１１を含む。
以下、ＳｉＣ基板１２１の厚み方向を「Ｚ」で表し、厚み方向Ｚの一方を「Ｚ１」で表し、厚み方向Ｚの他方を「Ｚ２」で表す。本実施の形態では、ＳｉＣ基板１２１は矩形状、具体的には正方形状である。ＳｉＣ基板１２１の厚み方向Ｚに垂直であって、ＳｉＣ基板１２１の一側部に平行な方向を「第１方向Ｘ」と定義し、第１方向Ｘの一方を「Ｘ１」で表し、第１方向Ｘの他方を「Ｘ２」で表す。またＳｉＣ基板１２１の厚み方向Ｚに垂直であって、かつ第１方向Ｘに垂直な方向を「第２方向Ｙ」と定義し、第２方向Ｙの一方を「Ｙ１」で表し、第２方向Ｙの他方を「Ｙ２」で表す。第２方向Ｙは、ＳｉＣ基板１２１の第１方向Ｘに平行な側部に直交する側部に平行な方向である。本実施の形態では、図４の紙面に向かって上下方向を第１方向Ｘとし、図４の紙面に向かって左右方向を第２方向Ｙとする。
主セル群１０２は、ＭＯＳＦＥＴ１０１を構成する複数のセル１１０の一部のセルを含んで構成される。主セル群１０２には、相対的に大きい電流が流れる。本実施の形態では、ＭＯＳＦＥＴ１０１に導通する殆どの電流が、主セル群１０２に流れる。
第１および第２のセンスセル群１０３，１０４は、それぞれ、ＭＯＳＦＥＴ１０１を構成する複数のセル１１０の他の一部のセルを含んで構成される。より詳細には、第１のセンスセル群１０３は、ＭＯＳＦＥＴ１０１を構成する複数のセル１１０のうち、主セル群１０２および第２のセンスセル群１０４に含まれるセルを除く他のセルの少なくとも一部を含む。第１のセンスセル群１０３は、他のセンスセル群に相当し、第２のセンスセル群１０４は、センスセル群に相当する。
第１および第２のセンスセル群１０３，１０４には、相対的に小さい電流が流れる。第１および第２のセンスセル群１０３，１０４は、温度検出用または電流検出用として用いられる一部のセル群である。第１および第２のセンスセル群１０３，１０４は、たとえば温度検出用として用いられ、ＭＯＳＦＥＴ１０１の内部の温度の検出に用いられる。主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４は、それぞれ複数のセル１１０を含んで構成される。
第１のセンスセル群１０３は、主セル群１０２とチャネル構造が同一である。第２のセンスセル群１０４は、主セル群１０２とチャネル構造が異なる。すなわち、第１のセンスセル群１０３と第２のセンスセル群１０４とは、異なるチャネル構造を有する。
したがって、第１のセンスセル群１０３と第２のセンスセル群１０４とは、温度特性が異なる。より詳細には、第１のセンスセル群１０３を構成するセルと、第２のセンスセル群１０４を構成するセルとは、温度特性が異なる。温度特性は、前述のようにＭＯＳＦＥＴ１０１の温度、具体的にはＭＯＳＦＥＴ１０１の接合温度の変化に対する電気的特性の変化を示す。
ＭＯＳＦＥＴ１０１は、本実施の形態では、ｎチャネル型ＭＯＳＦＥＴである。主セル群１０２は、ｎ型のＳｉＣ基板１２１と、ｎ型の炭化珪素ドリフト層１２２と、ｐ型のベース領域１１７と、ｎ型のソース領域１１８と、チャネル領域１１９と、ｐ型のウェルコンタクト領域１２０と、ゲート絶縁膜１２３と、ゲート領域１１１と、層間絶縁膜１２４と、主ソース電極１０６と、ドレイン電極１１５とを備える。
第１のセンスセル群１０３は、主ソース電極１０６に代えて、第１のセンスソース電極１０７を備えること以外は、主セル群１０２と同様の構成を有する。すなわち、第１のセンスセル群１０３は、ＳｉＣ基板１２１と、炭化珪素ドリフト層１２２と、ベース領域１１７と、ソース領域１１８と、チャネル領域１１９と、ウェルコンタクト領域１２０と、ゲート絶縁膜１２３と、ゲート領域１１１と、層間絶縁膜１２４と、第１のセンスソース電極１０７と、ドレイン電極１１５とを備える。
第２のセンスセル群１０４は、主ソース電極１０６に代えて、第２のセンスソース電極１０８を備えること、およびチャネル領域１１９を備えないこと以外は、主セル群１０２と同様の構成を有する。すなわち、第２のセンスセル群１０４は、ＳｉＣ基板１２１と、炭化珪素ドリフト層１２２と、ベース領域１１７と、ソース領域１１８と、ウェルコンタクト領域１２０と、ゲート絶縁膜１２３と、ゲート領域１１１と、層間絶縁膜１２４と、第２のセンスソース電極１０８と、ドレイン電極１１５とを備える。
主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４の各ゲート領域１１１は、共通のゲート電極１０５に接続されている。主セル群１０２は、主ソース電極１０６を介して、主ソース端子１１２に接続されている。第１のセンスセル群１０３は、第１のセンスソース電極１０７を介して、第１のセンスソース端子１１３に接続されている。第２のセンスセル群１０４は、第２のセンスソース電極１０８を介して、第２のセンスソース端子１１４に接続されている。
主ソース電極１０６は、ＳｉＣ基板１２１の厚み方向一方Ｚ１側から見て、図４の紙面に向かって左右方向である第２方向Ｙの中央部分が、図４の紙面に向かって上下方向である第１方向Ｘの上側、すなわち第１方向一方Ｘ１に突出する凸状に形成される。第１および第２のセンスソース電極１０７，１０８は、ＳｉＣ基板１２１の厚み方向一方Ｚ１側から見て、矩形状、具体的には長方形状に形成され、主ソース電極１０６の突出している部分（以下「突出部分」という）の両側方にそれぞれ配置される。第１および第２のセンスソース電極１０７，１０８は、主ソース電極１０６の突出部分よりも、図４の紙面に向かって上側、すなわち第１方向一方Ｘ１に突出して設けられる。主ソース電極１０６の突出部分と対向する部分であって、第１および第２のセンスソース電極１０７，１０８との間の位置に、ゲート電極１０５の外部出力パッドとして機能する矩形状の部分（以下「パッド部」という場合がある）１５１が配置される。
ゲート電極１０５は、パッド部１５１と、パッド部１５１に電気的に接続され、主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４を囲繞するように設けられる囲繞部１５２とを備える。ゲート電極１０５の囲繞部１５２は、より詳細には、主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８を囲繞するように設けられる。ゲート電極１０５は、主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８の周囲において、囲繞部１５２を介してゲート領域１１１に電気的に接続され、ゲート領域１１１の外部出力電極として機能する。
主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８は、それぞれコンタクトホールを介して、ソース領域１１８およびウェルコンタクト領域１２０に電気的に接続される。主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８は、それ自体が外部出力電極として機能する。
主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４を構成する全てのセル１１０に対してドレイン電極１１５は共通であり、ドレイン端子１１６に接続されている。ドレイン電極１１５は、ＳｉＣ基板１２１の厚み方向他方Ｚ２側の表面全体にわたって形成される。ドレイン電極１１５は、それ自体が外部出力電極として機能する。
主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４を構成する全てのセル１１０は、ベース領域１１７、ソース領域１１８およびウェルコンタクト領域１２０を有しており、ＭＯＳＦＥＴ１０１としてのスイッチング動作を実現している。また、主セル群１０２および第１のセンスセル群１０３は、チャネル領域１１９を有しており、第２のセンスセル群１０４よりも、閾値電圧が小さくなっている。
前述の第１および第２の実施の形態におけるＭＯＳＦＥＴ１は、他のセンスセル群に相当する第１のセンスセル群１０３を備えないこと以外は、本実施の形態におけるＭＯＳＦＥＴ１０１と同様の構成を有する。具体的には、第１および第２の実施の形態におけるＭＯＳＦＥＴ１の主セル群２は、本実施の形態におけるＭＯＳＦＥＴ１０１の主セル群１０２と同様の構成を有する。また第１および第２の実施の形態におけるＭＯＳＦＥＴ１のセンスセル群３は、本実施の形態におけるＭＯＳＦＥＴ１０１の第２のセンスセル群１０４と同様の構成を有する。
次に、本発明の実施の一形態における半導体装置１００の製造方法について説明する。図８〜図３１は、本発明の実施の一形態における半導体装置１００の製造方法を説明するための図である。図８〜図３１では、図５〜図７と同様に、ＳｉＣ基板１２１の厚み方向に平行な断面構成を示す。
図８は、炭化珪素ドリフト層１２２の形成が終了した段階の状態を示す断面図である。まず、炭化珪素（ＳｉＣ）基板１２１の厚み方向一方側の表面に、炭化珪素ドリフト層１２２を形成する。炭化珪素ドリフト層１２２は、ＳｉＣ基板１２１の厚み方向一方側の表面の全体にわたって形成される。すなわち炭化珪素ドリフト層１２２は、主セル群１０２を形成する領域として予め定められる領域（以下「主セル群形成領域」という）１０２Ａ、第１のセンスセル群１０３を形成する領域として予め定められる領域（以下「第１のセンスセル群形成領域」という）１０３Ａ、および第２のセンスセル群１０４を形成する領域として予め定められる領域（以下「第２のセンスセル群形成領域」という）１０４Ａにわたって形成される。図８に示す状態は、主セル群形成領域１０２Ａ、第１のセンスセル群形成領域１０３Ａおよび第２のセンスセル群形成領域１０４Ａの各領域の状態に相当する。
ＳｉＣ基板１２１としては、ｎ型で低抵抗のＳｉＣ基板が用いられる。炭化珪素ドリフト層１２２は、炭化珪素から成るｎ型の半導体層として形成される。炭化珪素ドリフト層１２２は、たとえば化学気相堆積（Chemical Vapor Deposition；略称：ＣＶＤ）法を用いて、エピタキシャル成長によって形成される。炭化珪素ドリフト層１２２におけるｎ型の不純物の濃度は、たとえば１×１０15ｃｍ-3〜１×１０17ｃｍ-3である。炭化珪素ドリフト層１２２の厚み寸法（以下「厚さ」という場合がある）は、たとえば５μｍ〜５０μｍである。
図９は、ベース領域１１７の形成が終了した段階の状態を示す断面図である。図９に示す状態は、主セル群形成領域１０２Ａ、第１のセンスセル群形成領域１０３Ａおよび第２のセンスセル群形成領域１０４Ａの各領域の状態に相当する。
炭化珪素ドリフト層１２２の形成後は、図９に示すように、炭化珪素ドリフト層１２２のＳｉＣ基板１２１と接する側とは反対側の表面、すなわち厚み方向一方側の表面に、第１のマスク１３１を形成する。そして、第１のマスク１３１が形成された炭化珪素ドリフト層１２２の表面に、ＳｉＣ基板１２１の厚み方向一方側から、ｐ型の不純物（以下「ｐ型不純物」という場合がある）、具体的にはアルミニウム（Ａｌ）をイオン注入する。これによって、第１のマスク１３１で覆われていない部分の炭化珪素ドリフト層１２２の表面に、ｐ型不純物がイオン注入される。
炭化珪素ドリフト層１２２において、ｐ型不純物がイオン注入された領域は、ｐ型になる。このｐ型になった領域が、ベース領域１１７となる。ベース領域１１７は、主セル群形成領域、第１のセンスセル群形成領域および第２のセンスセル群形成領域の各領域に形成される。ｐ型不純物のイオン注入の深さ、すなわちベース領域１１７の厚さは、炭化珪素ドリフト層１２２の厚さを超えない程度、具体的には０．５μｍ〜３μｍ程度とする。また、イオン注入されたｐ型不純物の濃度（以下「ｐ型不純物濃度」という場合がある）、すなわちベース領域１１７のｐ型不純物濃度は、たとえば、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲内で、かつ炭化珪素ドリフト層１２２のｐ型不純物濃度よりも高いものとする。
図１０は、ソース領域１１８の形成が終了した段階の状態を示す断面図である。図１０に示す状態は、主セル群形成領域１０２Ａ、第１のセンスセル群形成領域１０３Ａおよび第２のセンスセル群形成領域１０４Ａの各領域の状態に相当する。
ベース領域１１７の形成後は、第１のマスク１３１を除去する。その後、図１０に示すように、炭化珪素ドリフト層１２２の厚み方向一方側の表面に、新たに第２のマスク１３２を形成する。そして、第２のマスク１３２が形成された炭化珪素ドリフト層１２２の表面、具体的にはベース領域１１７の表面の一部分に、ＳｉＣ基板１２１の厚み方向一方側から、ｎ型の不純物（以下「ｎ型不純物」という場合がある）、具体的には窒素（Ｎ）をイオン注入する。これによって、第２のマスク１３２で覆われていない部分の炭化珪素ドリフト層１２２の表面、具体的にはベース領域１１７の表面の一部分に、ｎ型不純物がイオン注入される。
炭化珪素ドリフト層１２２においてｎ型不純物がイオン注入された領域、具体的にはベース領域１１７においてｎ型不純物がイオン注入された領域は、ｎ型になる。このｎ型になった領域が、ソース領域１１８となる。ソース領域１１８は、主セル群形成領域１０２Ａ、第１のセンスセル群形成領域１０３Ａおよび第２のセンスセル群形成領域１０４Ａの各領域に形成される。
ｎ型不純物のイオン注入の深さ、すなわちソース領域１１８の厚さは、ベース領域１１７の厚さよりも小さいものとする。換言すれば、ソース領域１１８は、ベース領域１１７よりも浅く形成される。また、イオン注入されたｎ型不純物の濃度（以下「ｎ型不純物濃度」という場合がある）、すなわちソース領域１１８のｎ型不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲内で、かつベース領域１１７のｐ型不純物濃度を超える、すなわちベース領域１１７のｐ型不純物濃度よりも高いものとする。
図１１〜図１３は、チャネル領域１１９の形成が終了した段階の状態を示す断面図である。図１１は、チャネル領域１１９の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図１２は、チャネル領域１１９の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図１３は、チャネル領域１１９の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。
ソース領域１１８の形成後は、第２のマスク１３２を除去する。その後、図１１〜図１３に示すように、炭化珪素ドリフト層１２２の厚み方向一方側の表面に、新たに第３のマスク１３３を形成する。第３のマスク１３３は、図１１に示す主セル群形成領域１０２Ａおよび図１２に示す第１のセンスセル群形成領域１０３Ａの炭化珪素ドリフト層１２２を覆わずに露出させ、図１３に示すように、第２のセンスセル群形成領域１０４Ａの炭化珪素ドリフト層１２２の表面を覆うように形成される。
第３のマスク１３３が形成された炭化珪素ドリフト層１２２の表面に、ＳｉＣ基板１２１の厚み方向一方側から、ｎ型不純物、具体的にはＮをイオン注入する。これによって、第３のマスク１３３で覆われていない部分の炭化珪素ドリフト層１２２の表面、具体的には、図１１に示す主セル群形成領域１０２Ａおよび図１２に示す第１のセンスセル群形成領域１０３Ａの炭化珪素ドリフト層１２２の表面に、ｎ型不純物がイオン注入される。
炭化珪素ドリフト層１２２のうち、イオン注入前にｎ型でなかった領域は、ｎ型不純物のイオン注入によってｎ型になる。炭化珪素ドリフト層１２２のｎ型不純物がイオン注入された領域のうち、もともとｎ型でなかった領域、すなわち図１１に示す主セル群形成領域１０２Ａおよび図１２に示す第１のセンスセル群形成領域１０３Ａの炭化珪素ドリフト層１２２のうち、もともとｎ型であったソース領域１１８を除く残余の領域は、ｎ型になる。このｎ型になった領域が、チャネル領域１１９となる。
ｎ型不純物のイオン注入の深さ、すなわちチャネル領域１１９の厚さは、ソース領域１１８よりも小さいものとする。換言すれば、チャネル領域１１９は、ソース領域１１８よりも浅く形成される。また、イオン注入されたｎ型不純物の濃度、すなわちチャネル領域１１９のｎ型不純物濃度は、たとえば１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲内とする。
図１４〜図１６は、ウェルコンタクト領域１２０の形成が終了した段階の状態を示す断面図である。図１４は、ウェルコンタクト領域１２０の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図１５は、ウェルコンタクト領域１２０の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図１６は、ウェルコンタクト領域１２０の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。
チャネル領域１１９の形成後は、第３のマスク１３３を除去する。その後、図１４〜図１６に示すように、炭化珪素ドリフト層１２２の厚み方向一方側の表面に、新たに第４のマスク１３４を形成する。第４のマスク１３４は、炭化珪素ドリフト層１２２に形成されたソース領域１１８のうち、ウェルコンタクト領域１２０を形成する領域として予め定められる領域（以下「ウェルコンタクト形成領域」という場合がある）で開口され、その他の領域の炭化珪素ドリフト層１２２を覆うように形成される。第４のマスク１３４が形成された炭化珪素ドリフト層１２２の表面に、ＳｉＣ基板１２１の厚み方向一方側から、ｐ型不純物、具体的にはＡｌをイオン注入する。これによって、第４のマスク１３４で覆われていない部分の炭化珪素ドリフト層１２２の表面、すなわちソース領域１１８のウェルコンタクト形成領域に、ｐ型不純物がイオン注入される。
炭化珪素ドリフト層１２２において、ｐ型不純物がイオン注入された領域、すなわちソース領域１１８のウェルコンタクト形成領域は、イオン注入前はｎ型であるが、ｐ型不純物のイオン注入によってｐ型になる。このｐ型になった領域が、ウェルコンタクト領域１２０となる。
ｐ型不純物のイオン注入の深さ、すなわちウェルコンタクト領域１２０の厚さは、図１４〜図１６ではソース領域１１８と等しい厚さで記載しているが、実際には、ソース領域１１８よりも大きく、かつベース領域１１７よりも小さいものとする。換言すれば、ウェルコンタクト領域１２０は、ソース領域１１８よりも深く、かつベース領域１１７よりも浅く形成される。また、イオン注入されたｐ型不純物の濃度は、たとえば１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲内で、かつソース領域１１８のｎ型不純物濃度を超える、すなわちソース領域１１８のｎ型不純物濃度よりも大きいものとする。
次に第４のマスク１３４を除去して、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、たとえば、１３００℃〜１９００℃の温度で、３０秒間〜１時間行う。このアニールによって、イオン注入されたＮなどのｎ型不純物およびＡｌなどのｐ型不純物を活性化させる。
図１７〜図１９は、ゲート絶縁膜１２３の形成が終了した段階の状態を示す断面図である。図１７は、ゲート絶縁膜１２３の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図１８は、ゲート絶縁膜１２３の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図１９は、ゲート絶縁膜１２３の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。ウェルコンタクト領域１２０の形成後のアニール後は、図１７〜図１９に示すように、ベース領域１１７、ソース領域１１８、チャネル領域１１９およびウェルコンタクト領域１２０を含む炭化珪素ドリフト層１２２の表面を熱酸化して、所望の厚みのゲート絶縁膜１２３を形成する。
図２０〜図２２は、ゲート用導電膜１１１Ａの形成が終了した段階の状態を示す断面図である。図２０は、ゲート用導電膜１１１Ａの形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図２１は、ゲート用導電膜１１１Ａの形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図２２は、ゲート用導電膜１１１Ａの形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。ゲート絶縁膜１２３の形成後は、図２０〜図２２に示すように、ゲート絶縁膜１２３上に、たとえば減圧ＣＶＤ法によって、ゲート領域１１１となるゲート用導電膜１１１Ａ、具体的には、導電性を有するポリシリコン膜を形成する。
図２３〜図２５は、ゲート領域１１１の形成が終了した段階の状態を示す断面図である。図２３は、ゲート領域１１１の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図２４は、ゲート領域１１１の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図２５は、ゲート領域１１１の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。
ゲート用導電膜１１１Ａの形成後は、図２３〜図２５に示すように、ゲート用導電膜１１１Ａおよびゲート絶縁膜１２３をパターニングすることによって、ゲート領域１１１を形成する。ゲート用導電膜１１１Ａおよびゲート絶縁膜１２３は、ウェルコンタクト領域１２０およびウェルコンタクト領域１２０の周囲のソース領域１１８を覆う部分が除去されて開口され、その開口を通して、ウェルコンタクト領域１２０およびウェルコンタクト領域１２０の周囲のソース領域１１８が露出するようにパターニングされる。
図２６〜図２８は、層間絶縁膜１２４の形成が終了した段階の状態を示す断面図である。図２６は、層間絶縁膜１２４の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図２７は、層間絶縁膜１２４の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図２８は、層間絶縁膜１２４の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。
ゲート領域１１１の形成後は、ゲート領域１１１とソース領域１１８とを分離するために、図２６〜図２８に示すように、ＣＶＤ法によって層間絶縁膜１２４を形成する。層間絶縁膜１２４は、ゲート領域１１１およびゲート絶縁膜１２３、ならびにゲート領域１１１およびゲート絶縁膜１２３の開口を通して露出するソース領域１１８およびウェルコンタクト領域１２０を覆うように形成される。
図２９〜図３２は、ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の状態を示す図である。図２９は、ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の主セル群形成領域１０２Ａの状態を示す断面図である。図３０は、ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の第１のセンスセル群形成領域１０３Ａの状態を示す断面図である。図３１は、ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の第２のセンスセル群形成領域１０４Ａの状態を示す断面図である。図３２は、ソースコンタクトホール１２５およびゲートコンタクトホール１２６の形成が終了した段階の状態を示す平面図である。
層間絶縁膜１２４の形成後は、図２９〜図３２に示すように、ソース領域１１８およびゲート領域１１１とのコンタクトが取れるように、層間絶縁膜１２４を開口して、ソースコンタクトホール１２５およびゲートコンタクトホール１２６を形成する。これによって、ソースコンタクトホール１２５を通して、ウェルコンタクト領域１２０およびウェルコンタクト領域１２０の周囲のソース領域１１８が露出する状態となる。またゲートコンタクトホール１２６を通して、ゲート領域１１１が露出する状態となる。ソースコンタクトホール１２５は、図３２では、理解を容易にするために記載を省略しているが、図２９〜図３１に示すように、主セル群形成領域１０２Ａ、第１のセンスセル群形成領域１０３Ａおよび第２のセンスセル群形成領域１０４Ａの各領域にそれぞれ形成される。
次いで、前述の図５〜図７に示すように、主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８を形成する。主ソース電極１０６、第１のセンスソース電極１０７および第２のセンスソース電極１０８は、ソースコンタクトホール１２５を充填して、層間絶縁膜１２４、ならびにソースコンタクトホール１２５を通して露出するソース領域１１８およびウェルコンタクト領域１２０を覆うように形成される。
次いで、前述の図４に示すようにゲート電極１０５を形成する。ゲート電極１０５は、ゲートコンタクトホール１２６を充填して、層間絶縁膜１２４および、ゲートコンタクトホール１２６を通して露出するゲート領域１１１を覆うように形成される。次いで、図５〜図７に示すように、ＳｉＣ基板１２１の厚み方向他方Ｚ２側の表面にドレイン電極１１５を形成する。これによって、図４〜図７に示す縦型ＭＯＳＦＥＴ１０１が完成する。このようにして形成されたＭＯＳＦＥＴ１０１に、後述する図３４に示すように検出回路１４４およびゲート駆動回路１４５などを接続することによって、半導体装置１００を得る。
次に、本実施の形態の半導体装置１００におけるＭＯＳＦＥＴ１０１の動作について説明する。前述のように、主セル群１０２および第１のセンスセル群１０３と、第２のセンスセル群１０４とは、異なるチャネル構造を有する。具体的には、主セル群１０２と第１のセンスセル群１０３とには、第２のセンスセル群１０４と同様の構造に加えて、ｎ型のチャネル領域１１９が形成されている。したがって、主セル群１０２および第１のセンスセル群１０３は、第２のセンスセル群１０４よりも、閾値電圧が低くなっている。この閾値電圧の違いが、温度特性の違いとなって現れる。
温度特性は、ＭＯＳＦＥＴ１０１の温度の変化、具体的にはＭＯＳＦＥＴ１０１の内部の温度の変化に対する電気的特性の変化、すなわち電気的特性の温度依存性を示す。電気的特性は、たとえば、ドレイン電流とドレイン電圧との関係を示す電流−電圧特性である。すなわち、主セル群１０２および第１のセンスセル群１０３と、第２のセンスセル群１０４とは、たとえば、電流−電圧特性の温度依存性が異なる。
第１のセンスセル群１０３と第２のセンスセル群１０４とは、共通のゲート電極１０５およびドレイン電極１１５を有しているので、ＭＯＳＦＥＴ１０１の駆動と同時に、第１のセンスセル群１０３の電気的特性と、第２のセンスセル群１０４の電気的特性とを比較することによって、ＭＯＳＦＥＴ１０１内部の温度の検出を行うことができる。
具体的には、第１のセンスセル群１０３と第２のセンスセル群１０４とは、同一の半導体トランジスタであるＭＯＳＦＥＴ１０１の内部に組み込まれているので、同一の温度を呈する。また、前述のように第１のセンスセル群１０３と第２のセンスセル群１０４とは、たとえば電流−電圧特性の温度依存性が異なる。この第１のセンスセル群１０３と第２のセンスセル群１０４とにおける電流−電圧特性の温度依存性は、第１のセンスセル群１０３に流れる電流（以下「第１のセンス電流」という場合がある）の値と、第２のセンスセル群１０４に流れる電流（以下「第２のセンス電流」という場合がある）の値との相違となって現れる。したがって、第１のセンス電流の値と第２のセンス電流の値とに基づいて、ＭＯＳＦＥＴ１０１の温度、具体的にはＭＯＳＦＥＴ１０１内部の温度を検出することができる。
また、主セル群１０２と第１のセンスセル群１０３とはセル構造が同一であるので、第１のセンスセル群１０３に流れる第１のセンス電流の値と、主セル群１０２と第１のセンスセル群１０３とのセル数比とから、主セル群１０２に流れる電流（以下「主電流」という場合がある）の検出を行うことができる。
図３３は、ＭＯＳＦＥＴ１０１の動作中における第１のセンス電流と第２のセンス電流との比の温度依存性の一例を示すグラフである。図３３の縦軸は、第１のセンス電流と第２のセンス電流との比、具体的には、第１のセンス電流を第２のセンス電流で割った値（第１のセンス電流／第２のセンス電流）、すなわち第２のセンス電流の値に対する第１のセンス電流の値の比（以下「センス電流比」という場合がある）である。
図３３の横軸は、ＭＯＳＦＥＴ１０１の内部の温度である。主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４は、同一の半導体トランジスタであるＭＯＳＦＥＴ１０１の内部に組み込まれているので、同一の内部温度を呈する。したがって、図３３の縦軸に示すＭＯＳＦＥＴ１０１の内部の温度は、主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４の各群における内部温度となる。
図３３に示すグラフから、ＭＯＳＦＥＴ１０１の内部の温度と、センス電流比（第１のセンス電流／第２のセンス電流）とは、比例関係にあることが判る。したがって、第１のセンス電流の値と第２のセンス電流の値とが判れば、ＭＯＳＦＥＴ１０１の内部の温度を検出することが可能である。
図３３に示すグラフによれば、たとえば、センス電流比（第１のセンス電流／第２のセンス電流）の値を、後述する図３４に示す検出回路１４４による演算から導出し、導出したセンス電流比に基づいて、ゲート駆動回路１４５でＭＯＳＦＥＴ１０１の駆動を制御することによって、ＭＯＳＦＥＴ１０１を過温度状態から保護することができる。この場合、ゲート駆動回路１４５は、保護回路として機能する。具体的には、センス電流比の値が、たとえば０．８以下になったときを過温度として、保護回路が働くように、すなわちゲート駆動回路１４５がＭＯＳＦＥＴ１０１の駆動を遮断するように設計することで、ＭＯＳＦＥＴ１０１を過温度状態から保護することができる。
図３３に示すグラフの直線の傾きおよびセンス電流比の値は、第１のセンスセル群１０３のセル数と第２のセンスセル群１０４のセル数との比を変えて設計することによって、容易に制御することができる。
図３４は、本発明の実施の一形態である半導体装置１００の構成を示す電気回路図である。本実施の形態の半導体装置１００は、ＭＯＳＦＥＴ１０１、主ソース端子１１２、第１のセンスソース端子１１３、第２のセンスソース端子１１４、ドレイン端子１１６、ゲート端子１４１、第１のセンス抵抗１４２、第２のセンス抵抗１４３、検出回路１４４およびゲート駆動回路１４５を備えて構成される。ゲート駆動回路１４５は、制御回路に相当する。
ＭＯＳＦＥＴ１０１は、主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４を有する。半導体装置１００は、ドレイン端子１１６を介して負荷Ｌに接続され、負荷Ｌを駆動する。
図３４では、理解を容易にするために、主セル群１０２を構成する１つのセルと、第１のセンスセル群１０３を構成する１つのセルと、第２のセンスセル群１０４を構成する１つのセルとが並列接続される場合を示しているが、実際には、主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４は、それぞれ複数のセルを含み、これら複数のセルが並列接続されている。
主セル群１０２は、負荷Ｌを駆動するために充分な電流が電源１４７から負荷Ｌに供給されるようにする必要があるので、第１および第２のセンスセル群１０３，１０４に比べて、含まれるセルの個数、すなわちセル数が多くなっている。第１および第２のセンスセル群１０３，１０４は、ＭＯＳＦＥＴ１０１の内部の温度を検出するために設けられているものであり、温度の検出に充分な電流が得られればよいので、主セル群１０２に比べて、セル数が少なくなっている。これによって、主セル群１０２には相対的に大きい電流が流れ、第１および第２のセンスセル群１０３，１０４には相対的に小さい電流が流れることになる。
主セル群１０２に含まれるセルの個数（以下「主セル数」という場合がある）と、第１のセンスセル群１０３に含まれるセルの個数（以下「第１のセンスセル数」という場合がある）と、第２のセンスセル群１０４に含まれるセルの個数（以下「第２のセンスセル数」という場合がある）との比は、たとえば１０００：１：１である。主セル数と第１のセンスセル数と第２のセンスセル数との比は、これに限定されない。
図３４および前述の図４〜図７に示すように、主セル群１０２のドレイン電極１１５と、第１のセンスセル群１０３のドレイン電極１１５と、第２のセンスセル群１０４のドレイン電極１１５とは、電気的に接続されており、共通のドレイン端子１１６に接続されている。ドレイン端子１１６は、負荷Ｌの一端と、還流用ダイオード１４６のアノードとに接続されている。負荷Ｌおよび還流用ダイオード１４６は、互いに並列に接続されている。負荷Ｌの他端および還流用ダイオード１４６のカソードは、電源１４７に接続されている。負荷Ｌは、たとえば電力変換装置の電力変換回路である。負荷Ｌは、これに限定されるものではなく、たとえばモータなどであってもよい。還流用ダイオード１４６は、ＭＯＳＦＥＴ１０１がオフ状態であるときに、負荷に流れる負荷電流を還流させる機能を有する。
主セル群１０２のゲート電極１０５と、第１のセンスセル群１０３のゲート電極１０５と、第２のセンスセル群１０４のゲート電極１０５とは、電気的に接続されており、共通のゲート端子１４１に接続されている。主セル群１０２のソース電極である主ソース電極１０６は、主ソース端子１１２に接続されている。第１のセンスセル群１０３のソース電極である第１のセンスソース電極１０７は、第１のセンスソース端子１１３に接続されている。第２のセンスセル群１０４のソース電極である第２のセンスソース電極１０８は、第２のセンスソース端子１１４に接続されている。
主ソース端子１１２は、グランドに接続されている。第１のセンスソース端子１１３は、第１のセンス抵抗１４２の一端に接続されている。第１のセンス抵抗１４２の他端は、グランドに接続されている。第２のセンスソース端子１１４は、第２のセンス抵抗１４３の一端に接続されている。第２のセンス抵抗１４３の他端は、グランドに接続されている。第１のセンスソース端子１１３および第２のセンスソース端子１１４は、検出回路１４４にそれぞれ接続されている。検出回路１４４は、ゲート駆動回路１４５に接続されている。ゲート駆動回路１４５は、ゲート端子１４１に接続されている。
検出回路１４４は、第１のセンス抵抗１４２の電圧降下の値に基づいて、第１のセンスセル群１０３に流れる電流である第１のセンス電流を検出する。また検出回路１４４は、第２のセンス抵抗１４３の電圧降下の値に基づいて、第２のセンスセル群１０４に流れる電流である第２のセンス電流を検出する。
検出回路１４４は、第１のセンス電流の値（以下「第１のセンス電流値」という場合がある）に基づいて、主セル群１０２に流れる電流である主電流の値（以下「主電流値」という場合がある）を検出する。検出回路１４４によって検出された主電流値を含む主電流信号は、検出回路１４４からゲート駆動回路１４５に与えられる。
また検出回路１４４は、第１のセンス電流の値と、第２のセンス電流の値とを比較して、ＭＯＳＦＥＴ１０１の内部の温度に関する情報である内部温度情報を検出する。内部温度情報は、温度情報に相当する。内部温度情報は、ＭＯＳＦＥＴ１０１の内部の温度そのものでもよく、たとえば、第２のセンス電流の値に対する第１のセンス電流の値の比であるセンス電流比であってもよい。検出回路１４４によって検出された内部温度情報を含む内部温度信号は、検出回路１４４からゲート駆動回路１４５に与えられる。
ゲート駆動回路１４５は、外部から与えられる駆動信号に基づいて、ＭＯＳＦＥＴ１０１の駆動を制御する。具体的には、ゲート駆動回路１４５は、外部から与えられる駆動信号に基づいて、ＭＯＳＦＥＴ１０１を駆動させるためのゲート電圧を含む駆動信号をゲート端子１４１に与えて、ＭＯＳＦＥＴ１０１を駆動する。ＭＯＳＦＥＴ１０１は、ゲート端子１４１を介してゲート駆動回路１４５から与えられた駆動信号に含まれるゲート電圧に基づいて動作する。このようにしてＭＯＳＦＥＴ１０１がオンすると、電源１４７から負荷Ｌに電流が流れ、ドレイン端子１１６を介して主セル群１０２、第１のセンスセル群１０３および第２のセンスセル群１０４に電流が流れる。
またゲート駆動回路１４５は、検出回路１４４で検出され、検出回路１４４から与えられる内部温度信号に含まれる内部温度情報に基づいて、ＭＯＳＦＥＴ１０１の駆動を制御する。ゲート駆動回路１４５は、検出回路１４４から与えられる内部温度信号に含まれる内部温度情報が、予め定める条件を満足すると、ＭＯＳＦＥＴ１０１の駆動を遮断する遮断信号をゲート端子１４１に与えて、ＭＯＳＦＥＴ１０１の駆動を遮断する。
たとえば、内部温度情報がセンス電流比である場合、ゲート駆動回路１４５は、検出回路１４４から与えられる内部温度信号に含まれるセンス電流比の値と、予め定める内部温度用閾値とを比較する。そして、センス電流比の値が内部温度用閾値以下である場合、ゲート駆動回路１４５は、ＭＯＳＦＥＴ１０１の駆動を遮断する遮断信号をゲート端子１４１に与えて、ＭＯＳＦＥＴ１０１の駆動を遮断する。前述のようにＭＯＳＦＥＴ１０１の内部の温度とセンス電流比とが前述の図３３に示す比例関係にあるとき、内部温度用閾値は、たとえば０．８に選ばれる。この場合、ゲート駆動回路１４５は、センス電流比の値が０．８以下であると判断すると、遮断信号をゲート端子１４１に与えて、ＭＯＳＦＥＴ１０１の駆動を遮断する。
またゲート駆動回路１４５は、検出回路１４４から与えられる主電流信号に含まれる主電流値に基づいて、ＭＯＳＦＥＴ１０１の駆動を制御する。具体的には、ゲート駆動回路１４５は、検出回路１４４から与えられる主電流信号に含まれる主電流値と、予め定める主電流用閾値とを比較する。そして、主電流値が主電流用閾値を超えた場合、ゲート駆動回路１４５は、ＭＯＳＦＥＴ１０１の駆動を遮断する遮断信号をゲート端子１４１に与えて、ＭＯＳＦＥＴ１０１の駆動を遮断する。
このようにゲート端子１４１に遮断信号が与えられることによって、ＭＯＳＦＥＴ１０１の駆動が遮断される。内部温度情報が、予め定める条件を満足する場合、たとえばセンス電流比の値が内部温度用閾値以下である場合、および主電流値が主電流用閾値以下である場合には、ゲート端子１４１に遮断信号は与えられないので、ＭＯＳＦＥＴ１０１は、前記ゲート電圧に基づいて駆動される。
以上のように本実施の形態の半導体装置１００は、検出回路１４４によって、第１のセンスセル群１０３に流れる第１のセンス電流の値と、第２のセンスセル群１０４に流れる第２のセンスセル電流の値とに基づいて、ＭＯＳＦＥＴ１０１の内部の温度に関する内部温度情報を検出する。このように第１および第２のセンスセル群１０３，１０４は、ＭＯＳＦＥＴ１０１の内部の温度を検出するための温度センス用素子として機能する。
第１のセンスセル群１０３と第２のセンスセル群１０４とは、異なるチャネル構造を有するので、閾値電圧が異なる。本実施の形態では、第２のセンスセル群１０４は、第１のセンスセル群１０３よりも、閾値電圧が高く設定されている。具体的には、第２のセンスセル群１０４の閾値電圧は、第１のセンスセル群１０３の閾値電圧よりも１．６Ｖ〜１．８Ｖ程度高く設定されている。
閾値電圧が異なると、前述のように電流−電圧特性の温度依存性が異なる。その反面、第１のセンスセル群１０３と第２のセンスセル群１０４とは、同一の半導体トランジスタであるＭＯＳＦＥＴ１０１の内部に組み込まれているので、同一の内部温度を呈する。以上のことから、第１のセンスセル群１０３と第２のセンスセル群１０４とにおける電流−電圧特性の温度依存性の相違は、第１のセンス電流の値と第２のセンス電流の値との相違となって現れる。したがって、前述のように検出回路１４４によって第１センス電流の値と第２センス電流の値とに基づいてＭＯＳＦＥＴ１０１の内部の温度に関する内部温度情報を検出することによって、ＭＯＳＦＥＴ１０１の内部の温度に関する内部温度情報を迅速かつ正確に検出することができる。
また第１および第２のセンスセル群１０３，１０４は、主セル群１０２と同一の半導体トランジスタであるＭＯＳＦＥＴ１０１の内部に組み込まれているので、絶縁膜上の温度センス用ダイオードを用いて温度を検出する従来技術と比較して、より正確にかつ迅速に、ＭＯＳＦＥＴ１０１の内部の温度に関する内部温度情報を検出することができる。
また本実施の形態の半導体装置１００において、主セル群１０２および第１のセンスセル群１０３と、第２のセンスセル群１０４とは、チャネル構造が異なることによって温度特性が異なるだけであり、チャネル構造以外は同一の構造を有するので、同時に作製することができる。つまり、本実施の形態の半導体装置１００の製造には、従来技術とは異なり、温度センス用のダイオードを形成するための追加のプロセス、たとえば堆積プロセスおよびエッチングプロセスは不要である。したがって本実施の形態によれば、製造工程数の増加を抑えて、前述のようにＭＯＳＦＥＴ１０１の内部の温度に関する内部温度情報を迅速かつ正確に検出する機能を実現することができる。これによって、半導体装置１００の製造に要するコストおよび時間を削減することができる。
また本実施の形態では、第１のセンスセル群１０３と第２のセンスセル群１０４とは、異なるチャネル構造を有する。このような構成にすることによって、前述のように温度特性が異なる第１のセンスセル群１０３と第２のセンスセル群１０４とを実現することができる。
また、本実施の形態では、第２のセンスセル群１０４は、第１のセンスセル群１０３よりも、閾値電圧が高く設定されている。より詳細には、前述のように、主セル群１０２および第１のセンスセル群１０３は、第２のセンスセル群１０３よりも、閾値電圧が低くなっている。したがって、ＭＯＳＦＥＴ１０１のスイッチング動作時に、第２のセンスセル群１０３は、他のセル群、すなわち主セル群１０２および第１のセンスセル群１０３よりも遅く立ち上がり、速く立ち下がる。これによって、スイッチング時のノイズが軽減されるので、過温度の誤検出を防ぐことができる。
また本実施の形態では、主セル群１０２と第１のセンスセル群１０３とは、同一のチャネル構造を有しており、半導体装置１００は、検出回路１４４によって、第１のセンスセル群１０３に流れる第１のセンス電流の値に基づいて、主セル群１０２に流れる主電流の値を検出する。この場合、第１のセンスセル群１０３は、電流を検出するための電流センス用素子として機能する。また前述のように、第１および第２のセンスセル群１０３，１０４は、ＭＯＳＦＥＴ１０１の内部の温度を検出するための温度センス用素子として機能する。
つまり、本実施の形態の半導体装置１００は、温度センス用素子と電流センス用素子との両方を内蔵する半導体装置に相当し、温度検出と電流検出との両方の機能を有する。したがって、本実施の形態の半導体装置１００では、第１および第２のセンスセル群１０３，１０４を用いて、ＭＯＳＦＥＴ１０１の過温度状態を検出することができるとともに、第１のセンスセル群１０３を用いて、ＭＯＳＦＥＴ１０１の過電流状態を検出することができる。
従来技術で温度センス用素子と電流センス用素子との両方を内蔵する半導体装置を実現するために、たとえば前述の特許文献１に記載の技術と特許文献２に記載の技術とを組み合わせる場合、温度センス用ダイオードのアノード電極およびカソード電極と、電流センス用セルのソース電極とを半導体トランジスタ上に形成する必要がある。したがって、従来技術では、半導体トランジスタの有効面積が小さくなるおそれがある。
これに対し、本実施の形態の半導体装置１００において温度検出と電流検出とを実現するためには、主セル群１０２に加えて、２つのセンスセル群、すなわち第１および第２のセンスセル群１０３，１０４を設ければよい。このとき、主セル群１０２と、２つのセンスセル群１０３，１０４とは、ドレイン電極１１５およびゲート電極１０５を共通とすることができるので、本実施の形態では、従来技術に比べて、半導体トランジスタであるＭＯＳＦＥＴ１０１の電極の数を少なくすることができる。これによって、従来技術に比べて、半導体トランジスタの有効面積を大きくすることが可能である。
したがって、本実施の形態では、半導体トランジスタの有効面積を小さくすることなく、温度センス用素子と電流センス用素子との両方を内蔵する半導体装置、具体的には、温度検出と電流検出との両方の機能を有する半導体装置１００を実現することができる。
また前述のように、主セル群１０２と第１および第２のセンスセル群１０３，１０４とは同時に作製することができるので、従来技術とは異なり、本実施の形態の半導体装置１００の製造には、温度センス用のダイオードを形成するための追加のプロセス、たとえば堆積プロセスおよびエッチングプロセスは不要である。したがって、従来技術に比べて少ない製造工程数で、温度検出と電流検出との両方を実現可能な半導体装置１００を製造することができる。
また本実施の形態の半導体装置１００は、内部温度情報として、第２のセンス電流の値に対する第１のセンス電流の値の比であるセンス電流比を検出回路１４４によって検出し、検出されたセンス電流比に基づいて、ゲート駆動回路１４５によってＭＯＳＦＥＴ１０１の駆動を制御する。この場合、検出回路１４４は、第１のセンス電流の値および第２のセンス電流の値からセンス電流比を求めるだけでよく、ＭＯＳＦＥＴ１０１の内部の温度を求める必要がないので、ＭＯＳＦＥＴ１０１の内部の温度を求める場合に比べて、検出回路１４４における演算処理を単純化することができる。これによって、簡単な構成で検出回路１４４を実現することができるので、半導体装置１００の構成を簡単化することができる。
以上に述べた本実施の形態では、主セル群１０２のチャネル構造と第１のセンスセル群１０３のチャネル構造とが同一であり、第２のセンスセル群１０４のチャネル構造が主セル群１０２のチャネル構造と異なる構成のＭＯＳＦＥＴ１０１について説明したが、ＭＯＳＦＥＴは、必ずしもこのような構成に限定されるものではない。ＭＯＳＦＥＴは、第１のセンスセル群１０３のチャネル構造と第２のセンスセル群１０４のチャネル構造とが異なっていればよい。これらの第１および第２のセンスセル群１０３，１０４に流れる電流値を比較演算することによって、ＭＯＳＦＥＴ１０１の内部の温度を正確に検出することが可能である。このとき、主セル群１０２のチャネル構造を限定する必要はない。
また本実施の形態では、半導体トランジスタとしてＭＯＳＦＥＴ１０１を備える半導体装置１００について説明したが、半導体トランジスタは、ＭＯＳＦＥＴに限定されない。半導体トランジスタは、たとえば絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）であってもよい。半導体トランジスタがＩＧＢＴである場合でも、本実施の形態と同様の効果を得ることができる。
本実施の形態では、ＭＯＳＦＥＴ１０１などの半導体トランジスタの主材料である半導体材料として、シリコン（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体、具体的には炭化珪素（ＳｉＣ）を用いた半導体装置について説明したが、これに限定されない。具体的には、半導体材料としては、ワイドバンドギャップ半導体に限定されず、Ｓｉを用いてもよいが、本実施の形態のようにワイドバンドギャップ半導体を用いることが好ましい。またワイドバンドギャップ半導体はＳｉＣに限定されない。ＳｉＣ以外のワイドバンドギャップ半導体としては、たとえば、窒化ガリウム（ＧａＮ）などの窒化ガリウム系材料およびダイヤモンドが挙げられる。
ワイドバンドギャップ半導体を用いて形成された半導体トランジスタ（以下「ワイドバンドギャップ半導体トランジスタ」という場合がある）は、Ｓｉを用いて形成された半導体トランジスタ（以下「Ｓｉトランジスタ」という場合がある）に比べて、耐電圧性が高く、許容電流密度も高いので、ワイドバンドギャップ半導体を用いることによって、半導体トランジスタの小型化が可能である。このように小型化された半導体トランジスタを用いることによって、これらの半導体トランジスタを素子として組み込んだ半導体装置である半導体モジュールの小型化が可能となる。またワイドバンドギャップ半導体は、Ｓｉに比べて、電力損失が低いので、ワイドバンドギャップ半導体を用いることによって、半導体トランジスタの高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。
またワイドバンドギャップ半導体トランジスタは、Ｓｉトランジスタに比べて、より高い内部温度まで動作が可能である。たとえば、ＳｉＣを主材料として用いて形成されたＳｉＣトランジスタは、内部温度が２００℃以上でも動作が可能である。
前述のように本実施の形態では、検出回路１４４によってＭＯＳＦＥＴ１０１の内部温度情報を迅速かつ正確に検出するとともに、検出された内部温度情報に基づいてＭＯＳＦＥＴ１の駆動を迅速に制御し、ＭＯＳＦＥＴ１０１を保護することができる。このような半導体装置のトランジスタとして、ＳｉＣトランジスタなどのワイドバンドギャップ半導体トランジスタを用いれば、半導体トランジスタの内部の温度が２００℃以上となっても、安全に動作させることが可能である。したがって、保護回路としてゲート駆動回路１４５を備える半導体装置１００の安全動作温度範囲を広げることができる。換言すれば、より広い安全動作温度範囲を有する半導体装置１００を実現することができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１，１０１ ＭＯＳＦＥＴ、２，１０２ 主セル群、３ センスセル群、４，１１６ ドレイン端子、５ ソース端子、６ センス端子、７，１４１ ゲート端子、８ センス抵抗、９ ホール電流センサ、１０ 温度検出回路、１１ ゲート制御回路、１２ オペアンプ、１３ 増幅用抵抗、２０，２１，１００ 半導体装置、１０３ 第１のセンスセル群、１０４ 第２のセンスセル群、１０５ ゲート電極、１０６ 主ソース電極、１０７ 第１のセンスソース電極、１０８ 第２のセンスソース電極、１１０ セル、１１１ ゲート領域、１１２ 主ソース端子、１１３ 第１のセンスソース端子、１１４ 第２のセンスソース端子、１１５ ドレイン電極、１１７ ベース領域、１１８ ソース領域、１１９ チャネル領域、１２０ ウェルコンタクト領域、１２１ 炭化珪素基板、１２２ 炭化珪素ドリフト層、１２３ ゲート絶縁膜、１２４ 層間絶縁膜、１２５ ソースコンタクトホール、１２６ ゲートコンタクトホール、１４２ 第１のセンス抵抗、１４３ 第２のセンス抵抗。

Claims (12)

  1. 同一の基板に形成され、並列接続される複数のセルで構成される半導体トランジスタ（１）と、
    前記半導体トランジスタ（１）の温度に関する温度情報を検出する検出回路（１０）とを備え、
    前記半導体トランジスタ（１）は、前記複数のセルのうち、負荷（Ｌ）に電流を供給するためのセルを含む主セル群（２）と、前記温度情報を検出するためのセルを含むセンスセル群（３）とを有し、
    前記主セル群（２）と前記センスセル群（３）とは、前記半導体トランジスタ（１）の温度の変化に対する電気的特性の変化を示す温度特性が異なり、
    前記検出回路（１０）は、前記主セル群（２）に流れる主電流の値と、前記センスセル群（３）に流れるセンス電流の値とに基づいて、前記温度情報を検出することを特徴とする半導体装置（２０，２１）。
  2. 前記主電流に関する主電流情報を検出する主電流情報検出手段（９）と、
    前記センス電流に関するセンス電流情報を検出するセンス電流情報検出手段（５，６，８，１２，１３）とをさらに備え、
    前記検出回路（１０）は、
    前記主電流の値と、前記センス電流の値と、前記半導体トランジスタ（１）の温度との関係を表す関係情報を予め取得しておき、
    前記主電流情報検出手段（９）によって検出される前記主電流情報から前記主電流の値を求めるとともに、前記センス電流情報検出手段（５，６，８，１２，１３）によって検出される前記センス電流情報から前記センス電流の値を求め、
    求めた前記主電流の値および前記センス電流の値と、前記関係情報とに基づいて、前記温度情報として、前記半導体トランジスタ（１）の温度を検出することを特徴とする請求項１に記載の半導体装置（２０，２１）。
  3. 同一の基板に形成され、並列接続される複数のセル（１１０）で構成される半導体トランジスタ（１０１）と、
    前記半導体トランジスタ（１０１）の温度に関する温度情報を検出する検出回路（１４４）とを備え、
    前記半導体トランジスタ（１０１）は、前記複数のセル（１１０）のうち、負荷（Ｌ）に電流を供給するためのセルを含む主セル群（１０２）と、前記温度情報を検出するためのセルを含むセンスセル群（１０４）と、前記主セル群（１０２）および前記センスセル群（１０４）に含まれるセルを除く他のセルの少なくとも一部を含み、前記温度情報の検出に用いられる他のセンスセル群（１０３）とを有し、
    前記主セル群（１０２）と前記センスセル群（１０４）とは、前記半導体トランジスタ（１０１）の温度の変化に対する電気的特性の変化を示す温度特性が異なり、
    前記センスセル群（１０４）と前記他のセンスセル群（１０３）とは、前記半導体トランジスタ（１０１）の温度の変化に対する電気的特性の変化を示す温度特性が異なり、
    前記検出回路（１４４）は、前記センスセル群（１０４）に流れるセンス電流の値と、前記他のセンスセル群（１０３）に流れる他のセンス電流の値とに基づいて、前記温度情報を検出することを特徴とする半導体装置（１００）。
  4. 前記センスセル群（１０４）と前記他のセンスセル群（１０３）とは、異なるチャネル構造を有することを特徴とする請求項３に記載の半導体装置（１００）。
  5. 前記主セル群（１０２）と前記他のセンスセル群（１０３）とは、同一のチャネル構造を有し、
    前記検出回路（１４４）は、前記他のセンスセル群（１０３）に流れる前記他のセンス電流の値に基づいて、前記主セル群（１０２）に流れる主電流の値を検出する機能をさらに備えることを特徴とする請求項３に記載の半導体装置（１００）。
  6. 前記検出回路（１４４）は、前記温度情報として、前記センス電流の値に対する前記他のセンス電流の値の比であるセンス電流比を検出することを特徴とする請求項３に記載の半導体装置（１００）。
  7. 前記センスセル群（３，１０４）は、前記主セル群（２，１０２）よりも、閾値電圧が高く設定されていることを特徴とする請求項１または３に記載の半導体装置（２０，２１，１００）。
  8. 前記主セル群（２，１０２）と前記センスセル群（３，１０４）とは、異なるチャネル構造を有することを特徴とする請求項１または３に記載の半導体装置（２０，２１，１００）。
  9. 前記主セル群（２，１０２）と前記センスセル群（３，１０４）とは、前記半導体トランジスタ（１，１０１）を構成するチャネル領域（１１９）の不純物濃度が異なることを特徴とする請求項８に記載の半導体装置（２０，２１，１００）。
  10. 前記検出回路（１０，１４４）によって検出される前記温度情報に基づいて、前記半導体トランジスタ（１，１０１）を制御する制御回路（１１，１４５）をさらに備えることを特徴とする請求項１または３に記載の半導体装置（２０，２１，１００）。
  11. 前記半導体トランジスタ（１，１０１）は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体を用いて形成されることを特徴とする請求項１または３に記載の半導体装置（２０，２１，１００）。
  12. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１１に記載の半導体装置（２０，２１，１００）。
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