JP2022015427A - 電子回路及び半導体モジュール - Google Patents

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Abstract

Figure 2022015427000001
【課題】安価な構成で、スイッチング素子に流れる電流をセンスすることができる技術を提供する。
【解決手段】第１のバンドギャップを有する半導体を用いた第１のスイッチング素子と、前記第１のスイッチング素子に並列に接続され、前記第１のバンドギャップよりも小さい第２のバンドギャップを有する半導体を用いた第２のスイッチング素子と、を備え、前記第１のスイッチング素子の制御電極は、前記第２のスイッチング素子の制御電極に接続された、電子回路。
【選択図】図２

Description

本発明は、電子回路及び半導体モジュールに関する。
ＳｉＣを用いたパワー半導体の技術分野において、並列に接続された複数のスイッチング素子のうちの一のスイッチング素子に、他のスイッチング素子に流れる電流をセンスさせる電子回路がある（例えば特許文献１）。
また、ＳｉＣを用いたスイッチング素子と、Ｓｉを用いたスイッチング素子が並列に接続された電子回路が知られている（例えば特許文献２）。
特開２０１６－２２５６９５号公報 特開２０１８－１７０４１４号公報
ところで、ＳｉＣを用いた特許文献１に記載された電子回路では、電流をセンスさせるスイッチング素子の寄生ダイオードに、通電による欠陥が生じた場合がある。また、電流センスのためのスイッチング素子が占める分だけＳｉＣチップが大型化するため、低コスト化の妨げとなる。
また、特許文献２に記載された電子回路は、ＳｉＣを用いたスイッチング素子と、Ｓｉを用いたスイッチング素子は、異なる２つのドライバによって独立に駆動されため、半導体装置の面積が増加し、また、制御が複雑になり低コスト化の妨げとなる。
本発明の目的は、安価な構成で、スイッチング素子に流れる電流をセンスすることができる技術を提供することである。
上記目的を達成するための一の発明は、第１のバンドギャップを有する半導体を用いた第１のスイッチング素子と、前記第１のスイッチング素子に並列に接続され、前記第１のバンドギャップよりも小さい第２のバンドギャップを有する半導体を用いた第２のスイッチング素子と、を備え、前記第１のスイッチング素子の制御電極は、前記第２のスイッチング素子の制御電極に接続された、電子回路である。本発明の他の特徴については、本明細書の記載により明らかにする。
本発明によれば、安価な構成で、スイッチング素子に流れる電流をセンスすることができる技術を提供することができる。
電子回路１の一例を示す図である。 半導体モジュール２の構成の一例を示す図である。 電子回路３の一例を示す図である。 半導体モジュール４の構成の一例を示す図である。 電子回路５の一例を示す図である。 過電流検出回路５２の一例を示す図である。 過電圧検出回路５３の一例を示す図である。 半導体モジュール６の構成の一例を示す図である。 電子回路７の一例を示す図である。 半導体モジュール８の構成の一例を示す図である。
＝＝第１実施形態＝＝
＜電子回路＞
［回路構成］
図１は、本実施形態の電子回路１の一例を示す図である。電子回路１は、例えばパワーエレクトロニクスの分野のハーフブリッジ回路やフルブリッジ回路に用いられる回路である。電子回路１は、ｎ個の第１のスイッチング素子ＳＷ１１～ＳＷ１ｎと、第２のスイッチング素子ＳＷ２と、抵抗Ｒと、ゲート端子ＧＴと、ソース端子ＳＴと、ドレイン端子ＤＴと、端子ＳＳと、センス端子ＣＳとを備えている。なお、ここで、「ｎ」は、１以上の整数である。したがって、電子回路１は、少なくとも１つの第１のスイッチング素子ＳＷを含む。
第１のスイッチング素子ＳＷ１１～ＳＷ１ｎは、並列に接続されている。本実施形態では、第１のスイッチング素子ＳＷ１１と、他の第１のスイッチング素子ＳＷ１２～ＳＷ１ｎとは、同様の構成であるため、以下、第１のスイッチング素子ＳＷ１１を中心に説明する。
第１のスイッチング素子ＳＷ１１は、第１のバンドギャップを有する半導体を用いたスイッチング素子である。第１のバンドギャップを有する半導体は、所謂ワイドバンドギャップ半導体である。ワイドバンドギャップ半導体としては、例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）等を挙げることができる。本実施形態の第１のバンドギャップを有する半導体は、ＳｉＣである。
第１のスイッチング素子ＳＷ１１としては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、バイポーラトランジスタ等を用いることができる。本実施形態の第１のスイッチング素子ＳＷ１１は、ｎチャネルＭＯＳＦＥＴである。
第１のスイッチング素子ＳＷ１１は、ゲート電極ＧＥ１１と、ソース電極ＳＥ１１と、ドレイン電極ＤＥ１１とを有している。第１のスイッチング素子ＳＷ１１のゲート電極ＧＥ１１はゲート端子ＧＴに接続され、ソース電極ＳＥ１１はソース端子ＳＴに接続され、ドレイン電極ＤＥ１１はドレイン端子ＤＴに接続されている。また、前述のように第１のスイッチング素子ＳＷ１１はＭＯＳＦＥＴであることにより、寄生ダイオード（つまり、ボディダイオード）ＢＤ１１を含む。
なお、第１のスイッチング素子ＳＷ１２～ＳＷ１ｎは、第１のスイッチング素子ＳＷ１１と同様に、ゲート端子ＧＴ、ソース端子ＳＴ、ドレイン端子ＤＴに接続されているため、ここでは詳細な説明は省略する。また、本実施形態において、「接続」とは、ノード間が電気的にワイヤ等で接続されること以外に、抵抗やダイオード、インダクタ等の素子を介して接続されることを含む。
第２のスイッチング素子ＳＷ２は、第１のスイッチング素子ＳＷ１１～ＳＷｎのソース・ドレイン間に流れる電流を検出するために設けられたスイッチング素子である。なお、詳細は後述するが、第２のスイッチング素子ＳＷ２を設けることによって、第１のスイッチング素子ＳＷ１１のソース・ドレイン間に過電流が流れているか否かを検出することができる。更に、第２のスイッチング素子ＳＷ２を設けることによって、第１のスイッチング素子ＳＷ１１のソース・ドレイン間に過電圧が印加されているか否かを検出することができる。
なお、以下の説明では、特に断らない限り、ｎ個の第１のスイッチング素子ＳＷ１～ＳＷｎを、「第１のスイッチング素子ＳＷ１」と総称して説明する。この場合、第１のスイッチング素子ＳＷ１は、ゲート電極ＧＥ１と、ソース電極ＳＥ１と、ドレイン電極ＤＥ１とを有し、寄生ダイオードＢＤ１を含んでいるとして説明する。
また、以下の説明では、「第１のスイッチング素子ＳＷ１のソース・ドレイン間に流れる電流」を、単に「第１のスイッチング素子ＳＷ１に流れる電流」と称する。第２のスイッチング素子ＳＷ２についても同様である。
第２のスイッチング素子ＳＷ２は、第１のバンドギャップよりも小さい第２のバンドギャップを有する半導体を用いたスイッチング素子である。第２のバンドギャップを有する半導体は、例えば、シリコン（Ｓｉ）系半導体である。Ｓｉ系半導体としては、単結晶Ｓｉ、多結晶Ｓｉ、アモルファスＳｉ等が挙げられる。本実施形態の第２のバンドギャップを有する半導体は、単結晶Ｓｉである。
第２のスイッチング素子ＳＷ２についても、第１のスイッチング素子ＳＷ１と同様に、ＭＯＳＦＥＴ、ＩＧＢＴ等を用いることができる。本実施形態の第２のスイッチング素子ＳＷ２は、ｎチャネルＭＯＳＦＥＴであり、ゲート電極ＧＥ２と、ソース電極ＳＥ２と、ドレイン電極ＤＥ２とを有している。ゲート電極ＧＥ２はゲート端子ＧＴに接続され、ソース電極ＳＥ２はソース端子ＳＴに接続され、ドレイン電極ＤＥ２はドレイン端子ＤＴに接続されている。また、第２のスイッチング素子ＳＷ２はＭＯＳＦＥＴであることにより、寄生ダイオード（つまり、ボディダイオード）ＢＤ２を含む。第２のスイッチング素子ＳＷ２は、第１のスイッチング素子ＳＷ１に並列に接続されている。
ここで、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とのデバイス特性の関係について説明する。本実施形態では、第１のスイッチング素子ＳＷ１の閾値電圧Ｖｔｈ１は、第２のスイッチング素子ＳＷ２の閾値電圧Ｖｔｈ２と同じかそれよりも大きくなるように設計されている。なお、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２との夫々の閾値電圧は、夫々の半導体層の不純物濃度、ゲート絶縁層の誘電率、厚み、ゲート電極の仕事関数等に基づいて調整することができる。
また、第１のスイッチング素子ＳＷ１の耐圧は、第２のスイッチング素子ＳＷ２の耐圧よりも高くなるように設計されている。ここで「耐圧」とは、スイッチング素子が、オフ状態のときのソース・ドレイン間のオフ耐圧、つまり、アバランシェ降伏に対する耐圧である。なお、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２との耐圧は、夫々の半導体層の不純物濃度、厚み、チャネルの長さ等に基づいて調整することができる。
抵抗Ｒは、第１のスイッチング素子ＳＷ１のソース・ドレイン間に流れる電流を検出するために設けられる抵抗である（詳細は後述）。抵抗Ｒは、本実施形態では第２のスイッチング素子ＳＷ２に設けられた多結晶Ｓｉで形成されている。
抵抗Ｒは、一端が第１のスイッチング素子ＳＷ１のソース電極ＳＥ１に接続され、他端が第２のスイッチング素子ＳＷ２のソース電極ＳＥ２に接続されている。
ゲート端子ＧＴは、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを駆動するための駆動信号が出力される端子である。駆動信号は、電子回路１の外部の駆動回路（不図示）から、ゲート端子ＧＴに出力される。
第１のスイッチング素子ＳＷ１のゲート電極ＧＥ１は、第２のスイッチング素子ＳＷ２のゲート電極ＧＥ２に接続されている。つまり、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とは、同一の駆動回路からの駆動信号によって駆動されるのであって、異なる駆動回路からの駆動信号によって夫々が独立に駆動されるのではない。このため、電子回路１の制御は複雑にならない。
ソース端子ＳＴは、第１のスイッチング素子ＳＷ１のソース電極ＳＥ１に接続されている。また、本実施形態では、ソース端子ＳＴは、接地されている。
ドレイン端子ＤＴは、第１のスイッチング素子ＳＷ１のドレイン電極ＤＥ１と、第２のスイッチング素子ＳＷ２のドレイン電極ＤＥ２とに、接続されている。
端子ＳＳは、駆動信号を出力する駆動回路の接地側の端子である。端子ＳＳは、第１のスイッチング素子ＳＷ１のソース電極ＳＥ１と、抵抗Ｒの一端に接続されている。このため、駆動回路は、端子ＳＳの電圧を基準とする駆動信号で、第１のスイッチング素子ＳＷ１を駆動することができる。ただし、電子回路１において端子ＳＳを設けず、駆動回路の接地側の端子を、端子ＳＴとしても良い。なお、本実施形態で所定のノードの「電圧」とは、特に言及しない限り接地（０Ｖ）を基準とした際の所定のノードの電圧レベルである。
センス端子ＣＳは、第２のスイッチング素子ＳＷ２のソース電極ＳＥ１の電圧、すなわち、抵抗Ｒｎに流れる電流を検出するための端子である。センス端子ＣＳは、第２のスイッチング素子ＳＷ２のソース電極ＳＥ１と、抵抗Ｒとの間に接続されている。
なお、上述したように本実施形態では、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２とは、ｎチャネルＭＯＳＦＥＴである。ただし、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２をＩＧＢＴとする場合、本実施形態における「ソース」は「エミッタ」に相当し、「ドレイン」は「コレクタ」に相当する。また、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２をバイポーラトランジスタとする場合、本実施形態における「ゲート」は「ベース」に相当し、「ソース」は「エミッタ」に相当し、「ドレイン」は「コレクタ」に相当する。
また、本実施形態における「ゲート電極」は「制御電極」と相当し、「ソース電極」は「接地側の電極」と相当し、「ドレイン」は「電源側の電極」に相当する。なお、本実施形態では、スイッチング素子として寄生ダイオードを含むＭＯＳＦＥＴが用いられたが、寄生ダイオードを含まない素子（例えば、ＩＧＢＴ）を用いる場合、還流ダイオードをスイッチング素子に接続すればよい。
［第２のスイッチング素子ＳＷ２に流れる電流の検出］
ここで、第２のスイッチング素子ＳＷ２に流れる電流を検出する方法について説明する。第２のスイッチング素子ＳＷ２に流れる電流は、抵抗Ｒに流れる電流に等しい。抵抗Ｒに流れる電流は、抵抗Ｒ間の電圧と、抵抗Ｒの抵抗値から検出することができる。具体的には、センス端子ＣＳの電圧を検出することにより、抵抗Ｒ間の電圧を検出することができる。
ここで、端子ＳＳ，ＳＴは、接地されている。従って、抵抗Ｒを流れる電流は、センス端子ＣＳの電圧、つまり、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて検出することができる。従って、第２のスイッチング素子ＳＷ２に流れる電流は、センス端子ＣＳの電圧、つまり、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて検出することができる。
［過電流の検出］
ところで、電子回路１が、例えば、フルブリッジ回路（不図示）の下アームに用いられた場合、負荷の状態や電源の状態によっては、上アームから下アームへと過電流が流れることがある。以下、本実施形態において、例えば、第１のスイッチング素子ＳＷ１のソース・ドレイン間に、過電流が流れているか否かを検出する方法について説明する。ここで、過電流の検出は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とがオンのときに行う。なお、以下の説明では、「過電流」とは、第１のスイッチング素子ＳＷ１に流れる電流が、予め設定された過電流の目安である所定の電流Ｉｏ（例えば、第１のスイッチング素子ＳＷ１の定格電流）を超えることとする。
ソース端子ＳＴと、ドレイン端子ＤＴとの間を流れる電流は、第１のスイッチング素子ＳＷ１に流れる電流と、第２のスイッチング素子ＳＷ２に流れる電流との総量である。第１のスイッチング素子ＳＷ１に流れる電流と、第２のスイッチング素子ＳＷ２に流れる電流との関係は、予め把握されている。従って、第２のスイッチング素子ＳＷ２に流れる電流に基づいて、第１のスイッチング素子ＳＷ１に流れる電流を特定することができる。
第２のスイッチング素子ＳＷ２に流れる電流は、前述のように、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて検出することができる。従って、第１のスイッチング素子ＳＷ１に流れる電流も、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて検出することができる。
ここで、第１のスイッチング素子ＳＷ１に電流Ｉｏが流れるときの、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧を第１の基準電圧Ｖｒｅｆ１とする。そして、センス端子ＣＳで検出された電圧が、第１の基準電圧Ｖｒｅｆ１を超えたときに、第１のスイッチング素子ＳＷ１に過電流が流れたと判定することができる。
なお、本実施形態では、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号（例えば、ハイレベルの駆動信号）が出力されてから、それらをオフするための駆動信号が出力されるまで、全期間に亘って過電圧を検出するわけではない。以下、詳細に説明する。
前述のように、第１のスイッチング素子ＳＷ１の閾値電圧Ｖｔｈ１は、第２のスイッチング素子ＳＷ２の閾値電圧Ｖｔｈ２よりも大きい。従って、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてから（時刻ｔ＝０とする）、第１のスイッチング素子ＳＷ１がオンになるまでの時間（時刻ｔ＝ｔ１とする）と、第２のスイッチング素子ＳＷ２がオンになるまでの時間（時刻ｔ＝ｔ２とする）とは異なる。
具体的には、オンするための駆動信号が出力されてから、先ず、時刻ｔ＝ｔ２で第２のスイッチング素子ＳＷ２がオンになり、その後、時刻ｔ＝ｔ１（ｔ１＞ｔ２）で第１のスイッチング素子ＳＷ１がオンになる。
以下では時刻ｔについて場合分けをして、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてからの、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２との挙動について説明する。そして、この説明に基づいて、過電流を検出する期間について詳細に説明する。
・０≦ｔ＜ｔ２
この期間は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とは、ともにオフである。従って、第１のスイッチング素子ＳＷ１には過電流は流れていない。
・ｔ２≦ｔ＜ｔ１
この期間は、第１のスイッチング素子ＳＷ１はオフであり、第２のスイッチング素子ＳＷ２はオンである。従って、第１のスイッチング素子ＳＷ１には電流が流れていないが、第２のスイッチング素子ＳＷ２には、電流が流れている。
この期間は、第１のスイッチング素子ＳＷ１に電流は流れていないため、第２のスイッチング素子ＳＷ２の挙動に関わらず、第１のスイッチング素子ＳＷ１に流れる過電流の検出を行う必要はない。また、仮に、この期間に第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて過電流の検出を行った場合、誤検知となる可能性がある。
・ｔ１≦ｔ
この期間は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とは、ともにオンである。従って、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて、第１のスイッチング素子ＳＷ１に流れる電流を検出することにより、第１のスイッチング素子ＳＷ１に過電流が流れているか否かを検出することができる。
以上説明したように、第１のスイッチング素子ＳＷ１がオフのとき（ｔ＜ｔ１のとき）には、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて、過電流の検出を行わないことが好ましい。
従って、所定の時間間隔ｔｍを予め設定しておき、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてからｔｍの期間は、過電流の検出を行わないこととする。ここでｔｍは、例えばｔ１＜ｔｍとなるように設定すればよい。
［過電圧の検出］
電子回路１が、例えば、モータコイル等の誘導性の負荷を駆動するフルブリッジ回路（不図示）の下アームに用いられた場合、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２がオフした際に、端子ＤＴの電圧が大きく上昇することがある。以下、本実施形態において、第１のスイッチング素子ＳＷ１のソース・ドレイン間に、過電圧が印加されているか否かを検出する方法について説明する。過電圧の検出は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とがオフのときに行う。以下の説明では、「過電圧」とは、第１のスイッチング素子ＳＷ１のソース・ドレイン間の電圧が、予め設定された過電圧の目安である所定の電圧Ｖｏを超えることとする。
ソース端子ＳＴの電圧をＶｓ、ドレイン端子ＤＴの電圧をＶｄ、ソース端子ＳＴ・ドレイン端子ＤＴ間の電圧をＶｄｓ（＝Ｖｄ－Ｖｓ）と置く。以下、Ｖｄｓの値について場合分けをして、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とが示す挙動について説明する。そして、この説明に基づいて、過電圧を検出する方法について説明する。
・Ｖｄｓが、Ｖｏよりも十分小さいとき
このとき、第１のスイッチング素子ＳＷ１のソース・ドレイン間に印加される電圧は、過電圧よりも十分小さい。
・Ｖｄｓが、Ｖｏの近傍であり、Ｖｏを超えないとき
このとき、第１のスイッチング素子ＳＷ１のソース・ドレイン間に印加される電圧は、過電圧に近い。
一方、第２のスイッチング素子ＳＷ２においては、Ｖｏに近い電圧がソース・ドレイン間に印加されている。このとき、第２のスイッチング素子ＳＷ２の内部において、ドレイン側のｐｎ接合部の空乏層内では、衝突電離が発生しており、電子正孔対が生成されている。
・Ｖｄｓが、Ｖｏのとき
このとき、第１のスイッチング素子ＳＷ１のソース・ドレイン間に印加される電圧は、Ｖｏであり、過電圧である。
一方、第２のスイッチング素子ＳＷ２においては、衝突電離による電子正孔対の生成が活発化し、アバランシェ降伏が発生する。つまり、Ｖｄｓが、過電圧の目安である電圧Ｖｏのときに、第２のスイッチング素子ＳＷ２においてアバランシェ降伏が発生するように、第２のスイッチング素子ＳＷ２の耐圧が調整されている。
なお、前述のように、第１のスイッチング素子ＳＷ１の耐圧は第２のスイッチング素子ＳＷ２の耐圧よりも大きいため、このときに第１のスイッチング素子ではアバランシェ降伏は発生していない。
このときに第２のスイッチング素子ＳＷ２で発生したアバランシェ降伏で生成された多量の電子正孔対により、正孔による電流が抵抗Ｒを流れる。この正孔による電流を検出することによって、第１のスイッチング素子ＳＷ１に過電圧が印加されていることを検出することができる。この正孔による電流は、前述のように、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて検出することができる。
ここで、アバランシェ降伏が発生するときの、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧を第２の基準電圧Ｖｒｅｆ２とする。そして、センス端子ＣＳで検出された電圧が、第２の基準電圧Ｖｒｅｆ２を超えたときに、第１のスイッチング素子ＳＷ１に過電圧が印加されたと判定することができる。
＜半導体モジュール＞
図２は、本実施形態の半導体モジュール２の構成の一例を示す図である。半導体モジュール２は、上述の電子回路１を含む半導体モジュールである。尚、図１では、電子回路１がｎ個の第１のスイッチング素子ＳＷ１１～ＳＷｎを備える態様を示したが、ここでは１つの第１のスイッチング素子ＳＷ１１を備える態様を示している。
半導体モジュール２は、絶縁板２１と、導電パターン２２と、第１の半導体チップ２３と、第２の半導体チップ２４と、ゲート端子ＧＴと、ソース端子ＳＴと、ドレイン端子ＤＴと、端子ＳＳと、センス端子ＣＳと、筐体２５と、を備えている。
絶縁板２１は、例えばセラミックス、樹脂等で構成される。導電パターン２２は、絶縁板２１の表面に形成され、例えば銅、アルミニウムまたはこれらを含む合金で構成される。
第１の半導体チップ２３は、第１のスイッチング素子ＳＷ１１が設けられる半導体チップである。第１の半導体チップ２３は、導電パターン２２上に設けられる。
第１の半導体チップ２３は、ＳｉＣ基板を用いて形成されている。第１のスイッチング素子ＳＷ１１は、縦型のｎチャネルＭＯＳＦＥＴである。
第１の半導体チップ２３のおもて面には、ゲート電極ＧＥ１１と、ソース電極ＳＥ１１とが設けられている。裏面には、ドレイン電極ＤＥ１１が設けられている（図示せず）。第１の半導体チップ２３のゲート電極ＧＥ１１と、ソース電極ＳＥ１１と、ドレイン電極ＤＥ１１とは、ＭＯＳＦＥＴである第１のスイッチング素子ＳＷ１１の電極である。
第２の半導体チップ２４は、第２のスイッチング素子ＳＷ２が設けられる半導体チップである。第２の半導体チップ２４は、導電パターン２２上に設けられる。
第２の半導体チップ２４は、Ｓｉ基板を用いて形成されている。第２のスイッチング素子ＳＷ２は、縦型のｎチャネルＭＯＳＦＥＴである。
第２の半導体チップ２４のおもて面には、ゲート電極ＧＥ２と、ソース電極ＳＥ２と、センス電極ＣＳＥと、抵抗Ｒとが設けられている。第２の半導体チップ２４のおもて面において、ソース電極ＳＥ２は、抵抗Ｒを介してセンス電極ＣＳＥと接続されている。裏面には、ドレイン電極ＤＥ２が設けられている（図示せず）。第２の半導体チップ２４のゲート電極ＧＥ２と、ソース電極ＳＥ２と、ドレイン電極ＤＥ２とは、ＭＯＳＦＥＴである第２のスイッチング素子ＳＷ２の電極である。
ゲート端子ＧＴと、ソース端子ＳＴと、ドレイン端子ＤＴと、端子ＳＳと、センス端子ＣＳとは、夫々の一端が半導体モジュール２から延出している。これらの端子は、例えば、銅、アルミニウムまたはこれらを含む合金で構成される。ゲート端子ＧＴと、端子ＳＳと、センス端子ＣＳとは、図示しない駆動回路に電気的に接続される。ソース端子ＳＴは、接地される。ドレイン端子ＤＴは、電源に接続される。
以下、半導体モジュール２における、前述した複数の電極及び複数の端子の接続関係について説明する。
ゲート端子ＧＴは、ワイヤを介して第２の半導体チップ２４のゲート電極ＧＥ２に接続されている。ゲート電極ＧＥ２は、ワイヤを介して第１の半導体チップ２３のゲート電極ＧＥ１１に接続されている。センス端子ＣＳは、ワイヤを介して第２の半導体チップ２４のソース電極ＳＥ２に接続されている。ソース電極ＳＥ２は、抵抗Ｒを介してセンス電極ＣＳＥに接続されている。端子ＳＳは、ワイヤを介して第２の半導体チップ２４のセンス電極ＣＳＥに接続されている。センス電極ＣＳＥは、ワイヤを介して第１の半導体チップ２３のソース電極ＳＥに接続されている。
ドレイン端子ＤＴは、ワイヤを介して導電パターン２２に接続されている。導電パターン２２は、はんだ等の接合材を介して第１の半導体チップ２３のドレイン電極ＤＥ１１と、第２の半導体チップ２４のドレイン電極ＤＥ２とに接合されている。ソース端子ＳＴは、ワイヤを介して第１の半導体チップ２３のソース電極ＳＥ１１に接続されている。
ところで、第１の半導体チップ２３及び第２の半導体チップ２４は、ゲート端子ＧＴから第２のスイッチング素子ＳＷ２のゲート電極ＧＥ２までの距離が、ゲート端子ＧＴから第１のスイッチング素子ＳＷ１１のゲート電極ＧＥ１１までの距離より短くなるよう、配置される。このような配置にすることで、ゲート端子ＧＴから、ゲート電極ＧＥ２までのワイヤの抵抗値、及びインダクタンスは、ゲート端子ＧＴから、ゲート電極ＧＥ１１までのワイヤの抵抗値、及びインダクタンスより小さくなる。これによって、第２のスイッチング素子ＳＷ２を、第１のスイッチング素子ＳＷ１１よりも確実に早くオンさせることができる。
筐体２５は、樹脂等で形成され、絶縁板２１と、導電パターン２２と、第１の半導体チップ２３と、第２の半導体チップ２４とを収納する。本実施形態の筐体２５は、図２に示す上面視において、おもて面に開口を有する略矩形の箱状部材である。本実施形態の筐体２５において、ドレイン端子ＤＴと、ソース端子ＳＴとは、筐体２５の一側面から延出している。また、筐体２５において、ゲート端子ＧＴと、センス端子ＣＳと、端子ＳＳとは、上記一側面とは反対側の他側面から延出している。
第１の半導体チップ２３は、第１の半導体チップ２３から上記一側面までの距離が、第２の半導体チップ２４から上記一側面までの距離より短くなるよう配置される。第２の半導体チップ２４は、第２の半導体チップ２４から上記他側面までの距離が、第１の半導体チップ２３から上記他側面までの距離より短くなるよう配置される。
以上説明した電子回路１又は半導体モジュール２の構成を有することによって、高価な材料である第１のバンドギャップを有する半導体を用いた第１のスイッチング素子ＳＷ１１のサイズを小さくすることができるため、安価な構成で、スイッチング素子に流れる電流をセンスすることができる技術が提供される。
＝＝第２実施形態＝＝
＜電子回路＞
図３は、本実施形態の電子回路３の一例を示す図である。電子回路３は、第１実施形態の電子回路１と比べると、抵抗Ｒを備えていない点で異なっている。電子回路３は、別途設けられた外付けの抵抗Ｒｅｘ（不図示）を、端子ＳＳと、センス端子ＣＳとの間に接続することにより、第１実施形態で説明した過電圧検出及び過電流検出の機能を実現することができる。
＜半導体モジュール＞
図４は、本実施形態の半導体モジュール４の構成の一例を示す図である。尚、図３では、電子回路１がｎ個の第１のスイッチング素子ＳＷ１１～ＳＷｎを備える態様を示したが、ここでは１つの第１のスイッチング素子ＳＷ１１を備える態様を示している。本実施形態の半導体モジュール４は、第１実施形態の半導体モジュール２に比べると、第２の半導体チップ４４の構成が異なっている。
第２の半導体チップ４４は、Ｓｉ基板を用いて形成されている。第１のスイッチング素子ＳＷ１１は、縦型のｎチャネルＭＯＳＦＥＴである。第２の半導体チップ４４は、第１実施形態の第２の半導体チップに２４比べると、センス電極ＣＳＥと、抵抗Ｒとが設けられていない点で異なっている。
第２の半導体チップ４４の表面側には、ゲート電極ＧＥ２と、ソース電極ＳＥ２とが設けられている。裏面側には、ドレイン電極ＤＥ２が設けられている（図示せず）。第２の半導体チップ４４のゲート電極ＧＥ２と、ソース電極ＳＥ２と、ドレイン電極ＤＥ２とは、ＭＯＳＦＥＴである第２のスイッチング素子ＳＷ２の電極である。
半導体モジュール４は、別途用意される外付けの抵抗Ｒｅｘ（不図示）を、半導体モジュール４の外部に延出する、端子ＳＳとセンス端子ＣＳとの間に接続することにより、第１実施形態で説明した過電圧検出及び過電流検出の機能を実現することができる。
＝＝第３実施形態＝＝
＜電子回路＞
図５～図７は、本実施形態の電子回路５の一例を示す図である。電子回路５は、第１実施形態の電子回路１と比べると、駆動回路５１と、過電流検出回路５２と、過電圧検出回路５３を備える点で異なっている。また、電子回路５は、第１実施形態の電子回路１と比べると、電源端子ＶＣＣと、入力端子ＩＮと、接地端子ＧＮＤとを備える点で異なっている。
駆動回路５１は、第１のスイッチング素子ＳＷ１のゲート電極ＧＥ１と、第２のスイッチング素子ＳＷ２のゲート電極ＧＥ２と、に第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２を駆動するための駆動信号を出力する回路である。駆動回路５１の入力側は入力端子ＩＮに接続され、出力側は第１のスイッチング素子ＳＷ１のゲート電極ＧＥ１と、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２とに接続されている。
図６は、過電流検出回路５２の詳細を示す図である。過電流検出回路５２は、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて、第１のスイッチング素子ＳＷ１に過電流が流れているか否かを検出する回路である。ここでの第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧とは、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオンするための駆動信号が出力されてから、所定の時間経過した際の電圧である。
ここで、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオンするための駆動信号とは、ハイレベルの信号である。また、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオフするための駆動信号は、ローレベルの信号である。また、「所定の時間」とは、第１実施形態で説明した時間間隔ｔｍである。本実施形態の過電流検出回路５２は、比較回路５２０と、タイマ回路５２１と、ＡＮＤ回路５２２とを備えている。
比較回路５２０は、＋入力端子が第２のスイッチング素子ＳＷ２のソース電極ＳＥ２に接続され、－入力端子が第１の基準電圧Ｖｒｅｆ１に接続され、出力端子がＡＮＤ回路５２２の一方の入力端子に接続されている。つまり、比較回路５２０は、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧が、第１の基準電圧Ｖｒｅｆ１を超えたときに、出力をハイレベルに切り替える。
タイマ回路５２１は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてからの時間を計測する。タイマ回路５２１は、計測された時間が、時間間隔ｔｍを経過したときに、出力をハイレベルに切り替える。タイマ回路５２１の入力側は入力端子ＩＮに接続され、出力側はＡＮＤ回路５２２の他方の入力側に接続されている。
ＡＮＤ回路５２２は、一方の入力側が比較回路５２０の出力側に接続され、他方の入力側がタイマ回路５２１の出力側に接続され、出力側が駆動回路５１に接続されている。つまり、ＡＮＤ回路５２２は、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてからの時間が時間間隔ｔｍを超え、且つ第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧が、第１の基準電圧Ｖｒｅｆ１を超えたときに、出力をハイレベルに切り替える。このときは、過電流が検出されたことを意味する。
図７は、過電圧検出回路５３の詳細を示す図である。過電圧検出回路５３は、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧に基づいて、第１のスイッチング素子ＳＷ１に過電圧が印加されているか否か検出する回路である。ここでの第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧とは、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオフするための駆動信号が出力されている際の電圧である。本実施形態の過電流検出回路５２は、比較回路５３０と、ＮＯＴ回路５３１と、ＡＮＤ回路５３２とを備えている。
比較回路５３０は、＋入力側が第２のスイッチング素子ＳＷ２のソース電極ＳＥ２に接続され、－入力側が第２の基準電圧Ｖｒｅｆ２に接続され、出力側がＡＮＤ回路５３２の一方の入力側に接続されている。つまり、比較回路５３０は、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧が、第２の基準電圧Ｖｒｅｆ２を超えたときに、出力をハイレベルに切り替える。
ＮＯＴ回路５３１は、入力側が入力端子ＩＮに接続され、出力側がＡＮＤ回路５３２の他方の入力側に接続されている。ＮＯＴ回路５３１には、ローレベルが入力され、ハイレベルが出力されている。
ＡＮＤ回路５３２は、一方の入力側が比較回路５３０の出力側に接続され、他方の入力側がＮＯＴ回路５３１の出力側に接続され、出力側が駆動回路５１に接続されている。
つまり、ＡＮＤ回路５３２は、第２のスイッチング素子ＳＷ２のソース電極ＳＥ２の電圧が、第２の基準電圧Ｖｒｅｆ２を超えたときに、出力をハイレベルに切り替える。このときは、過電圧が検出されたことを意味する。
駆動回路５１と、過電流検出回路５２と、過電圧検出回路５３とは、電源端子ＶＣＣに印加される電源が供給されることによって動作する。
以上説明した回路構成を有することによって、電子回路５は、過電流又は過電圧を検出することができる。そして、過電流又は過電圧が検出されると、駆動回路５１は、例えば、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２の駆動を停止する。これにより、電子回路５は、過電流又は過電圧から保護されることになる。なお、本実施形態では、過電流又は過電圧が検出されると、駆動回路５１の動作が停止されることとしたが、例えば、電子回路５を制御するマイコン（不図示）に検出結果を出力することとしても良い。
＜半導体モジュール＞
図８は、本実施形態の半導体モジュール６の構成の一例を示す図である。半導体モジュール６は、上述の電子回路５を含む半導体モジュールである。本実施形態の半導体モジュール６は、第１実施形態の半導体モジュール２に比べると、第３の半導体チップ６１を備えている点で異なっている。
第３の半導体チップ６１は、駆動回路５１と、過電流検出回路５２と、過電圧検出回路５３とが設けられた半導体チップである。第３の半導体チップは、６つの電極Ｅ１～Ｅ６を有している。
電極Ｅ１は、駆動回路５１の出力側に接続するための電極である。電極Ｅ２は、比較回路５２０の＋入力側と、比較回路５３０の＋入力側とに接続するための電極である。電極Ｅ３は、接地電圧を供給するための電極である。電極Ｅ４は、電子回路５に電源電圧を供給するための電極である。電極Ｅ５は、駆動回路５１に入力信号を供給するための電極である。電極Ｅ６は、接地端子ＧＮＤに接続するための電極である。
電源端子ＶＣＣは、ワイヤを介して電極Ｅ４に接続されている。入力端子ＩＮは、ワイヤを介して電極Ｅ５に接続されている。接地端子ＧＮＤは、ワイヤを介して電極Ｅ６に接続されている。ドレイン端子ＤＴは、ワイヤを介して導電パターン２２に接続されている。導電パターン２２は、はんだ等の接合材を介して第１の半導体チップ２３のドレイン電極ＤＥ１１と、第２の半導体チップ２４のドレイン電極ＤＥ２とに接合されている。
ソース端子ＳＴは、ワイヤを介して第１の半導体チップ２３のソース電極ＳＥ１１に接続されている。ソース電極ＳＥ１１は、ワイヤを介して第２の半導体チップ２４のセンス電極ＣＳＥに接続されている。センス電極ＣＳＥは、ワイヤを介して電極Ｅ３に接続されている。センス電極ＣＳＥはまた、抵抗Ｒを介して第２の半導体チップ２４のソース電極ＳＥ２に接続されている。ソース電極ＳＥ２は、ワイヤを介して電極Ｅ２に接続されている。
電極Ｅ１は、ワイヤを介して第２の半導体チップ２４のゲート電極ＧＥ２に接続されている。ゲート電極ＧＥ２は、ワイヤを介して第１の半導体チップ２３のゲート電極ＧＥ１１に接続されている。
本実施形態の筐体２５において、ドレイン端子ＤＴと、ソース端子ＳＴとは、筐体２５の一側面から延出している。また、筐体２５において、電源端子ＶＣＣと、入力端子ＩＮと、接地端子ＧＮＧとは、上記一側面とは反対側の他側面から演出している。
第１の半導体チップ２３は、第１の半導体チップ２３から上記一側面までの距離が、第２の半導体チップ２４から上記一側面までの距離より短くなるよう配置される。第２の半導体チップ２４は、第２の半導体チップ２４から第３の半導体チップ６１までの距離が、第１の半導体チップ２３から第３の半導体チップ６１までの距離より短くなるよう配置される。
第１実施形態の半導体モジュール２は、第１のスイッチング素子ＳＷ１１と、第２のスイッチング素子ＳＷ２とを制御する駆動回路を備えていない。このような場合、第１の半導体チップ２３及び第２の半導体チップ２４は、ゲート端子ＧＴから第２のスイッチング素子ＳＷ２のゲート電極ＧＥ２までの距離が、ゲート端子ＧＴから第１のスイッチング素子ＳＷ１１のゲート電極ＧＥ１１までの距離より短くなるよう、配置される。
一方、本実施形態のように、半導体モジュール６が、第１のスイッチング素子ＳＷ１１と、第２のスイッチング素子ＳＷ２とを制御する駆動回路５１を備えている場合、第１の半導体チップ２３及び第２の半導体チップ２４の配置については、第１実施形態の「ゲート端子ＧＴ」は「駆動回路５１の電極Ｅ１」に相当する。前述のように、電極Ｅ１は、第１のスイッチング素子ＳＷ１１と、第２のスイッチング素子ＳＷ２とを制御する信号が駆動回路５１から出力される電極である。
つまり、第１の半導体チップ２３及び第２の半導体チップ２４は、電極Ｅ１から第２のスイッチング素子ＳＷ２のゲート電極ＧＥ２までの距離が、電極Ｅ１から第１のスイッチング素子ＳＷ１１のゲート電極ＧＥ１１までの距離より短くなるよう、配置される。
これによって、第２のスイッチング素子ＳＷ２を、第１のスイッチング素子ＳＷ１１よりも確実に早くオンさせることができる。
＝＝第４実施形態＝＝
＜電子回路＞
図９は、本実施形態の電子回路７の一例を示す図である。電子回路７は、第３実施形態の電子回路５と比べると、抵抗Ｒを備えていない点で異なっている。電子回路７は、別途用意される外付けの抵抗Ｒｅｘ（不図示）を、センス端子ＣＳと、接地端子との間に接続することにより、第１実施形態で説明した過電圧検出及び過電流検出の機能を実現することができる。
＜半導体モジュール＞
図１０は、本実施形態の半導体モジュール８の構成の一例を示す図である。本実施形態の半導体モジュール８は、第３実施形態の半導体モジュール６に比べると、第２の半導体チップ４４の構成が異なっている。本実施形態の第２の半導体チップは、第２実施形態の第２の半導体チップ４４の構成に等しい。
半導体モジュール８は、別途用意される外付けの抵抗Ｒｅｘ（不図示）を、半導体モジュール８の外部に延出する端子ＳＳと接地端子ＧＮＤとの間に接続することにより、第１実施形態で説明した過電圧検出及び過電流検出の機能を実現することができる。
＝＝まとめ＝＝
以上、第１～第４実施形態の電子回路１，３，５，７は、第１のバンドギャップを有する半導体を用いた第１のスイッチング素子ＳＷ１と、第１のスイッチング素子ＳＷ１に並列に接続され、第１のバンドギャップよりも小さい第２のバンドギャップを有する半導体を用いた第２のスイッチング素子ＳＷ２と、を備え、第１のスイッチング素子ＳＷ１の制御電極は、第２のスイッチング素子ＳＷ２の制御電極に接続された、電子回路である。
これによって、高価な材料である第１のバンドギャップを有する半導体を用いた第１のスイッチング素子ＳＷ１のサイズを小さくすることができるため、安価な構成で、スイッチング素子に流れる電流をセンスすることができる電子回路を提供することができる。
また、上記電子回路１，３，５，７において、第１のスイッチング素子ＳＷ１の閾値電圧は、第２のスイッチング素子ＳＷ２の閾値電圧よりも大きい。これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてから、第２のスイッチング素子ＳＷ２の方が第１のスイッチング素子ＳＷ１よりも早くオンになる。そのため、第１のスイッチング素子ＳＷ１がオンのときに、第２のスイッチング素子ＳＷ２がオフであるために第１のスイッチング素子ＳＷ１に流れる電流を検出できないといった問題を回避することができる。
また、上記電子回路１，３，５，７において、第１のスイッチング素子ＳＷ１の耐圧は、第２のスイッチング素子ＳＷ２の耐圧よりも高い。これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とがオフのとき、第２のスイッチング素子ＳＷ２で発生するアバランシェ降伏による電流を検出することにより、第１のスイッチング素子ＳＷ１に印加された過電圧を検出することができる。
また、第１及び第３実施形態の電子回路１，５は、一端が第１のスイッチング素子ＳＷ１の接地側の電極に接続され、他端が第２のスイッチング素子ＳＷ２の接地側の電極に接続された抵抗Ｒを更に備える。抵抗Ｒ間の電圧に基づいて、第１のスイッチング素子ＳＷ１に流れる電流を検出することができる。
また、第３及び第４実施形態の電子回路５，７は、第１のスイッチング素子ＳＷ１の制御電極と、第２のスイッチング素子ＳＷ２の制御電極と、に第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２を駆動するための駆動信号を出力する駆動回路５１と、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオンするための駆動信号が出力されてから、所定の時間経過した際の第２のスイッチング素子ＳＷ２の接地側の電極の電圧に基づいて、第１のスイッチング素子ＳＷ１に過電流が流れているか否かを検出する過電流検出回路５２と、を備える。これによって、第１の半導体チップ２３の性能に応じた駆動回路５１と、過電流検出回路５２とを用いることができる。
また、第３及び第４実施形態の電子回路５，７は、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２をオフするための駆動信号が出力されている際の第２のスイッチング素子ＳＷ２の接地側の電極の電圧に基づいて、第１のスイッチング素子ＳＷ１に過電圧が印加されているか否か検出する過電圧検出回路５３を備える。これによって、第１の半導体チップ２３の性能に応じた過電圧検出回路５３を用いることができる。
また、第１～第４実施形態の電子回路１，３，５，７において、第１のバンドギャップを有する半導体は、ＳｉＣであり、第２のバンドギャップを有する半導体は、Ｓｉである。これによって、高価な材料であるＳｉＣを用いた第１のスイッチング素子ＳＷ１のサイズを小さくすることができるため、安価な構成で、スイッチング素子に流れる電流をセンスすることができる電子回路を提供することができる。
また、第１～第４実施形態の電子回路１，３，５，７において、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とは、ＭＯＳＦＥＴである。これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とに対して、別途還流ダイオードを設けることを省略することができる。また、オン時の電流電圧特性が線形であるため、短絡電流に対処するための設計精度が向上する。
第１～第４実施形態の半導体モジュール２，４，６，８は夫々、第１～第４実施形態の電子回路１，３，５，７を含む半導体モジュールである。これによって、高価な材料である第１のバンドギャップを有する半導体を用いた第１のスイッチング素子ＳＷ１のサイズを小さくすることができるため、安価な構成で、スイッチング素子に流れる電流をセンスすることができる半導体モジュールを提供することができる。
第１及び第２実施形態の半導体モジュール２，４は、第１のスイッチング素子ＳＷ１が設けられた第１の半導体チップ２３と、第２のスイッチング素子ＳＷ２が設けられた第２の半導体チップ２４，４４と、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを制御する信号が出力されるゲート端子ＧＴと、を備え、端子から第２のスイッチング素子ＳＷ２の制御電極までの距離が、ゲート端子ＧＴから第１のスイッチング素子ＳＷ１の制御電極までの距離より短くなるよう、第１の半導体チップ２３及び第２の半導体チップ２４，４４は配置される。ここで、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを制御する信号が、半導体モジュール２，４の外部の駆動回路から、ゲート端子ＧＴに出力される。
なお、第３及び第４実施形態のように、半導体モジュール６，８が、第１のスイッチング素子ＳＷ１１と、第２のスイッチング素子ＳＷ２とを制御する駆動回路５１を備えている場合、ここでの「ゲート端子ＧＴ」は「駆動回路５１の電極Ｅ１」に相当する。電極Ｅ１は、第１のスイッチング素子ＳＷ１１と、第２のスイッチング素子ＳＷ２とを制御する信号が駆動回路５１から出力される電極である。
これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてから、第１のスイッチング素子ＳＷ１の方が第２のスイッチング素子ＳＷ２よりも早くオンになることを防止することができる。従って、第１のスイッチング素子ＳＷ１がオンのときに、第２のスイッチング素子ＳＷ２がオフであるために第１のスイッチング素子ＳＷ１に流れる電流を検出できないといった問題を防止することができる。
第１及び第２実施形態の半導体モジュール２，４は夫々、第１及び第２実施形態の電子回路１，３を含む半導体モジュールであって、第１のスイッチング素子ＳＷ１が設けられた第１の半導体チップ２３と、第２のスイッチング素子ＳＷ２が設けられた第２の半導体チップ２４と、第１の半導体チップ２３と、第２の半導体チップ２４と、を収納する筐体２５と、第１のスイッチング素子ＳＷ１の接地側の電極に接続されたソース端子ＳＴと、第１のスイッチング素子ＳＷ１の電源側の電極に接続されたドレイン端子ＤＴと、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２と、の制御端子に接続されたゲート端子ＧＴと、第２のスイッチング素子ＳＷ２の接地側の電極に接続されたセンス端子ＣＳと、第１のスイッチング素子ＳＷ１の接地側の電極に接続された端子ＳＳと、を備え、ソース端子ＳＴと、ドレイン端子ＤＴと、は筐体２５の一側面から延出し、ゲート端子ＧＴと、センス端子ＣＳと、端子ＳＳと、は筐体の一側面の反対側の他側面から延出し、第１の半導体チップ２３は、第１の半導体チップ２３から一側面までの距離が、第２の半導体チップ２４から一側面までの距離より短くなるよう配置され、第２の半導体チップ２４は、第２の半導体チップ２４から他側面までの距離が、第１の半導体チップ２３から他側面までの距離より短くなるよう配置される。
これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてから、第１のスイッチング素子ＳＷ１の方が第２のスイッチング素子ＳＷ２よりも早くオンになることを防止することができる。従って、第１のスイッチング素子ＳＷ１がオンのときに、第２のスイッチング素子ＳＷ２がオフであるために第１のスイッチング素子ＳＷ１に流れる電流を検出できないといった問題を防止することができる。
第１及び第３実施形態の半導体モジュール２，６は夫々、第１及び第３実施形態の電子回路１，５を含む半導体モジュールであって、第１のスイッチング素子ＳＷ１が設けられた第１の半導体チップ２３と、第２のスイッチング素子ＳＷ２と、抵抗Ｒと、が設けられた第２の半導体チップ２４と、を備える。
これによって、抵抗Ｒを半導体モジュール２，６の外部に設ける必要がない。更に、半導体モジュール２，６の構成を単純にすることができる。
第３及び第４実施形態の半導体モジュール６，８は夫々、第３及び第４実施形態の電子回路５，７を含む半導体モジュールであって、第１のスイッチング素子ＳＷ１が設けられた第１の半導体チップ２３と、第２のスイッチング素子ＳＷ２が設けられた第２の半導体チップ２４と、駆動回路５１が設けられた第３の半導体チップ６１と、を備える。これによって、第１の半導体チップ２３の性能に応じた駆動回路５１を用いることができる。
第３及び第４実施形態の半導体モジュール６，８において、第３の半導体チップ６１は、過電流検出回路５２が更に設けられている。これによって、第１の半導体チップ２３の性能に応じた過電流検出回路５２を用いることができる。
第３及び第４実施形態の半導体モジュール６，８は夫々、第３及び第４実施形態の電子回路５，７を含む半導体モジュールであって、第１のスイッチング素子ＳＷ１が設けられた第１の半導体チップ２３と、第２のスイッチング素子ＳＷ２が設けられた第２の半導体チップ２４と、駆動回路５１と、過電流検出回路５２と、過電圧検出回路５３と、が設けられた第３の半導体チップ６１とを備える。これによって、第１の半導体チップ２３の性能に応じた駆動回路５１と、過電流検出回路５２と、過電圧検出回路５３とを用いることができる。
第３及び第４実施形態の半導体モジュール６，８は、第１の半導体チップ２３と、第２の半導体チップ２４と、第３の半導体チップ６１と、を収納する筐体２５と、第１のスイッチング素子ＳＷ１の接地側の電極に接続されたソース端子ＳＴと、第１のスイッチング素子ＳＷ１の電源側の電極に接続されたドレイン端子ＤＴと、駆動回路５１に電源電圧を供給するための電源端子ＶＣＣと、駆動回路５１の入力側に接続された入力端子ＩＮと、駆動回路５１に接地電圧を供給するための接地端子ＧＮＤと、を備え、ソース端子ＳＴと、ドレイン端子ＤＴと、は、筐体２５の一側面から延出し、電源端子ＶＣＣと、入力端子ＩＮと、接地端子ＧＮＤと、は、筐体２５の一側面の反対側の他側面から延出し、第１の半導体チップ２３は、第１の半導体チップ２３から上記一側面までの距離が、第２の半導体チップ２４から一側面までの距離より短くなるよう配置され、第２の半導体チップ２４は、第２の半導体チップ２４から第３の半導体チップ６１までの距離が、第１の半導体チップ２３から第３の半導体チップ６１までの距離より短くなるよう配置される。
これによって、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とをオンするための駆動信号が出力されてから、第１のスイッチング素子ＳＷ１の方が第２のスイッチング素子ＳＷ２よりも早くオンになることを防止することができる。従って、第１のスイッチング素子ＳＷ１がオンのときに、第２のスイッチング素子ＳＷ２がオフであるために第１のスイッチング素子ＳＷ１に流れる電流を検出できないといった問題を防止することができる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１，３，５，７ ：電子回路
２，４，６，８ ：半導体モジュール
２１ ：絶縁板
２２ ：導電パターン
２３ ：第１の半導体チップ
２４ ：第２の半導体チップ
２５ ：筐体
５１ ：駆動回路
５２ ：過電流検出回路
６１ ：第３の半導体チップ
５２０ ：比較回路
５２１ ：タイマ回路
５２２ ：ＡＮＤ回路
５３ ：過電圧検出回路
５３０ ：比較回路
５３１ ：ＮＯＴ回路
５３２ ：ＡＮＤ回路
ＳＷ１ ：第１のスイッチング素子
ＧＥ１，ＧＥ２ ：ゲート電極
ＳＥ１，ＳＥ２ ：ソース電極
ＤＥ１，ＤＥ２ ドレイン電極
ＳＷ２ ：第２のスイッチング素子
ＧＥ２：ゲート電極
ＳＥ２：ソース電極
ＤＥ２：ドレイン電極
Ｒ ：抵抗
ＧＴ ：ゲート端子
ＳＴ ：ソース端子
ＤＴ ：ドレイン端子
ＳＳ ：端子
ＣＳ ：センス端子

Claims (16)

  1. 第１のバンドギャップを有する半導体を用いた第１のスイッチング素子と、
    前記第１のスイッチング素子に並列に接続され、前記第１のバンドギャップよりも小さい第２のバンドギャップを有する半導体を用いた第２のスイッチング素子と、
    を備え、
    前記第１のスイッチング素子の制御電極は、前記第２のスイッチング素子の制御電極に接続された、
    電子回路。
  2. 前記第１のスイッチング素子の閾値電圧は、前記第２のスイッチング素子の閾値電圧と同じかそれよりも大きい、
    請求項１に記載の電子回路。
  3. 前記第１のスイッチング素子の耐圧は、前記第２のスイッチング素子の耐圧よりも高い、
    請求項１又は２に記載の電子回路。
  4. 一端が前記第１のスイッチング素子の接地側の電極に接続され、他端が前記第２のスイッチング素子の接地側の電極に接続された抵抗を更に備える、
    請求項１～３のいずれか一項に記載の電子回路。
  5. 前記第１のスイッチング素子の制御電極と、前記第２のスイッチング素子の制御電極と、に前記第１のスイッチング素子及び前記第２のスイッチング素子を駆動するための駆動信号を出力する駆動回路と、
    前記第１のスイッチング素子及び前記第２のスイッチング素子をオンするための前記駆動信号が出力されてから、所定の時間経過した際の前記第２のスイッチング素子の接地側の電極の電圧に基づいて、前記第１のスイッチング素子に過電流が流れているか否かを検出する過電流検出回路と、
    を備える、
    請求項１～４のいずれか一項に記載の電子回路。
  6. 前記第１のスイッチング素子及び前記第２のスイッチング素子をオフするための前記駆動信号が出力されている際の前記第２のスイッチング素子の接地側の電極の電圧に基づいて、前記第１のスイッチング素子に過電圧が印加されているか否か検出する過電圧検出回路を備える、
    請求項５に記載の電子回路。
  7. 前記第１のバンドギャップを有する半導体は、ＳｉＣであり、
    前記第２のバンドギャップを有する半導体は、Ｓｉである、
    請求項１～６のいずれか一項に記載の電子回路。
  8. 前記第１のスイッチング素子と、前記第２のスイッチング素子とは、ＭＯＳＦＥＴである、
    請求項１～７のいずれか一項に記載の電子回路。
  9. 請求項１～８のいずれか一項に記載の電子回路を含む半導体モジュール。
  10. 前記第１のスイッチング素子が設けられた第１の半導体チップと、
    前記第２のスイッチング素子が設けられた第２の半導体チップと、
    前記第１のスイッチング素子と、前記第２のスイッチング素子とを制御する信号が出力される端子と、
    を備え、
    前記端子から前記第２のスイッチング素子の制御電極までの距離が、前記端子から前記第１のスイッチング素子の制御電極までの距離より短くなるよう、前記第１の半導体チップ及び前記第２の半導体チップは配置される、
    請求項９に記載の半導体モジュール。
  11. 請求項１～４のいずれか一項に記載の電子回路を含む半導体モジュールであって、
    前記第１のスイッチング素子が設けられた第１の半導体チップと、
    前記第２のスイッチング素子が設けられた第２の半導体チップと、
    前記第１の半導体チップと、前記第２の半導体チップと、を収納する筐体と、
    前記第１のスイッチング素子の接地側の電極に接続されたソース端子と、
    前記第１のスイッチング素子の電源側の電極に接続されたドレイン端子と、
    前記第１のスイッチング素子と、前記第２のスイッチング素子と、の制御端子に接続されたゲート端子と、
    前記第２のスイッチング素子の接地側の電極に接続されたセンス端子と、
    前記第１のスイッチング素子の接地側の電極に接続された端子と、
    を備え、
    前記ソース端子と、前記ドレイン端子と、は前記筐体の一側面から延出し、
    前記ゲート端子と、前記センス端子と、前記端子と、は前記筐体の前記一側面の反対側の他側面から延出し、
    前記第１の半導体チップは、前記第１の半導体チップから前記一側面までの距離が、前記第２の半導体チップから前記一側面までの距離より短くなるよう配置され、
    前記第２の半導体チップは、前記第２の半導体チップから前記他側面までの距離が、前記第１の半導体チップから前記他側面までの距離より短くなるよう配置される、
    半導体モジュール。
  12. 請求項４に記載の電子回路を含む半導体モジュールであって、
    前記第１のスイッチング素子が設けられた第１の半導体チップと、
    前記第２のスイッチング素子と、前記抵抗と、が設けられた第２の半導体チップと、
    を備えた半導体モジュール。
  13. 請求項５に記載の電子回路を含む半導体モジュールであって、
    前記第１のスイッチング素子が設けられた第１の半導体チップと、
    前記第２のスイッチング素子が設けられた第２の半導体チップと、
    前記駆動回路が設けられた第３の半導体チップと
    を備えた半導体モジュール。
  14. 前記第３の半導体チップは、前記過電流検出回路が更に設けられた
    請求項１３に記載の半導体モジュール。
  15. 請求項６に記載の電子回路を含む半導体モジュールであって、
    前記第１のスイッチング素子が設けられた第１の半導体チップと、
    前記第２のスイッチング素子が設けられた第２の半導体チップと、
    前記駆動回路と、前記過電流検出回路と、前記過電圧検出回路と、が設けられた第３の半導体チップと
    を備えた半導体モジュール。
  16. 請求項１３～１５のいずれか一項に記載の半導体モジュールであって、
    前記第１の半導体チップと、前記第２の半導体チップと、前記第３の半導体チップと、を収納する筐体と、
    前記第１のスイッチング素子の接地側の電極に接続されたソース端子と、
    前記第１のスイッチング素子の電源側の電極に接続されたドレイン端子と、
    前記駆動回路に電源電圧を供給するための電源端子と、
    前記駆動回路の入力側に接続された入力端子と、
    前記駆動回路に接地側に接続された接地端子と、
    を備え、
    前記ソース端子と、前記ドレイン端子と、は、前記筐体の一側面から延出し、
    前記電源端子と、前記入力端子と、接地端子と、は、前記筐体の前記一側面の反対側の他側面から延出し、
    前記第１の半導体チップは、前記第１の半導体チップから上記一側面までの距離が、前記第２の半導体チップから前記一側面までの距離より短くなるよう配置され、
    前記第２の半導体チップは、前記第２の半導体チップから前記第３の半導体チップまでの距離が、前記第１の半導体チップから前記第３の半導体チップまでの距離より短くなるよう配置される、
    半導体モジュール。
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