DE112021007405T5

DE112021007405T5 - Halbleitereinheit, verfahren zur herstellung einer halbleitereinheit und verfahren zum ersetzen einer halbleitereinheit

Info

Publication number: DE112021007405T5
Application number: DE112021007405.9T
Authority: DE
Inventors: Toshiaki Iwamatsu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-03-29
Filing date: 2021-03-29
Publication date: 2024-01-18
Also published as: CN117043961A; WO2022208610A1; JPWO2022208610A1; US20240145467A1; JP7523673B2

Abstract

Eine Aufgabe besteht darin, eine Technologie anzugeben, die in der Lage ist, eine Fluktuation der elektrischen Eigenschaften von vertikalen Halbleitertransistoren vorherzusagen, wenn diese auf dem Markt betrieben werden. Die Halbleitereinheit weist einen vertikalen Halbleitertransistor und einen horizontalen Halbleitertransistor auf, die auf der gleichen Halbleiterbasis angeordnet sind. Eine Gate-Elektrode des vertikalen Halbleitertransistors und eine Gate-Elektrode des horizontalen Halbleitertransistors sind elektrisch verbunden. Eine Source-Elektrode des vertikalen Halbleitertransistors und eine Source-Elektrode des horizontalen Halbleitertransistors sind elektrisch verbunden.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit, ein Verfahren zur Herstellung der Halbleitereinheit sowie auf ein Verfahren zum Ersetzen der Halbleitereinheit.
STAND DER TECHNIK
MOS-Gate-Halbleitereinheiten werden häufig als Halbleitereinheiten zur Leistungssteuerung verwendet. Bei einer MOS-Gate-Halbleitereinheit handelt es sich um eine Halbleitereinheit, die eine Gate-Elektrode einer MOS-Struktur aufweist, wie beispielsweise eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET), eines Bipolartransistors mit isoliertem Gate (IGBT). Die MOS-Gate-Halbleitereinheit ist auf einem Halbleitersubstrat oder dergleichen als ein Halbleiterchip angeordnet, der auch als ein Element bezeichnet wird.
Auch wenn die Halbleiterchips aus dem gleichen Halbleiterwafer erhalten werden, unterscheiden sich die elektrischen Eigenschaften jedes Elements aufgrund von Herstellungsschwankungen. Aus diesem Grund besteht ein Problem dahingehend, dass in einer Schaltung, in der eine Mehrzahl von Elementen parallel verwendet wird, wie beispielsweise in einer Dreiphasen-Brückenschaltung, deren Schwankungen in Bezug auf elektrische Eigenschaften größer werden als jene in einem einzelnen Element. Um das Problem zu lösen, dass jedes Elements andere elektrische Eigenschaften aufweist, schlägt das Patentdokument 1 eine Technik vor, bei der Elemente mit vergleichbaren elektrischen Eigenschaften ausgewählt und diese auf einer Leiterplatte montiert werden.
DOKUMENTE DES STANDS DER TECHNIK
Patentdokument
Patentdokument 1: Japanische Patentanmeldungsoffenlegungsschrift JP 2010-199 362 A
KURZBESCHREIBUNG
Mit der Erfindung zu lösendes Problem
Die elektrischen Eigenschaften einer Schaltung ändern sich jedoch aufgrund des Betriebs einer Einheit auf dem Markt (auch als Betrieb einer Einheit beim tatsächlichen Gebrauch bezeichnet) unausweichlich über die Zeit hinweg. Auch wenn Elemente mit vergleichbaren elektrischen Eigenschaften während einer Elementauswahl im Montageprozess ausgewählt werden, kann der Unterschied der Änderung über die Zeit hinweg in Bezug auf die elektrischen Eigenschaften jedes Elements während des Betriebs der Elemente auf dem Markt aus diesem Grund in einigen Fällen größer werden. Im Ergebnis besteht ein Problem dahingehend, dass der Betrieb einer Schaltung während des Betriebs auf dem Markt instabil wird.
Daher wurde die vorliegende Erfindung im Hinblick auf das vorstehend erwähnte Problem konzipiert, und eine Aufgabe derselben besteht darin, eine Technologie anzugeben, die in der Lage ist, eine Fluktuation der elektrischen Eigenschaften von vertikalen Halbleitertransistoren vorherzusagen, wenn sie auf dem Markt betrieben werden.
Mittel zum Lösen des Problems
Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist einen vertikalen Halbleitertransistor sowie einen horizontalen Halbleitertransistor auf, die auf der gleichen Halbleiterbasis angeordnet sind, wobei eine Gate-Elektrode des vertikalen Halbleitertransistors und eine Gate-Elektrode des horizontalen Halbleitertransistors elektrisch verbunden sind, wobei eine Source-Elektrode des vertikalen Halbleitertransistors und eine Source-Elektrode des horizontalen Halbleitertransistors elektrisch verbunden sind, wobei eine Drain-Elektrode des vertikalen Halbleitertransistors und eine Drain-Elektrode des horizontalen Halbleitertransistors auf gegenüberliegenden Seiten in Bezug auf die Halbleiterbasis angeordnet sind, und wobei eine Schwellenspannung des horizontalen Halbleitertransistors höher als eine Schwellenspannung des vertikalen Halbleitertransistors ist.
Effekte der Erfindung
Gemäß der vorliegenden Erfindung sind der vertikale Halbleitertransistor und der horizontale Halbleitertransistor auf der gleichen Halbleiterbasis angeordnet; daher können die elektrischen Eigenschaften des vertikalen Halbleitertransistors vorhergesagt werden, indem die elektrischen Eigenschaften des horizontalen Halbleitertransistors gewonnen werden.
Die Ziele, Merkmale, Aspekte und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
KURZBESCHREIBUNG DER ZEICHNUNGEN
In den Figuren zeigen:

1 eine Draufsicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 1 darstellt;
2 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
3 eine Querschnittsansicht, die eine weitere Konfiguration einer Halbleitereinheit gemäß Ausführungsform 1 darstellt;
4 eine Querschnittsansicht, die ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
5 eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
6 eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
7 ein Flussdiagramm, das ein Verfahren zur Herstellung eines Leistungsmoduls gemäß Ausführungsform 1 darstellt;
8 eine Draufsicht, welche die Konfiguration der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
9 eine Draufsicht, die eine weitere Konfiguration der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
10 eine graphische Darstellung, die Messergebnisse für die Schwellenspannung der Halbleitereinheit gemäß Ausführungsform 1 zeigt;
11 ein Schaltbild, das ein Beispiel für eine Halbbrückenschaltung darstellt;
12 ein Schaltbild, das ein Beispiel für eine Halbbrückenschaltung darstellt;
13 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 2 darstellt;
14 eine Querschnittsansicht, die ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 2 darstellt;
15 eine Querschnittsansicht, die ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 2 darstellt;
16 eine Querschnittsansicht, die ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 2 darstellt;
17 eine Querschnittsansicht, die ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 2 darstellt.

BESCHREIBUNG EINER AUSFÜHRUNGSFORM (VON AUSFÜHRUNGSFORMEN)
Im Folgenden werden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Bei Merkmalen, die in jeder der folgenden Ausführungsformen beschrieben sind, handelt es sich um Beispiele; daher sind nicht sämtliche Merkmale zwangsläufig notwendig. Ferner sind in der nachstehenden Beschreibung über eine Mehrzahl von Ausführungsformen hinweg vergleichbare Komponenten mit den gleichen oder vergleichbaren Bezugszeichen bezeichnet, und es werden im Wesentlichen Beschreibungen verschiedener Komponenten angegeben.
Außerdem stimmen in der nachstehend geschilderten Beschreibung, wenn Begriffe, die spezielle Positionen und Richtungen spezifizieren, wie beispielsweise „nach oben“, „nach unten“, „seitlich“, „vorne“, „hinten“ und dergleichen, zur Förderung des Verständnisses der Inhalte von Ausführungsformen verwendet werden, diese daher nicht zwangsläufig mit den Positionen und Richtungen zum Zeitpunkt einer Realisierung überein. Außerdem zeigt eine Störstellenkonzentration einen Peak-Wert der Störstellenkonzentration in jedem Bereich an. Wenngleich im Folgenden beschrieben ist, dass der n-Typ den ersten Leitfähigkeitstyp repräsentiert und der p-Typ den zweiten Leitfähigkeitstyp repräsentiert, kann der p-Typ den ersten Leitfähigkeitstyp repräsentieren, und der n-Typ kann den zweiten Leitfähigkeitstyp repräsentieren.
Ausführungsform 1
1 ist eine Draufsicht, die eine Konfiguration einer Halbleitereinheit 100 gemäß Ausführungsform 1 darstellt. In 1 handelt es sich bei der Halbleitereinheit 100 um einen Halbleiterchip, der einen aktiven Bereich 20, der in dem mittleren Bereich der Halbleitereinheit 100 angeordnet ist, sowie einen Anschlussbereich 30 aufweist, der in einer Draufsicht in dem äußeren peripheren Bereich der Halbleitereinheit 100 angeordnet ist. Bei dem äußeren peripheren Bereich handelt es sich um einen Bereich, der sich in einer Draufsicht auf die in 1 dargestellte Halbleitereinheit 100 auf der Außenseite der Halbleitereinheit 100 anstatt auf der Innenseite der Halbleitereinheit 100 befindet, und bei dem mittleren Bereich handelt es sich um den Bereich, der sich in der entgegengesetzten Richtung zu dem äußeren peripheren Bereich befindet.
Bei dem aktiven Bereich 20 handelt es sich um einen Bereich, durch den ein Strom fließt, wenn sich im EIN-Zustand der Halbleitereinheit 100 ein Kanal bildet. Der Anschlussbereich 30 ist um den aktiven Bereich 20 herum angeordnet und dient als ein Bereich, der den aktiven Bereich 20 von der Außenseite isoliert.
In 1 sind Gate-Elektroden 8 in einer Gitterstruktur angeordnet. Eine Mehrzahl von Zellen ist in Bereichen angeordnet, die durch die Gate-Elektroden 8 in dem aktiven Bereich 20 unterteilt sind. Die Zellen können in einer Hahnentrittstruktur anstelle der in 1 dargestellten Gitterstruktur angeordnet sein. Ferner kann es sich bei der Form der Gate-Elektroden 8 um eine Streifenform handeln, die sich in einer Draufsicht nur in einer Richtung der Halbleitereinheit 100 erstreckt, und bei der Form der Zellen kann es sich ebenfalls um eine Streifenform handeln.
Die Gate-Elektrode 8 weist eine Gate-Verdrahtung 8w auf, die auf dem äußeren peripheren Bereich einer Halbleiterschicht 2 angeordnet ist. Eine Feldoxidschicht 16 ist als eine Unterschicht der Gate-Verdrahtung 8w angeordnet. Wenngleich nicht dargestellt, ist ein Gate-Kontakt auf einer Schutzschicht auf der Gate-Verdrahtung 8w angeordnet, und die Gate-Verdrahtung 8w ist über den Gate-Kontakt mit einer Gate-Kontaktstelle elektrisch verbunden. Die Feldoxidschicht 16, bei der es sich um eine Unterschicht der Gate-Verdrahtung 8w handelt, ist dicker als eine Gate-Oxidschicht eines MOSFET in der Zelle; auch wenn die Gate-Spannung an die Gate-Verdrahtung 8w angelegt wird, wird daher ein Durchbruch der Feldoxidschicht 16 unterbunden. Ferner ist die Feldoxidschicht 16 dicker als die Gate-Oxidschicht; daher ist außerdem die Kapazität der Oxidschicht zwischen der Gate-Verdrahtung 8w und der Halbleiterschicht 2, bei der es sich um eine Unterschicht der Feldoxidschicht 16 handelt, relativ gering.
Querschnittskonfiguration
2 ist eine Querschnittsansicht, welche die Konfiguration eines Bereichs darstellt, der in 1 mit der gestrichelten Linie gekennzeichnet ist. Die Halbleitereinheit 100 weist einen vertikalen Halbleitertransistor und einen horizontalen Halbleitertransistor auf, die auf der gleichen Halbleiterbasis angeordnet sind.
Wenngleich die Halbleiterbasis bei Ausführungsform 1 ein Halbleitersubstrat 1 vom n-Typ sowie eine Halbleiterschicht 2 vom n-Typ aufweist, ist die Konfiguration derselben nicht darauf beschränkt. Die Halbleiterbasis kann zum Beispiel irgendeines/irgendeine von dem Halbleitersubstrat 1 und der Halbleiterschicht 2 aufweisen. Außerdem wird im Folgenden eine Konfiguration beschrieben, bei der zumindest ein Bereich der Halbleiterbasis, wie beispielsweise eine Drift-Schicht 3, Siliciumcarbid (SiC) enthält, die Konfiguration kann jedoch auch einen Halbleiter mit großer Bandlücke aufweisen, wie beispielsweise Galliumnitrid (GaN) und Diamant, das/der eine größere Bandlücke als Silicium aufweist.
Bei Ausführungsform 1 repräsentiert der vertikale Halbleitertransistor einen n-Kanal-Hochspannungs-MOSFET 41, und der horizontale Halbleitertransistor repräsentiert einen n-Kanal-Monitor-MOSFET 41a, die Konfiguration ist jedoch nicht darauf beschränkt. Der vertikale Halbleitertransistor kann zum Beispiel einen p-Kanal-Hochspannungs-MOSFET, einen IGBT oder einen Halbleitertransistor mit Graben-Gate repräsentieren.
Wie vorstehend beschrieben, sind der Hochspannungs-MOSFET 41 und der Monitor-MOSFET 41a bei Ausführungsform 1 auf dem gleichen Halbleitersubstrat 1 und der gleichen Halbleiterschicht 2 angeordnet. Der Hochspannungs-MOSFET 41 bei dem Beispiel von 2 weist Folgendes auf: eine Drift-Schicht 3, einen Muldenbereich 4, einen Source-Bereich 5, eine Gate-Isolierschicht 7, eine Gate-Elektrode 8, einen Muldenkontaktbereich 9, eine Source-Elektrode 11, eine Drain-Elektrode 12 sowie eine Zwischenisolierschicht 13. Der Monitor-MOSFET 41a bei dem Beispiel von 2 weist Folgendes auf: die Drift-Schicht 3, einen Muldenbereich 4a, einen Source-Bereich 5a, einen Drain-Bereich 6a, eine Gate-Isolierschicht 7a, eine Gate-Elektrode 8a, einen Muldenkontaktbereich 9a, eine Source-Elektrode 11a, eine Drain-Elektrode 12a sowie eine Zwischenisolierschicht 13a.
Die Halbleiterschicht 2 ist auf dem Halbleitersubstrat 1 angeordnet und weist Folgendes auf: die Drift-Schicht 3 vom n-Typ, die Muldenbereiche 4 und 4a vom p-Typ, die Source-Bereiche 5 und 5a vom n-Typ, einen Drain-Bereich 6a vom n-Typ sowie die Muldenkontaktbereiche 9 und 9a vom p-Typ.
Bei der Drift-Schicht 3 handelt es sich um einen Bereich der Halbleiterschicht 2 auf der Seite des Halbleitersubstrats 1. Die Muldenbereiche 4 und 4a sind selektiv auf der Drift-Schicht 3 angeordnet. Der Source-Bereich 5 und der Muldenkontaktbereich 9, die benachbart zueinander sind, sind selektiv auf dem Muldenbereich 4 angeordnet. Der Source-Bereich 5a und der Muldenkontaktbereich 9a, die benachbart zueinander sind, sowie der Drain-Bereich 6a, der von diesen getrennt ist, sind selektiv auf dem Muldenbereich 4a angeordnet. Der Muldenkontaktbereich 9 gleicht die Potentiale des Source-Bereichs 5 und des Muldenbereichs 4 an, so dass eine Unterbindung des Betriebs eines parasitären Transistors ermöglicht wird. In einer ähnlichen Weise gleicht der Muldenkontaktbereich 9a die Potentiale des Source-Bereichs 5a und des Muldenbereichs 4a an, so dass eine Unterbindung des Betriebs eines parasitären Transistors ermöglicht wird.
Die Gate-Elektrode 8 ist durch eine isolierende Gate-Isolierschicht 7 auf dem Source-Bereich 5 und auf den Muldenbereichen 4 und der Drift-Schicht 3 angeordnet, die zwischen den Source-Bereichen 5 eingefügt ist. Auf der Gate-Elektrode 8 ist eine Zwischenisolierschicht 13 angeordnet, welche die Gate-Elektrode 8 und die Source-Elektrode 11 trennt. In der Zwischenisolierschicht 13 ist ein Kontaktloch angeordnet, um den Source-Bereich 5 und den Muldenkontaktbereich 9 freizulegen. Die Source-Elektrode 11, die sich durch ein Barrierenmetall 32 in Kontakt mit dem Source-Bereich 5 und dem Muldenkontaktbereich 9 befindet, ist durch das Barrierenmetall 32 auf der Zwischenisolierschicht 13 angeordnet. Die Drain-Elektrode 12 ist auf dem unteren Bereich des Halbleitersubstrats 1 angeordnet.
Eine Gate-Elektrode 8a ist durch eine isolierende Gate-Isolierschicht 7a auf dem Source-Bereich 5a und dem Drain-Bereich 6a und auf dem Muldenbereich 4a angeordnet, der dazwischen eingefügt ist. Auf der Gate-Elektrode 8a ist eine Zwischenisolierschicht 13a angeordnet, welche die Gate-Elektrode 8a und die Source-Elektrode 11a trennt. Die Zwischenisolierschicht 13a ist mit einem Kontaktloch, um den Source-Bereich 5a und den Muldenkontaktbereich 9a freizulegen, sowie einem Kontaktloch versehen, um den Drain-Bereich 6a freizulegen. Die Source-Elektrode 11a, die sich durch ein Barrierenmetall 32a in Kontakt mit dem Source-Bereich 5a und dem Muldenkontaktbereich 9a befindet, ist durch das Barrierenmetall 32a auf der Zwischenisolierschicht 13a angeordnet. Die Drain-Elektrode 12a, die sich durch das Barrierenmetall 32a in Kontakt mit dem Drain-Bereich 6a befindet, ist durch das Barrierenmetall 32a auf der Zwischenisolierschicht 13a angeordnet.
Bei Ausführungsform 1 sind die Drain-Elektrode 12 des Hochspannungs-MOSFET 41 und die Drain-Elektrode 12a des Monitor-MOSFET 41a auf gegenüberliegenden Seiten in Bezug auf die Halbleiterbasis angeordnet. Als ein Beispiel ist in 2 die Drain-Elektrode 12 unter dem Halbleitersubstrat 1 und der Halbleiterschicht 2 angeordnet, und die Drain-Elektrode 12a ist über dem Halbleitersubstrat 1 und der Halbleiterschicht 2 angeordnet.
Wie später beschrieben wird, sind ferner die Gate-Elektrode 8 des Hochspannungs-MOSFET 41 und die Gate-Elektrode 8a des Monitor-MOSFET 41a bei Ausführungsform 1 elektrisch verbunden. Die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41 und die Gate-Isolierschicht 7a des Monitor-MOSFET 41a weisen das gleiche Material und die gleiche Dicke auf, die Schwellenspannung des Monitor-MOSFET 41a ist die gleiche wie die Schwellenspannung des Hochspannungs-MOSFET 41, bis eine hohe Gate-Spannung an den Monitor-MOSFET 41a angelegt wird, was später beschrieben wird. Dass die Gate-Isolierschicht 7 und die Gate-Isolierschicht 7a die gleiche Dicke aufweisen, bedeutet hier, dass der Unterschied zwischen der Gate-Isolierschicht 7 und der Gate-Isolierschicht 7a in Bezug auf die Gesamtdicke gleich ±3 % oder geringer ist.
Es ist anzumerken, dass der Monitor-MOSFET 41a in einem in 1 dargestellten aktiven Bereich 20 angeordnet ist, wie dies auch bei dem Hochspannungs-MOSFET 41 der Fall ist. Der Bereich, in dem der Monitor-MOSFET 41a angeordnet ist, kann in irgendeinem Bereich innerhalb des aktiven Bereichs 20 angeordnet sein, bei der Fläche des Monitor-MOSFET 41a kann es sich um eine minimale Fläche handeln, und die minimale Fläche kann etwa die gleiche wie die Fläche sein, auf der zwei oder drei Hochspannungs-MOSFET-Zellen 41 angeordnet sind.
3 ist eine Querschnittsansicht, die eine weitere Konfiguration eines Bereichs darstellt, der in 1 mit der gestrichelten Linie gekennzeichnet ist. Wie in 3 dargestellt, können die Source-Elektrode 11 des Hochspannungs-MOSFET 41 und die Source-Elektrode 11a des Monitor-MOSFET 41a bei der Konfiguration von 2 elektrisch verbunden sein, indem sie sich in direktem Kontakt miteinander befinden. Bei der Konfiguration kann eine Kontaktstelle für die gesamte Source-Elektrode 11 und Source-Elektrode 11a angeordnet sein.
Betrieb der Halbleitereinheit
Als nächstes wird der Betrieb einer Halbleitereinheit 100 gemäß Ausführungsform 1 beschrieben.
Zunächst wird der Betrieb des Hochspannungs-MOSFET 41 beschrieben. Wenn eine positive Spannung an die Gate-Elektrode 8 angelegt wird, bildet sich in dem Muldenbereich 4 in einem Bereich, der sich in Kontakt mit der Gate-Isolierschicht 7 befindet, ein Kanal, der als ein Strompfad dient. Wenn in diesem Zustand eine positive Spannung an die Drain-Elektrode 12 angelegt wird, fließt ein Strom von der Drain-Elektrode 12 über das Halbleitersubstrat 1, die Drift-Schicht 3, den Muldenbereich 4 und den Source-Bereich 5 zu der Source-Elektrode 11. Wenn das Anlegen der positiven Spannung an die Gate-Elektrode 8 indessen beendet wird oder wenn eine negative Spannung an die Gate-Elektrode 8 angelegt wird, tritt in dem Muldenbereich 4 in dem Bereich eine Verarmung auf, der sich in Kontakt mit der Gate-Isolierschicht 7 befindet. Auch wenn eine hohe Spannung an der Drain-Elektrode 12 anliegt, wird daher ein Stromfluss zwischen dem Drain und der Source unterbrochen.
Als nächstes wird der Betrieb des Monitor-MOSFET 41a beschrieben. Wenn eine positive Spannung an die Gate-Elektrode 8a angelegt wird, bildet sich in dem Muldenbereich 4a in einem Bereich, der sich in Kontakt mit der Gate-Isolierschicht 7a befindet, ein Kanal, der als ein Strompfad dient. Wenn in diesem Zustand eine positive Spannung an die Drain-Elektrode 12a angelegt wird, fließt ein Strom von der Drain-Elektrode 12a über den Drain-Bereich 6a, den Muldenbereich 4a und den Source-Bereich 5a zu der Source-Elektrode 11a. Wenn das Anlegen der positiven Spannung an die Gate-Elektrode 8a indessen beendet wird oder wenn eine negative Spannung an die Gate-Elektrode 8a angelegt wird, tritt in dem Muldenbereich 4a in dem Bereich eine Verarmung auf, der sich in Kontakt mit der Gate-Isolierschicht 7a befindet. Auch wenn eine hohe Spannung an der Drain-Elektrode 12a anliegt, wird daher ein Stromfluss zwischen dem Drain und der Source unterbrochen.
Wenn die positive Spannung, die an den Gate-Elektroden 8 und 8a anliegt, zunimmt, nimmt in beiden MOSFETs der Stromfluss zwischen dem Drain und der Source zu. Wenn zum Beispiel die Drain-Spannung gleich 10 V ist und die Source-Spannung gleich 0 V ist, ist die Gate-Spannung, wenn der Drain-Source-Strom, der durch den MOSFET fließt, den Richtwert erreicht, als die Schwellenspannung vorgegeben.
Verfahren zur Herstellung der Halbleitereinheit
Als nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 unter Bezugnahme auf die 4 bis 6 beschrieben.
Wie in 4 dargestellt, wird ein niederohmiges Halbleitersubstrat 1 vom n-Typ hergestellt, und eine Halbleiterschicht 2, die eine Drift-Schicht 3 vom n-Typ aufweist, wird durch epitaxiales Aufwachsen auf dem Halbleitersubstrat 1 gebildet. Bei dem Halbleitersubstrat 1 in dem Beispiel von 4 handelt es sich um einen Bereich eines Halbleiterwafers, und der Halbleiterwafer erstreckt sich in der Richtung in der Ebene des Halbleitersubstrats 1 in 4. Die Konzentration von Störstellen des n-Typs der Drift-Schicht 3 beträgt zum Beispiel etwa 1 × 10¹³ cm^-3 bis 1 × 10¹⁸ cm^-3, und die Dicke derselben ist zum Beispiel gleich 4 µm bis 200 µm.
Wie in 5 dargestellt, werden die Muldenbereiche 4 und 4a vom p-Typ, die getrennt voneinander sind, selektiv auf der Drift-Schicht 3 gebildet. Darüber hinaus werden ein Source-Bereich 5 vom n-Typ und ein Muldenkontaktbereich 9 vom p-Typ, die benachbart zueinander sind, selektiv auf dem Muldenbereich 4 gebildet, und ein Source-Bereich 5a vom n-Typ und ein Muldenkontaktbereich 9a vom p-Typ, die benachbart zueinander sind, sowie ein Drain-Bereich 6a vom n-Typ, der getrennt von diesen ist, werden selektiv auf dem Muldenbereich 4a gebildet. Der Bereich vom p-Typ wird zum Beispiel durch Implantieren von Al-Ionen gebildet, und der Bereich vom n-Typ wird durch Implantieren von N-Ionen gebildet, wobei ein Resist, eine Oxidschicht oder dergleichen, die durch Photolithographe bearbeitet werden, als eine Maske verwendet werden.
Die Konzentration von Störstellen des p-Typs des Muldenbereichs 4 beträgt zum Beispiel etwa 1 × 10¹⁵ cm^-3 bis 1 × 10¹⁸ cm^-3, und der Muldenbereich 4 wird so gebildet, dass er eine Tiefe von zum Beispiel 0,3 µm bis 2,0 µm von der oberen Oberfläche des Halbleitersubstrats 1 aus aufweist. Die Konzentration von Störstellen des n-Typs des Source-Bereichs 5 beträgt zum Beispiel etwa 1 × 10¹⁷ cm^-3 bis 1 × 10²¹ cm^-3, so dass sie höher als jene des Muldenbereichs 4 ist, und die untere Oberfläche des Source-Bereichs 5 wird so gebildet, dass sie sich nicht unterhalb der unteren Oberfläche des Muldenbereichs 4 befindet. Der Muldenkontaktbereich 9 wird so gebildet, dass er eine Störstellenkonzentration aufweist, die höher als jene des Muldenbereichs 4 ist.
Als nächstes wird ein Tempervorgang in einer Atmosphäre eines inerten Gases, wie beispielsweise von Argon-Gas, unter Verwendung einer Wärmebehandlungsvorrichtung durchgeführt. Der Tempervorgang wird zum Beispiel bei einer Temperatur von 1300 °C bis 1900 °C über etwa 30 Sekunden bis 1 Stunde hinweg durchgeführt. Dieser Tempervorgang aktiviert die durch Ionenimplantation eingebrachten Störstellen des n-Typs, wie beispielsweise N, und Störstellen des p-Typs, wie beispielsweise Al.
Wie in 6 dargestellt, werden als nächstes Gate-Isolierschichten 7 und 7a gebildet. Die Gate-Isolierschichten 7 und 7a werden zum Beispiel mittels einer trockenen thermischen Oxidation bei 1150 °C oder einer höheren Temperatur gebildet. Die Gate-Isolierschichten 7 und 7a können auch mittels eines Abscheidungsverfahrens gebildet werden. Nach der Bildung der Gate-Isolierschichten 7 und 7a kann eine Wärmebehandlung in einer Stickstoff- oder Ammoniak-Atmosphäre durchgeführt werden. Ferner kann die vordere Oberfläche der Drift-Schicht 3 bei einer hohen Temperatur in einer Wasserstoff-Atmosphäre getempert werden, bevor die Gate-Isolierschichten 7 und 7a gebildet werden.
Danach werden Gate-Elektroden 8 und 8a gebildet. Die Gate-Elektroden 8 und 8a werden zum Beispiel durch Abscheiden von Polysilicium mittels eines chemischen Gasphasenabscheidungs(CVD)-Verfahrens und Durchführen eines Ätzvorgangs unter Verwendung eines Resists, das durch Photolithographie bearbeitet wird, als einer Maske gebildet. Polysilicium kann Störstellen enthalten, wie beispielsweise Phosphor (P) und Bor (B). Dadurch, dass Störstellen in Polysilicium enthalten sind, kann der Flächenwiderstand der Gate-Elektroden 8 und 8a reduziert werden.
Schließlich werden Zwischenisolierschichten 13 und 13a gebildet, die Kontaktlöcher aufweisen, und danach werden Source-Elektroden 11 und 11a sowie Drain-Elektroden 12 und 12a gebildet, so dass dadurch der Hochspannungs-MOSFET 41 und der Monitor-MOSFET 41a, die in 2 (oder in 3) dargestellt sind, fertiggestellt werden.
Die Verdrahtung, die für eine Gewinnung der Gate-Elektroden 8 und 8a sowie der Source-Elektroden 11 und 11a verwendet wird, wird durch Abscheiden von Metallschichten aus Al, Cu, Ti, Ni, Mo, W und Ta, Nitrid-Metallschichten derselben, laminierten Schichten derselben oder Legierungsschichten derselben durch Sputter- oder Gasphasenabscheidungsverfahren gebildet, und danach wird ein Strukturieren derselben durchgeführt. Die Drain-Elektrode 12 wird zum Beispiel durch Abscheiden einer Metallschicht aus Ti, Ni, Ag, Au oder dergleichen mittels eines Sputter-Verfahrens, eines Gasphasenabscheidungsverfahrens oder dergleichen gebildet, und danach wird ein Strukturieren derselben durchgeführt.
Bei Ausführungsform 1 werden der Muldenbereich 4a, die Gate-Isolierschicht 7a und die Gate-Elektrode 8a in den gleichen Schritten wie der Muldenbereich 4, die Gate-Isolierschicht 7 beziehungsweise die Gate-Elektrode 8a gebildet.
Dementsprechend sind die Materialien der entsprechenden Komponenten oder Bestandteile die gleichen, und die Formen einschließlich der Dicken der entsprechenden Komponenten oder Bestandteile sind die gleichen. Daher ist die Schwellenspannung des Monitor-MOSFET 41a die gleiche wie die Schwellenspannung des Hochspannungs-MOSFET 41.
Verfahren zur Herstellung eines Moduls
Nach Beendigung der Bildung der MOSFETs auf dem Halbleitersubstrat 1 wird ein Modul gebildet. Zunächst wird ein Überblick über die Bildung des Moduls beschrieben. Nach der Bildung der MOSFETs auf einem Halbleiterwafer werden die elektrischen Eigenschaften des Monitor-MOSFET 41a gemessen und gewonnen, um die Qualität der Elemente zu bestimmen. Dann wird der Halbleiterwafer in einzelne Elemente (die auch als Halbleiterchips bezeichnet werden) geschnitten (zerteilt). Danach werden nicht fehlerbehaftete Elemente basierend auf den elektrischen Eigenschaften ausgewählt, und ein Leistungsmodul wird aus einer Mehrzahl von ausgewählten Elementen montiert. Bei einem nicht fehlerbehafteten Element handelt es sich um eine Halbleitereinheit, deren elektrische Eigenschaften, die aus dem Monitor-MOSFET 41a gewonnen werden, einem vorgegebenen Standard genügen.
7 ist ein Flussdiagramm, das ein Verfahren zur Herstellung eines Leistungsmoduls gemäß Ausführungsform 1 darstellt.
Zunächst werden im Schritt S1 der Hochspannungs-MOSFET 41 sowie der Monitor-MOSFET 41a auf dem Halbleitersubstrat 1 gebildet, indem das vorstehend beschriebene Verfahren zur Herstellung der Halbleitereinheit bis zu dem Punkt vor dem Schneiden des Halbleiterwafers durchgeführt wird.
Im Schritt S2 werden elektrische Eigenschaften des Hochspannungs-MOSFET 41 und des Monitor-MOSFET 41a gemessen.
8 ist eine Draufsicht, die eine Konfiguration eines Halbleiterchips darstellt, bei dem es sich um die Halbleitereinheit gemäß Ausführungsform 1 handelt. In 8 weist ein Halbleiterchip 101 den Hochspannungs-MOSFET 41 sowie den Monitor-MOSFET 41a auf, die in 2 etc. dargestellt sind. Der Halbleiterchip 101 ist mit einer Mehrzahl von Bonding-Kontaktstellen versehen. Die Bonding-Kontaktstellen des Halbleiterchips 101 weisen eine Monitor-Drain-Kontaktstelle Dm, eine Monitor-Source-Kontaktstelle Sm, eine Gate-Kontaktstelle G sowie eine Source-Kontaktstelle Sh, die auf der vorderen Oberfläche des Halbleiterchips 101 angeordnet sind, sowie eine Drain-Kontaktstelle Dh auf, die auf der rückwärtigen Oberfläche des Halbleiterchips 101 angeordnet ist.
Die Monitor-Drain-Kontaktstelle Dm entspricht der Drain-Elektrode 12a und einem Drain-Anschluss des Monitor-MOSFET 41a. Die Monitor-Source-Kontaktstelle Sm entspricht der Source-Elektrode 11a und einem Source-Anschluss des Monitor-MOSFET 41a. Die Gate-Kontaktstelle G entspricht der Gate-Elektrode 8a und einem Gate-Anschluss des Monitor-MOSFET 41a sowie der Gate-Elektrode 8 und einem Gate-Anschluss des Hochspannungs-MOSFET 41. Die Source-Kontaktstelle Sh entspricht der Source-Elektrode 11 und einem Source-Anschluss des Hochspannungs-MOSFET 41. Die Drain-Kontaktstelle Dh entspricht der Drain-Elektrode 12 und einem Drain-Anschluss des Hochspannungs-MOSFET 41.
Wenn nicht erwartet wird, dass eine hohe Spannung an die Monitor-Drain-Kontaktstelle Dm des Monitor-MOSFET 41a angelegt wird, ist die Monitor-Drain-Kontaktstelle Dm in einer Draufsicht bevorzugt innerhalb des Anschlussbereichs 30 des Halbleiterchips 101 angeordnet. Außerdem weist jede Kontaktstelle bevorzugt eine Abmessung auf, die ein Draht-Bonding ermöglicht. Insbesondere ist jede von der Drain-Kontaktstelle Dh des Hochspannungs-MOSFET 41 und der Monitor-Drain-Kontaktstelle Dm des Monitor-MOSFET 41a bevorzugt drahtgebondet.
Darüber hinaus kann bei der Konfiguration, bei der die Source-Elektrode 11 des Hochspannungs-MOSFET 41 und die Source-Elektrode 11a des Monitor-MOSFET 41a elektrisch verbunden sind, wie in 3 dargestellt, eine Konfiguration eingesetzt werden, bei der die Monitor-Source-Kontaktstelle Sm, wie in 9 dargestellt, nicht angeordnet ist, indem die Monitor-Source-Kontaktstelle Sm durch die Source-Kontaktstelle Sh ersetzt wird. Gemäß einer derartigen Konfiguration kann der Bereich der Monitor-Source-Kontaktstelle Sm weggelassen werden, so dass die Chip-Fläche reduziert werden kann.
Wenn die elektrischen Eigenschaften des Hochspannungs-MOSFET 41 gemessen werden, werden Sonden für die Messung mit der Gate-Kontaktstelle G und der Source-Kontaktstelle Sh auf der vorderen Oberfläche des Halbleitersubstrats 1 in Kontakt gebracht, während eine mit Energie versorgbare Einheit mit der Drain-Kontaktstelle Dh auf der rückwärtigen Oberfläche des Halbleitersubstrats in Kontakt gebracht wird, um eine Messvorrichtung und den Hochspannungs-MOSFET 41 elektrisch miteinander zu verbinden. Die Messvorrichtung misst elektrische Eigenschaften des Hochspannungs-MOSFET 41, wobei die Monitor-Source-Kontaktstelle Sm und die Monitor-Drain-Kontaktstelle Dm im Floatingzustand belassen werden.
Wenn die elektrischen Eigenschaften des Monitor-MOSFET 41a gemessen werden, werden die Sonden für die Messung mit der Gate-Kontaktstelle G, der Monitor-Source-Kontaktstelle Sm sowie der Monitor-Drain-Kontaktstelle Dm auf der Oberfläche des Halbleitersubstrats 1 in Kontakt gebracht, um die Messvorrichtung und den Monitor-MOSFET 41a elektrisch miteinander zu verbinden. Die Messvorrichtung misst elektrische Eigenschaften des Monitor-MOSFET 41a, wobei die Drain-Kontaktstelle Dh und die Source-Kontaktstelle Sm im Floatingzustand belassen werden. Bei der Konfiguration der 9, bei der die Monitor-Source-Kontaktstelle Sm nicht angeordnet ist, können die elektrischen Eigenschaften des Monitor-MOSFET 41a ungeachtet dessen, dass die Sonde mit der Source-Kontaktstelle Sh in Kontakt gebracht wird, ohne irgendein Problem durch die Drain-Kontaktstelle Dh gemessen werden, die in einen Floatingzustand versetzt wird.
Es ist anzumerken, dass der Monitor-MOSFET 41a unter der Monitor-Drain-Kontaktstelle Dm angeordnet werden kann oder unter der Monitor-Source-Kontaktstelle Sm angeordnet werden kann.
Die Messvorrichtung für elektrische Eigenschaften legt eine Spannung an jede Kontaktstelle an, um den Strom zwischen den Kontaktstellen zu messen, um dadurch selektiv die elektrischen Eigenschaften des Hochspannungs-MOSFET 41 und die elektrischen Eigenschaften des Monitor-MOSFET 41a zu messen. Aus diesen Messungen werden die Schwellenspannung des Hochspannungs-MOSFET 41 und die Schwellenspannung des Monitor-MOSFET 41a erhalten. Wenn ein MOSFET zum Beispiel mit einer Schwellenspannung von etwa 3 V gemessen wird, ist die Drain-Spannung mit 10 V vorgegeben, die Source-Spannung ist mit 0 V vorgegeben, und die Gate-Spannung wechselt von -10 V auf +20 V und wechselt dann von +20 V auf -10 V. Dann wird die Gate-Spannung, bei welcher der Drain-Strom 1 µA/cm² wird, wenn die Gate-Spannung von +20 V auf -10 V wechselt, als die Schwellenspannung erhalten. Es ist anzumerken, dass der Drain-Strom, der als eine Referenz für die Schwellenspannung dient, nicht auf 1 µA/cm² beschränkt ist und zum Beispiel gleich 1 mA/cm² sein kann.
Bei dem vorstehend beschriebenen Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 werden die Gate-Elektrode 8 und die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41 in den gleichen Schritten wie die Gate-Elektrode 8a beziehungsweise die Gate-Isolierschicht 7a des Monitor-MOSFET 41a gebildet. Daher sind die Schwellenspannung des Hochspannungs-MOSFET 41 und die Schwellenspannung des Monitor-MOSFET 41a, die in Schritt S2 erhalten werden, die gleichen oder im Wesentlichen die gleichen.
Bei der vorstehenden Beschreibung wird angenommen, dass die Schwellenspannung des Hochspannungs-MOSFET 41 gemessen wird; es ist jedoch möglich, dass die Messung derselben nicht notwendig ist. Unter der Annahme, dass die Schwellenspannung des Hochspannungs-MOSFET 41 die gleiche wie die Schwellenspannung des Monitor-MOSFET 41a ist, wird die Schwellenspannung des Monitor-MOSFET 41a zum Beispiel als die Schwellenspannung des Hochspannungs-MOSFET 41 gemessen, ohne dass die Schwellenspannung des Hochspannungs-MOSFET 41 gemessen wird.
Im Schritt S3 in 7 wird eine hohe Gate-Spannung an den Monitor-MOSFET 41a angelegt. Bei der hohen Gate-Spannung handelt es sich zum Beispiel um eine Spannung von 30 V bis 50 V, und die Zeitdauer des Anlegens beträgt von 1 Sekunde bis 10 Stunden.
In einer ähnlichen Weise wie im Schritt S2 wird im Schritt S4 die Schwellenspannung des Monitor-MOSFET 41a nach Schritt S3, in dem die hohe Gate-Spannung angelegt wurde, durch Messen der elektrischen Eigenschaften des Monitor-MOSFET 41a erhalten.
Das heißt, in den Schritten S2 bis S4 wird eine hohe Gate-Spannung, bei der es sich um eine Gate-Spannung handelt, die gleich oder höher als eine vorgegebene Spannung ist, an den Monitor-MOSFET 41a angelegt, ohne sie an den Hochspannungs-MOSFET 41 anzulegen, so dass dadurch eine erste elektrische Eigenschaft des Monitor-MOSFET 41a vor dem Anlegen der hohen Gate-Spannung und eine zweite elektrische Eigenschaft des Monitor-MOSFET 41a nach dem Anlegen der hohen Gate-Spannung gewonnen wird. Die erste elektrische Eigenschaft und die zweite elektrische Eigenschaft werden für jedes Element gewonnen, das heißt, für jeden Halbleiterchip.
Im Schritt S5 wird der Halbleiterwafer in einzelne Elemente geschnitten.
Im Schritt S6 werden basierend auf der ersten elektrischen Eigenschaft und der zweiten elektrischen Eigenschaft Halbleitereinheiten ausgewählt, die dem vorgegebenen Standard genügen. Bei Ausführungsform 1 handelt es sich bei den Halbleitereinheiten, die als jene ausgewählt werden, die dem vorgegebenen Standard genügen, um Elemente, bei denen der Unterschied zwischen der Schwellenspannung als der in Schritt S2 gewonnenen ersten elektrischen Eigenschaft und der Schwellenspannung als der in Schritt S4 gewonnenen zweiten elektrischen Eigenschaft gleich oder geringer als der vorgegebene Schwellenwert ist. Das heißt, Elemente, deren Schwellenspannung in Schritt S2 und deren Schwellenspannung in Schritt S4 nahe beieinander liegen, werden als Elemente ausgewählt, die in eine Schaltung zu integrieren sind.
Im Schritt S7 wird der Herstellungsprozess von 7 beendet, indem das Leistungsmodul montiert wird, das die im Schritt S6 ausgewählten Elemente aufweist.
10 ist eine graphische Darstellung, die Messergebnisse für die Schwellenspannung des Hochspannungs-MOSFET 41 und die Schwellenspannung des Monitor-MOSFET 41a zeigt. Ein ausgefüllter Kreis repräsentiert die Schwellenspannung des Hochspannungs-MOSFET 41 und die Schwellenspannung des Monitor-MOSFET 41a, die im Schritt S2 gemessen werden. Wie vorstehend beschrieben, ist die Schwellenspannung des Hochspannungs-MOSFET 41 die gleiche wie die Schwellenspannung des Monitor-MOSFET 41a. Ein nicht ausgefüllter Kreis repräsentiert die Schwellenspannung des Monitor-MOSFET 41a, die im Schritt S4 gemessen wird.
Die im Schritt S4 gemessene Schwellenspannung des Monitor-MOSFET 41a ist höher als die in Schritt S2 gemessene Schwellenspannung. Die vorstellbare Ursache für die Erhöhung der Schwellenspannung ist, dass Spannungen durch die hohe Gate-Spannung in Schritt S3 an das Element angelegt wurden, so dass möglicherweise Elektronen-Einfangstellen induziert wurden, die in der Gate-Isolierschicht 7a in der Umgebung der Grenzfläche zur Halbleiterschicht 2 des Monitor-MOSFET 41a gebildet werden, die dazu führen, dass die Gate-Isolierschicht 7a auf eine negative Spannung aufgeladen wird. Aufgrund des Anliegens von Spannungen durch eine hohe Gate-Spannung, wie vorstehend beschrieben, können daher Spannungen, die äquivalent zu den Spannungen durch die Gate-Spannung sind, die bei einem Betrieb auf dem Markt über eine bestimmte Zeitspanne hinweg (z.B. über 1,5 Jahre hinweg) anliegen, wie durch den gestrichelten Kreis in 10 gekennzeichnet, an dem Monitor-MOSFET 41a anliegen.
Es wird hier in Betracht gezogen, dass die Änderung der Schwellenspannung aufgrund der Spannungen durch die Gate-Spannung des Hochspannungs-MOSFET 41 im Wesentlichen die gleiche wie die Änderung der Schwellenspannung aufgrund der Spannungen durch die Gate-Spannung des Monitor-MOSFET 41a ist. Daher kann die Schwellenspannung des Hochspannungs-MOSFET 41 während eines Betriebs auf dem Markt nach einer Versendung vor der Versendung des Produkts vorhergesagt werden.
Wie vorstehend beschrieben, werden im Schritt S6 Elemente ausgewählt, deren Schwellenspannungen vor und nach dem Anliegen der Spannungen durch die hohe Gate-Spannung miteinander vergleichbar sind. Durch Montieren des Leistungsmoduls aus den im Schritt S6 ausgewählten Elementen im Schritt S7 können daher Schwankungen der elektrischen Eigenschaften der einzelnen Elemente aufgrund eines Betriebs auf dem Markt nach der Versendung unterbunden werden, so dass eine Stabilisierung des Betriebs der Schaltung nach der Versendung bewirkt wird. In Schritt S3 liegt jedoch eine hohe Gate-Spannung an dem Monitor-MOSFET 41a an; daher ist die Schwellenspannung des Monitor-MOSFET 41a bis zum Zeitpunkt der Versendung höher als die Schwellenspannung des Hochspannungs-MOSFET 41.
Als nächstes wird die Montage des Leistungsmoduls im Schritt S7 beschrieben. Beim Montieren des Leistungsmoduls wird eine Schaltung aufgebaut, die eine Mehrzahl von Chips enthält.
11 ist ein Schaltbild, das ein Beispiel für eine Halbbrückenschaltung P100 darstellt, die durch Montieren einer Mehrzahl von Chips gebildet wird. In der Schaltung von 11 ist auf jeder von der P-Seite und der N-Seite ein SiC-MOSFET-Element montiert, bei dem es sich um eine Halbleitereinheit handelt.
Auf der P-Seite sind ein SiC-MOSFET-Element P11, das einen Monitor-MOSFET 41a1 und einen Hochspannungs-MOSFET 411 aufweist, sowie eine SiC-Diode P16 angeordnet. Auf der N-Seite sind ein SiC-MOSFET-Element P12, das einen Monitor-MOSFET 41a2 und einen Hochspannungs-MOSFET 412 aufweist, sowie eine SiC-Diode P17 angeordnet.
Die Halbbrückenschaltung P100 weist einen Ausgangsanschluss P1, einen Drain-Anschluss P2 des Hochspannungs-MOSFET 411 auf der P-Seite sowie einen Source-Anschluss P3 des Hochspannungs-MOSFET 412 auf der N-Seite auf. Die Halbbrückenschaltung P100 weist einen Source-Anschluss P4 des Monitor-MOSFET 41a2 auf der N-Seite, einen Drain-Anschluss P5 des Monitor-MOSFET 41a2 auf der N-Seite, einen Gate-Anschluss P6 des Monitor-MOSFET 41a2 auf der N-Seite und des Hochspannungs-MOSFET 412 auf der N-Seite sowie einen Drain-/Source-Anschluss P7 auf, bei dem es sich um den Drain-Anschluss des Hochspannungs-MOSFET 412 auf der N-Seite und den Source-Anschluss des Hochspannungs-MOSFET 411 auf der P-Seite handelt. Die Halbbrückenschaltung P100 weist außerdem einen Source-Anschluss P8 des Monitor-MOSFET 41a1 auf der P-Seite, einen Drain-Anschluss P9 des Monitor-MOSFET 41a1 auf der P-Seite sowie einen Gate-Anschluss P10 des Monitor-MOSFET 41a1 auf der P-Seite und des Hochspannungs-MOSFET 411 auf der P-Seite auf.
Die Monitor-MOSFETs 41a1 und 41a2 sind auf den SiC-MOSFET-Elementen P11 und P12 auf der P-Seite beziehungsweise der N-Seite montiert, und die Schwellenspannungen der Monitor-MOSFETs 41a1 und 41a2 werden in den Schritten S2 und S4 erhalten.
Insbesondere dann, wenn die elektrischen Eigenschaften des Monitor-MOSFET 41a1 auf der P-Seite erhalten werden, wird eine Spannung an den Source-Anschluss P8, den Drain-Anschluss P9 und den Gate-Anschluss P10 angelegt. Es ist anzumerken, dass, wenn die elektrischen Eigenschaften des Hochspannungs-MOSFET 411 auf der P-Seite erhalten werden, eine Spannung an den Ausgangsanschluss P1, den Drain-Anschluss P2 und den Gate-Anschluss P10 angelegt wird.
Wenn die elektrischen Eigenschaften des Monitor-MOSFET 41a2 auf der N-Seite erhalten (bzw. gewonnen) werden, wird eine Spannung an den Source-Anschluss P4, den Drain-Anschluss P5 und den Gate-Anschluss P6 angelegt. Es ist anzumerken, dass, wenn die elektrischen Eigenschaften des Hochspannungs-MOSFET 412 auf der N-Seite erhalten werden, eine Spannung an den Ausgangsanschluss P1, den Source-Anschluss P3 und den Drain-/Source-Anschluss P7 angelegt wird.
Wenn ein Wechselrichter gebildet wird, werden der Drain-/Source-Anschluss P7 des Hochspannungs-MOSFET 411 auf der P-Seite und der Source-Anschluss P8 des Monitor-MOSFET 41a1 auf der P-Seite miteinander kurzgeschlossen und elektrisch miteinander verbunden. Der Drain-Anschluss P2 des Hochspannungs-MOSFET 411 auf der P-Seite und der Drain-Anschluss P9 des Monitor-MOSFET 41a1 auf der P-Seite können miteinander kurzgeschlossen werden, oder der Drain-Anschluss P9 des Monitor-MOSFET 41a1 auf der P-Seite kann im Floatingzustand belassen werden. Bei der Konfiguration, bei welcher der Drain-Anschluss P2 und der Drain-Anschluss P9 miteinander kurzgeschlossen sind, wird der Kurzschluss jedoch unterbrochen, wenn die elektrischen Eigenschaften des Monitor-MOSFET 41a1 auf der P-Seite gewonnen werden.
In einer ähnlichen Weise werden, wenn ein Wechselrichter gebildet wird, der Source-Anschluss P3 des Hochspannungs-MOSFET 412 auf der N-Seite und der Source-Anschluss P4 des Monitor-MOSFET 41a2 auf der N-Seite miteinander kurzgeschlossen und elektrisch miteinander verbunden. Der Drain-/Source-Anschluss P7 des Hochspannungs-MOSFET 412 auf der N-Seite und der Drain-Anschluss P5 des Monitor-MOSFET 41a2 auf der N-Seite können miteinander kurzgeschlossen werden, oder der Drain-Anschluss P5 des Monitor-MOSFET 41a2 auf der N-Seite kann im Floatingzustand belassen werden. Bei der Konfiguration, bei welcher der Drain-/Source-Anschluss P7 und der Drain-Anschluss P5 miteinander kurzgeschlossen sind, wird der Kurzschluss jedoch unterbrochen, wenn die elektrischen Eigenschaften des Monitor-MOSFET 41a2 auf der N-Seite gewonnen werden.
Bei einer Konfiguration, bei welcher der Source-Anschluss des Monitor-MOSFET 41a auch als der Source-Anschluss des Hochspannungs-MOSFET 41 verwendet wird, wie in 3 dargestellt, kann es sich bei dem Source-Anschluss P4 auf der N-Seite und dem Source-Anschluss P3 um den gleichen Anschluss handeln, und bei dem Drain-/Source-Anschluss P7 auf der P-Seite und dem Source-Anschluss P8 kann es sich um den gleichen Anschluss handeln.
12 ist ein Schaltbild, das ein Beispiel für eine Halbbrückenschaltung darstellt, die durch Montieren einer Mehrzahl von parallelen Elementen gebildet wird. 12 stellt die Schaltung der N-Seite dar, in der ein SiC-MOSFET-Element P13, das einen Monitor-MOSFET 41a3 und einen Hochspannungs-MOSFET 413 aufweist, ein SiC-MOSFET-Element P14, das einen Monitor-MOSFET 41a4 und einen Hochspannungs-MOSFET 414 aufweist, sowie eine SiC-Diode P18 angeordnet sind. Das heißt, die Schaltung der N-Seite weist zwei SiC-MOSFET-Elemente und eine SiC-Diode auf.
Die Anzahl von Anschlüssen des Leistungsmoduls ist die gleiche wie jene des vorstehend beschriebenen Wechselrichters, und wenn die elektrischen Eigenschaften der Hochspannungs-MOSFETs 413 und 414 auf der N-Seite gewonnen werden, wird eine Spannung an einen Ausgangsanschluss P27, einen Source-Anschluss P23 sowie einen Gate-Anschluss P26 angelegt. Wenn die elektrischen Eigenschaften der Monitor-MOSFETs 41a3 und 41a4 auf der N-Seite gewonnen werden, wird eine Spannung an einen Source-Anschluss P24, einen Drain-Anschluss P25 sowie einen Gate-Anschluss P26 angelegt. Bei der Konfiguration von 12 sind die SiC-MOSFET-Elemente P13 und P14 parallel geschaltet; daher können die elektrischen Eigenschaften jedes Elements nicht einzeln gemessen werden. Um eine einzelne Messung der elektrischen Eigenschaften jedes Elements zu ermöglichen, können die Anschlüsse für die Monitor-MOSFETs 41a3 und 41a4 daher getrennt angeordnet sein.
Verfahren zum Ersetzen einer Halbleitereinheit
Als nächstes wird ein Verfahren zum Ersetzen eines Leistungsmoduls beschrieben, das eine Halbleitereinheit aufweist. Zunächst werden die Schwellenspannungen der Hochspannungs-MOSFETs 41 sowie der Monitor-MOSFETs 41a auf der P-Seite und der N-Seite vor einem tatsächlichen Betrieb des Moduls gemessen (zum Beispiel vor einer Versendung). Nach dem tatsächlichen Betrieb (zum Beispiel nach einer Versendung) werden die Schwellenspannungen der Hochspannungs-MOSFETs 41 sowie der Monitor-MOSFET 41a auf der P-Seite und der N-Seite unter Verwendung des Drain-/Source-Anschlusses P7 nach Ablauf einer bestimmten Zeitspanne (zum Beispiel jedes Jahr oder alle drei Jahre) im faktischen Nichtbetriebszustand gemessen. Die bestimmte Zeitspanne muss nicht zwangsläufig den genau gleichen Wert aufweisen. Zum Beispiel kann es eine Toleranz einer bestimmten Zeit wie ± einen Monat Unterschied geben, wenn ein Jahr vorgegeben ist. Wenn ein Leistungsmodul in einem Kraftfahrzeug eingesetzt wird, kann die Schwellenspannung in einem Land, in dem es ein Fahrzeuginspektionssystem gibt, wie Japan, zum Beispiel zum Zeitpunkt der Fahrzeuginspektion gemessen werden. Auf diese Weise werden die Schwellenspannungen der Hochspannungs-MOSFETs 41 und der Monitor-MOSFETs 41a zu verschiedenen Zeitpunkten gemessen (das heißt, zu mehreren Zeitpunkten).
Die Schwellenspannungen werden in einer bestimmten Zeitspanne gemessen und mit der Zeit auf der horizontalen Achse und der Schwellenspannung auf der vertikalen Achse graphisch dargestellt, wie in 10 gezeigt. Wenn vorhergesagt wird, dass die Schwellenspannungen der Hochspannungs-MOSFETs 41 nach der nächsten bestimmten Zeitspanne einen vorgegebenen Schwellenwert überschreiten, wird das gesamte Modul ersetzt. Mit anderen Worten wird die Halbleitereinheit ersetzt, wenn basierend auf den Schwellenspannungen der Hochspannungs-MOSFETs 41 und der Monitor-MOSFETs 41a, die zu verschiedenen Zeitpunkten gemessen werden, festgestellt wird, dass die Schwellenspannungen der Hochspannungs-MOSFETs 41 nach einer vorgegebenen Zeitspanne einen vorgegebenen Schwellenwert überschreiten.
Durch Einsetzen eines derartigen Verfahrens zum Ersetzen eines Moduls (oder mit anderen Worten eines Betriebsverfahrens) kann, auch wenn der Fluktuationswert der Schwellenspannungen für jeden Halbleiterchip anders ist, das Ersetzen durchgeführt werden, um sicherzustellen, dass die Schwellenspannungen der Hochspannungs-MOSFETs 41 den vorgegebenen Schwellenwert nicht überschreiten. Daher kann die Zuverlässigkeit des Moduls verbessert werden.
Fazit von Ausführungsform 1
Die Halbleitereinheit gemäß Ausführungsform 1 weist den Hochspannungs-MOSFET 41 sowie den Monitor-MOSFET 41a auf, die auf der gleichen Halbleiterbasis angeordnet sind. Gemäß einer derartigen Konfiguration kann basierend auf dem Monitor-MOSFET 41a bei einem Betrieb auf dem Markt eine Vorhersage für eine Fluktuation der elektrischen Eigenschaften des Hochspannungs-MOSFET 41 getroffen werden, so dass eine Stabilisierung des Betriebs der Schaltung ermöglicht wird, die den Hochspannungs-MOSFET 41 aufweist. Demzufolge wird ein Beitrag zur Reduzierung der Ausfallrate des auf dem Markt betriebenen Hochspannungs-MOSFET 41 und zur Verbesserung der Wartbarkeit des Systems geleistet. Insbesondere dann, wenn die Halbleiterbasis aus Siliciumcarbid besteht, tendiert die Schwellenspannung dazu, in hohem Maße zu fluktuieren; daher ist die obige Stabilisierung effektiv. Es ist anzumerken, dass in Schritt S3 eine hohe Gate-Spannung an den Monitor-MOSFET 41a angelegt wird; daher ist die Schwellenspannung des Monitor-MOSFET 41a bis zum Zeitpunkt einer Versendung höher als die Schwellenspannung des Hochspannungs-MOSFET 41.
Außerdem sind die Gate-Elektrode 8 des Hochspannungs-MOSFET 41 und die Gate-Elektrode 8a des Monitor-MOSFET 41a elektrisch verbunden, und die Source-Elektrode 11 des Hochspannungs-MOSFET 41 und die Source-Elektrode 11a des Monitor-MOSFET 41a sind elektrisch verbunden. Gemäß einer derartigen Konfiguration können zum Beispiel die positionellen Änderungen der Sonden minimiert werden, so dass eine Durchführung der Messung der elektrischen Eigenschaften erleichtert wird.
Ausführungsform 2
Querschnittskonfiguration
13 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit 100 gemäß Ausführungsform 2 darstellt, und entspricht der Querschnittsansicht von 2.
Wie in 2 dargestellt, weisen die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41 und die Gate-Isolierschicht 7a des Monitor-MOSFET 41a bei Ausführungsform 1 das gleiche Material und die gleiche Dicke auf. Bei Ausführungsform 2, wie in 13 dargestellt, ist die Gate-Isolierschicht 7a des Monitor-MOSFET 41a dagegen dicker als die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41. Wie nachstehend beschrieben, kann eine Überwachung der Fluktuation der elektrischen Eigenschaften des Monitor-MOSFET 41a gemäß einer derartigen Konfiguration sensitiv durchgeführt werden; daher kann eine in hohem Maße präzise Vorhersage der Fluktuation der elektrischen Eigenschaften des Hochspannungs-MOSFET 41 getroffen werden, wenn er auf dem Markt betrieben wird. Die Konfiguration der Halbleitereinheit 100 gemäß Ausführungsform 2 ist die gleiche wie die Konfiguration der Halbleitereinheit 100 gemäß Ausführungsform 1, mit der Ausnahme, dass sich die Dicken der Gate-Isolierschichten 7 und 7a unterscheiden.
Verfahren zur Herstellung der Halbleitereinheit
Als nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 2 unter Bezugnahme auf die 14 bis 17 beschrieben.
Wie in 14 dargestellt, wird ein niederohmiges Halbleitersubstrat 1 vom n-Typ hergestellt, und eine Halbleiterschicht 2, die eine Drift-Schicht 3 vom n-Typ aufweist, wird durch epitaxiales Aufwachsen auf dem Halbleitersubstrat 1 gebildet. Bei dem Halbleitersubstrat 1 in dem Beispiel von 14 handelt es sich um einen Bereich eines Halbleiterwafers, und der Halbleiterwafer erstreckt sich in der Richtung in der Ebene des Halbleitersubstrats 1 in 14. Die Konzentration von Störstellen des n-Typs der Drift-Schicht 3 beträgt zum Beispiel etwa 1 × 10¹³ cm^-3 bis 1 × 10¹⁸ cm^-3, und die Dicke derselben ist zum Beispiel gleich 4 µm bis 200 µm.
Wie in 15 dargestellt, werden die Muldenbereiche 4 und 4a vom p-Typ, die getrennt voneinander sind, selektiv auf der Drift-Schicht 3 gebildet. Darüber hinaus werden ein Source-Bereich 5 vom n-Typ und ein Muldenkontaktbereich 9 vom p-Typ, die benachbart zueinander sind, selektiv auf dem Muldenbereich 4 gebildet, und ein Source-Bereich 5a vom n-Typ sowie ein Muldenkontaktbereich 9a vom p-Typ, die benachbart zueinander sind, sowie ein Drain-Bereich 6a vom n-Typ, der getrennt von diesen ist, werden selektiv auf dem Muldenbereich 4a gebildet. Der Bereich vom p-Typ wird zum Beispiel durch Implantieren von Al-Ionen gebildet, und der Bereich vom n-Typ wird durch Implantieren von N-Ionen gebildet, wobei ein Resist, eine Oxidschicht oder dergleichen, die mittels Photolithographie bearbeitet werden, als eine Maske verwendet werden.
Die Konzentration von Störstellen des p-Typs des Muldenbereichs 4 beträgt zum Beispiel etwa 1 × 10¹⁵ cm^-3 bis 1 × 10¹⁸ cm^-3, und der Muldenbereich 4 wird so gebildet, dass er eine Tiefe von zum Beispiel 0,3 µm bis 2,0 µm von der oberen Oberfläche des Halbleitersubstrats 1 aus aufweist. Die Konzentration von Störstellen des n-Typs des Source-Bereichs 5 beträgt zum Beispiel etwa 1 × 10¹⁷ cm^-3 bis 1 × 10²¹ cm^-3, so dass sie höher als jene des Muldenbereichs 4 ist, und die untere Oberfläche des Source-Bereichs 5 ist so ausgebildet, dass sie sich nicht unterhalb der unteren Oberfläche des Muldenbereichs 4 befindet. Der Muldenkontaktbereich 9 wird so gebildet, dass er eine Störstellenkonzentration aufweist, die höher als jene des Muldenbereichs 4 ist.
Als nächstes wird ein Tempervorgang in einer Atmosphäre eines inerten Gases, wie beispielsweise von Argon-Gas, unter Verwendung einer Wärmebehandlungsvorrichtung durchgeführt. Der Tempervorgang wird zum Beispiel bei einer Temperatur von 1300 °C bis 1900 °C über etwa 30 Sekunden bis 1 Stunde hinweg durchgeführt. Dieser Tempervorgang aktiviert die durch Ionenimplantation eingebrachten Störstellen des n-Typs, wie beispielsweise N, und Störstellen des p-Typs, wie beispielsweise Al.
Wie in 16 dargestellt, wird als nächstes eine isolierende Schicht 7c gebildet. Die isolierende Schicht 7c wird zum Beispiel durch eine trockene thermische Oxidation bei 1150 °C oder einer höheren Temperatur oder durch ein Abscheidungsverfahren gebildet. Danach wird ein Resist so gebildet, dass es den Bereich des Monitor-MOSFET 41a bedeckt, und die isolierende Schicht 7c in dem Bereich, der nicht mit dem Resist bedeckt ist, wird unter Verwendung des Resists als einer Maske entfernt. Zur Entfernung der isolierenden Schicht 7c kann ein Nassätzvorgang unter Verwendung von Fluorwasserstoffsäure verwendet werden, oder es kann ein Trockenätzvorgang verwendet werden.
Nach einer Entfernung des Resists werden ein ähnliches trockenes thermisches Oxidationsverfahren oder ein Abscheidungsverfahren und eine Bildung einer Maske durchgeführt, um eine isolierende Schicht selektiv in dem Bereich des Hochspannungs-MOSFET 41 und dem Bereich des Monitor-MOSFET 41a zu bilden. Durch Bilden einer isolierenden Schicht auf der zuvor gebildeten isolierenden Schicht 7c wird die Gate-Isolierschicht 7a des Monitor-MOSFET 41a gebildet, die dicker als die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41 ist, wie in 17 dargestellt. Nach der Bildung der Gate-Isolierschichten 7 und 7a kann eine Wärmebehandlung in einer Stickstoff- oder Ammoniak-Atmosphäre durchgeführt werden. Ferner kann die vordere Oberfläche der Drift-Schicht 3 bei einer hohen Temperatur in einer Wasserstoff-Atmosphäre getempert werden, bevor die Gate-Isolierschichten 7 und 7a gebildet werden.
Die Gate-Isolierschicht 7a des Monitor-MOSFET 41a ist bevorzugt dicker als die Gate-Isolierschicht 7 des Hochspannungs-MOSFET 41, und das Schichtdickenverhältnis der Gate-Isolierschicht 7a zu der Gate-Isolierschicht 7 ist zum Beispiel gleich 120 % oder höher und gleich 250 % oder geringer. Wenn die Herstellungsverfahren für die zuerst gebildete isolierende Schicht 7c und die später gebildete isolierende Schicht unter den gleichen Bedingungen vorgegeben werden, ist das vorstehende Schichtdickenverhältnis etwa gleich 200 %, was unter dem Gesichtspunkt des Herstellungsmanagements und des Durchsatzes optimal ist.
Als nächstes werden die Gate-Elektroden 8 und 8a gebildet. Die Gate-Elektroden 8 und 8a werden zum Beispiel durch Abscheiden von Polysilicium mittels eines CVD-Verfahrens und Durchführen eines Ätzvorgangs unter Verwendung eines Resists, das mittels Photolithographie bearbeitet wird, als einer Maske gebildet.
Polysilicium kann Störstellen enthalten, wie beispielsweise Phosphor (P) und Bor (B). Dadurch, dass in Polysilicium Störstellen enthalten sind, kann der Flächenwiderstand der Gate-Elektroden 8 und 8a reduziert werden.
Schließlich werden Zwischenisolierschichten 13 und 13a gebildet, die Kontaktlöcher aufweisen, und danach werden Source-Elektroden 11 und 11a sowie Drain-Elektroden 12 und 12a gebildet, so dass dadurch der Hochspannungs-MOSFET 41 und der Monitor-MOSFET 41a fertiggestellt werden, die in 13 dargestellt sind. Die Materialien und die Herstellungsverfahren für die Gate-Elektroden 8 und 8a, die Source-Elektroden 11 und 11a sowie die Drain-Elektrode 12 können die gleichen wie jene für die Gate-Elektroden 8 und 8a, die Source-Elektroden 11 und 11a sowie die Drain-Elektrode 12 sein, die bei Ausführungsform 1 beschrieben sind.
Fazit von Ausführungsform 2
Bei Ausführungsform 2 weisen der Hochspannungs-MOSFET 41 und der Monitor-MOSFET 41a die gleichen Muldenbereiche 4 und 4a auf, während die Gate-Isolierschicht 7a dicker als die Gate-Isolierschicht 7 ist. Die Schwellenspannung Vth von jedem von dem Hochspannungs-MOSFET 41 und dem Monitor-MOSFET 41a wird durch Analyse hier mittels der folgenden Gleichung (1) ausgedrückt. $Vth = V_{FB} + 2 Φ_{F} + Q_{B} /Cox + Qss/Cox$
wobei V_FB die Flachbandspannung repräsentiert, Φ_F das Oberflächenpotential repräsentiert, Q_B die Verarmungsladung repräsentiert, Cox die Kapazität der Gate-Isolierschicht repräsentiert und Qss die Ladung der Gate-Isolierschicht repräsentiert. Die Kapazität Cox der Gate-Isolierschicht wird durch Analyse mittels der folgenden Gleichung (2) ausgedrückt. $Cox = ε ox/tox$
wobei εox die Dielektrizitätskonstante der Gate-Isolierschicht repräsentiert und tox die Schichtdicke der Gate-Isolierschicht repräsentiert.
Wenn aufgrund von Spannungen durch den Betrieb auf dem Markt eine konstante Ladung Qss an der Grenzfläche der isolierenden Schicht akkumuliert, erhöht eine Vergrößerung der Schichtdicke tox der Gate-Isolierschicht gemäß den vorstehenden Gleichungen (1) und (2) die Fluktuation der Schwellenspannung, die durch die Ladung Qss verursacht wird. Daher können gemäß Ausführungsform 2, bei der die Gate-Isolierschicht 7a des Monitor-MOSFET 41a relativ dick gestaltet wird, Fluktuationen der elektrischen Eigenschaften des Hochspannungs-MOSFET 41, wenn er auf dem Markt betrieben wird, präzise vorhergesagt werden.
Ausführungsformen und Modifikationen können kombiniert werden, und Ausführungsformen und Modifikationen können in einer geeigneten Weise modifiziert oder weggelassen werden.
Die vorstehende Beschreibung ist in sämtlichen Aspekten illustrativ und nicht restriktiv und nicht beschränkend. Daher versteht es sich, dass zahlreiche Modifikationsbeispiele konzipiert werden können.
ERLÄUTERUNG VON BEZUGSZEICHEN

1: Halbleitersubstrat
2: Halbleiterschicht
7, 7a: Gate-Isolierschicht
8, 8a: Gate-Elektrode
11, 11a: Source-Elektrode
12, 12a: Drain-Elektrode
41: Hochspannungs-MOSFET
41a: Monitor-MOSFET
Dh: Drain-Kontaktstelle
Dm: Monitor-Drain-Kontaktstelle

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2010199362 A [0004]

Claims

Halbleitereinheit, die Folgendes aufweist: - einen vertikalen Halbleitertransistor und einen horizontalen Halbleitertransistor, die auf der gleichen Halbleiterbasis angeordnet sind, - wobei eine Gate-Elektrode des vertikalen Halbleitertransistors und eine Gate-Elektrode des horizontalen Halbleitertransistors elektrisch verbunden sind, - wobei eine Source-Elektrode des vertikalen Halbleitertransistors und eine Source-Elektrode des horizontalen Halbleitertransistors elektrisch verbunden sind, - wobei eine Drain-Elektrode des vertikalen Halbleitertransistors und eine Drain-Elektrode des horizontalen Halbleitertransistors auf gegenüberliegenden Seiten in Bezug auf die Halbleiterbasis angeordnet sind und - wobei eine Schwellenspannung des horizontalen Halbleitertransistors höher als eine Schwellenspannung des vertikalen Halbleitertransistors ist.
Halbleitereinheit nach Anspruch 1, - wobei die Halbleiterbasis einen Halbleiter mit großer Bandlücke aufweist und - wobei jeder von dem vertikalen Halbleitertransistor und dem horizontalen Halbleitertransistor einen MOSFET aufweist.
Halbleitereinheit nach Anspruch 1 oder 2, - wobei eine Gate-Isolierschicht des vertikalen Halbleitertransistors und eine Gate-Isolierschicht des horizontalen Halbleitertransistors das gleiche Material und die gleiche Dicke aufweisen.
Halbleitereinheit nach einem der Ansprüche 1 bis 3, - wobei jede von einer Drain-Kontaktstelle, die der Drain-Elektrode des vertikalen Halbleitertransistors entspricht, und einer Drain-Kontaktstelle, die der Drain-Elektrode des horizontalen Halbleitertransistors entspricht, drahtgebondet ist.
Halbleitereinheit nach Anspruch 1 oder 2, - wobei eine Gate-Isolierschicht des horizontalen Halbleitertransistors dicker als eine Gate-Isolierschicht des vertikalen Halbleitertransistors ist.
Verfahren zur Herstellung der Halbleitereinheit nach Anspruch 1 oder 2, - wobei eine Gate-Isolierschicht des vertikalen Halbleitertransistors und eine Gate-Isolierschicht des horizontalen Halbleitertransistors im gleichen Schritt gebildet werden.
Verfahren zur Herstellung der Halbleitereinheit nach einem der Ansprüche 1 bis 5, das die folgenden Schritte aufweist: - Gewinnen einer ersten elektrischen Eigenschaft des horizontalen Halbleitertransistors vor einem Anlegen der Gate-Spannung und Gewinnen einer zweiten elektrischen Eigenschaft des horizontalen Halbleitertransistors nach einem Anlegen der Gate-Spannung, indem eine Gate-Spannung, bei der es sich um eine vorgegebene Spannung oder eine höhere Spannung handelt, an den horizontalen Halbleitertransistor angelegt wird, ohne die Gate-Spannung an den vertikalen Halbleitertransistor anzulegen; und - Auswählen von Halbleitereinheiten, die einem vorgegebenen Standard genügen, basierend auf der ersten elektrischen Eigenschaft und der zweiten elektrischen Eigenschaft.
Verfahren zum Ersetzen der Halbleitereinheit nach einem der Ansprüche 1 bis 5, das die folgenden Schritte aufweist: - Messen von Schwellenspannungen des vertikalen Halbleitertransistors und des horizontalen Halbleitertransistors zu verschiedenen Zeitpunkten; und - Ersetzen der Halbleitereinheit, wenn basierend auf den Schwellenspannungen des vertikalen Halbleitertransistors und den Schwellenspannungen des horizontalen Halbleitertransistors, die zu verschiedenen Zeitpunkten gemessen werden, festgestellt wird, dass die Schwellenspannungen des vertikalen Halbleitertransistors nach einer vorgegebenen Zeitspanne einen vorgegebenen Schwellenwert überschreiten.