DE112015006474T5 - Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit - Google Patents

Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit Download PDF

Info

Publication number
DE112015006474T5
DE112015006474T5 DE112015006474.5T DE112015006474T DE112015006474T5 DE 112015006474 T5 DE112015006474 T5 DE 112015006474T5 DE 112015006474 T DE112015006474 T DE 112015006474T DE 112015006474 T5 DE112015006474 T5 DE 112015006474T5
Authority
DE
Germany
Prior art keywords
electrode
area
region
well
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112015006474.5T
Other languages
English (en)
Inventor
Koji Sadamatsu
Shiro Hino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112015006474T5 publication Critical patent/DE112015006474T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Abstract

Eine Drift-Schicht (20) ist aus einem Halbleiter mit großer Bandlücke hergestellt. Auf der Drift-Schicht (20) sind erste Muldenbereiche (30) ausgebildet. Auf jedem von den ersten Muldenbereichen (30) ist ein Source-Bereich (40) ausgebildet. Auf den ersten Muldenbereichen (30) ist eine Gate-Isolierschicht (50) ausgebildet. Eine erste Elektrode (80) befindet sich in Kontakt mit den Source-Bereichen (40) und weist Dioden-Charakteristika auf, die zwischen den ersten Muldenbereichen (30) eine unipolare Leitung zu der Drift-Schicht (20) ermöglichen. Auf der Drift-Schicht (20) ist ein zweiter Muldenbereich (31) ausgebildet. Eine zweite Elektrode (81) befindet sich in Kontakt mit dem zweiten Muldenbereich (31) und ist von einer Gate-Elektrode (82) und der ersten Elektrode (80) getrennt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und ein Verfahren zum Herstellen derselben und insbesondere auf eine Halbleitereinheit, die einen Halbleiter mit großer Bandlücke verwendet, sowie auf ein Verfahren zum Herstellen derselben.
  • STAND DER TECHNIK
  • Es ist bekannt, dass ein kontinuierliches Anlegen eines Durchlassstroms an eine pn-Diode, die Siliciumcarbid (SiC) verwendet, eine Durchlassspannung erhöht (siehe zum Beispiel nachstehend das Nicht-Patentdokument 1). Dies findet statt, da eine Rekombinationsenergie, die erhalten wird, wenn Minoritätsladungsträger, die durch die pn-Diode injiziert werden, mit Majoritätsladungsträgern rekombinieren, dreieckige Stapelfehler verursacht (die auch als ”Stapelfehler vom Shockley-Typ” bezeichnet werden können), bei denen es sich um Ebenendefekte handelt, die sich von Basisebenen-Versetzungen etc. in einem Siliciumcarbid-Substrat als einem Ursprung in Kristalle hinein erstrecken (siehe zum Beispiel nachstehend das Nicht-Patentdokument 2).
  • Es kann in Betracht gezogen werden, dass eine Erhöhung der Durchlassspannung der pn-Diode auftritt, da die dreieckigen Stapelfehler den Stromfluss behindern. Eine derartige Erhöhung der Durchlassspannung kann die Zuverlässigkeit verschlechtern.
  • Es gibt einen Bericht, dass eine derartige Durchlassspannungs-Verschiebung in einer ähnlichen Weise in einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) auftritt, der Siliciumcarbid verwendet (siehe zum Beispiel nachstehend das Nicht-Patentdokument 3). Bei der MOSFET-Struktur ist zwischen einer Source und einem Drain eine parasitäre pn-Diode (eine Körper-Diode) zwischengeschaltet, und das Anlegen eines Durchlassstroms an diese Körper-Diode verschlechtert in einer ähnlichen Weise die Zuverlässigkeit als pn-Diode.
  • Wenn ein Schottky-Barrieren-Dioden-Chip, der als Freilaufdiode fungiert und eine geringe Durchlassspannung aufweist, mit einem MOSFET-Chip parallel geschaltet wird, dann wird dieses Problem gemindert. Wie in dem Patentdokument 1 jedoch aufgezeigt, erhöht der Einbau einer Diode von außen die Anzahl von Teilen, die eine Einheit aufweist. Wenn die Körper-Diode in dem MOSFET für sämtliche oder einen Teil der Funktionen der Freilaufdiode sorgt, ist es möglich, dass die Zuverlässigkeit des MOSFET-Chips ebenfalls verschlechtert ist, wie vorstehend erwähnt.
  • Beispiele für ein Verfahren, um dieses Problem anzugehen, geben einen Belastungstest für das Anlegen eines Durchlassstroms an eine pn-Dioden-Struktur während einer langen Zeitspanne und das Messen einer Änderung der Durchlassspannung vor und nach dem Anlegen des Stroms an, wie zum Beispiel in dem Patentdokument 2 erwähnt. Ein Ablehnen (oder Aussortieren) von Elementen, deren Verschlechterung bei dem Belastungstest von Produkten signifikant ist, kann eine höhere Zuverlässigkeit sicherstellen.
  • Ein Wert von Schwankungen der Durchlassspannung, auf den bei der Bestimmung des Vorhandenseins oder des Fehlens einer Verschlechterung geachtet wird, ist direkt proportional zu einer Fläche von Stapelfehlern. Die Ausdehnungsrate dieser Fläche ist nahezu direkt proportional zu einer integrierten Anzahl von Minoritätsladungsträgern, die durch eine pn-Diode injiziert werden. Diese integrierte Anzahl ist von der Höhe eines Stroms und der Zeit abhängig, während der der Strom fließt.
  • Ein Überlaststrom, um den Test zu beenden, während einer kurzen Zeitspanne kann einen Chip oder eine Prüfeinrichtung durch die übermäßige Erzeugung von Wärme in einem Dioden-Element beschädigen. Umgekehrt erfordert eine Verringerung des Stroms eine längere Zeitspanne für eine Prüfung, was infolgedessen praktische Probleme verursacht, einschließlich einer Erhöhung der Chip-Kosten.
  • Andererseits können Halbleiterchips, die als unipolare Transistoren fungieren, wie beispielsweise MOSFETs, eine Diode, die es ermöglicht, dass ein Strom nur durch Majoritätsladungsträger fließt, das heißt eine unipolare Diode, als Freilaufdiode aufweisen, um die pn-Diode zu ersetzen, welche die Zuverlässigkeit verschlechtern kann, wie vorstehend erwähnt. In den Patentdokumenten 3 und 4 enthält eine Einheitszelle eines MOSET zum Beispiel eine Schottky-Barrieren-Diode (SBD) als eine unipolare Diode.
  • Eine Aufnahme der unipolaren Diode, die eine Betriebsspannung aufweist, die niedriger als jene einer Körper-Diode ist, in eine Einheitszelle als aktiven Bereich eines unipolaren Transistors kann verhindern, dass bei dessen praktischer Verwendung ein Durchlassstrom durch die Körper-Diode in dem aktiven Bereich fließt. Dementsprechend kann eine Verschlechterung der Eigenschaften des aktiven Bereichs unterbunden werden.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: WO 2013/051 170 A1
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2004-289 023 A
    • Patentdokument 3: Japanische Patentanmeldungs-Offenlegungsschrift JP 2003-017 701 A
    • Patentdokument 4: WO 2014/162 969 A1
  • Nicht-Patentdokumente
    • Nicht-Patentdokument 1 Journal of ELECTRONIC MATERIALS, Bd. 39, Nr. 6, Seiten 684 bis 687 (2010) ”Electrical and Optical Properties of Stacking Faults in 4H-SiC Devices”
    • Nicht-Patentdokument 2 PHYSICAL REVIEW LETTERS, Bd. 92, Nr. 17, 175504 (2004) ”Driving Force of Stacking-Fault Formation in SiC p-i-n Diodes”
    • Nicht-Patentdokument 3 IEEE ELECTRON DEVICE LETTERS, Bd. 28, Nr. 7, Seiten 587 bis 589 (2007) ”A New Degradation Mechanism in High-Voltage SiC Power MOSETs”
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Mit der Erfindung zu lösende Probleme
  • Ein anderer Bereich als der aktive Bereich, insbesondere ein Anschlussbereich um den aktiven Bereich herum, weist jedoch einen Bereich auf, in dem eine unipolare Diode im Hinblick auf ihre Struktur oder ihre Funktionen nicht angeordnet werden kann, wenngleich sie eine parasitäre Diode aufweist. Wenn dieser Bereich einen Ursprung der Basisebenen-Versetzungen etc. aufweist, verschlechtern sich Charakteristika des Transistors aufgrund der Erweiterung der dreieckigen Stapelfehler.
  • Insbesondere nimmt ein Spannungsabfall mit dem Anlegen eines Source-Drain-Stroms zu. Folglich gibt es Befürchtungen, dass ein thermisches Durchgehen, das sich bei dessen praktischer Verwendung zeigt, die Elemente zerstören kann. Somit ist ein Aussortieren bei dem Belastungstest effektiv, auch wenn ein unipolarer Transistor eine SBD enthält. Da die Betriebsspannung der SBD niedriger als jene einer parasitären Diode vorgegeben ist, fließt ein Großteil des Belastungsstroms, der bei einem Belastungstest verwendet wird, in der Hauptsache nicht durch die parasitäre Diode, die getestet werden muss, sondern durch die enthaltene SBD hindurch.
  • Der Strom, der durch die enthaltene SBD hindurchfließt, wird außerdem zu einer Ursache für eine Joulesche Erwärmung, die verursacht, dass die Elemente Wärme erzeugen. Somit ist es notwendig, einen Belastungsstrom zu reduzieren, um eine thermische Schädigung eines Chips oder von Auswerteeinrichtungen durch die in den Elementen erzeugte Wärme zu verhindern. Demzufolge wird die Testzeitdauer verlängert.
  • Wenn ferner eine größere Menge des Belastungsstroms durch den aktiven Bereich hindurchfließt, beginnt der Strom auch, durch eine parasitäre pn-Diode hindurch zu fließen. Demzufolge werden die Stapelfehler in dem aktiven Bereich gebildet, in dem der Belastungstest ursprünglich nicht notwendig gewesen ist. Diese Stapelfehler können die Durchlassspannung eines MOSFET verändern. Wenn Chips abgelehnt werden, die außerhalb der Spezifikation liegen, nimmt die Fertigungsausbeute der Chips ab.
  • Wie vorstehend beschrieben, weisen die Transistoren, welche die unipolaren Transistoren aufweisen, ein Problem hinsichtlich einer langen Zeitdauer für die Durchführung des Belastungstests zwecks eines Aussortierens auf. Ferner bestand ein Problem hinsichtlich größerer Schwankungen der Transistor-Charakteristika, die durch den Belastungstest verursacht werden. Wenngleich allgemein bekannt ist, dass SiC dreieckige Stapelfehler bildet, die derartige Probleme verursachen, ist es möglich, dass auch die anderen Halbleiter mit großer Bandlücke derartige Fehler verursachen.
  • Die vorliegende Erfindung wurde konzipiert, um die Probleme zu lösen, und die Aufgabe derselben besteht darin, eine Halbleitereinheit anzugeben, die einen Transistor und eine unipolare Diode aufweist, deren Belastungstest in einer kürzeren Zeitspanne durchgeführt werden kann und deren Transistor-Charakteristika, die durch den Belastungstest verursacht werden, kaum variieren.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: ein Halbleitersubstrat, das einen ersten Leitfähigkeitstyp aufweist; eine Drift-Schicht, die den ersten Leitfähigkeitstyp aufweist; eine Mehrzahl von ersten Muldenbereichen, die einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet; Source-Bereiche, die den ersten Leitfähigkeitstyp aufweisen; eine Gate-Isolierschicht; eine Gate-Elektrode; eine erste Elektrode; zumindest einen zweiten Muldenbereich, der den zweiten Leitfähigkeitstyp aufweist; eine zweite Elektrode; sowie eine dritte Elektrode.
  • Die Drift-Schicht ist auf dem Halbleitersubstrat ausgebildet und ist aus einem Halbleiter mit großer Bandlücke hergestellt. Die ersten Muldenbereiche sind auf der Drift-Schicht ausgebildet. Der Source-Bereich ist auf jedem von den ersten Muldenbereichen ausgebildet und ist durch die ersten Muldenbereiche von der Drift-Schicht getrennt. Die Gate-Isolierschicht ist auf den ersten Muldenbereichen ausgebildet. Die Gate-Elektrode ist oberhalb der Gate-Isolierschicht ausgebildet.
  • Die erste Elektrode befindet sich in Kontakt mit den Source-Bereichen und weist Dioden-Charakteristika auf, die eine unipolare Leitung zwischen den ersten Muldenbereichen zu der Drift-Schicht ermöglichen. Der zweite Muldenbereich ist auf der Drift-Schicht ausgebildet. Die zweite Elektrode befindet sich in Kontakt mit dem zweiten Muldenbereich und ist von der Gate-Elektrode und der ersten Elektrode getrennt. Die dritte Elektrode ist mit dem Halbleitersubstrat elektrisch verbunden.
  • Ein Verfahren zum Herstellen einer Halbleitereinheit gemäß der vorliegenden Erfindung weist die folgenden Prozesse auf. Es werden folgende Komponenten gebildet: ein Halbleitersubstrat, das einen ersten Leitfähigkeitstyp aufweist; eine Drift-Schicht, die den ersten Leitfähigkeitstyp aufweist, wobei die Drift-Schicht auf dem Halbleitersubstrat gebildet wird und aus einem Halbleiter mit großer Bandlücke hergestellt wird; eine Mehrzahl von ersten Muldenbereichen, die auf der Drift-Schicht gebildet werden und einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet; einen Source-Bereich, der durch die ersten Muldenbereiche von der Drift-Schicht getrennt ist und den ersten Leitfähigkeitstyp aufweist, wobei der Source-Bereich auf jedem von den ersten Muldenbereichen gebildet wird; eine Gate-Isolierschicht, die auf den ersten Muldenbereichen gebildet wird; eine Gate-Elektrode, die oberhalb der Gate-Isolierschicht gebildet wird; eine erste Elektrode, die sich in Kontakt mit den Source-Bereichen befindet und Dioden-Charakteristika aufweist, die eine unipolare Leitung zwischen den ersten Muldenbereichen zu der Drift-Schicht ermöglichen; zumindest einen zweiten Muldenbereich, der auf der Drift-Schicht gebildet wird und den zweiten Leitfähigkeitstyp aufweist; eine zweite Elektrode, die sich in Kontakt mit dem zweiten Muldenbereich befindet und von der Gate-Elektrode und der ersten Elektrode getrennt ist; sowie eine dritte Elektrode, die mit dem Halbleitersubstrat elektrisch verbunden ist.
  • Ein pn-Übergang zwischen dem zweiten Muldenbereich und der Drift-Schicht wird mit dem Anlegen einer Spannung zwischen der zweiten Elektrode und der dritten Elektrode in Durchlassrichtung vorgespannt, wobei die Spannung niedriger als eine Spannung zwischen der ersten Elektrode und der dritten Elektrode ist.
  • Effekt der Erfindung
  • Gemäß der vorliegenden Erfindung ist die zweite Elektrode, die sich in Kontakt mit dem zweiten Muldenbereich befindet, der außerhalb des aktiven Bereichs platziert ist, getrennt von der ersten Elektrode angeordnet, die sich in Kontakt mit den ersten Muldenbereichen befindet, die innerhalb des aktiven Bereichs platziert sind. Der Belastungstest für eine Vorspannung des pn-Übergangs zwischen dem zweiten Muldenbereich und der Drift-Schicht in Durchlassrichtung unter Verwendung der zweiten Elektrode kann den Belastungsstrom niedrig halten, der durch den aktiven Bereich hindurchfließt.
  • Dementsprechend wird erstens eine Wärmemenge geringer, die während des Belastungstests in dem aktiven Bereich erzeugt wird. Somit kann der Belastungstest in einer kürzeren Zeitspanne durchgeführt werden, da bei dem Belastungstest ein höherer Strom angelegt werden kann. Zweitens wird die Bildung von Stapelfehlern in dem aktiven Bereich während des Belastungstests unterbunden. Dementsprechend treten Schwankungen der Transistor-Charakteristika, die durch den Belastungstest verursacht werden, kaum auf. Demzufolge kann die Zeitdauer für den Belastungstest verkürzt werden, und Schwankungen der Transistor-Charakteristika, die durch den Belastungstest verursacht werden, können unterbunden werden.
  • Die Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen sind:
  • 1 eine Draufsicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung schematisch darstellt;
  • 2 eine schematische Teil-Querschnittsansicht entlang der Linie II-II in 1;
  • 3 eine Draufsicht, die eine Modifikation der Anordnung gemäß 1 darstellt;
  • 4 eine Draufsicht, die einen Aufbau einer Halbleitereinheit eines Vergleichsbeispiels schematisch darstellt;
  • 5 eine schematische Teil-Querschnittsansicht entlang der Linie V-V in 4;
  • 6 eine schematische Teil-Querschnittsansicht entlang der Linie VI-VI in 4;
  • 7 eine Teil-Querschnittsansicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung schematisch darstellt;
  • 8 eine Teil-Querschnittsansicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung schematisch darstellt;
  • 9 eine Teil-Querschnittsansicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung schematisch darstellt;
  • 10 eine Teil-Querschnittsansicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 5 der vorliegenden Erfindung schematisch darstellt;
  • 11 eine Draufsicht, die einen Aufbau einer Halbleitereinheit gemäß Ausführungsform 6 der vorliegenden Erfindung schematisch darstellt;
  • 12 eine schematische Teil-Querschnittsansicht entlang der Linie XII-XII in 11;
  • 13 eine Darstellung einer ersten Modifikation der Anordnung gemäß 12;
  • 14 eine Darstellung einer zweiten Modifikation der Anordnung gemäß 12;
  • 15 eine Darstellung einer dritten Modifikation der Anordnung gemäß 12.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden auf der Grundlage der Zeichnungen Ausführungsformen der vorliegenden Erfindung beschrieben. Bei der gesamten Halbleitereinheit der Beschreibung wird ein Bereich, in dem Einheitszellen periodisch angeordnet sind, als ein aktiver Bereich bezeichnet, und der Rest des Bereichs wird als ein Anschlussbereich bezeichnet.
  • Ausführungsform 1
  • Aufbau
  • Unter Bezugnahme auf die 1 und 2 wird der Aufbau eines MOSFET 101 (einer Halbleitereinheit) gemäß Ausführungsform 1 beschrieben. Der MOSFET 101 enthält eine SBD, die später im Detail beschrieben wird.
  • Der MOSFET 101 weist Folgendes auf: ein Substrat 10 (ein Halbleitersubstrat), das eine Leitfähigkeit vom n-Typ (einen ersten Leitfähigkeitstyp) aufweist, eine Halbleiterschicht auf dem Substrat 10, eine Gate-Isolierschicht 50, eine Feld-Isolierschicht 52, eine Zwischenschicht-Isolierschicht 55, eine Source-Elektrode 80 (eine erste Elektrode), eine Test-Elektrode 81 (eine zweite Elektrode), eine Gate-Elektrode 82, eine ohmsche Elektrode 79 sowie eine Drain-Elektrode 85 (eine dritte Elektrode).
  • Die Halbleiterschicht weist Folgendes auf: eine Drift-Schicht 20, die eine Leitfähigkeit vom n-Typ aufweist, eine Mehrzahl von Muldenbereichen 30 (von ersten Muldenbereichen), die eine Leitfähigkeit vom p-Typ aufweisen (einen zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unter-scheidet), einen Muldenbereich 31 (einen zweiten Muldenbereich), der eine Leitfähigkeit vom p-Typ aufweist, Source-Bereiche 40, die eine Leitfähigkeit vom n-Typ aufweisen, sowie einen JTE-Bereich 37 (Junction-Termination-Extension-Bereich), der eine Leitfähigkeit vom p-Typ aufweist.
  • Das Substrat 10 ist zum Beispiel aus Siliciumcarbid vom 4H-Polytyp hergestellt. Das Substrat 10 weist bevorzugt eine höhere Störstellenkonzentration als Drift-Schicht 20 auf. Bei einer Oberfläche (einer oberen Oberfläche in 2) des Substrats 10 handelt es sich zum Beispiel um eine Ebene, die ungefähr um 4° in Bezug auf die (0001)-Ebene geneigt ist.
  • Die Drain-Elektrode 85 ist durch die ohmsche Elektrode 79 auf einer anderen Oberfläche (einer unteren Oberfläche in 2) des Substrats 10 ausgebildet. Die ohmsche Elektrode 79 befindet sich in Kontakt mit der unteren Oberfläche des Substrats 10. Dementsprechend ist die Drain-Elektrode 85 mit ohmscher Verbindung mit dem Substrat 10 elektrisch verbunden.
  • Die Drift-Schicht 20 ist auf dem Substrat 10 ausgebildet. Die Drift-Schicht 20 ist aus einem Halbleiter mit großer Bandlücke hergestellt und ist gemäß Ausführungsform 1 aus Siliciumcarbid mit einer hexagonalen Kristallstruktur hergestellt. Die gesamte Halbleiterschicht auf dem Substrat 10 ist bei der Ausführungsform 1 aus Siliciumcarbid als einem Halbleiter mit großer Bandlücke hergestellt. Mit anderen Worten, bei der Halbleiterschicht handelt es sich um eine Siliciumcarbid-Schicht.
  • Die Mehrzahl von Muldenbereichen 30 ist in einem aktiven Bereich R1 angeordnet, und die Bereiche sind auf der Drift-Schicht 20 voneinander getrennt. Dementsprechend sind die voneinander beabstandeten Bereiche 21 und 22, welche die Drift-Schicht 20 aufweist, zwischen den Muldenbereichen 30 angeordnet, die in der Halbleiterschicht benachbart zueinander sind. Die voneinander beabstandeten Bereiche 21 und 22 sind zum Beispiel abwechselnd angeordnet. Die Bereiche der Mehrzahl von Muldenbereichen 30 auf der Drift-Schicht 20 können in einer Querschnittsansicht einer Ebene, wie in 2 dargestellt, voneinander getrennt sein und können in einem Bereich, der aus dieser Querschnittsansicht ausgenommen ist, miteinander verbunden sein.
  • Der Source-Bereich 40 ist auf jedem der Muldenbereiche 30 in der Oberfläche der Halbleiterschicht ausgebildet. Die Source-Bereiche 40 sind flacher als die Muldenbereiche 30 und sind durch die Muldenbereiche 30 von der Drift-Schicht 20 getrennt. Für Störstellen mit einem Leitfähigkeitstyp (für Donator-Störstellen) wird zum Beispiel Stickstoff (N) verwendet, um dem Source-Bereich 40 eine Leitfähigkeit vom n-Typ zu verleihen.
  • Die Mehrzahl von Muldenbereichen 30 ist in jeweiligen Einheitszellen angeordnet, die in dem MOSFET 101 periodisch angeordnet sind. Somit sind die Muldenbereiche 30 periodisch angeordnet. Jeder von den Muldenbereichen 30 weist zwischen dem Source-Bereich 40 und dem beabstandeten Bereich 22 in der Oberfläche der Halbleiterschicht einen Bereich 35 mit hoher Konzentration auf. Die Bereiche 35 mit hoher Konzentration weisen eine Störstellenkonzentration auf, die höher als jene der anderen Bereiche in den Muldenbereichen 30 ist. Somit weisen die Bereiche 35 mit hoher Konzentration einen elektrischen Widerstand auf, der geringer als jener der anderen Bereiche in den Muldenbereichen 30 ist.
  • Der Muldenbereich 31 ist in einem Anschlussbereich R2 um den aktiven Bereich R1 herum angeordnet und ist von der Mehrzahl von Muldenbereichen 30 auf der Drift-Schicht 20 getrennt. Die Breite eines beabstandeten Bereichs zwischen den Muldenbereichen 30 und 31 ist nahezu identisch mit jener des beabstandeten Bereichs 21. Die Fläche des Muldenbereichs 31 ist größer als jene von jedem der Muldenbereiche 30.
  • Der Muldenbereich 31 ragt in der Draufsicht aus der Source-Elektrode 80 nach außen (in 2 nach rechts) vor. Jeder von den Muldenbereichen 31 weist in der Oberfläche der Halbleiterschicht einen Bereich 36 mit hoher Konzentration auf. Der Bereich 36 mit hoher Konzentration weist eine Störstellenkonzentration auf, die höher als jene der anderen Bereiche in dem Muldenbereich 31 ist. Somit weist der Bereich 36 mit hoher Konzentration einen elektrischen Widerstand auf, der geringer als jener der anderen Bereiche in dem Muldenbereich 31 ist.
  • Der Muldenbereich 31 weist bevorzugt ein Konzentrationsprofil auf, das ähnlich jenem der Muldenbereiche 30 ist, wobei Störstellen mit einem Leitfähigkeitstyp der gleichen Art verwendet werden. Hierbei können die Muldenbereiche 30 und 31 gleichzeitig gebildet werden. Außerdem weist der Bereich 36 mit hoher Konzentration bevorzugt ein Konzentrationsprofil auf, das ähnlich jenem der Bereiche 35 mit hoher Konzentration ist, wobei Störstellen mit einem Leitfähigkeitstyp der gleichen Art verwendet werden.
  • Hierbei können die Bereiche 35 und 36 mit hoher Konzentration gleichzeitig gebildet werden. Für Störstellen mit einem Leitfähigkeitstyp (Akzeptor-Störstellen) wird zum Beispiel Aluminium (A1) verwendet, um den Muldenbereichen 30 und 31 eine Leitfähigkeit vom p-Typ zu verleihen.
  • Der JTE-Bereich 37 ist an der äußersten Peripherie (in 2 rechts) des Muldenbereichs 31 angeordnet und mit dem Muldenbereich 31 verbunden. Der JTE-Bereich 37 weist eine Störstellenkonzentration auf, die geringer als jene des Muldenbereichs 31 ist.
  • Die Gate-Isolierschicht 50 ist auf den Muldenbereichen 30 ausgebildet und verteilt sich über jeden der Muldenbereiche 30 hinweg zwischen dem Source-Bereich 40 und dem beabstandeten Bereich 21. Die Gate-Isolierschicht 50 ist bevorzugt aus Siliciumoxid hergestellt und besteht zum Beispiel aus einer thermisch oxidierten Schicht.
  • Die Gate-Elektrode 82 weist einen Gate-Elektrodenbereich 60 sowie eine Verdrahtungsschicht 82w auf, die sich in Kontakt mit dem Gate-Elektrodenbereich 60 befindet. Der Gate-Elektrodenbereich 60 ist auf der Gate-Isolierschicht 50 ausgebildet und verteilt sich über jeden von den Muldenbereichen 30 hinweg durch die Gate-Isolierschicht 50 zwischen dem Source-Bereich 40 und dem beabstandeten Bereich 21.
  • Mit diesem Aufbau fungiert ein Bereich von jedem der Muldenbereiche 30, der dem Gate-Elektrodenbereich 60 durch die Gate-Isolierschicht 50 gegenüberliegt, zwischen dem beabstandeten Bereich 21 und dem Source-Bereich 40 als Kanalbereich. Bei dem Kanalbereich handelt es sich um einen Bereich, in dem eine Inversionsschicht gebildet wird, wenn der MOSFET 101 in einen EIN-Zustand gelangt, indem das Potential des Gate-Elektrodenbereichs 60 gesteuert wird.
  • Ein Material, das in der Verdrahtungsschicht 82w enthalten ist, weist bevorzugt einen geringeren spezifischen Widerstand als jenes auf, das in dem Gate-Elektrodenbereich 60 enthalten ist. Die Gate-Elektrode 82 ist von der Source-Elektrode 80 und der Test-Elektrode 81 elektrisch isoliert. Mit anderen Worten, die Gate-Elektrode 82 ist mit der Source-Elektrode 80 und der Test-Elektrode 81 nicht kurz geschlossen.
  • Die Feld-Isolierschicht 52 ist auf der Halbleiterschicht in dem Anschlussbereich R2 ausgebildet. Somit ist die Feld-Isolierschicht 52 von den Muldenbereichen 30 getrennt und auf dem Muldenbereich 31 ausgebildet. Die Feld-Isolierschicht 52 ist dicker als die Gate-Isolierschicht 50. Die Feld-Isolierschicht 52 ist an der äußersten Peripherie der Gate-Isolierschicht 50 angeordnet. Der Gate-Elektrodenbereich 60 weist eine Erweiterung über der Feld-Isolierschicht 52 auf. Bei dem Aufbau gemäß 2 weist die Feld-Isolierschicht 52 ein Ende der inneren Peripherie auf, das sich in Kontakt mit einem Ende der äußersten Peripherie der Gate-Isolierschicht 50 befindet.
  • Die Zwischenschicht-Isolierschicht 55 bedeckt den Gate-Elektrodenbereich 60, der auf der Gate-Isolierschicht 50 und der Feld-Isolierschicht 52 ausgebildet ist. Die Gate-Isolierschicht 50 ist bevorzugt aus Siliciumoxid hergestellt. Die Zwischenschicht-Isolierschicht 55 weist ein Kontaktloch 95 auf, das den Gate-Elektrodenbereich 60 in dem Anschlussbereich R2 freilegt. In dem Kontaktloch 95 ist die Verdrahtungsschicht 82w der Gate-Elektrode 82 mit dem Gate-Elektrodenbereich 60 verbunden. In einem Layoutkonzept weist der Muldenbereich 31 das Kontaktloch 95 und die Verdrahtungsschicht 82w der Gate-Elektrode 82 auf.
  • Dies ist darin begründet, dass der Muldenbereich 31, der geerdet worden ist, bei einem Source-Potential eine hohe Spannung blockiert, die an die Drain-Elektrode 85 anzulegen ist, um das Anlegen einer höheren Spannung an eine Isolierschicht (die Feld-Isolierschicht 52 bei dem Aufbau gemäß 2) unterhalb der Verdrahtungsschicht 82w zu verhindern, die ein signifikant niedrigeres Potential als die Drain-Spannung aufweist.
  • Eine Isolierschicht, welche die Gate-Isolierschicht 50 und die Zwischenschicht-Isolierschicht 55 aufweist, weist Kontaktlöcher 90, 91 und 92 auf. Die Kontaktlöcher 90 legen die Oberfläche der Halbleiterschicht in dem aktiven Bereich R1 teilweise frei, insbesondere einen Bereich der Source-Bereiche 40, die Bereiche 35 mit hoher Konzentration sowie den beabstandeten Bereich 22. Bei der Ausführungsform 1 legt jedes der Kontaktlöcher 91 und 92 die Oberfläche der Halbleiterschicht in dem Anschlussbereich R2 teilweise frei und legt den Bereich 36 mit hoher Konzentration des Muldenbereichs 31 teilweise frei. Das Kontaktloch 91 ist näher bei dem aktiven Bereich R1 angeordnet als es das Kontaktloch 92 ist.
  • Die Feld-Isolierschicht 52 befindet sich bei der Ausführungsform 1 entfernt von beiden Kontaktlöchern 91 und 92. Insbesondere ist die Feld-Isolierschicht 52 entfernter von dem aktiven Bereich R1 angeordnet als das Kontaktloch 91 ist und ist entfernter von dem aktiven Bereich R1 angeordnet als das Kontaktloch 92.
  • Die Source-Elektrode 80 ist auf einer Struktur ausgebildet, welche die Gate-Isolierschicht 50, den Gate-Elektrodenbereich 60 und die Zwischenschicht-Isolierschicht 55 aufweist. In einem Layout weist die Source-Elektrode 80 den aktiven Bereich R1 auf. Die Source-Elektrode 80 weist die Schottky-Elektroden 75, die ohmschen Kontaktbereiche 70, einen ohmschen Kontaktbereich 71 (einen ersten ohmschen Kontaktbereich) sowie eine Verdrahtungsschicht 80w auf. Die Verdrahtungsschicht 80w schließt wechselseitig die Schottky-Elektroden 75, die ohmschen Kontaktbereiche 70 und den ohmschen Kontaktbereich 71 kurz.
  • Die Schottky-Elektroden 75 sind an dem Boden der Kontaktlöcher 90 angeordnet und befinden sich in den beabstandeten Bereichen 22 in Kontakt mit der Drift-Schicht 20. Dementsprechend ist die Source-Elektrode 80 mit einer Schottky-Verbindung in den beabstandeten Bereichen 22 mit der Drift-Schicht 20 verbunden. Mit diesem Aufbau enthält der aktive Bereich R1 des MOSFET 101 eine SBD. Somit weist die Source-Elektrode 80 Dioden-Charakteristika auf, die zwischen den Muldenbereichen 30 eine unipolare Leitung zu der Drift-Schicht 20 ermöglichen.
  • Diese SBD weist ein geringeres Diffusionspotential als ein pn-Übergang zwischen der Drift-Schicht 20 und jedem von den Muldenbereichen 30 auf. Die Schottky-Elektroden 75 bedecken nicht zwangsläufig, jedoch bevorzugt die Oberfläche der beabstandeten Bereiche 22. Im Gegensatz dazu enthält der Anschlussbereich R2 des MOSFET 101 keine SBD.
  • Die ohmschen Kontaktbereiche 70 sind an dem Boden der Kontaktlöcher 90 angeordnet und befinden sich in Kontakt mit den Source-Bereichen 40. Dementsprechend ist die Source-Elektrode 80 mit ohmscher Verbindung mit den Source-Bereichen 40 verbunden. Die ohmschen Kontaktbereiche 70 in den Kontaktlöchern 90 befinden sich außerdem in Kontakt mit den Bereichen 35 mit hoher Konzentration der Muldenbereiche 30.
  • Dementsprechend ist die Source-Elektrode 80 mit ohmscher Verbindung mit den Bereichen 35 mit hoher Konzentration der Muldenbereiche 30 verbunden. Der Kontakt der ohmschen Kontaktbereiche 70 mit den Bereichen 35 mit hoher Konzentration erleichtert in höherem Maße einen Austausch von Elektronen oder positiven Löchern zwischen den ohmschen Kontaktbereichen 70 und den Muldenbereichen 30.
  • Der ohmsche Kontaktbereich 71 ist an dem Boden des Kontaktlochs 91 angeordnet und ist mit ohmscher Verbindung mit dem Bereich 36 mit hoher Konzentration des Muldenbereichs 31 verbunden. Dementsprechend ist die Source-Elektrode 80 mit ohmscher Verbindung mit dem Bereich 36 mit hoher Konzentration des Muldenbereichs 31 verbunden. Der Kontakt des ohmschen Kontaktbereichs 71 mit dem Bereich 36 mit hoher Konzentration erleichtert in höheren Maße einen Austausch von Elektronen oder positiven Löchern zwischen dem ohmschen Kontaktbereich 71 und dem Muldenbereich 31.
  • Die Test-Elektrode 81 ist von der Gate-Elektrode 82 und der Source-Elektrode 80 getrennt. Die Test-Elektrode 81 weist einen ohmschen Kontaktbereich 72 (einen zweiten ohmschen Kontaktbereich) sowie eine Verdrahtungsschicht 81w auf. Der ohmsche Kontaktbereich 72 ist an dem Boden des Kontaktlochs 92 angeordnet und befindet sich in Kontakt mit dem Bereich 36 mit hoher Konzentration des Muldenbereichs 31.
  • Dementsprechend ist der ohmsche Kontaktbereich 72 mit ohmscher Verbindung mit dem Bereich 36 mit hoher Konzentration des Muldenbereichs 31 verbunden. Mit diesem Aufbau befindet sich die Test-Elektrode 81 in Kontakt mit dem Muldenbereich 31 und ist mit ohmscher Verbindung mit dem Muldenbereich 31 verbunden. Bei einem Layoutkonzept ist es bevorzugt, dass das Kontaktloch 91 so ausgebildet ist, dass es den aktiven Bereich R1 so vollständig wie möglich umschließt und dass die Test-Elektrode 81 außerdem entlang des Kontaktlochs 91 ausgebildet ist, um den aktiven Bereich R1 so vollständig wie möglich zu umschließen.
  • Der Bereich 36 mit hoher Konzentration erstreckt sich nicht nur unmittelbar unterhalb der ohmschen Kontaktbereiche 71 und 72, sondern auch über einem breiten Bereich innerhalb des Muldenbereichs 31. Dies wirkt als eine Reduzierung des Widerstands in der Richtung einer Chip-Ebene des Muldenbereichs 31, das heißt des Flächenwiderstands. Der Bereich 36 mit hoher Konzentration spielt eine Rolle dahingehend, einen Durchbruch der Gate-Isolierschicht 50 oder der Feld-Isolierschicht 52 unmittelbar oberhalb des Muldenbereichs 31 aufgrund von Schwankungen des Potentials im Inneren des Muldenbereichs 31 während eines Schaltvorgangs des MOSFET 101 zu verhindern.
  • Eine abrupte Erhöhung des Potentials der Drain-Elektrode 85 während eines Ausschalt-Vorgangs des MOSFET 101 erhöht die Sperrvorspannung abrupt, die an den pn-Übergang zwischen dem Muldenbereich 31 und der Drift-Schicht 20 anzulegen ist. In dem Muldenbereich 31 wandern hierbei positive Löcher, die aufgrund einer Verarmung an Akzeptoren emittiert werden, im Inneren des Muldenbereichs 31 in der Richtung einer Chip-Ebene und werden durch das Kontaktloch 91 zu der bei 0 V geerdeten Source-Elektrode 80 abgeführt. Die positiven Löcher zeigen sich als ein Verschiebungsstrom, der mit zunehmender Schaltgeschwindigkeit zunimmt.
  • Das Potential jedes Bereichs des Muldenbereichs 31 erhöht sich durch eine Spannung, die einem Produkt aus der Größe des Verschiebungsstroms und des Widerstands eines Strompfads entspricht. Um das Potential zu verringern und einen Durchbruch in der Isolierschicht unmittelbar oberhalb des Muldenbereichs 31 zu verhindern, ist der Bereich 36 mit hoher Konzentration bevorzugt über einem breiten Bereich ausgebildet, wie vorstehend beschrieben.
  • Bei einer Betrachtung des MOSFET 101 von oben (1) liegen die Source-Elektrode 80, die Test-Elektrode 81 und die Gate-Elektrode 82 frei und sind in der oberen Oberfläche des MOSFET 101 voneinander getrennt. Die Test-Elektrode 81 weist bei der Ausführungsform 1 einen Bereich zwischen der Source-Elektrode 80 und der Gate-Elektrode 82 auf.
  • Die Test-Elektrode 81 weist eine Elektroden-Kontaktstelle 81P auf (1), die an der Oberfläche des MOSFET 101 freiliegt. Bei der Elektroden-Kontaktstelle 81P handelt es sich um einen Bereich, der hinlänglich groß genug ist, um eine Sondennadel zu platzieren, und weist bevorzugt eine Abmessung auf, die gleich 30 μm im Quadrat oder größer ist. In der Draufsicht gemäß 1 weist die Test-Elektrode 81 die Elektroden-Kontaktstelle 81P sowie einen sich linear erstreckenden Bereich mit einer Breite auf, die geringer als die Breite der Elektroden-Kontaktstelle ist.
  • Wird die Breite des Bereichs der Test-Elektrode 81 mit Ausnahme der Elektroden-Kontaktstelle 81P kleiner vorgegeben, wie vorstehend beschrieben, kann dies die Abmessung des Anschlussbereichs R2, der die Test-Elektrode 81 aufweist, niedrig halten. Dementsprechend können die Chip-Abmessungen niedrig gehalten werden, während die Abmessungen des aktiven Bereichs R1 beibehalten werden, der für die Leistungsfähigkeit der Einheit relevant ist, wie beispielsweise für den EIN-Widerstand des MOSFET 101.
  • Die Form der Elektroden-Kontaktstelle ist nicht auf die spezielle Form beschränkt, die in 1 dargestellt ist. Solange die Test-Elektrode 81 in der Draufsicht einen Bereich von 30 μm im Quadrat oder einen größeren Bereich aufweist, fungiert dieser Bereich als Elektroden-Kontaktstelle.
  • Wird ein Potential, das jenes der Drain-Elektrode 85 übersteigt, an die Test-Elektrode 81 angelegt, wird ein Belastungstest durchgeführt, der später im Detail beschrieben wird, um einen Belastungsstrom mit einer hohen Dichte zu einer parasitären pn-Diode zu leiten, die zwischen dem Muldenbereich 31 und der Drift-Schicht 20 ausgebildet ist. Die Elektroden-Kontaktstelle 81P weist eine Sondenspur 81M auf, die durch die Platzierung einer Sondennadel für ein Anlegen dieses Potentials erzeugt wird.
  • Der Test mit dem Anlegen eines Stroms erfordert die Elektroden-Kontaktstelle 81P nicht, wenn ein Potential von außen an die Test-Elektrode 81 angelegt wird, ohne die Elektroden-Kontaktstelle 81P zu verwenden. Die Elektroden-Kontaktstelle 81P kann nach dem Test mit dem Anlegen eines Stroms entfernt werden; in diesem Fall weist der MOSFET 101 keine Elektroden-Kontaktstelle 81P auf.
  • Bei einer Betrachtung des MOSFET 101 von oben ist es möglich, dass die Gate-Elektrode 82 lediglich mit einem Bereich ausgebildet ist, der als Elektroden-Kontaktstelle fungiert, wie in 1 dargestellt, oder sie kann zusätzlich zu dem Bereich einen Verdrahtungsbereich aufweisen, der sich linear mit einer Breite erstreckt, die geringer als jene der Elektroden-Kontaktstelle ist, wie in 3 dargestellt.
  • Herstellungsverfahren
  • Als nächstes wird im Folgenden ein Verfahren zum Herstellen des MOSFET 101 (2) beschrieben.
  • Zunächst wird die Drift-Schicht 20 auf einer Oberfläche des Substrats 10 gebildet. Insbesondere wird das Siliciumcarbid, zu dem Donator-Störstellen mit einer Störstellenkonzentration in einem Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3 hinzugefügt werden, mittels eines chemischen Gasphasenabcheidungs(CVD)-Verfahrens auf dem Substrat 10 mit einer Dicke ungefähr in einem Bereich von 5 μm bis 50 μm epitaxial aufgewachsen.
  • Als nächstes wird zum Beispiel mittels eines Photoresists eine Implantationsmaske auf der Oberfläche der Drift-Schicht 20 gebildet. Für Akzeptor-Störstellen wird A1 selektiv durch eine Ionenimplantation implantiert, wobei diese Implantationsmaske verwendet wird. Hierbei liegt die Tiefe des durch eine Ionenimplantation implantierten A1 ungefähr in einem Bereich von 0,5 μm bis 3 μm, was die Dicke der Drift-Schicht 20 nicht übersteigt.
  • Ferner liegt die Störstellenkonzentration des durch eine Ionenimplantation implantierten A1 in einem Bereich von 1 × 1017 cm–3 bis 1 × 1019 cm–3, was höher als die Donator-Konzentration der Drift-Schicht 20 ist. Danach wird die Implantationsmaske entfernt. Mit diesem Prozess werden die Bereiche, in denen A1 durch eine Ionenimplantation implantiert wird, zu den Muldenbereichen 30 und 31. Somit können die Muldenbereiche 30 und 31 gemeinsam gebildet werden.
  • Als nächstes wird zum Beispiel mittels eines Photoresists auf der Oberfläche der Drift-Schicht 20 eine weitere Implantationsmaske gebildet. Für Akzeptor-Störstellen wird A1 selektiv durch eine Ionenimplantation implantiert, wobei diese Implantationsmaske verwendet wird. Hierbei liegt die Tiefe des durch eine Ionenimplantation implantierten A1 ungefähr in einem Bereich von 0,5 μm bis 3 μm, was die Dicke der Drift-Schicht 20 nicht übersteigt.
  • Ferner liegt die Störstellenkonzentration des durch eine Ionenimplantation implantierten A1 in einem Bereich von 1 × 1016 cm–3 bis 1 × 1018 cm–3, was höher als die erste Störstellenkonzentration der Drift-Schicht 20 und geringer als die Konzentration von A1 in den Muldenbereichen 30 ist. Danach wird die Implantationsmaske entfernt. Mit diesem Prozess wird der Bereich, in dem A1 durch eine Ionenimplantation implantiert wird, zu dem JTE-Bereich 37.
  • Als nächstes wird zum Beispiel mittels eines Photoresists auf der Oberfläche der Drift-Schicht 20 eine weitere Implantationsmaske gebildet. N, bei dem es sich um Donator-Störstellen handelt, wird selektiv durch eine Ionenimplantation implantiert, wobei diese Implantationsmaske verwendet wird. Die Tiefe des durch eine Ionenimplantation implantierten N ist geringer als die Dicke der Muldenbereiche 30. Ferner liegt die Störstellenkonzentration des durch eine Ionenimplantation implantierten N in einem Bereich von 1 × 1018 cm–3 bis 1 × 1021 cm–3, was die Akzeptor-Konzentration der Muldenbereiche 30 übersteigt. Aus den mit N implantierten Bereichen werden durch diesen Prozess Bereiche vom n-Typ zu den Source-Bereichen 40.
  • Als nächstes wird zum Beispiel mittels eines Photoresists auf der Oberfläche der Drift-Schicht 20 eine weitere Implantationsmaske gebildet. A1, bei dem es sich um Akzeptor-Störstellen handelt, wird durch eine Ionenimplantation implantiert, wobei diese Implantationsmaske verwendet wird. Dann wird die Implantationsmaske entfernt. Mit diesem Prozess werden die mit A1 implantierten Bereiche zu den Bereichen 35 und 36 mit hoher Konzentration. Akzeptor-Störstellen werden bevorzugt durch eine Ionenimplantation implantiert, während das Substrat 10 oder die Drift-Schicht 20 auf 150°C oder eine höhere Temperatur erwärmt wird, um den Widerstand der Bereiche 35 und 36 mit hoher Konzentration zu reduzieren.
  • Die vorstehend beschriebenen Ionenimplantations-Prozesse können in irgendeiner Reihenfolge durchgeführt werden. Als nächstes führt eine Wärmebehandlungs-Vorrichtung ein Tempern bei einer Temperatur in einem Bereich von 1300°C bis 1900°C in einer inerten Gas-Atmosphäre, wie beispielsweise Argon (Ar), während einer Dauer von 30 Sekunden bis 1 Stunde durch. Dementsprechend werden die durch eine Ionenimplantation implantierten Störstellen mit einem Leitfähigkeitstyp elektrisch aktiviert.
  • Danach wird in einem Bereich mit Ausnahme der Positionen, die annähernd dem aktiven Bereich R1 entsprechen, die Feld-Isolierschicht 52 gebildet, die eine Siliciumdioxid-Schicht aufweist und eine Dicke ungefähr in einem Bereich von 0,5 μm bis 2 μm aufweist. Nach dem Ausbilden der Feld-Isolierschicht 52 auf der gesamten Oberfläche mittels des CVD-Verfahrens wird zum Beispiel der Bereich der Feld-Isolierschicht 52 an den Positionen, die annähernd dem aktiven Bereich R1 entsprechen, unter Verwendung von Photolithographie- und Atz-Techniken entfernt.
  • Als nächstes wird die Gate-Isolierschicht 50, die aus Siliciumoxid hergestellt ist und eine gewünschte Dicke aufweist, durch thermisches Oxidieren der Oberfläche des Siliciumcarbids gebildet, das nicht durch die Feld-Isolierschicht 52 bedeckt ist. Danach wird eine polykristalline Siliciumschicht mit einer Leitfähigkeit mittels eines CVD-Verfahrens bei einem geringen Druck auf der Gate-Isolierschicht 50 gebildet und strukturiert, um den Gate-Elektrodenbereich 60 zu bilden.
  • Danach wird die Zwischenschicht-Isolierschicht 55 mittels eines CVD-Verfahrens bei einem geringen Druck gebildet. Dann werden Öffnungen für ein Freilegen von Bereichen, bei denen die ohmschen Kontaktbereiche 70 bis 72 in der Halbleiterschicht gebildet werden sollen, in der Zwischenschicht-Isolierschicht 55 und der Gate-Isolierschicht 50 gebildet.
  • Als nächstes wird zum Beispiel mittels Sputtern eine Metallschicht gebildet, die in der Hauptsache Nickel (Ni) enthält. Danach wird diese Schicht bei einer Temperatur in einem Bereich von 600°C bis 1100°C thermisch behandelt. Somit wird zwischen der Siliciumcarbid-Schicht und der Metallschicht in den Öffnungen ein Silicid gebildet. Dann werden die verbliebenen, nicht silicidierten Bereiche der Metallschicht entfernt.
  • Die Bereiche können mittels eines Nassätz-Vorgangs entfernt werden, der zum Beispiel eine von Schwefelsäure, Salpetersäure und Salzsäure oder ein Lösungsgemisch dieser Säuren sowie eine Wasserstoffperoxid-Lösung verwendet. Dementsprechend werden die ohmschen Kontaktbereiche 70 bis 72 gebildet.
  • Als nächstes wird auf der unteren Oberfläche des Substrats 10 eine Metallschicht gebildet, die in der Hauptsache Ni enthält. Diese Metallschicht wird thermisch behandelt, um die ohmsche Elektrode 79 auf der Rückseite des Substrats 10 zu bilden.
  • Als nächstes werden Bereiche der Gate-Isolierschicht 50 und der Zwischenschicht-Isolierschicht 55 oberhalb der beabstandeten Bereiche 22 sowie ein Bereich der Zwischenschicht-Isolierschicht 55, bei dem das Kontaktloch 95 gebildet werden soll, mittels einer Strukturierungs-Technologie zum Beispiel unter Verwendung eines Photoresists entfernt. Die Bereiche werden bevorzugt durch einen Nassätz-Vorgang entfernt, der die Oberfläche des Siliciumcarbids, die zu einer SBD-Grenzfläche werden soll, nicht beschädigt.
  • Danach werden zum Beispiel mittels Sputtern die Schottky-Elektroden 75 aufgebracht. Bei dem aufzubringenden Material handelt es sich bevorzugt um die Materialien Ti, Mo oder Ni.
  • Dann wird eine Verdrahtungs-Metallschicht, die zum Beispiel aus A1 hergestellt wird, mittels Sputtern oder Aufdampfen auf der Oberfläche des Substrats 10 gebildet, die bis zu diesem Punkt bearbeitet worden ist, und wird mittels einer Photolithographie-Technik zu einer vorgegebenen Form bearbeitet. Dementsprechend werden die Verdrahtungsschicht 80w, die sich in Kontakt mit den ohmschen Kontaktbereichen 70 und 71 und den Schottky-Elektroden 75 befindet, die Verdrahtungsschicht 81w, die sich in Kontakt mit dem ohmschen Kontaktbereich 72 befindet, sowie die Verdrahtungsschicht 82w gebildet, die sich in Kontakt mit dem Gate-Elektrodenbereich 60 befindet. Ferner wird die Drain-Elektrode 85, bei der es sich um eine Metallschicht handelt, auf der Oberfläche der ohmschen Elektrode 79 gebildet, die auf der unteren Oberfläche des Substrats 10 ausgebildet ist.
  • Dementsprechend ist ein halb fertiggestelltes Produkt des MOSFET 101 gebildet, das Folgendes aufweist: das Substrat 10, die Halbleiterschicht auf dem Substrat 10, wie vorstehend beschrieben, die Gate-Isolierschicht 50, die Feld-Isolierschicht 52, die Zwischenschicht-Isolierschicht 55, die Source-Elektrode 80, die Test-Elektrode 81, die Gate-Elektrode 82 sowie die Drain-Elektrode 85.
  • Als nächstes wird der Belastungstest bei dem halb fertiggestellten Produkt des MOSFET 101 durchgeführt. Insbesondere wird der pn-Übergang zwischen dem Muldenbereich 31 und der Drift-Schicht 20 mit einer Erhöhung des Potentials der Test-Elektrode 81 in Bezug auf die Drain-Elektrode 85 in Durchlassrichtung vorgespannt. Eine Sondennadel wird mit der Elektroden-Kontaktstelle 81P (1) der Test-Elektrode 81 in Kontakt gebracht, um dieses Potential anzulegen.
  • Hierbei ist es notwendig, die Sondennadel in die Elektroden-Kontaktstelle 81P einzuführen, um den Kontaktwiderstand zwischen der Sondennadel und der Elektroden-Kontaktstelle 81P zu reduzieren. Demzufolge wird auf der Elektroden-Kontaktstelle 81P die Sondenspur 81M gebildet.
  • Die Spannung, die bei dem Belastungstest zwischen der Test-Elektrode 81 und der Drain-Elektrode 85 angelegt werden soll, ist niedriger als die Spannung zwischen der Source-Elektrode 80 und der Drain-Elektrode 85 vorgegeben. Mit anderen Worten, das Potential der Source-Elektrode 80 ist niedriger als jenes der Test-Elektrode 81 vorgegeben. Das Potential der Source-Elektrode 80 ist bevorzugt so vorgegeben, dass es das Diffusionspotential der parasitären pn-Diode in Bezug auf das Potential der Drain-Elektrode 85 nicht übersteigt.
  • Bei dem Potential der Source-Elektrode 80 kann es sich um ein Floating-Potential ohne irgendein Anlegen eines Potentials von außen handeln. Hierbei handelt es sich bei dem Potential der Source-Elektrode 80 um ein Potential zwischen dem Potential der Test-Elektrode 81 und dem Potential der Drain-Elektrode 85, und somit ist es niedriger als das Potential der Test-Elektrode 81.
  • Wird das Potential angelegt, wie vorstehend beschrieben, fließt der Belastungsstrom bevorzugter durch die parasitäre pn-Diode, die zwischen dem Muldenbereich 31 und der Drift-Schicht 20 ausgebildet ist, als durch die parasitäre pn-Diode, die zwischen jedem von den Muldenbereichen 30 und der Drift-Schicht 20 ausgebildet ist. Wenn das Potential angelegt wird, dann ist das Potential der Gate-Elektrode 82 bevorzugt so hoch wie jenes der Test-Elektrode 81 oder niedriger als jenes von der Test-Elektrode 81, um den Kanal zuverlässig auf AUS zu schalten.
  • Wenn der Belastungsstrom an die parasitäre pn-Diode angelegt wird, die zwischen dem Muldenbereich 31 und der Drift-Schicht 20 ausgebildet ist, dann erstrecken sich die dreieckigen Stapelfehler, wenn ein Ursprung für Fehler vorhanden ist, wie beispielsweise Basisebenen-Versetzungen. Die Ausdehnung der Fehler beeinflusst die Stromführungs-Eigenschaften zwischen der Drain-Elektrode 85 und der Source-Elektrode 80 oder der Test-Elektrode 81.
  • Nach diesem Belastungstest werden die Stromführungs-Eigenschaften zwischen den Elektroden erfasst, und nicht normale Produkte werden abgelehnt. Mit anderen Worten, nach der Bildung einer Mehrzahl von halb fertiggestellten Produkten werden diese durch den Belastungstest aussortiert. Bei den Stromführungs-Eigenschaften kann es sich um Widerstandswerte oder Durchbruch-Charakteristika handeln.
  • Wird ein Strom zwischen der Test-Elektrode 81 und der Drain-Elektrode 85 angelegt, wird zum Beispiel ein Element abgelehnt, das einen größeren Spannungsabfall aufweist. Ferner können ähnliche Messungen vor dem Belastungstest durchgeführt werden, und ein resultierender Wert von Schwankungen der Eigenschaften vor und nach dem Belastungstest kann bestimmen, ob es notwendig ist, das Element auszusortieren.
  • Wie vorstehend beschrieben, werden die Source-Elektrode 80 und die Test-Elektrode 81 bevorzugt kurzgeschlossen, nachdem der Belastungsstrom an die parasitäre pn-Diode angelegt worden ist. Mit anderen Worten, der MOSFET 101 ist bevorzugt mit einem Verdrahtungsbereich 80 versehen, der die Source-Elektrode 80 und die Test-Elektrode 81 elektrisch kurzschließt. Der Verdrahtungsbereich 89 kann oberhalb der Source-Elektrode 80 und der Test-Elektrode 81 angeordnet sein, um leicht gebildet werden zu können, und er wird mittels Draht-Bonden zum Beispiel als Bond-Draht gebildet.
  • Infolgedessen wird der MOSFET 101 erhalten.
  • Freilauf-Betrieb in der praktischen Verwendung
  • Wenn das Potential der Source-Elektrode 80 jenes der Drain-Elektrode 85 übersteigt, führt der MOSFET 101 einen Freilauf-Betrieb durch. Da ein Strom in dem aktiven Bereich R1 durch die enthaltene SBD fließt, so fließt ein Durchlassstrom nicht durch die pn-Diode, die durch jeden von den Muldenbereichen 30 und die Drift-Schicht gebildet wird. Im Gegensatz dazu fließt ein Durchlassstrom durch die pnDiode, die durch den Muldenbereich 31 und die Drift-Schicht 20 gebildet wird, da der Anschluss-Bereich R2 keine SBD enthält.
  • Wenn die pn-Diode, die durch den Muldenbereich 31 und die Drift-Schicht 20 in dem Anschlussbereich R2 gebildet wird, einen Ursprung für Fehler aufweist, wie beispielsweise Basisebenen-Versetzungen, verschlechtert eine Ausdehnung der dreieckigen Stapelfehler die Eigenschaften des Transistors. Da der MOSFET 101 gemäß Ausführungsform 1 dem Aussortierungs-Verfahren unterzogen worden ist, tritt eine derartige Verschlechterung der Eigenschaften kaum auf.
  • Vergleichsbeispiel
  • Ein MOSFET 199 (4 und 6) eines Vergleichsbeispiels weist die beschriebene Test-Elektrode 81 nicht auf. Somit erfordert das Anlegen eines Potentials bei dem Belastungstest die Verwendung der Source-Elektrode 80. Hierbei befindet sich die Source-Elektrode 80 auch in Kontakt mit dem aktiven Bereich R1, der eine SBD mit einer geringeren Betriebsspannung als jener der pn-Diode enthält. Somit fließt ein Großteil des Belastungsstroms durch den aktiven Bereich R1, der den Belastungstest nicht erfordert. Der Belastungsstrom, der durch die SBD hindurchfließt, die in dem aktiven Bereich R1 enthalten ist, erzeugt außerdem durch Joulesche Erwärmung, die von einem Spannungsabfall in der Einheit abhängig ist, Wärme in den Elementen.
  • Somit ist es notwendig, eine Menge eines durchfließenden Stroms niedrig zu halten, um zu verhindern, dass ein Chip oder eine Auswerteeinrichtung durch diese Wärme thermisch beschädigt wird. Demzufolge weist die pn-Diode, die durch den Muldenbereich 31 und die Drift-Schicht 20 in dem Anschlussbereich R2 gebildet wird, eine geringere Belastungsstromdichte auf. Somit wird die Zeitdauer verlängert, die für den Belastungstest erforderlich ist.
  • Wenn eine größere Menge des Belastungsstroms durch den aktiven Bereich R1 hindurch fließt, beginnt der Strom außerdem, durch die parasitäre pn-Diode hindurch zu fließen, die durch jeden von den Muldenbereichen 30 und die Drift-Schicht 20 in dem aktiven Bereich R1 gebildet wird. Dies ist darin begründet, dass eine Erhöhung der Stromdichte in der SBD den Spannungsabfall in den beabstandeten Bereichen 22 erhöht, so dass die Durchlassvorspannung erhöht wird, die an den pn-Dioden anliegt.
  • Folglich werden die Stapelfehler in dem aktiven Bereich R1 gebildet, in dem der Belastungstest ursprünglich nicht notwendig ist. Dementsprechend kann zum Beispiel die Durchlassvorspannung in dem MOSFET 199 einer Änderung unterworfen sein. Wenn ein derartiges Produkt durch ein Aussondern abgelehnt wird, nimmt die Fertigungsausbeute ab.
  • Vorteile
  • Gemäß Ausführungsform 1 ist die Test-Elektrode 81, die sich in Kontakt mit dem Muldenbereich 31 in dem Anschlussbereich R2 befindet, getrennt von der Source-Elektrode 80 angeordnet, die sich in Kontakt mit den Muldenbereichen 30 in dem aktiven Bereich R1 befindet. Der Belastungstest für eine Vorspannung des pn-Übergangs zwischen dem Muldenbereich 31 und der Drift-Schicht 20 unter Verwendung der Test-Elektrode 81 in Durchlassrichtung kann unterbinden, dass der Belastungsstrom durch den aktiven Bereich R1 hindurchfließt.
  • Dementsprechend wird erstens eine Wärmemenge geringer, die während des Belastungstests in dem aktiven Bereich R1 erzeugt wird. Da bei dem Belastungstest somit ein höherer Strom angelegt werden kann, kann der Belastungstest in einer kürzeren Zeitspanne durchgeführt werden. Zweitens wird die Bildung der Stapelfehler in dem aktiven Bereich R1 während des Belastungstests unterbunden.
  • Daher treten Schwankungen der Transistor-Charakteristika, die durch den Belastungstest verursacht werden, kaum auf. Demzufolge kann die Zeitdauer für den Belastungstest verkürzt werden, und Schwankungen der Transistor-Charakteristika, die durch den Belastungstest verursacht werden, können unterbunden werden.
  • Die Elektroden-Kontaktstelle 81P kann das Anlegen des Belastungsstroms von außen erleichtern. Insbesondere kann eine Sondennadel problemlos auf der Elektroden-Kontaktstelle 81P platziert werden, um es zu ermöglichen, dass der Belastungsstrom fließt. Die auf der Elektroden-Kontaktstelle 81P ausgebildete Sondenspur 81M kann eine Erkennung des Belastungsstroms erleichtern, der bereits angelegt worden ist.
  • Eine Einheit, die eine Mehrzahl von Elektroden-Kontaktstellen mit jeweiligen Sondenspuren aufweist, kann eine Belastung separat für jede der Elektroden-Kontaktstellen anwenden und erfordert keinerlei zusätzlichen Prozess, um die Kontaktstellen danach zu entfernen; daher können verschiedenartige Belastungen ohne eine Erhöhung der Kosten angewendet werden.
  • Sind die Source-Elektrode 80 und die Test-Elektrode 81 durch den Verdrahtungsbereich 89 kurzgeschlossen, kann sich das Potential des Muldenbereichs 31 zuverlässig an jenes der Source-Elektrode 80 annähern. Somit ist es möglich, das Anlegen einer höheren Spannung an die Gate-Isolierschicht 50 und die Feld-Isolierschicht 52 auf dem Muldenbereich 31 zu verhindern. Da der Bereich 36 mit hoher Konzentration bei der Ausführungsform 1 mit der Source-Elektrode 80 und der Test-Elektrode 81 verbunden ist, kann sich das Potential des Muldenbereichs 31 in einem gewissen Maß selbst unter Weglassen des Verdrahtungsbereichs 89 an jenes der Source-Elektrode 80 annähern.
  • Die Source-Elektrode 80 und die Test-Elektrode 81 können mit ohmscher Verbindung durch die ohmschen Kontaktbereiche 71 beziehungsweise 72 mit dem Muldenbereich 31 verbunden sein.
  • Ausführungsform 2
  • Wie unter Bezugnahme auf 7 ersichtlich, erstreckt sich die Feld-Isolierschicht 52 bis zu einer Position näher bei dem aktiven Bereich R1 in einem MOSFET 102 (einer Halbleitereinheit) gemäß Ausführungsform 2 als jenem des MOSFET 101 (2). Mit anderen Worten, eine Grenze zwischen der Feld-Isolierschicht 52 und der Gate-Isolierschicht 50 ist näher bei dem aktiven Bereich R1 positioniert als es die Kontaktlöcher 91 und 92 sind. Folglich durchdringen die Kontaktlöcher 91 und 92 nicht nur die Zwischenschicht-Isolierschicht 55, sondern auch die Feld-Isolierschicht 52. Somit sind die ohmschen Kontaktbereiche 71 und 72 in den Kontaktlöchern 91 und 92 angeordnet, die jeweils in der Feld-Isolierschicht 52 angeordnet sind.
  • Da die Strukturen mit Ausnahme des Vorstehenden nahezu die gleichen wie jene bei der Ausführungsform 1 sind, sind die gleichen oder entsprechende Bauelemente mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt.
  • Während eines Schaltvorgangs des MOSFET 102 nimmt das Potential des Muldenbereichs 31 gemäß einem Verschiebungsstrom zu. Bei der Ausführungsform 2 ist die Feld-Isolierschicht 52, die dicker als die Gate-Isolierschicht 50 ist, in der Nähe der ohmschen Kontaktbereiche 71 und 72 angeordnet, die mit dem Muldenbereich 31 verbunden sind, dessen Potential zunimmt, wie vorstehend beschrieben. Dementsprechend wird ein Durchbruch der Isolierschichten in der Nähe der ohmschen Kontaktbereiche 71 und 72 unterbunden.
  • Ein Endbereich der Feld-Isolierschicht 52, der näher bei dem aktiven Bereich R1 liegt, ist bevorzugt näher bei dem aktiven Bereich R1 angeordnet als ein Endbereich des Bereichs 36 mit hoher Konzentration näher bei dem aktiven Bereich R1 liegt. Dies ist darin begründet, dass die Isoliereigenschaften der zu bildenden Gate-Isolierschicht 50 auf dem Bereich 36 mit hoher Konzentration aufgrund der höheren Störstellenkonzentration in dem Bereich 36 mit hoher Konzentration abnehmen, wenn die Gate-Isolierschicht 50 sogar auf dem Bereich 36 mit hoher Konzentration gebildet wird. Der Endbereich der Feld-Isolierschicht 52 näher bei dem aktiven Bereich R1 liegt in einer Draufsicht bevorzugt in dem Muldenbereich 31.
  • Ein Verfahren zur Herstellung des MOSFET 102 ist nahezu das gleiche wie jenes für den MOSFET 101. Der Unterschied liegt in einer Anforderung, dass die Feld-Isolierschicht 52 an den Positionen der Kontaktlöcher 91 und 92 geätzt wird, um die Kontaktlöcher 91 und 92 zu bilden. Dieser Ätzvorgang kann gleichzeitig mit dem Ätzprozess der Feld-Isolierschicht 52 durchgeführt werden, der bei Ausführungsform 1 beschrieben ist.
  • Beide ohmschen Kontaktbereiche 71 und 72 sind in den Kontaktlöchern angeordnet, die in der Feld-Isolierschicht 52 gemäß Ausführungsform 2 angeordnet sind. Als Modifikation ist es möglich, dass nur einer der ohmschen Kontaktbereiche 71 und 72 in den Kontaktlöchern angeordnet ist, die in der Feld-Isolierschicht 52 angeordnet sind. Hierbei werden in der Nähe des einen der ohmschen Kontaktbereiche die beschriebenen Vorteile erzielt.
  • Ausführungsform 3
  • Unter Bezugnahme auf 8 weist ein MOSFET 103 (eine Halbleitereinheit) gemäß Ausführungsform 3 anders als der MOSFET 102 (7) das Kontaktloch 91 nicht auf. Somit sind die Source-Elektrode 80 und der Muldenbereich 31 durch die Isolierschichten getrennt. Bei einer praktischen Verwendung des MOSFET 103 gemäß Ausführungsform 3 ist es notwendig, dass der Verdrahtungsbereich 89 die Source-Elektrode 80 und die Test-Elektrode 81 nach dem Anlegen des Belastungsstroms kurzschließt, um zu verhindern, dass sich das Potential des Muldenbereichs 31 in einem Floating-Zustand befindet.
  • Da die Strukturen mit Ausnahme des Vorstehenden nahezu die gleichen wie jene bei der Ausführungsform 2 sind, sind die gleichen oder entsprechende Bauelemente mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt.
  • Gemäß Ausführungsform 3 kann verhindert werden, dass ein Austreten des Stroms, der bei dem Belastungstest durch die Test-Elektrode 81 anzulegen ist, durch einen Strompfad, der durch das Kontaktloch 81 hindurchfährt, zu dem aktiven Bereich R1 erfolgt. Dementsprechend kann die Zeitdauer für den Belastungstest verkürzt werden. Wie unter Bezugnahme auf 7 ersichtlich, erreicht der Strompfad die Drain-Elektrode 85 in der angegebenen Reihenfolge durch die Test-Elektrode 81, den Muldenbereich 31, den ohmschen Kontaktbereich 71, die Verdrahtungsschicht 80w, die Schottky-Elektroden 75 und die beabstandeten Bereiche 22.
  • Ausführungsform 4
  • Wie unter Bezugnahme auf 9 ersichtlich, weist der Muldenbereich 31 in einem MOSFET 104 (einer Halbleitereinheit) gemäß Ausführungsform 4 eine Mehrzahl von Muldenbereichen 31a und 31b auf, die durch einen beabstandeten Bereich 23, den die Drift-Schicht 20 aufweist, voneinander getrennt sind. Der Muldenbereich 31a ist mit dem ohmschen Kontaktbereich 71 verbunden, und der Muldenbereich 31b ist mit dem ohmschen Kontaktbereich 72 verbunden.
  • Mit anderen Worten, unter der Mehrzahl von Muldenbereichen 31 unterscheidet sich der Muldenbereich, der mit ohmscher Verbindung mit dem ohmschen Kontaktbereich 71 verbunden ist, von dem Muldenbereich, der mit ohmscher Verbindung mit dem ohmschen Kontaktbereich 72 verbunden ist. Die Breite des beabstandeten Bereichs 23 ist bevorzugt geringer als die Breite des beabstandeten Bereichs 21 oder 22 oder gleich dieser, so dass die Durchbruchspannung nicht reduziert wird.
  • Bei einer praktischen Verwendung des MOSFET 104 gemäß Ausführungsform 4 ist es notwendig, dass der Verdrahtungsbereich 89 die Source-Elektrode 80 und die Teste-Elektrode 81 nach dem Anlegen des Belastungsstroms kurzschließt, um zu verhindern, dass sich das Potential des Muldenbereichs 31 in einem Floating-Zustand befindet.
  • Da die Strukturen mit Ausnahme des Vorstehenden nahezu die gleichen wie jene bei der Ausführungsform 2 sind, sind die gleichen oder entsprechende Bauelemente mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt.
  • Gemäß Ausführungsform 4 ist es möglich, zu verhindern, dass die Test-Elektrode 81, die den ohmschen Kontaktbereich 72 aufweist, und die Source-Elektrode 80, die den ohmschen Kontaktbereich 71 aufweist, durch einen Muldenbereich verbunden sind. Dementsprechend werden die Vorteile ähnlicher jenen bei der Ausführungsform 3 erzielt. Mit anderen Worten, es ist möglich, zu unterbinden, dass der Belastungsstrom von der Test-Elektrode 81 durch die Source-Elektrode 80 zu den Muldenbereichen 30 fließt, und die Zeitdauer für den Belastungstest zu verkürzen.
  • Der Belastungsstrom, der von der Test-Elektrode 81 angelegt wird, fließt kaum durch einen Bereich, der näher bei dem aktiven Bereich R1 liegt als der beabstandete Bereich 23 liegt. Der Ursprung für Fehler in einem derartigen Bereich wird kaum auf das Resultat des Belastungstests widergespiegelt. Um dies zu vermeiden, ist der beabstandete Bereich 23 bevorzugt so nah wie möglich bei dem Kontaktloch 91 angeordnet. Insbesondere wird der beabstandete Bereich 23 bevorzugt näher an das Kontaktloch 91 als an das Kontaktloch 92 herangebracht.
  • Ausführungsform 5
  • Wie unter Bezugnahme auf 10 ersichtlich, weist ein MOSFET 10 (eine Halbleitereinheit) gemäß Ausführungsform 5 einen Bereich auf, in dem der Bereich 36 mit hoher Konzentration zwischen den Kontaktlöchern 91 und 92 nicht ausgebildet ist. Mit anderen Worten, der Bereich 36 mit hoher Konzentration weist einen beabstandeten Bereich 24 zwischen den Kontaktlöchern 91 und 92 auf. Bei dem beabstandeten Bereich 24 handelt es sich um einen anderen Bereich als den Bereich 36 mit hoher Konzentration in dem Muldenbereich 31. Somit weist der beabstandete Bereich 24 einen Flächenwiderstand auf, der höher als jener eines Bereichs ist, in dem der Bereich 36 mit hoher Konzentration gebildet worden ist.
  • Mit anderen Worten, der MOSFET 105 weist den folgenden Aufbau auf. Der eine Muldenbereich 31 weist eine Ebene S1 (eine erste Ebene), die mit ohmscher Verbindung mit dem ohmschen Kontaktbereich 71 verbunden ist, sowie eine Ebene S2 (eine zweite Ebene) auf, die mit ohmscher Verbindung mit dem ohmschen Kontaktbereich 72 verbunden ist. Dieser Muldenbereich 31 weist eine Ebene S3 (eine dritte Ebene) auf, welche die Ebene S1 und die Ebene S2 trennt. In diesem Muldenbereich 31 ist der Flächenwiderstand der Ebene S3 höher als der Flächenwiderstand von jeder von der Ebene S1 und der Ebene S2.
  • Da die Strukturen mit Ausnahme des Vorstehenden nahezu die gleichen wie jene bei der Ausführungsform 2 sind, werden die gleichen oder entsprechende Bauelemente mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt.
  • Gemäß Ausführungsform 5 ist ein Bereich entlang der Ebene S3 mit einem höheren Flächenwiderstand in einem elektrischen Pfad zwischen der Test-Elektrode 81, die den ohmschen Kontaktbereich 72 aufweist, und der Source-Elektrode 80 angeordnet, die den ohmschen Kontaktbereich 71 aufweist. Somit ist es möglich, ein Austreten des Belastungsstroms zu unterbinden, der von der Test-Elektrode 81 durch die Source-Elektrode 80 zu den Muldenbereichen 30 fließt. Dementsprechend kann die Zeitdauer für den Belastungstest verkürzt werden.
  • Da der eine Muldenbereich 31 ferner die Source-Elektrode 80 und die Test-Elektrode 81 verbindet, wird vermieden, dass sich das Potential der zweiten Mulde, die mit der Test-Elektrode 81 verbunden ist, beträchtlich von jenem der Source-Elektrode 80 unterscheidet, ohne in jedem Fall den Verdrahtungsbereich 89 für ein Kurzschließen der Source-Elektrode 80 und der Teste-Elektrode 81 anzubringen.
  • Der Belastungsstrom, der von der Test-Elektrode 81 angelegt wird, fließt kaum durch einen Bereich, der näher bei dem aktiven Bereich R1 liegt als der beabstandete Bereich 24. Der Ursprung für Fehler in einem derartigen Bereich wird kaum auf das Resultat des Belastungstests widergespiegelt. Um dies zu vermeiden, ist der beabstandete Bereich 24 bevorzugt so nahe wie möglich bei dem Kontaktloch 91 angeordnet. Insbesondere wird der beabstandete Bereich 24 bevorzugt näher an das Kontaktloch 91 als an das Kontaktloch 92 herangebracht.
  • Ausführungsform 6
  • Wie unter Bezugnahme auf die 11 und 12 ersichtlich, ist die Gate-Elektrode 82 in einer Draufsicht in einem MOSFET 106 (einer Halbleitereinheit) anders als bei dem MOSFET 101 (1) zwischen der Source-Elektrode 80 und der Test-Elektrode 81 positioniert. Mit diesem Aufbau weist die Test-Elektrode 81 einen Bereich auf, der von dem aktiven Bereich R1 entfernter ist als die Gate-Elektrode 82.
  • Ein Verfahren zum Herstellen des MOSFET 106 ist nahezu das gleiche wie jenes für den MOSFET 101. Als Unterschied kann das Masken-Layout zwischen einem Zeitpunkt, wenn die Gate-Elektrode 82 und die Test-Elektrode 81 gebildet werden, und einem Zeitpunkt geändert werden, wenn die Kontaktlöcher 92 und 95 gebildet werden.
  • Da die Strukturen mit Ausnahme des Vorstehenden nahezu die gleichen wie jene bei der Ausführungsform 1 sind, sind die gleichen oder entsprechende Bauelemente mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung derselben wird nicht wiederholt. Die Ausführungsform 6 erzielt ebenso die gleichen Vorteile wie jene bei der Ausführungsform 1.
  • Als nächstes werden jeweils unter Bezugnahme auf die 13 bis 15 MOSFETs 106a bis 106c (Halbleitereinheiten) von Modifikationen beschrieben. Da das Kontaktloch 91 in dem MOSFET 106a in einer ähnlichen Weise wie bei der Ausführungsform 3 weggelassen ist, werden die gleichen Vorteile wie jene bei der Ausführungsform 3 erzielt.
  • Da der beabstandete Bereich 23 in dem MOSFET 106b in einer ähnlichen Weise wie bei der Ausführungsform 4 angeordnet ist, werden die gleichen Vorteile wie jene bei der Ausführungsform 4 erzielt. Da der beabstandete Bereich 24 in dem MOSFET 106c in einer ähnlichen Weise wie bei der Ausführungsform 5 angeordnet ist, werden die gleichen Vorteile wie jene bei der Ausführungsform 5 erzielt.
  • Bei der Beschreibung wird die elektrische Verbindung mit einem geringeren Widerstand als ”ohmsche Verbindung” bezeichnet, und die Struktur, um eine derartige ohmsche Verbindung zu erhalten, wird als ein ”ohmscher Kontaktbereich” oder eine ”ohmsche Elektrode” bezeichnet. Hierbei ist mit der ”Verbindung mit einem geringeren Widerstand” zum Beispiel eine Verbindung mit einem Kontaktwiderstand gemeint, der kleiner als oder gleich 100 Ωcm2 ist, und sie erfüllt nicht zwangsläufig ohmsche Charakteristika hinsichtlich einer vollständigen Linearität als Strom-/Spannungs-Charakteristik in einem engen Sinne.
  • Wenngleich bei jeder der vorstehenden Ausführungsformen der erste Leitfähigkeitstyp als eine Leitfähigkeit vom n-Typ definiert ist und der zweite Leitfähigkeitstyp als ein Leitfähigkeitstyp vom p-Typ definiert ist, kann ferner umgekehrt der erste Leitfähigkeitstyp als eine Leitfähigkeit vom p-Typ definiert sein, und der zweite Leitfähigkeitstyp kann als eine Leitfähigkeit vom n-Typ definiert sein. In einem derartigen Fall sind die Details hinsichtlich der Höhe des Potentials, die vorstehend beschrieben sind, umgekehrt.
  • Ferner können die Schottky-Elektroden 75 und die Source-Elektrode 80 bei jeder der vorstehenden Ausführungsformen aus dem gleichen Material hergestellt sein. In einem derartigen Fall können die Schottky-Elektroden 75 und die Source-Elektrode 80 gemeinsam gebildet werden.
  • Wenngleich die MOSFETs bei den vorstehenden Ausführungsformen als Halbleitereinheiten beschrieben sind, kann ein anderes Material als Oxide als ein Material für die Gate-Isolierschicht verwendet werden. Mit anderen Worten, bei den Halbleitereinheiten kann es sich außer um MOSFETs um Metall-Isolator-Halbleiter-Feldeffekttransistoren (MISFETs) handeln. Ferner sind die Halbleitereinheiten nicht auf die MISFETs beschränkt, sondern können unipolare Transistoren sein, die unipolare Dioden aufweisen. Die unipolaren Transistoren können zum Beispiel Übergangs-Feldeffekttransistoren (JFETs) sein.
  • Wenngleich der unipolare Transistor bei jeder von den vorstehenden Ausführungsformen eine SBD enthält, kann die Source-Elektrode 80 ferner die Dioden-Charakteristika aufweisen, die eine unipolare Leitung zwischen den Muldenbereichen 30 zu der Drift-Schicht 20 ohne das SBD-Element erlauben. Insbesondere kann die SBD, die in dem unipolaren Transistor enthalten sein soll, zum Beispiel einen FET mit Kanal-Eigenschaften ersetzen, die ermöglichen, dass ein Strom nur in einer Richtung von der Source zu dem Drain fließt, wobei an dem Gate ein AUS-Potential vorliegt.
  • Wenngleich Siliciumcarbid als ein Halbleiter mit großer Bandlücke verwendet wird, bei dem es sich um ein Material der Drift-Schicht 20 bei jeder der vorstehenden Ausführungsformen handelt, kann außerdem ein anderer Halbleiter mit großer Bandlücke verwendet werden. Wenn ein Durchlassstrom durch eine parasitäre pn-Diode fließt, die nicht auf Siliciumcarbid beschränkt ist, dann kann jedoch ein Halbleiter mit großer Bandlücke, der eine Rekombinationsenergie aufweist, die größer als jene von Silicium ist, einen Kristalldefekt verursachen. Der Halbleiter mit großer Bandlücke ist zum Beispiel als ein Halbleiter definiert, der eine Bandlücke aufweist, die ungefähr gleich dem Doppelten der Bandlücke (1,12 eV) von Silicium ist.
  • Ausführungsformen können innerhalb des Umfangs der Erfindung frei kombiniert werden und in einer geeigneten Weise modifiziert oder weggelassen werden. Obwohl diese Erfindung im Detail beschrieben ist, versteht es sich, dass die Beschreibung in sämtlichen Aspekten nur illustrativ ist und die Erfindung nicht beschränkt. Zahlreiche Modifikationen, die schon beispielhaft aufgezeigt sind, wurden bereits entwickelt, ohne den Umfang der Erfindung zu verlassen.
  • Bezugszeichenliste
    • R1
    aktiver Bereich
    R2
    Anschlussbereich
    10
    Substrat (Halbleitersubstrat)
    20
    Drift-Schicht
    21 bis 24
    beabstandeter Bereich
    30
    Muldenbereich (erster Muldenbereich)
    31
    Muldenbereich (zweiter Muldenbereich)
    31a, 31b
    Muldenbereich
    35, 36
    Bereich mit hoher Konzentration
    40
    Source-Bereich
    50
    Gate-Isolierschicht
    52
    Feld-Isolierschicht
    55
    Zwischenschicht-Isolierschicht
    60
    Gate-Elektrodenbereich
    70
    ohmscher Kontaktbereich
    71
    ohmscher Kontaktbereich (erster ohmscher Kontaktbereich)
    72
    ohmscher Kontaktbereich (zweiter ohmscher Kontaktbereich)
    75
    Schottky-Elektrode
    79
    ohmsche Elektrode
    80
    Source-Elektrode (erste Elektrode)
    80w
    Verdrahtungsschicht
    81
    Test-Elektrode (zweite Elektrode)
    81M
    Sondenspur
    81P
    Elektroden-Kontaktstelle
    81w, 82w
    Verdrahtungsschicht
    82
    Gate-Elektrode
    85
    Drain-Elektrode
    89
    Verdrahtungsbereich
    90 bis 92
    Kontaktloch
    95
    Kontaktloch
    101–106
    MOSFET (Halbleitereinheit)
    106a–106c
    MOSFET (Halbleitereinheit)

Claims (14)

  1. Halbleitereinheit (101 bis 106, 106a bis 106c), die Folgendes aufweist: – ein Halbleitersubstrat (10), das einen ersten Leitfähigkeitstyp aufweist; – eine Drift-Schicht (20), die den ersten Leitfähigkeitstyp aufweist, wobei die Drift-Schicht auf dem Halbleitersubstrat ausgebildet ist und aus einem Halbleiter mit großer Bandlücke hergestellt ist; – eine Mehrzahl von ersten Muldenbereichen (30), die auf der Drift-Schicht ausgebildet sind und einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet; – einen Source-Bereich (40), der durch die ersten Muldenbereiche von der Drift-Schicht getrennt ist und den ersten Leitfähigkeitstyp aufweist, wobei der Source-Bereich auf jedem von den ersten Muldenbereichen ausgebildet ist; – eine Gate-Isolierschicht (50), die auf den ersten Muldenbereichen ausgebildet ist; – eine Gate-Elektrode (82), die oberhalb der Gate-Isolierschicht ausgebildet ist; – eine erste Elektrode (80), die sich in Kontakt mit den Source-Bereichen befindet und Dioden-Charakteristika aufweist, die zwischen den ersten Muldenbereichen eine unipolare Leitung zu der Drift-Schicht ermöglichen; – zumindest einen zweiten Muldenbereich (31), der auf der Drift-Schicht ausgebildet ist und den zweiten Leitfähigkeitstyp aufweist; – eine zweite Elektrode (81), die sich in Kontakt mit dem zweiten Muldenbereich befindet und von der Gate-Elektrode und der ersten Elektrode getrennt ist; und – eine dritte Elektrode (85), die mit dem Halbleitersubstrat elektrisch verbunden ist.
  2. Halbleitereinheit nach Anspruch 1, wobei die zweite Elektrode eine Elektroden-Kontaktstelle (81P) aufweist.
  3. Halbleitereinheit nach Anspruch 2, wobei die Elektroden-Kontaktstelle eine Sondenspur (81M) aufweist.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, die ferner Folgendes aufweist: – einen Verdrahtungsbereich (89), der die erste Elektrode und die zweite Elektrode elektrisch kurzschließt, wobei der Verdrahtungsbereich oberhalb der ersten Elektrode und der zweiten Elektrode angeordnet ist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, wobei die erste Elektrode einen ersten ohmschen Kontaktbereich (71) aufweist, der mit ohmscher Verbindung mit dem zweiten Muldenbereich verbunden ist, und die zweite Elektrode einen zweiten ohmschen Kontaktbereich (72) aufweist, der mit ohmscher Verbindung mit dem zweiten Muldenbereich verbunden ist.
  6. Halbleitereinheit nach Anspruch 5, die ferner Folgendes aufweist: – eine Feld-Isolierschicht (52), die auf dem zweiten Muldenbereich ausgebildet ist und von den ersten Muldenbereichen getrennt ist, wobei die Feld-Isolierschicht dicker als die Gate-Isolierschicht ist, wobei zumindest einer von dem ersten ohmschen Kontaktbereich und dem zweiten ohmschen Kontaktbereich in einem Kontaktloch angeordnet ist, das in der Feld-Isolierschicht angeordnet ist.
  7. Halbleitereinheit nach einem der Ansprüche 5 und 6, wobei der zumindest eine zweite Muldenbereich eine Mehrzahl von zweiten Muldenbereichen aufweist und wobei sich unter der Mehrzahl von zweiten Muldenbereichen ein zweiter Muldenbereich, der mit ohmscher Verbindung mit dem ersten ohmschen Kontaktbereich verbunden ist, von einem zweiten Muldenbereich unterscheidet, der mit ohmscher Verbindung mit dem zweiten ohmschen Kontaktbereich verbunden ist.
  8. Halbleitereinheit nach einem der Ansprüche 5 und 6, wobei der zumindest eine zweite Muldenbereich einen Muldenbereich aufweist, der eine erste Ebene, die mit ohmscher Verbindung mit dem ersten ohmschen Kontaktbereich verbunden ist, und eine zweite Ebene aufweist, die mit ohmscher Verbindung mit dem zweiten ohmschen Kontaktbereich verbunden ist, wobei der eine Muldenbereich eine dritte Ebene aufweist, welche die erste Ebene und die zweite Ebene trennt, wobei die dritte Ebene einen Flächenwiderstand aufweist, der höher als ein Flächenwiderstand von jeder von der ersten Ebene und der zweiten Ebene ist.
  9. Halbleitereinheit nach einem der Ansprüche 1 bis 8, wobei die zweite Elektrode in einer Draufsicht zwischen der ersten Elektrode und der Gate-Elektrode positioniert ist.
  10. Halbleitereinheit nach einem der Ansprüche 1 bis 8, wobei die Gate-Elektrode in einer Draufsicht zwischen der ersten Elektrode und der zweiten Elektrode positioniert ist.
  11. Halbleitereinheit nach einem der Ansprüche 1 bis 10, wobei der Halbleiter mit großer Bandlücke aus Siliciumcarbid besteht.
  12. Halbleitereinheit nach einem der Ansprüche 1 bis 11, wobei die erste Elektrode eine Schottky-Elektrode (75) aufweist, die sich in Kontakt mit der Drift-Schicht zwischen den ersten Muldenbereichen befindet.
  13. Verfahren zum Herstellen einer Halbleitereinheit (101 bis 106, 106a bis 106c), das Folgende Schritte aufweist: – Bilden – eines Halbleitersubstrats (10), das einen ersten Leitfähigkeitstyp aufweist, – einer Drift-Schicht (20), die den ersten Leitfähigkeitstyp aufweist, wobei die Drift-Schicht auf dem Halbleitersubstrat gebildet wird und aus einem Halbleiter mit großer Bandlücke hergestellt wird, – einer Mehrzahl von ersten Muldenbereichen (30), die auf der Drift-Schicht gebildet werden und einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet, – eines Source-Bereichs (40), der durch die ersten Muldenbereiche von der Drift-Schicht getrennt ist und den ersten Leitfähigkeitstyp aufweist, wobei der Source-Bereich auf jedem von den ersten Muldenbereichen gebildet wird, – einer Gate-Isolierschicht (50), die auf den ersten Muldenbereichen gebildet wird, – einer Gate-Elektrode (82), die oberhalb der Gate-Isolierschicht gebildet wird, – einer ersten Elektrode (80), die sich in Kontakt mit den Source-Bereichen befindet und Dioden-Charakteristika aufweist, die zwischen den ersten Muldenbereichen eine unipolare Leitung zu der Drift-Schicht ermöglichen, – zumindest eines zweiten Muldenbereichs (31), der auf der Drift-Schicht gebildet wird und den zweiten Leitfähigkeitstyp aufweist, – einer zweiten Elektrode (81), die sich in Kontakt mit dem zweiten Muldenbereich befindet und von der Gate-Elektrode und der ersten Elektrode getrennt ist, und – einer dritten Elektrode (85), die mit dem Halbleitersubstrat elektrisch verbunden ist; und – Vorspannen eines pn-Übergangs zwischen dem zweiten Muldenbereich und der Drift-Schicht unter Anlegen einer Spannung zwischen der zweiten Elektrode und der dritten Elektrode in Durchlassrichtung, wobei die Spannung niedriger als eine Spannung zwischen der ersten Elektrode und der dritten Elektrode ist.
  14. Verfahren nach Anspruch 13, das folgenden Schritt aufweist: Kurzschließen der ersten Elektrode und der zweiten Elektrode nach dem Vorspannen in Durchlassrichtung.
DE112015006474.5T 2015-04-22 2015-11-06 Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit Pending DE112015006474T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015087252 2015-04-22
JP2015-087252 2015-04-22
PCT/JP2015/081372 WO2016170706A1 (ja) 2015-04-22 2015-11-06 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE112015006474T5 true DE112015006474T5 (de) 2018-01-04

Family

ID=57143806

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015006474.5T Pending DE112015006474T5 (de) 2015-04-22 2015-11-06 Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit

Country Status (5)

Country Link
US (1) US10475920B2 (de)
JP (1) JP6058228B1 (de)
CN (1) CN107534054B (de)
DE (1) DE112015006474T5 (de)
WO (1) WO2016170706A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016006723T5 (de) * 2016-04-11 2018-12-20 Mitsubishi Electric Corporation Halbleitereinrichtung
US10707341B2 (en) * 2016-08-25 2020-07-07 Mitsubishi Electric Corporation Semiconductor device
WO2018084020A1 (ja) * 2016-11-01 2018-05-11 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
CN115101596A (zh) * 2017-02-24 2022-09-23 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
WO2018155566A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP6702911B2 (ja) * 2017-04-21 2020-06-03 三菱電機株式会社 半導体装置およびその製造方法
US10158013B1 (en) * 2017-06-01 2018-12-18 Sanken Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
JP6874158B2 (ja) * 2017-12-19 2021-05-19 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP6862381B2 (ja) 2018-03-02 2021-04-21 株式会社東芝 半導体装置
JP2020047679A (ja) 2018-09-14 2020-03-26 株式会社東芝 半導体装置
JP7030665B2 (ja) 2018-09-15 2022-03-07 株式会社東芝 半導体装置
CN111354794B (zh) * 2018-12-24 2021-11-05 东南大学 功率半导体器件及其制造方法
JP7275572B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 半導体装置および半導体装置の製造方法
CN112289844A (zh) * 2019-07-24 2021-01-29 世界先进积体电路股份有限公司 半导体装置结构
IT202000008179A1 (it) * 2020-04-17 2021-10-17 St Microelectronics Srl Formazione di contatti ohmici in un dispositivo elettronico basato su sic, e dispositivo elettronico
US20220140138A1 (en) * 2020-11-03 2022-05-05 Cree, Inc. Protection structures for semiconductor devices with sensor arrangements
JP2022082847A (ja) * 2020-11-24 2022-06-03 富士電機株式会社 炭化珪素半導体装置、半導体パッケージおよび炭化珪素半導体装置の検査方法
WO2023157626A1 (ja) * 2022-02-16 2023-08-24 ローム株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289028A (en) 1991-11-04 1994-02-22 Motorola, Inc. High power semiconductor device with integral on-state voltage detection structure
JP3146650B2 (ja) 1992-07-15 2001-03-19 富士電機株式会社 パワー集積回路
JP2003017701A (ja) 2001-07-04 2003-01-17 Denso Corp 半導体装置
CN100403537C (zh) * 2002-06-13 2008-07-16 松下电器产业株式会社 半导体器件及其制造方法
JP4338178B2 (ja) 2003-03-24 2009-10-07 財団法人電力中央研究所 炭化珪素半導体装置の検査方法および検査装置、並びに炭化珪素半導体装置の製造方法
JP2006216596A (ja) * 2005-02-01 2006-08-17 Nec Electronics Corp 半導体装置およびその製造方法
JP4900662B2 (ja) * 2006-03-02 2012-03-21 独立行政法人産業技術総合研究所 ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP4989795B2 (ja) * 2006-03-30 2012-08-01 新電元工業株式会社 Ｉｇｂｔの製造方法
US7521741B2 (en) * 2006-06-30 2009-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shielding structures for preventing leakages in high voltage MOS devices
DE102007052202B3 (de) * 2007-10-30 2008-11-13 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
US8779794B2 (en) * 2009-08-18 2014-07-15 Freescale Semiconductor, Inc. Transistor power switch device and method of measuring its characteristics
WO2011125274A1 (ja) * 2010-04-06 2011-10-13 三菱電機株式会社 電力用半導体装置およびその製造方法
CN202334359U (zh) * 2010-10-29 2012-07-11 松下电器产业株式会社 变换器
JP5655705B2 (ja) * 2011-05-24 2015-01-21 住友電気工業株式会社 半導体装置
WO2013042406A1 (ja) * 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
CN103141026B (zh) 2011-10-03 2014-04-02 松下电器产业株式会社 半导体装置、电力转换器及电力转换器的控制方法
CN102364682B (zh) * 2011-10-28 2016-02-03 上海华虹宏力半导体制造有限公司 垂直双扩散mos晶体管测试结构及形成方法、测试方法
JP6047429B2 (ja) * 2013-03-08 2016-12-21 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
CN105074921B (zh) 2013-04-03 2017-11-21 三菱电机株式会社 半导体装置
JP5991363B2 (ja) * 2014-10-16 2016-09-14 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN107534054B (zh) 2020-08-18
CN107534054A (zh) 2018-01-02
WO2016170706A1 (ja) 2016-10-27
JPWO2016170706A1 (ja) 2017-04-27
US20180097103A1 (en) 2018-04-05
JP6058228B1 (ja) 2017-01-11
US10475920B2 (en) 2019-11-12

Similar Documents

Publication Publication Date Title
DE112015006474T5 (de) Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit
DE112015004515B4 (de) Halbleitervorrichtungen
DE112015004093B4 (de) Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung
DE112010003113B4 (de) Halbleitervorrichtungen mit elektroden mit integrierten widerständen
DE112011101254T5 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE112017004237B4 (de) Halbleitereinheit
DE112014001838T5 (de) Halbleitervorrichtung
DE102014209931B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112009005320T5 (de) Leistungshalbleiterbauteil
DE112013002213T5 (de) Halbleitereinrichtung
DE102012216962B4 (de) Halbleiteranordnung mit einem integrierten Hall-Sensor
DE112010004021T5 (de) Transistoren mit Halbleiterverbindungsschichten und Halbleiterkanalschichten unterschiedlichen Halbleitermaterials
DE102015102129A1 (de) Halbleitervorrichtung und RC-IGBT mit direkt an eine Rückseitenelektrode angrenzenden Zonen
DE102018115110B3 (de) Siliziumcarbid-halbleitervorrichtung
DE112014005661B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112014006692B4 (de) Halbleiteranordnung
DE112009005069T5 (de) Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung
DE19914697A1 (de) Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC
DE112013002178T5 (de) Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren davon
DE102021117405A1 (de) Halbleitervorrichtung
DE102014106486A1 (de) Integrierte Schaltung mit einer Klemmstruktur und Verfahren zum Einstellen einer Schwellenspannung eines Klemmtransistors
DE112017007491T5 (de) Halbleitervorrichtung
DE112021004603T5 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication