JP6047429B2 - 半導体装置およびそれを用いた電力変換装置 - Google Patents

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Description

本発明は、半導体装置およびそれを用いた電力変換装置に係り、特に高耐圧半導体装置およびそれを用いた大容量あるいは高信頼の電力変換装置に関する。
高耐圧半導体装置として、PNダイオード、ショットキーバリアダイオード、MOSFET、絶縁ゲートバイポーラトランジスタ等が広く利用されている。図2に、高耐圧半導体装置においては、一般に、平面的に見て、主電流が流れる活性領域を囲むように電圧阻止領域であるターミネーション領域が配置されている。
特許文献1(特許第3111827号公報)には、ターミネーション構造として、FLR(Field Limiting Ring)にフィールドプレートを設けることで電圧阻止特性が安定な高耐圧半導体装置を実現する技術が開示されている。
特許第3111827号公報
上記のようなフィールドプレートを有する高耐圧半導体装置について、本発明者がさらなる阻止耐圧の安定化を検討したところ、以下に説明するような課題が見出された。
従来構造のN-層は、フィールドプレートに覆われていない部分が存在するため、モジュール等の絶縁封止材の電荷が大きい場合には、耐圧が劣化するおそれがある。
特に、半導体装置を構成する半導体材料が炭化けい素(SiC)のようなワイドバンドギャップ半導体である場合、半導体装置自体の絶縁破壊電界が高いために、絶縁封止材に高い電界がかかって大きな電荷が発生する。このため、耐圧の劣化が顕著になる。
そこで、本発明の目的は、半導体装置を高耐圧化すると共に、電圧阻止特性を安定化することである。
上記課題を解決するために、本発明による半導体装置においては、ターミネーション領域における第1導電型の第1半導体領域に、第1の補助電極と接触する複数の第2半導体領域を設ける。隣接する第2半導体領域の間には、前記第1補助電極とは分離された少なくとも1個の第2導電型の第3半導体領域が設けられ、この第3半導体領域の表面上が、第1補助電極によって覆われる。
さらに、本発明の一態様である半導体装置は、第1導電型の第1半導体領域において、主電流が流れる活性領域および活性領域の周囲に位置するターミネーション領域が設けられる。このターミネーション領域には、活性領域を囲むように、第2導電型の複数の第2半導体領域が設けられるが、これら第2半導体領域には複数の第1補助電極が接触する。また、ターミネーション領域において、互いに隣接する2個の第2半導体領域の間には、第1補助電極とは分離された少なくとも1個の第2導電型の第3半導体領域が、活性領域を囲むように設けられる。さらに、第3半導体領域の表面上が、2個の第2半導体領域と接触する各第1補助電極によって覆われる。活性領域は、第1半導体領域に設けられる第2導電型の第4半導体領域と、第4半導体領域と接触する第1主電極と、を備える。ターミネーション領域においては、第4半導体領域と、第4半導体領域に隣接する第2半導体領域との間に、第1主電極および第1補助電極とは分離された第2導電型の第5半導体領域が設けられる。第5半導体領域の表面上が第1主電極と、第4半導体領域に隣接する第2半導体領域と接触する第1補助電極によって覆われる。第2、第3および第5半導体領域の不純物濃度は、第4半導体領域の不純物濃度よりも低く、第2、第3および第5半導体領域の深さは、第4半導体領域の深さよりも深い。
半導体装置は、例えば、PNダイオード、ショットキーバリアダイオード、MOSFET、絶縁ゲートバイポーラトランジスタ等である。また、第1導電型および第2導電型は、例えば、それぞれN型およびP型であり、互いに反対の導電型である。さらに、第2および第3半導体領域は例えばFLR(Field Limiting Ring)である。第1補助電極は、好ましくはフィールドプレートを備える。
本発明によれば、半導体装置を高耐圧化できるとともに、電圧阻止特性を安定化することができる。
本発明の他の目的および他の特徴は、以下の明細書の記載および図面の記載から明らかになるであろう。
実施形態1である半導体装置のターミネーション領域の断面図。 実施形態1の平面図。 補助電極と分離されたFLRの周辺領域の部分拡大図。 絶縁封止材の電荷の面密度と半導体装置の耐圧との関係。 実施形態1の変形例。 実施形態2である半導体装置のターミネーション領域の断面図。 実施形態3である半導体装置のターミネーション領域の断面図。 実施形態3の変形例。 実施形態4である電力変換装置。
以下、本発明の実施形態について図面を用いて説明する。なお、各実施形態において、半導体装置のチップ中心からチップ端に向かう方向に延びるフィールドプレートを順フィールドプレートと呼び、チップ端からチップ中心に向かう方向に延びるフィールドプレートを逆フィールドプレートと呼ぶ。また、表記N-,N,N+は、半導体層の導電型がN型であり、この順番にN型不純物濃度が相対的に高いことを示す。表記P-,P,P+は、半導体層の導電型がP型であり、この順番にP型不純物濃度が相対的に高いことを示す。
(実施形態1)
図1は、本発明の実施形態1である半導体装置のターミネーション領域の断面図を示す。また、図2は、本実施形態の平面図を示す。図1は、図2におけるA−A’縦方向断面を示す。図2が示すように、ターミネーション領域103は、半導体装置101においてP層113を含み主電流が流れる活性領域102の周囲に位置し、主接合であるP層113とN-層112とのPN接合部における電界を緩和して耐圧を確保する。
本半導体装置101においては、N+層である半導体基板111の上に、N-層112が形成される。ここで、半導体基板111は、ダイオード,MOSFET,NPNトランジスタの場合は、図1のようにN+層となり、絶縁ゲートバイポーラトランジスタ(以下IGBTと記す)の場合は、P+層となる。半導体装置101は互いに表裏をなす二つの主表面を有し、一方の主表面に設けられる主電極121と他方の主表面に設けられる主電極122の間で主電流が流れる。すなわち、本実施形態の半導体装置101は、いわゆる縦型半導体装置である。
半導体基板111は一方の主表面に接し、N-層112は他方の主表面に接する。N-層112が接する主表面から、N-層112よりも不純物濃度が高いP層113が不純物拡散により設けられている。さらに、P層113を囲むように、N-層112よりも不純物濃度が高いP型の半導体層であるFLR(Field Limiting Ring)231,232,233,234,235,236,237,238,239が設けられる。これらFLRは、P層113を取り囲む9重の同心リング形状をなす。さらに、半導体装置101の最外周部には、チャネルストッパとなるN+層114が、9重のFLRを囲むように設けられている。隣り合うFLR間、P層113とFLR231との間、およびN+層114とFLR239の間には、N-層112の一部が介在する。
主電極121および主電極122は、それぞれ半導体基板111およびP層113と電気的に接触する。主電極122が備える順フィールドプレートが、P層113と隣接するFLR231の表面に設けられる絶縁膜130(例えば、シリコン酸化膜)の表面上に延びている。順フィールドプレートによって、P層113とFLR231との間に介在するN-層112の一部の表面と、FLR231の内周部の表面が覆われる。
FLR232,234,236,238およびN+層114には、それぞれ補助電極321,322,323,324,123が電気的に接触する。すなわち、本実施形態において、補助電極は5重の同心リング状をなす。FLRに接触する補助電極(321,322,323,324)は、順フィールドプレートと逆フィールドプレートを備える。補助電極が接触するFLRと外周側で隣接して、かつ補助電極とは分離されて接触しないFLRの内周側表面上と、両FLR間に介在するN-層112の一部の表面上とが、順フィールドプレートによって覆われる。また、補助電極が接触するFLRと内周側で隣接して、かつ補助電極とは分離されて接触しないFLRの外周側表面上と、両FLR間に介在するN-層112の一部の表面上とが、逆フィールドプレートによって覆われる。さらに、N+層114に接触する補助電極123は逆フィールドプレートを備え、この逆フィールドプレートによって、N+層114と内周側で隣接して、かつ9重同心リング状のFLR群の内の最外周に位置するFLR239の外周側表面上と、N+層114とFLR239の間に介在するN-層112の一部の表面上とが覆われる。なお、各フィールドプレートは、各FLRとN+層114の表面、およびFLR間やN+層114とFLR239の間に介在するN-層112の表面に設けられる絶縁膜上に延びている。
図3は、図1において補助電極とは分離されたFLR233の周辺領域の部分拡大図である。図3に示すように、補助電極と接触する2個のFLR、すなわち補助電極321に接触するFLR232と、補助電極322とは分離されたFLR234の間に、補助電極および主電極とは分離されフローティング状態のFLR233が位置する。このFLR233の表面上と、FLR232の外周側すなわちFLR233側表面上と、FLR234の内周側すなわちFLR233側表面上と、並びに各FLR間に介在するN-層112の表面上とが、絶縁膜130によって覆われる。補助電極321の順フィールドプレートと補助電極322の逆フィールドプレートは絶縁膜130上に延びている。すなわち、補助電極とは分離されたFLR233の表面と、FLR233とその両側に隣接するFLR232,234との間に介在するN-層112の表面が、絶縁膜130を介して、FLR233の両側から延びる補助電極321,322によって覆われる。
同様に、FLR231,235,237,239についても、各FLRの表面とその両側に隣接する半導体層(FLR,P層113,N+層114)との間に介在するN-層112の表面が、FLR231,235,237,239の各FLRの両側から延びる補助電極によって覆われる。従って、ターミネーション領域においては、不純物濃度が低いN-層112の表面は絶縁膜130および補助電極によって覆われる。また、補助電極間に位置し、補助電極によっては覆われない絶縁膜130下にはFLRが位置する。
本実施形態の半導体装置101が電圧阻止状態である場合、複数のFLRにより、空乏層がP層113とN-層112とのPN接合からターミネーション領域に広がり、PN接合部の電界強度が緩和される。また、複数のFLRと順逆フィールドプレート部を備える補助電極により、各FLRが負担する電圧を均等化することができる。これにより、例えば、3300Vや4500Vというような高い耐圧が得られる。さらに、本実施形態においては、ターミネーション領域において、表面電荷の影響を受けやすいN-層112の表面が補助電極によって覆われ、かつ補助電極あるいは主電極によって覆われない領域には補助電極とは分離されたFLRが位置する。従って、ターミネーション領域においては、N-層112の表面が露出する部分がほとんど無い。このため、本実施形態の半導体装置は、後述するように、安定した電圧阻止特性が得られる。
さらに、本発明者の検討によれば、順フィールドプレートの下部よりも逆フィールドプレートの下部の方が、電界が集中しやすい。このため、逆フィールドプレートの下部のFLR間隔、すなわち逆フィールドプレートによって覆われるN-層112の一部の幅の大きさが、順フィールドプレートの下部のFLR間隔、すなわち順フィールドプレートによって覆われるN-層112の一部の幅の大きさ以下にすることが好ましい。すなわち、図1において、D1≧D2,D3≧D4,D5≧D6,D7≧D8と設定することが好ましい。
図4は、本発明の実施形態1における、絶縁封止材の電荷の面密度と半導体装置の耐圧との関係を示す。なお、半導体装置を構成する半導体材料は炭化けい素(SiC)である。図4が示すように、本実施形態1によれば、絶縁封止材の電荷に影響されず、安定した耐圧が得られる。なお、後述する他の実施形態や変形例についても、同様に安定した耐圧が得られる。
図5は、実施形態1の変形例を示す。本変形例においては、図1における最外周のFLR239が設けられていない。すなわち、図5の半導体装置101においては、8重同心リング状をなすFLR231〜238の内、補助電極324が接触するFLR238が最外周に位置する。このため、N+層114とFLR238との間に介在するN-層112の表面が、絶縁膜130を介して、補助電極324の順フィールドプレートと補助電極123の逆フィールドプレートによって覆われる。なお、図1において、FLR231,233,235,237のいずれかを設けないようにすることもできる。
なお、図1の実施形態1では、FLRが9個、補助電極が5個であるが、FLRおよび補助電極の個数は、半導体装置の耐圧に応じて設定される。
(実施形態2)
図6は、本発明の実施形態2である半導体装置のターミネーション領域の断面図を示す。また、本実施形態の平面形状は、実施形態1と同様に図2によって示され、図6は、図2におけるA−A’縦方向断面を示す。
本実施形態2においては、実施形態1とは異なり、P層113とFLR231との間においてP層113の外周側に接し、P層113よりも不純物濃度が低く、かつP層113よりも深さが深いP-層131が設けられる。P-層131と最内周のFLR231との間にはN-層112の一部が介在する。また、FLR231〜239は、P-層131と同じ濃度プロファイルを有する。
本実施形態2によれば、実施形態1と同様の効果に加えて、P層113への電界集中を緩和できる。
(実施形態3)
図7は、本発明の実施形態3である半導体装置のターミネーション領域の断面図を示
す。また、本実施形態の平面形状は、実施形態1と同様に図2によって示され、図7は、図2におけるA−A’縦方向断面を示す。
本実施形態3においては、実施形態1とは異なり、隣接する2個の補助電極が接触する2個のFLR間に、補助電極が接触しないすなわち補助電極とは分離されたFLRが2個設けられる。なお、P層113と最内周の補助電極321が接触するFLR233との間にも、補助電極と分離された2個のFLR231,232が設けられる。さらに、補助電極323が接触するFLR239とN+層114との間にも、補助電極とは分離された2個のFLR240,241が設けられる。補助電極とは分離され、かつ互いに隣接する2個のFLRの内、内側のFLRの全表面上と外側のFLRの内周側の表面上が、絶縁膜130を介して、順フィールドプレートによって覆われ、外側のFLRの外周側の表面上が、絶縁膜130を介して、逆フィールドプレートによって覆われる。
図8は、実施形態3の変形例である半導体装置のターミネーション領域の断面図を示す。
本変形例では、隣接する2個の補助電極が接触する2個のFLR間に、補助電極とは分離されたFLRが3個設けられる。なお、P層113と最内周の補助電極321が接触するFLR234との間にも、補助電極とは分離された3個のFLR231,232,233が設けられる。さらに、補助電極322が接触するFLR238とN+層114との間では、補助電極とは分離された4個のFLR239,240,241,242が設けられる。補助電極とは分離され、かつ互いに隣接する3個のFLR235,236,237の内、FLR235の全表面上とFLR236の内周側の表面上が、絶縁膜130を介して、順フィールドプレートによって覆われ、FLR236の外周側の表面上とFLR237の全表面上が、絶縁膜130を介して、逆フィールドプレートによって覆われる。また、P層113とFLR234との間において互いに隣接し、補助電極とは分離された3個のFLR231,232,233の内、FLR231の全表面上とFLR232の内周側の表面上が、絶縁膜130を介して、順フィールドプレートによって覆われ、FLR232の外周側の表面上とFLR233の全表面上が、絶縁膜130を介して、逆フィールドプレートによって覆われる。さらに、FLR238とN+層114との間において互いに隣接し、補助電極とは分離された4個のFLR239,240,241,242の内、最も内側のFLR239の全表面上と隣接するFLR240の内周側の表面上が、絶縁膜130を介して、順フィールドプレートによって覆われ、FLR240の外周側の表面上とその外側のFLR241および242の全表面上が、絶縁膜130を介して、逆フィールドプレートによって
覆われる。
本実施形態3およびその変形例のように、補助電極が接触する半導体層間において、補助電極とは分離されたFLRの本数を増やすことにより、電圧阻止状態において、空乏層が半導体装置のチップ端方向へ延びやすくなり、電界集中を緩和することができる。
(実施形態4)
本発明の実施形態4である電力変換装置について、図9を用いて説明する。
本実施例は、3相インバータ装置であり、一対の直流端子900,901と交流の相数と同数すなわち3個の交流端子910,911,912を備えている。各直流端子と各交流端子との間には、それぞれ1個の半導体スイッチング素子としてIGBT700が接続され、3相インバータ装置全体としては6個のIGBTを備えている。また、各IGBTにはダイオード600が逆並列に接続される。なお、IGBT700およびダイオード600の個数は、交流の相数や電力変換装置の電力容量、および半導体スイッチング素子700単体の耐圧や電流容量に応じた複数個数に適宜設定される。
各IGBT700および各ダイオード600がゲート駆動回路800によって駆動されることにより、直流電源960から直流端子900,901に受電する直流電力が交流電力に変換され、交流電力が交流端子910,911,912から出力される。各交流出力端子は誘導機や同期機などのモータ950と接続され、各交流端子から出力される交流電力によってモータ950が回転駆動される。
本実施形態によれば、ダイオード600として、上述した実施形態1〜3および変形例のダイオードを適用することにより、ダイオードの耐圧特性が高耐圧かつ安定にできるため、インバータ装置を大容量化できると共に、インバータ装置の信頼性が向上する。
本実施例はインバータ装置であるが、コンバータやチョッパ等の他の電力変換装置についても、本発明による半導体装置および駆動回路を適用でき、同様の効果が得られる。
なお、前記の実施例に限らず、本発明の技術的思想の範囲内で、種々の変形例が可能であることはいうまでもない。例えば、上述した実施例において各半導体層の導電型を反対にしても良い。また、半導体装置を構成する半導体材料は、上述した実施例におけるSiCに限らず、GaN(窒化ガリウム)などの他のワイドギャップ半導体やSi(シリコン)でも良い。
101…半導体装置、
102…活性領域、
103…ターミネーション領域、
111…N+層、
112…N-層、
113…P層、
114…N+層、
121、122…主電極、
131…P-層、
231、232、233、234、235、236、237、238、239、240、241、242…FLR、123、321、322、323、324…補助電極

Claims (4)

  1. 第1導電型の第1半導体領域を備え、前記第1半導体領域において、主電流が流れる活性領域および前記活性領域の周囲に位置するターミネーション領域が設けられる半導体装置であって、
    前記ターミネーション領域は、
    前記活性領域を囲むように前記第1半導体領域に設けられる、第2導電型の複数の第2半導体領域と、
    前記複数の第2半導体領域と接触する複数の第1補助電極と、
    前記活性領域を囲むように前記第1半導体領域に設けられると共に、互いに隣接する2個の前記第2半導体領域の間に位置し、かつ前記第1補助電極とは分離された少なくとも1個の第2導電型の第3半導体領域と、
    を備え、
    前記第3半導体領域の表面上が、前記2個の前記第2半導体領域と接触する前記各第1補助電極によって覆われ
    前記活性領域は、
    前記第1半導体領域に設けられる、第2導電型の第4半導体領域と、
    前記第4半導体領域と接触する第1主電極と、
    を備え、
    前記ターミネーション領域においては、
    前記第4半導体領域と、前記第4半導体領域に隣接する前記第2半導体領域との間に、前記第1主電極および前記第1補助電極とは分離された、第2導電型の第5半導体領域が設けられ、
    前記第5半導体領域の表面上が前記第1主電極と、前記第4半導体領域に隣接する前記第2半導体領域と接触する前記第1補助電極によって覆われ、
    前記第2、第3および第5半導体領域の不純物濃度が、前記第4半導体領域の不純物濃度よりも低く、前記第2、第3および第5半導体領域の深さが、前記第4半導体領域の深さよりも深い
    ことを特徴とする半導体装置。
  2. 第1導電型の第1半導体領域を備え、前記第1半導体領域において、主電流が流れる活性領域および前記活性領域の周囲に位置するターミネーション領域が設けられる半導体装置であって、
    前記ターミネーション領域は、
    前記活性領域を囲むように前記第1半導体領域に設けられる、第2導電型の複数の第2半導体領域と、
    前記複数の第2半導体領域と接触する複数の第1補助電極と、
    前記活性領域を囲むように前記第1半導体領域に設けられると共に、互いに隣接する2個の前記第2半導体領域の間に位置し、かつ前記第1補助電極とは分離された少なくとも1個の第2導電型の第3半導体領域と、
    を備え、
    前記第3半導体領域の表面上が、前記2個の前記第2半導体領域と接触する前記各第1補助電極によって覆われ、
    前記ターミネーション領域は、
    前記第1半導体領域において前記複数の第2半導体領域を囲むように設けられ、前記第1半導体領域よりも不純物濃度が高い第1導電型の第6半導体領域と、
    前記第6半導体領域と接触する第2補助電極と、
    を備え、
    前記第6半導体領域と、前記第6半導体領域に隣接する前記第2半導体領域との間に、前記第1補助電極および前記第2補助電極とは分離された、第2導電型の第7半導体領域が設けられ、
    前記第7半導体領域の表面上が前記第2補助電極と、前記第7半導体領域に隣接する前記第2半導体領域と接触する前記第1補助電極によって覆われる
    ことを特徴とする半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記第半導体領域が炭化けい素であ
    ことを特徴とする半導体装置。
  4. 一対の直流端子と、
    交流の相数と同数の交流端子と、
    前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、
    前記複数の半導体スイッチング素子に逆並列に接続される複数のダイオードと、
    を備える電力変換装置であって、
    前記ダイオードが、請求項1ないし3のいずれか一項に記載の半導体装置であ
    ことを特徴とする電力変換装置。
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