JP5716591B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば、大電流のスイッチングなどに用いられる半導体装置に関する。
特許文献１には、半導体基板にガードリングとチャネルストッパを形成した半導体装置が開示されている。ガードリングとチャネルストッパは、半導体装置の耐圧を高めるために形成されている。
特開２００５−１８３８９１号公報
特許文献１に開示の半導体装置では、耐圧、及び耐圧安定性を十分に高めることができない。
本発明は、上述のような課題を解決するためになされたもので、半導体装置の耐圧、及び耐圧安定性を高めることができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、第１導電型の半導体基板と、該半導体基板に形成された半導体素子と、該半導体基板に、該半導体素子を囲むように、第２導電型の拡散層で形成されたガードリングと、該半導体基板に、該ガードリングを囲むように、該半導体基板の主面より一段低く形成された低地部分と、該低地部分の内壁に沿って第１導電型の拡散層で形成されたチャネルストッパと、を備えたことを特徴とする。
本願の発明に係る他の半導体装置は、第１導電型の半導体基板と、該半導体基板に形成された半導体素子と、該半導体基板の主面に該半導体素子を囲むように形成された複数のトレンチ溝の内壁に沿って、第２導電型の拡散層で形成された複数の溝内ガードリングと、該複数のトレンチ溝の少なくとも１つを埋めるように形成された第２導電型の導電膜と、該複数のトレンチ溝の少なくとも１つを埋めるように形成された絶縁膜と、該絶縁膜の主面の上方に該半導体素子を囲むように形成されたフローティングフィールドプレートと、を備えたことを特徴とする。
本願の発明に係る他の半導体装置は、第１導電型の半導体基板と、該半導体基板に形成された半導体素子と、該半導体基板の主面に該半導体素子を囲むように形成されたトレンチ溝の内壁に沿って、第２導電型の拡散層で形成された溝内ガードリングと、該半導体基板の主面に該半導体素子を囲むように形成されたガードリングと、を備えたことを特徴とする。
本発明によれば、チャネルストッパ又はガードリングを基板の深い位置まで達するように形成できるので、半導体装置の耐圧、及び耐圧安定性を高めることができる。
本発明の実施の形態１に係る半導体装置の平面図である。 図１の２−２破線における断面図である。 アノードとガードリングの形成前の状態を示す断面図である。 アノードとガードリングを形成したことを示す断面図である。 低地部分の形成前の状態を示す断面図である。 低地部分を形成したことを示す断面図である。 チャネルストッパを形成したことを示す断面図である。 本発明の実施の形態２に係る半導体装置の断面図である。 トレンチ溝を形成したことを示す断面図である。 アノード、ガードリング、及び溝内ガードリングを形成したことを示す断面図である。 チャネルストッパを形成したことを示す断面図である。 本発明の実施の形態３に係る半導体装置の断面図である。 アノードと溝内ガードリングを形成したことを示す断面図である。 トレンチ溝を絶縁膜で埋め込んだことを示す断面図である。 トレンチ溝を導電膜で埋め込んだことを示す断面図である。 チャネルストッパを形成したことを示す断面図である。 絶縁膜を形成したことを示す断面図である。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の平面図である。本発明の実施の形態１に係る半導体装置１０の中央部分には、導電膜１２が形成されている。また、導電膜１２を囲むように絶縁膜１４が形成されている。
図２は、図１の２−２破線における断面図である。半導体装置１０は、Ｎ型（以後、第１導電型という）の半導体基板２０を備えている。半導体基板２０にはＰ型（以後、第２導電型という）のアノード２２が形成されている。このアノード２２は、ダイオードのアノードとして機能するものである。アノード２２の外側にはガードリング２４が形成されている。ガードリング２４は、半導体基板２０の主面にダイオードを囲むように形成されている。ガードリング２４は第２導電型の拡散層で形成されている。
半導体基板２０には、ガードリング２４を囲むように低地部分２６が形成されている。低地部分２６は、半導体基板２０の主面より低くなるように形成された部分である。この低地部分２６の内壁に沿ってチャネルストッパ２８が形成されている。チャネルストッパ２８は、第１導電型の拡散層で形成されている。
半導体装置１０は、ダイオードが形成された素子領域４０、ガードリング２４が形成されたガードリング領域４２、及びチャネルストッパ２８が形成されたチャネルストッパ領域４４を備えている。ガードリング領域４２、及びチャネルストッパ２８、並びに素子領域４０の一部には、絶縁膜３０が形成されている。絶縁膜３０は一体的に形成されている。導電膜１２は、アノード２２の上に形成されている。また、導電膜１２の一部は絶縁膜３０の一部の上にも形成されている。絶縁膜１４は、絶縁膜３０の上に形成されている。また、絶縁膜１４の一部は導電膜１２の一部の上にも形成されている。なお、図２における破線は、半導体基板２０内における空乏層の伸び方を示している。
以後、本発明の実施の形態１に係る半導体装置の製造方法を説明する。まず、アノードとガードリングを形成するためのパターンを形成する。図３は、アノードとガードリングの形成前の状態を示す断面図である。ガードリングを形成する部分、及びアノードを形成する部分を開口するように絶縁膜５０を形成する。
次いで、アノードとガードリングを形成する。図４は、アノードとガードリングを形成したことを示す断面図である。まず、イオン注入法により、絶縁膜５０をマスクとして半導体基板２０へ第２導電型の不純物を注入する。その後、当該不純物を熱拡散させてアノード２２とガードリング２４を形成する。そして、次の処理に進む前に絶縁膜５０を除去する。
次いで、低地部分を形成する。図５は、低地部分の形成前の状態を示す断面図である。半導体基板２０に絶縁膜５２を形成する。絶縁膜５２は半導体基板２０の外周部を開口するようにパターニングされている。
次いで、絶縁膜５２をマスクとして半導体基板２０の外周部をエッチングして、低地部分２６を形成する。図６は、低地部分を形成したことを示す断面図である。
次いで、チャネルストッパを形成する。図７は、チャネルストッパを形成したことを示す断面図である。まず、イオン注入法により、絶縁膜５２をマスクとして低地部分２６へ第１導電型の不純物を注入する。低地部分２６には、半導体基板２０よりも第１導電型の不純物密度が高くなるように不純物を注入する。その後、当該不純物を熱拡散させて、低地部分２６の内壁に沿うようにチャネルストッパ２８を形成する。そして、次の処理に進む前に絶縁膜５２を除去する。次いで、絶縁膜３０、導電膜１２、及び絶縁膜１４をこの順に形成して図１の半導体装置を完成させる。
ところで、アノードに逆電位を印加すると、半導体基板に空乏層が形成され電界が集中するため、半導体装置が劣化することがある。半導体装置の劣化を防止するためには、半導体装置の耐圧、及び耐圧安定性（例えば、耐圧の時間変動の安定性）を高める必要がある。耐圧、及び耐圧安定性を高めるためには、ガードリング又はチャネルストッパとなる不純物を基板の縦方向に深く拡散して形成する必要がある。しかしながら、不純物を基板の縦方向に深く拡散させるためには高温で長時間の不純物拡散が必須となり生産性を低下させる。さらに、長時間に渡って不純物を拡散させると不純物が横方向にも広く拡散し、半導体装置のサイズのシュリンクが困難となる。
ところが、本発明の実施の形態１に係る半導体装置１０によれば、あらかじめ、半導体基板２０の主面よりも低い低地部分２６を形成し、低地部分２６の内壁に沿うようにチャネルストッパ２８を形成する。よって、チャネルストッパ２８を半導体基板２０の深くにまで形成して、半導体装置の耐圧、及び耐圧安定性を高めることができる。また、不純物を長時間拡散させる必要がないので、不純物の横方向の拡散を抑制でき半導体装置のサイズをシュリンクできる。具体的には、図２を参照して説明したガードリング領域４２とチャネルストッパ領域４４のサイズをシュリンクできる。
低地部分２６は半導体基板２０の主面よりも低く形成すれば、上述の効果を得ることができる。そのため、低地部分２６は上述の形状に限定されず、例えば、溝で形成してもよい。
本発明の実施の形態１に係る半導体装置１０では素子領域４０にダイオードを形成したが、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴなどの半導体素子を形成してもよい。また、本発明の実施の形態１に係る半導体装置１０では、Ｎ型を第１導電型とし、Ｐ型を第２導電型とした。しかしながら、これらの導電型を反転させて、Ｎ型を第２導電型とし、Ｐ型を第１導電型としてもよい。
イオン注入により半導体基板にダメージを与えることを防ぐために、イオン注入の前に半導体基板の表面に薄い絶縁膜を形成してもよい。また、拡散層をイオン注入以外の方法で形成してもよい。
半導体基板２０は珪素によって形成されることが一般的である。しかしながら、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって半導体基板２０を形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、ダイヤモンドがある。
実施の形態２．
図８は、本発明の実施の形態２に係る半導体装置の断面図である。図８は前述の図２に対応する図である。本発明の実施の形態２に係る半導体装置は、前述の半導体装置１０との相違点を中心に説明する。
本発明の実施の形態２に係る半導体装置は、トレンチ溝６０を備えている。トレンチ溝６０は、半導体基板２０の主面に半導体素子（ダイオード）を囲むように形成されている。トレンチ溝６０は、絶縁膜３０で埋められている。また、トレンチ溝６０の内壁に沿って、溝内ガードリング６２が形成されている。溝内ガードリング６２は、第２導電型の拡散層で形成されている。この溝内ガードリング６２は、アノード２２よりも半導体基板２０の主面から深い位置まで及んでいる。他の構成は本発明の実施の形態１に係る半導体装置と同様である。
以後、本発明の実施の形態２に係る半導体装置の製造方法を説明する。図９は、トレンチ溝を形成したことを示す断面図である。まず、半導体基板２０に開口部を有するようにパターニングされた絶縁膜７０を形成する。次いで、当該開口部により露出した半導体基板２０をエッチングして、トレンチ溝６０を形成する。そして、次の処理に進む前に絶縁膜７０を除去する。
次いで、アノード、ガードリング、及び溝内ガードリングを形成する。図１０は、アノード、ガードリング、及び溝内ガードリングを形成したことを示す断面図である。イオン注入法により、パターニングされた絶縁膜７２をマスクとして半導体基板２０へ第２導電型の不純物を注入する。その後、当該不純物を熱拡散させてアノード２２、ガードリング２４、溝内ガードリング６２を形成する。溝内ガードリング６２は、トレンチ溝６０の内壁に沿って形成される。そして、次の処理に進む前に絶縁膜７２を除去する。
次いで、チャネルストッパを形成する。図１１は、チャネルストッパを形成したことを示す断面図である。まず開口部分を有するようにパターニングされた絶縁膜７４を形成する。次いで、当該開口部分をエッチングし、低地部分２６を形成する。その後、実施の形態１で説明したとおり、低地部分２６の内壁に沿ってチャネルストッパ２８を形成する。そして、次の処理に進む前に絶縁膜７４を除去する。
次いで、トレンチ溝を埋めるように絶縁膜３０を形成する。さらに、導電膜１２、及び絶縁膜１４をこの順に形成して図８の半導体装置を完成させる。
本発明の実施の形態２に係る半導体装置１０によれば、溝内ガードリング６２がアノード２２よりも半導体基板２０の主面から深い位置に及んでいるため、空乏層は半導体基板２０の深くまで形成される。よって、半導体装置１０の耐圧、及び耐圧安定性を高めつつ、上述の半導体装置１０よりもガードリング領域をシュリンクできる。
また、本発明の実施の形態２に係る半導体装置によれば、深さの異なる２種類のガードリング（ガードリング２４と溝内ガードリング６２）を形成することができる。そのため、トレンチ溝６０の深さ、及び溝内ガードリング６２とガードリング２４の配置を最適化することで、アノード２２に逆電位を印加した場合の空乏層の伸び方を調整することが可能である。よって、本発明の実施の形態１に係る半導体装置１０よりも耐圧、及び耐圧安定性を高めることができる。
本発明の実施の形態２に係る半導体装置では、ガードリング２４と溝内ガードリング６２を形成したが、ガードリング２４を形成しないことも可能である。また、本発明の実施の形態２に係る半導体装置は、少なくとも本発明の実施の形態１に係る半導体装置と同程度の変形が可能である。
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置の断面図である。図１２は前述の図８に対応する図である。本発明の実施の形態３に係る半導体装置は、本発明の実施の形態２に係る半導体装置との相違点を中心に説明する。
本発明の実施の形態３に係る半導体装置は、トレンチ溝８０を備えている。トレンチ溝８０は、半導体基板２０の主面に半導体素子（ダイオード）を囲むように形成されている。トレンチ溝８０は、第２導電型の導電膜８２ａで埋められている。トレンチ溝８０の内壁に沿って溝内ガードリング８４が形成されている。溝内ガードリング８４は、第２導電型の拡散層で形成されている。導電膜８２ａの上方には第２導電型の電位安定化導電膜９２が接続されている。電位安定化導電膜９２は、導電膜８２ａを半導体基板２０の上方に引き出し、各溝内ガードリングを同電位に保つために形成されている。
トレンチ溝６０は絶縁膜８６で埋められている。従って、本発明の実施の形態３に係る半導体装置は、導電膜８２ａで埋められたトレンチ溝８０と、絶縁膜８６で埋められたトレンチ溝６０とを備えている。絶縁膜８６の上には、第２導電型のフローティングフィールドプレート８２ｂが形成されている。フローティングフィールドプレート８２ｂは、半導体基板２０の主面の上方に半導体素子（ダイオード）を囲むように形成されている。なお、チャネルストッパ２８は、半導体基板２０の主面に形成されている。
以後、本発明の実施の形態３に係る半導体装置の製造方法を説明する。図１３は、アノードと溝内ガードリングを形成したことを示す断面図である。開口部を有するようにパターニングされた絶縁膜１００を形成した後に、トレンチ溝６０、及び８０を形成する。次いで、イオン注入法により、絶縁膜１００をマスクとして半導体基板２０へ第２導電型の不純物を注入する。その後、当該不純物を熱拡散させてアノード２２、溝内ガードリング８４、及び溝内ガードリング６２を形成する。そして、次の処理に進む前に絶縁膜１００を除去する。
次いで、トレンチ溝６０を絶縁膜で埋め込む。図１４は、トレンチ溝を絶縁膜で埋め込んだことを示す断面図である。トレンチ溝６０は、絶縁膜１０２で埋め込む。絶縁膜１０２は、トレンチ溝６０を埋め込みつつ、トレンチ溝８０は開口させるように半導体基板２０の主面に形成する。
次いで、トレンチ溝８０を導電膜で埋め込む。図１５は、トレンチ溝を導電膜で埋め込んだことを示す断面図である。トレンチ溝８０は、第２導電型の導電膜８２ａで埋め込む。導電膜８２ａは絶縁膜１０２の上にも形成する。導電膜８２ａの形成と同時に、絶縁膜１０２の上にフローティングフィールドプレート８２ｂを形成する。導電膜８２ａとフローティングフィールドプレート８２ｂは、同一工程で同時に形成する。
次いで、チャネルストッパを形成する。図１６は、チャネルストッパを形成したことを示す断面図である。前述の絶縁膜１０２の外周部分をエッチングして絶縁膜１０４を形成する。絶縁膜１０４の開口により露出した半導体基板２０の表面に第１導電型の不純物をイオン注入し、熱拡散を実施しチャネルストッパ２８を形成する。
次いで、新たな絶縁膜を形成する。図１７は、絶縁膜を形成したことを示す断面図である。まず、絶縁膜１０４のうち、アノード２２上の部分をエッチングして絶縁膜８６を形成する。次いで、フローティングフィールドプレート８２ｂを覆い、かつ導電膜８２ａの一部を露出させるように絶縁膜９０を形成する。
次いで、絶縁膜９０から露出した導電膜８２ａと接続されるように第２導電型の電位安定化導電膜９２を形成する。次いで、導電膜１２、及び絶縁膜１４をこの順に形成して図１２の半導体装置を完成させる。
本発明の実施の形態３に係る半導体装置によれば、半導体装置の耐圧、及び耐圧安定性を高めつつ、トレンチ溝８０を導電膜８２ａで埋め込むことで半導体基板２０への機械的ストレスを緩和できる。よって、半導体装置のリーク特性を向上させることができる。また、導電膜８２ａは、電位安定化導電膜９２により半導体基板２０の上方に接続されているので、各溝内ガードリングを同電位に保つのに有利な構造とすることができる。そして、フローティングフィールドプレート８２ｂにより半導体装置の耐圧安定性を高めることができる。
本発明の実施の形態３に係る半導体装置は、少なくとも本発明の実施の形態１に係る半導体装置と同程度の変形が可能である。
１０ 半導体装置、 １２ 導電膜、 １４ 絶縁膜、 ２０ 半導体基板、 ２２ アノード、 ２４ ガードリング、 ２６ 低地部分、 ２８ チャネルストッパ、 ３０ 絶縁膜、 ６０ トレンチ溝、 ６２ 溝内ガードリング、 ７０ 絶縁膜、 ８０ トレンチ溝、 ８２ａ 導電膜、 ８２ｂ フローティングフィールドプレート、 ８４ 溝内ガードリング、 ８６ 絶縁膜、 ９２ 電位安定化導電膜

Claims (8)

  1. 第１導電型の半導体基板と、
    前記半導体基板に形成された半導体素子と、
    前記半導体基板に、前記半導体素子を囲むように、第２導電型の拡散層で形成されたガードリングと、
    前記半導体基板に、前記ガードリングを囲むように、前記半導体基板の主面より一段低く形成された低地部分と、
    前記低地部分の内壁に沿って第１導電型の拡散層で形成されたチャネルストッパと、
    を備えたことを特徴とする半導体装置。
  2. 前記半導体基板の主面に前記半導体素子を囲むように形成されたトレンチ溝の内壁に沿って、第２導電型の拡散層で形成された溝内ガードリングを備えたことを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板に形成された半導体素子と、
    前記半導体基板の主面に前記半導体素子を囲むように形成された複数のトレンチ溝の内壁に沿って、第２導電型の拡散層で形成された複数の溝内ガードリングと、
    前記複数のトレンチ溝の少なくとも１つを埋めるように形成された第２導電型の導電膜と、
    前記複数のトレンチ溝の少なくとも１つを埋めるように形成された絶縁膜と、
    前記絶縁膜の主面の上方に前記半導体素子を囲むように形成されたフローティングフィールドプレートと、
    を備えたことを特徴とする半導体装置。
  4. 前記導電膜の上方に、前記導電膜と接続された第２導電型の電位安定化導電膜を備えたことを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体基板の主面に形成された第２導電型のアノードを備え、
    前記溝内ガードリングは前記アノードよりも前記半導体基板の深い位置まで及んでいることを特徴とする請求項２、３、４のいずれか１項に記載の半導体装置。
  8. 第１導電型の半導体基板と、
    前記半導体基板に形成された半導体素子と、
    前記半導体基板の主面に前記半導体素子を囲むように形成されたトレンチ溝の内壁に沿って、第２導電型の拡散層で形成された溝内ガードリングと、
    前記半導体基板の主面に前記半導体素子を囲むように形成されたガードリングと、を備えたことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600692B2 (en) 2020-09-18 2023-03-07 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6047429B2 (ja) * 2013-03-08 2016-12-21 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP2015019014A (ja) * 2013-07-12 2015-01-29 住友電気工業株式会社 半導体装置およびその製造方法
CN104810384A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 功率半导体器件及制造方法和截止环
CN104810385A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 功率半导体器件及制造方法和截止环
US20200279947A1 (en) * 2017-11-13 2020-09-03 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6681935B2 (ja) * 2018-04-16 2020-04-15 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272152A (ja) * 1988-04-25 1989-10-31 Matsushita Electric Works Ltd ガードリングを有する半導体素子
JP4049971B2 (ja) * 2000-06-15 2008-02-20 株式会社三社電機製作所 半導体素子、半導体素子の製造方法
DE10316222B3 (de) * 2003-04-09 2005-01-20 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement
JP2005183891A (ja) 2003-12-19 2005-07-07 Success International Kk 双方向ブロック型プレーナデバイスの構造と製法
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
KR100748342B1 (ko) * 2005-09-14 2007-08-09 매그나칩 반도체 유한회사 씨모스 이미지 센서의 제조방법
JP4935192B2 (ja) * 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
JP5376365B2 (ja) * 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
JP5748188B2 (ja) * 2009-09-29 2015-07-15 富士電機株式会社 半導体装置
CN201611658U (zh) * 2010-01-08 2010-10-20 无锡新洁能功率半导体有限公司 一种深沟槽功率mos器件
JP2011163420A (ja) 2010-02-08 2011-08-25 Mitsubishi Heavy Ind Ltd 軸受構造、及び、ダイレクトドライブ型風力発電装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600692B2 (en) 2020-09-18 2023-03-07 Kabushiki Kaisha Toshiba Semiconductor device

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