JP2011100877A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電界集中の生じ易い終端部においてアバランシェ耐量の高い半導体装置、およびその製造方法を提供する。
【解決手段】Ｎ型ドレイン層１１上のＮ型ドリフト層１２と、Ｎ型ドリフト層１２上のＰ型ベース層１３と、Ｐ型ベース層１３の表面に設けられたＮ型ソース領域１４と、ドレイン電極１５と、ソース電極１６と、ドレイン電極１５とソース電極１６との間の縦方向に主電流が流れるセル領域８に設けられ、複数のユニットセル３を画すトレンチゲート２と、複数のユニットセル３のそれぞれの中央部に形成された第１コンタクトホール４の底部のＰ型の不純物を含む第１コンタクト領域２１と、周辺の終端領域に形成された複数の第２コンタクトホール５の底部のＰ型の不純物を含む第２コンタクト領域２２と、を備え、第２コンタクトホール５の開口面積は、第１コンタクトホール４の開口面積と等しいか、または小さくする。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。
電力制御用に用いられるパワー半導体装置では、スイッチング動作時の電力損失を抑えるため、オン抵抗の低減が図られてきた。例えば、ゲート構造にトレンチゲートを採用することで、プレーナ構造のゲートに比べてチャネル密度を増加させることができる。さらに、素子構造の微細化を進めることにより、大幅にオン抵抗を低減させることが可能となっている。
一方、パワーＭＯＳ−ＦＥＴなど低耐圧のパワー半導体装置では、スイッチング電源やＤＣ−ＤＣコンバータなどの用途のために、高速動作への要求が高まりつつある。この場合、高速スイッチング時に生ずるパルス幅の狭いサージ電圧に対して、素子が破壊しないことが望まれている。
これに対応するためには、アバランシェ破壊に対する耐量の高い半導体装置を実現する必要がある。特許文献１には、トレンチゲートを有するＭＯＳ−ＦＥＴであって、終端コーナー部における電界集中を緩和するために、トレンチゲート間の幅の広いセルのみを用いて終端部を構成する技術が開示されている。すなわち、電界分布が非対称となり電界集中が生じ易い終端部、特に、コーナー部において高耐圧化を実現することが望ましい。
特開２００４−２８１５２４号公報
本発明の目的は、電界集中の生じ易い終端部において高いアバランシェ耐量を有する半導体装置、およびその製造方法を提供することである。
本発明の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層の第１の主面上に設けられた第１導電型の第２半導体層と、前記第２半導体層上に設けられた第２導電型の第３半導体層と、前記第３半導体層の表面に設けられた第１導電型のソース領域と、前記第１半導体層の第２の主面に電気的に接続された第１の主電極と、前記ソース領域に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間で前記ソース領域を介して縦方向に主電流が流れるセル領域に設けられた複数のユニットセルを画し、前記第３半導体層の表面から前記第２の半導体層に達して設けられたトレンチゲートと、前記複数のユニットセルのそれぞれの中央部において前記第３の半導体層に形成された第１コンタクトホールの底部にイオン注入された第２導電型の不純物を含み、前記第２の主電極と前記第３半導体層とを電気的に接続する第１コンタクト領域と、前記セル領域の周辺に設けられた終端領域において前記第３の半導体層に形成された複数の第２コンタクトホールの底部にイオン注入された第２導電型の不純物を含み、前記第２の主電極と前記第３半導体層とを電気的に接続する第２コンタクト領域と、を備え、前記第２コンタクトホールの開口面積は、前記第１コンタクトホールの開口面積と等しいか、または前記第１コンタクトホールの開口面積よりも小さいことを特徴とする半導体装置が提供される。
また、本発明の別の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層の第１の主面上に設けられた第１導電型の第２半導体層と、前記第２半導体層上に設けられた第２導電型の第３半導体層と、前記第３半導体層の表面に設けられた第１導電型のソース領域と、前記第１半導体層の第２の主面に電気的に接続された第１の主電極と、前記ソース領域に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間で前記ソース領域を介して縦方向に主電流が流れるセル領域に設けられた複数のユニットセルを画し、前記第３半導体層の表面から前記第２の半導体層に達して設けられたトレンチゲートと、を有する半導体装置の製造方法であって、前記複数のユニットセルのそれぞれの中央部において前記第３の半導体層に形成された第１コンタクトホールの底部と、前記セル領域の周囲に設けられた終端領域において前記第３の半導体層に形成された第２コンタクトホールの底部と、に、第２導電型の不純物を同時にイオン注入すことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、電界集中の生じ易い終端部においてアバランシェ耐量の高い半導体装置、およびその製造方法を実現することができる。
本発明の第１の実施形態に係る半導体装置を示す模式図である。 第１の実施形態に係る半導体装置の断面を示す模式図である。 第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図である。 第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図である。 第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図である。 第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図である。 第２の実施形態に係る半導体装置を示す模式図である。 第３の実施形態に係る半導体装置を示す模式図である。 比較例に係る半導体装置の断面を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の説明では、半導体装置として電力制御用のシリコンパワーＭＯＳ−ＦＥＴを例に挙げる。また、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
（第１の実施形態）
図１は、第１の実施形態に係るパワーＭＯＳ−ＦＥＴ１を示す模式図である。ただし、同図中には、ソース電極のない表面が模式的に示されている。また、以下の説明において、図７（ａ）および図８（ａ）についても同様である。
図１（ａ）は、パワーＭＯＳ−ＦＥＴ１の主面（チップ面）を模式的に示す平面図である。チップ面の中央には、ＭＯＳ−ＦＥＴのユニットセルが複数配置されたセル領域８が設けられている。また、同図中の右下隅には、ゲートパッド９が配置されている。
図１（ｂ）は、図１（ａ）中に破線で示すＡ領域のセル配置を拡大して示す模式図である。セル領域８に配置されたユニットセル３は、トレンチゲート２によって個々に画されている。また、各ユニットセル３の中央には、第１コンタクトホール４が設けられている。
一方、セル領域８を囲む終端領域７（トレンチゲート２が設けられていない領域）には、第２コンタクトホール５が、例えば、セル領域と同じ間隔で設けられている。さらに、セル領域８が外側へ突出するセル領域８のコーナー部Ｅに隣接した終端領域７の幅は広く設けられている。これにより、図１（ｂ）中に示すように、セル領域８のコーナー部Ｅに隣接した終端領域７における第２コンタクトホール５の数は、セル領域８のコーナー部Ｅ以外の部分に隣接した終端領域７に設けられた第２コンタクトホール５の数よりも多くなっている。
ここで、第１コンタクトホール４と第２コンタクトホール５とを区別するのは、それぞれが設けられた場所が、異なるからである。すなわち、第１コンタクトホール４はセル領域に設けられ、第２コンタクトホール５は終端領域に設けられている。また、以下の説明においても、「第１コンタクト領域」は、セル領域に設けられ、「第２コンタクト領域」は終端領域７に設けられたものとする。
ＭＯＳ−ＦＥＴのアバランシェ耐量を高くする場合、ターンオフ時のブレイクダウンが素子の特定箇所に集中しないように設計することが望ましい。なぜなら、ブレイクダウン局所的に発生すると、その場所にアバランシェ電流が集中し素子が破壊に至る可能性が高いからである。したがって、電界が集中してブレイクダウンが起こり易い場所を、チップ面内の複数の場所に分散させるロバストな構造設計を採ることが望ましい。
例えば、電界分布の対称性が崩れ、電界集中が生じ易い終端領域７の耐圧を高くすることが望ましい。中でも、セル領域８が外側へ突出するコーナー部Ｅにおいて、電界集中が生じる傾向が強く、高耐量化を図ることが望まれる。また、図１（ａ）中に示すＦ領域およびＧ領域においても、図１（ｂ）に示すＡ領域と同じように高耐圧化を図ることが望まれる。
本実施形態に係るＭＯＳ−ＦＥＴ１では、図１（ｂ）に示すように、セル領域８に設けられた第１コンタクトホール４と同じサイズの第２コンタクトホール５を終端領域７に設けることにより、終端部のアバランシェ耐量を向上させることができる。さらに、セル領域８のコーナー部Ｅに隣接した部分おいて、他の部分よりも終端領域７の幅を広くすることにより、数多く第２コンタクトホール５を設けることができる。これにより、コーナー部Ｅに隣接した部分のコンタクト抵抗を低下させて、アバランシェ耐量を向上させることができる。
後述するように、終端領域７のコンタクト構造をホールコンタクトとすることにより、イオン注入の深さをセル領域８と同じか、または浅くすることが可能となり、終端領域７のアバランシェ耐量の低下を防ぐことができる。また、コーナー部Ｅに隣接した部分において、第２コンタクトホールを数多く設けることにより、コンタクト抵抗を低くすることができる。これにより、ＭＯＳ−ＦＥＴ内部の高電界領域で発生する正孔の排出をスムーズにして、さらにアバランシェ耐量を向上させることができる。
例えば、終端領域７の第２コンタクトホール５間のピッチを、フォトリソグラフィでレジストパターンの形状が維持できる限界まで狭く設けることができる。これにより、終端領域７のコンタクト抵抗を最小とすることが可能であり、アバランシェ耐量をより向上させることができる。これは、光学的シミュレーション、およびプロセスシミュレーション、デバイスシミュレーションを用いてマスク寸法を最適化することにより実施することができる。
図２は、第１実施形態に係るＭＯＳ−ＦＥＴ１の断面を示す模式図である。同図中に示す断面は、図１（ｂ）中に示したＢ−Ｂ線に沿った断面である。以下の説明において、Ｎ型は第１導電型に対応し、Ｐ型は第２導電型に対応する。また、後述する実施形態においても同様である。
本実施形態に係るＭＯＳ−ＦＥＴは、Ｎ型の第１半導体層であるドレイン層１１と、ドレイン層１１の第１の主面上に設けられたＮ型の第２半導体層であるドリフト層１２と、を備えている。ドリフト層１２の上部には、Ｐ型の第３の半導体層であるベース層１３が設けられている。また、Ｐ型ベース層１３の表面には、Ｎ型ソース領域１４が設けられている。
さらに、Ｎ型ドレイン層１１の第２の主面との間で電気的に接続された第１の主電極であるドレイン電極１５と、Ｎ型ソース領域１４に電気的に接続された第２の主電極であるソース電極１６が設けられている。
図２中に示すように、Ｎ型ソース領域１４は、ドレイン電極１５とソース電極１６との間で、縦方向に主電流が流れるセル領域８に設けられている。セル領域８には、Ｎ型ソース領域１４の表面からＮ型ドリフト層１２に達するトレンチゲート２と、トレンチゲート２により画された複数のユニットセル３と、が設けられている（図１（ｂ）参照）。
さらに、複数のユニットセル３のそれぞれの中央部のベース層１３には、第１コンタクトホール４が設けられている。また、第１コンタクトホール４の底部には、Ｐ型の不純物がイオン注入された第１コンタクト領域２１が設けられている。第１コンタクト領域２１は、ソース電極１６とＰ型ベース層１３とを電気的に接続する。
一方、セル領域の周辺に設けられた終端領域のベース層１３には、複数の第２コンタクトホール５が形成されている。第２コンタクトホールの底部には、セル領域８に設けられた第１コンタクトホール４と同様に、Ｐ型の不純物がイオン注入された第２コンタクト領域２２が設けられている。第２コンタクト領域２２も、ソース電極１６とＰ型ベース層１３とを電気的に接続している。
本実施形態に係るＭＯＳ−ＦＥＴ１では、第２コンタクトホール５は、第１コンタクトホール４と開口面積が等しくなるように設けられている。これにより、Ｎ型ドリフト層１２と第１コンタクト領域２１との間隔Ｘ１と、Ｎ型ドリフト層１２と第２コンタクト領域２２との間隔Ｘ２と、が等しくなる。つまり、Ｐ型ベース層１３とＮ型ドリフト層１２との界面であるＰＮ接合と、第１コンタクト領域２１と、の間の間隔Ｘ１が、第２コンタクト領域２２とＰＮ接合との間隔Ｘ２と等しくなる。
本発明者の知見によれば、Ｐ型の不純物をイオン注入して形成される第１コンタクト領域２１および第２コンタクト領域２２のＮ型ドレイン層１１方向の深さは、それぞれのコンタクトホールの開口面積に依存して変化する。例えば、第１コンタクトホール４の開口面積を、第２コンタクトホール５の開口面積よりも大きくすれば、第１コンタクト領域２１とＰＮ接合との間の間隔Ｘ１は、第２コンタクト領域２２とＰＮ接合との間隔Ｘ２よりも狭くなる。
一方、第１コンタクト領域２１または第２コンタクト領域２２からＮ型ドレイン層１１に向かう方向の電界分布の最大値は、ＰＮ接合とコンタクト領域との間の間隔Ｘ１およびＸ２が狭いほど高くなる。したがって、ＰＮ接合とコンタクト領域との間隔が狭くなるとアバランシェ降伏が生じやすくなりアバランシェ耐量が低下する傾向にある。
図９は、比較例に係るＭＯＳ−ＦＥＴ３０の断面を示す模式図である。本比較例のＭＯＳ−ＦＥＴ３０では、同図中に示すように、終端領域７の広い面積をエッチングしてコンタクト領域５２を形成している。したがって、コンタクト領域５２のＰ型不純物は深くイオン注入され、ＰＮ接合との間隔Ｘ５は、セル領域に設けられた第１コンタクト領域２１とＰＮ接合との間隔Ｘ１より狭くなる傾向がある。
これにより、終端領域７のアバランシェ耐量が、セル領域８のアバランシェ耐量よりも低くなる傾向にあった。特に、電界集中が生じやすいコーナー部Ｅにおいて、アバランシェ耐量の低下が生じ易い傾向にあった。
これに対して、本実施形態に係るＭＯＳ−ＦＥＴ１では、終端領域に第２コンタクトホール５を設けて、第２コンタクト領域２２とＰＮ接合との間隔Ｘ２が、第１コンタクト領域２１とＰＮ接合との間隔Ｘ１より狭くならないようにしている。
また、本実施形態に係るＭＯＳ−ＦＥＴ１では、Ｘ１とＸ２とが等しくなるように、第１コンタクトホール４と第２コンタクトホール５との開口面積を同じに設けているが、第１コンタクトホール４の開口面積を第２コンタクトホール５の開口面積よりも大きくして、Ｘ１がＸ２より狭くなるようにしてもよい。これにより、終端領域７のアバランシェ耐量をセル領域８よりも高くすることが可能となる。
図３〜図６は、第１実施形態に係るＭＯＳ−ＦＥＴ１の製造工程を模式的に示す断面図である。各図中に示す断面は、図１（ｂ）中に示したＢ−Ｂ線に沿った断面である。本具体例のＭＯＳ−ＦＥＴ１は、シリコンを材料とするシリコンＭＯＳ−ＦＥＴである。
図３（ａ）に示すように、Ｎ型ドレイン層１１の第１の主面上にエピタキシャル成長したＮ型ドリフト層１２に、トレンチ２６を形成し、ゲート電極となる導電性のポリシリコン２８を埋め込む。ポリシリコン２８は、トレンチ２６を形成したＮ型ドリフト層の全面にＣＶＤ法を用いて形成する。その後、トレンチ２６内に残される部分を除いて、エッチングにより除去する。
Ｎ型ドレイン層１１としては、シリコン基板上にエピタキシャル成長した高濃度のシリコン層、または高濃度にドープされたシリコン基板を用いることができる。また、トレンチ２６の内面には、ゲート絶縁膜１８となるシリコン酸化膜ＳｉＯ２を形成する。
次に、図３（ｂ）に示すように、Ｎ型ドリフト層１２の表面にＰ型不純物をイオン注入してＰ型ベース層１３を形成する。Ｐ型不純物として、例えば、ボロン（Ｂ）を用いることができる。また、イオン注入後にシリコン基板を熱処理することにより、Ｐ型不純物を、Ｎ型ドリフト層１２の表面から所定の深さまで拡散させる。これにより、同図中に示すＰ型ベース層１３が形成される。
続いて、図４（ａ）に示すように、Ｎ型不純物、例えば、ヒ素（Ａｓ）を、Ｐ型ベース層１３の表面にイオン注入し、Ｎ型ソース領域を形成する。この際、選択注入を行うための注入マスク３１として、フォトレジストを用いることができる。
さらに、図４（ｂ）に示すように、Ｐ型ベース層１３およびＮ型ソース領域１４、ポリシリコン２８の表面に、層間絶縁膜１７を形成する。なお、Ｎ型ソース領域１４に注入されたＮ型不純物は、層間絶縁膜１７を形成する過程で実施される熱処理により活性化することができる。また、層間絶縁膜１７には、第１コンタクトホール４および第２コンタクトホール５を形成するための開口３２を形成する。
次に、図５（ａ）に示すように、開口３２が形成された層間絶縁膜１７をマスクとして、Ｎ型ソース領域１４およびＰ型ベース層１３の表面をドライエッチングして、第１コンタクトホール４および第２コンタクトホール５を形成する。ドライエッチングの方法としては、例えばリアクティブ・イオン・エッチング（ＲＩＥ）法を用いることができる。また、ドライエッチングは、セル領域８に形成される第１コンタクトホール４が、Ｎ型ソース領域１４を貫通してＰ型ベース層１３に連通するまで実施する。
次に、層間絶縁膜１７を注入マスクとして、Ｐ型不純物、例えば、ボロン（Ｂ）をイオン注入する。Ｐ型不純物は、第１コンタクトホールの底部と、第２コンタクトホールの底部と、の両方に同時にイオン注入され、第１コンタクト領域２１および第２コンタクト領域２２が形成される。
この際、セル領域８と終端領域７とにおいて、層間絶縁膜１７に設けられた開口３２の開口面積を変えることにより、イオン注入により形成される第１コンタクト領域２１と第２コンタクト領域２２とを、異なる深さに形成することができる。すなわち、層間絶縁膜１７の開口３２を形成する際に用いるフォトマスクの設計を変更するだけで、製造工程を変更することなく、第１コンタクト領域２１の深さと第２コンタクト領域２２の深さとを変えることができる。これにより、前述したように、終端領域７におけるアバランシェ耐量を、セル領域８と同じか、または高くすることが可能となる。
次に、図６（ａ）に示すように、層間絶縁膜１７の表面を所定量エッチングし、Ｎ型ソース領域１４の表面の一部を露出させる。また、終端領域７に形成された層間絶縁膜１７をエッチングして除去する。
さらに、図６（ｂ）に示すように、セル領域８のＮ型ソース領域１４、第１コンタクトホール４、層間絶縁膜１７、および、終端領域のＰ型ベース層１３、第２コンタクトホール５を覆って、ソース電極１６を形成する。これにより、セル領域８において、ソース電極１６とＰ型ベース層１３とが第１コンタクト領域２１を介して電気的に接続され、Ｐ型ベース層１３の電位が固定されるので、ＭＯＳ−ＦＥＴ１の動作を安定させることができる。また、終端領域７において、第２コンタクト領域２２を介してソース電極１６とＰ型ベース層１３との間が低抵抗に接続されるので、ホールの排出抵抗が小さくなり、アバランシェ耐量を向上させることができる。
一方、図６（ｂ）中に示すように、Ｎ型ドレイン層１１の第２の主面には、ドレイン電極１５が形成される。具体的には、ＭＯＳ−ＦＥＴ１が形成されたシリコン基板の裏面を研削して薄板化し、メタライズすることにより、ドレイン電極１５を形成する。
（第２の実施形態）
図７は、第２の実施形態に係るＭＯＳ−ＦＥＴ１０を示す模式図である。図７（ａ）は、ＭＯＳ−ＦＥＴチップのコーナー部Ｅの周辺を模式的に示す平面図である。また、図７（ｂ）は、図７（ａ）中に示したＣ−Ｃ線に沿った断面を示す模式図である。
図７（ａ）および（ｂ）に示すように、セル領域８では、トレンチゲート２で画されたユニットセル３が設けられ、ユニットセル３の中央に第１コンタクトホール４が設けられている点で、第１の実施形態に示したＭＯＳ−ＦＥＴ１と同じである。
一方、セル領域８の周辺の終端部には、第１コンタクトホール４よりも開口面積が小さい第２コンタクトホール３５が設けられている。また、第２コンタクトホール３５は、ＭＯＳ−ＦＥＴ１に比べて狭いピッチで、数多く設けられている。これにより、終端部７において、ソース電極１６とＰ型ベース層１３との間のコンタクト抵抗が低く維持されている。
また、セル領域８が外側に突出するコーナー部Ｅに隣接した部分においては、セル領域８のそれ以外の部分に隣接した部分よりも終端領域７の幅が広い。そして、第２コンタクトホール３５は、コーナー部Ｅに隣接した部分と、それ以外の部分と、において同一のピッチで形成されている。つまり、本実施形態に係るＭＯＳ−ＦＥＴ１０においても、第２コンタクトホール３５の数は、セル領域８のコーナー部Ｅ以外の部分に隣接した終端領域７に設けられた第２コンタクトホール３５の数よりも、セル領域８のコーナー部Ｅに隣接した終端領域７においてさらに多く設けられている。したがって、ソース電極１６とＰ型ベース層１３との間の抵抗がさらに低くなり、正孔の排出抵抗がより小さくなる。これにより、コーナー部Ｅでの電界集中によるアバランシェ耐量の低下を防ぐことができる。
また、図７（ｂ）に示すように、第２コンタクトホール３５の開口面積が、第１コンタクトホール４の開口面積よりも小さいことから、第１コンタクト領域２１の深さよりも、第２コンタクト領域３８の深さの方が浅くなっている。すなわち、第１コンタクト領域２１とＰＮ接合との間隔Ｘ１よりも、第２コンタクト領域３８とＰＮ接合との間隔Ｘ３の方が広くなっており、終端領域７のアバランシェ耐量が高くなっている。
本実施形態に係るＭＯＳ−ＦＥＴ１０では、開口面積の小さい第２コンタクトホール３５を多数設けることにより、ソース電極１６とＰ型ベース層１３との間のコンタクト抵抗を小さくし、さらに、第２コンタクト領域３８を浅く形成してアバランシェ耐量を高めることによって、終端領域７で発生するアバランシェ降伏を抑えることができる。
また、前述したように、第２コンタクトホール３５のピッチを狭く形成することにより、図７（ｂ）中に示すように、隣接する第２コンタクト領域３８が一体となり、１つのコンタクト領域となるように形成することもできる。これにより、さらにソース電極とＰ型ベース層のコンタクト抵抗を下げることが可能となり、アバランシェ耐量の向上を図ることができる。第２コンタクトホール３５のピッチは、フォトリソグラフィにおいて開口パターンの形状を維持できる限界まで狭く形成することが可能である。
（第３の実施形態）
図８は、第３の実施形態に係るＭＯＳ−ＦＥＴ２０を示す模式図である。図８（ａ）は、ＭＯＳ−ＦＥＴチップのセル領域８を模式的に示す平面図である。また、図８（ｂ）は、図８（ａ）中に示したＤ−Ｄ線に沿った断面を示す模式図である。
図８（ａ）に示すように、本実施形態に係るＭＯＳ−ＦＥＴ２０では、セル領域８内に、第１コンタクトホール４よりも開口面積の大きい複数の第３コンタクトホール４２が設けられた複数のユニットセル４５を有している。一方、図示しない終端領域には、第１の実施形態または第２の実施形態に関して前述したように、第１コンタクトホール４と開口面積が同じか、または小さい第２コンタクトホールが設けられている。
また、図８（ｂ）の断面図に示すように、第３コンタクトホール４２の底部に設けられた第３コンタクト領域４３のＮ型ドレイン層１１方向の深さは、第１コンタクトホール４の底部に設けられた第１コンタクト領域２１の深さよりも深くなっている。すなわち、第３コンタクト領域４３と、Ｐ型ベース層１３とＮ型ドリフト層１２との境界のＰＮ接合と、の間隔Ｘ４は、第１コンタクト領域２１とＰＮ接合との間隔Ｘ１よりも狭くなっている。
したがって、第３コンタクトホール４２が設けられたユニットセル４５のアバランシェ耐量は、第１コンタクトホール４が設けられたユニットセル３よりも低くなる。一方、終端領域のアバランシェ耐量は、第１の実施形態または第２の実施形態に関して前述したように、ユニットセル３よりも高くなっている。つまり、第３コンタクトホール４２が設けられたユニットセル４５において、アバランシェ耐量が最も低くなり、アバランシェ降伏が生じ易くなっている。
すなわち、本実施形態に係るＭＯＳ−ＦＥＴ２０では、ターンオフ時に過剰な電圧が加わった場合に、セル領域８に複数配置されたユニットセル４５において、積極的にアバランシェ降伏を起こさせることができる。これにより、アバランシェ電流を分散させて電流集中を防ぎ、素子破壊を回避することができる。
ここで、個々のユニットセル４５に流れるアバランシェ電流が、素子破壊に至る限界値を超えないように、セル領域８に設けられるユニットセル４５の数と配置位置とを、デバイスシミュレーション技術を用いて最適化するとよい。
このように本実施形態に係るＭＯＳ−ＦＥＴ２０では、ソース電極１６とＰ型ベース層１３との間のコンタクト構造を最適化することにより、アバランシェ電流を均一に拡散させることが可能であり、素子破壊を有効に回避することができる。また、これを実施するために製造工程が増えることはなく、歩留りの改善も可能であるから、製造コストを低減することが可能である。
以上、本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
例えば、上記の実施態様に示したＮチャネルのＭＯＳ−ＦＥＴのみならず、ＰチャネルのＭＯＳ−ＦＥＴにも適用できる。また、シリコンを材料とするＭＯＳ−ＦＥＴに限られる訳ではなく、ＳｉＣやＧａＮ等を材料とする半導体装置にも適用可能である。
１、１０、２０ ＭＯＳ−ＦＥＴ
２ トレンチゲート
３、４５ ユニットセル
４ 第１コンタクトホール
５、３５ 第２コンタクトホール
７ 終端領域
８ セル領域
９ ゲートパッド
１１ Ｎ型ドレイン層
１２ Ｎ型ドリフト層
１３ Ｐ型ベース層
１４ Ｎ型ソース領域
１５ ドレイン電極
１６ ソース電極
１７ 層間絶縁膜
１８ ゲート絶縁膜
２１ 第１コンタクト領域
２２、３８ 第２コンタクト領域
２６ トレンチ
２８ ポリシリコン
４２ 第３コンタクトホール
４３ 第３コンタクト領域
Ｅ コーナー部

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の第１の主面上に設けられた第１導電型の第２半導体層と、
    前記第２半導体層上に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の表面に設けられた第１導電型のソース領域と、
    前記第１半導体層の第２の主面に電気的に接続された第１の主電極と、
    前記ソース領域に電気的に接続された第２の主電極と、
    前記第１の主電極と前記第２の主電極との間で前記ソース領域を介して縦方向に主電流が流れるセル領域に設けられた複数のユニットセルを画し、前記第３半導体層の表面から前記第２の半導体層に達して設けられたトレンチゲートと、
    前記複数のユニットセルのそれぞれの中央部において前記第３の半導体層に形成された第１のコンタクトホールの底部にイオン注入された第２導電型の不純物を含み、前記第２の主電極と前記第３半導体層とを電気的に接続する第１コンタクト領域と、
    前記セル領域の周囲に設けられた終端領域において前記第３の半導体層に形成された複数の第２コンタクトホールの底部にイオン注入された第２導電型の不純物を含み、前記第２の主電極と前記第３半導体層とを電気的に接続する第２コンタクト領域と、
    を備え、
    前記第２コンタクトホールの開口面積は、前記第１コンタクトホールの開口面積と等しいか、または前記第１コンタクトホールの開口面積よりも小さいことを特徴とする半導体装置。
  2. 前記第２半導体層と前記第１コンタクト領域との間隔よりも、前記第２半導体層と前記第２コンタクト領域との間隔の方が狭いことを特徴とする請求項１記載の半導体装置。
  3. 前記セル領域が外側へ突出する前記セル領域のコーナー部に隣接した前記終端領域の幅は、前記セル領域のコーナー部以外に隣接した前記終端領域の幅よりも広く、前記第２コンタクトホールは、前記セル領域のコーナー部に隣接した部分と前記セル領域のコーナー部以外に隣接した部分とにおいて同一のピッチで設けられていることを特徴とする請求項１または２のいずれか１つに記載の半導体装置。
  4. 前記セル領域において前記第３半導体層に形成され前記第１コンタクトホールよりも開口面積の大きい複数の第３コンタクトホールの底部にイオン注入された第２導電型の不純物を含み、前記第２の主電極と前記第３半導体層とを電気的に接続する第３コンタクト領域をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電型の第１半導体層と、
    前記第１半導体層の第１の主面上に設けられた第１導電型の第２半導体層と、
    前記第２半導体層上に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の表面に設けられた第１導電型のソース領域と、
    前記第１半導体層の第２の主面に電気的に接続された第１の主電極と、
    前記ソース領域に電気的に接続された第２の主電極と、
    前記第１の主電極と前記第２の主電極との間で前記ソース領域を介して縦方向に主電流が流れるセル領域に設けられた複数のユニットセルを画し、前記第３半導体層の表面から前記第２の半導体層に達して設けられたトレンチゲートと、
    を有する半導体装置の製造方法であって、
    前記複数のユニットセルのそれぞれの中央部において前記第３の半導体層に形成された第１コンタクトホールの底部と、前記セル領域の周囲に設けられた終端領域において前記第３の半導体層に形成された第２コンタクトホールの底部と、に、第２導電型の不純物を同時にイオン注入することを特徴とする半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111207A (ja) * 2014-12-08 2016-06-20 三菱電機株式会社 電力用半導体装置
US9698221B2 (en) 2014-05-01 2017-07-04 Mitsubishi Electric Corporation Semiconductor device
WO2017138505A1 (ja) * 2016-02-12 2017-08-17 パナソニック株式会社 半導体装置
JP2019161190A (ja) * 2018-03-16 2019-09-19 株式会社東芝 半導体装置
JP2020102540A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 半導体装置
JP2020170807A (ja) * 2019-04-04 2020-10-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021044462A (ja) * 2019-09-13 2021-03-18 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JPWO2020145109A1 (ja) * 2019-01-08 2021-09-30 三菱電機株式会社 半導体装置及び電力変換装置
JPWO2022034636A1 (ja) * 2020-08-11 2022-02-17

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176026A (ja) * 2010-02-23 2011-09-08 Fuji Electric Co Ltd 半導体素子の製造方法
JP2013065749A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置
WO2013042406A1 (ja) * 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
US9214546B2 (en) * 2013-05-29 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide switching device with novel overvoltage detection element for overvoltage control
US9666663B2 (en) * 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
US9178015B2 (en) * 2014-01-10 2015-11-03 Vishay General Semiconductor Llc Trench MOS device having a termination structure with multiple field-relaxation trenches for high voltage applications
CN113690337B (zh) * 2021-09-13 2023-12-08 武汉新芯集成电路制造有限公司 单光子雪崩二极管及其制作方法、单光子雪崩二极管阵列

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH05102487A (ja) * 1991-10-07 1993-04-23 Nippondenso Co Ltd 縦型半導体装置
JP2000101085A (ja) * 1998-09-18 2000-04-07 Siemens Ag 半導体モジュ―ル用の高電圧耐性を有する縁部構造体
JP2005019734A (ja) * 2003-06-26 2005-01-20 Renesas Technology Corp 半導体装置およびその製造方法
JP2006526286A (ja) * 2003-05-31 2006-11-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 終端構造を有する半導体装置及びこの装置の製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086801A (ja) 2001-09-13 2003-03-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2004281524A (ja) 2003-03-13 2004-10-07 Sanyo Electric Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH05102487A (ja) * 1991-10-07 1993-04-23 Nippondenso Co Ltd 縦型半導体装置
JP2000101085A (ja) * 1998-09-18 2000-04-07 Siemens Ag 半導体モジュ―ル用の高電圧耐性を有する縁部構造体
JP2006526286A (ja) * 2003-05-31 2006-11-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 終端構造を有する半導体装置及びこの装置の製造方法
JP2005019734A (ja) * 2003-06-26 2005-01-20 Renesas Technology Corp 半導体装置およびその製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698221B2 (en) 2014-05-01 2017-07-04 Mitsubishi Electric Corporation Semiconductor device
JP2016111207A (ja) * 2014-12-08 2016-06-20 三菱電機株式会社 電力用半導体装置
WO2017138505A1 (ja) * 2016-02-12 2017-08-17 パナソニック株式会社 半導体装置
JPWO2017138505A1 (ja) * 2016-02-12 2018-12-06 パナソニック株式会社 半導体装置
US10529843B2 (en) 2016-02-12 2020-01-07 Panasonic Corporation Semiconductor device
JP2019161190A (ja) * 2018-03-16 2019-09-19 株式会社東芝 半導体装置
JP2020102540A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 半導体装置
JP6991370B2 (ja) 2019-01-08 2022-01-12 三菱電機株式会社 半導体装置及び電力変換装置
JPWO2020145109A1 (ja) * 2019-01-08 2021-09-30 三菱電機株式会社 半導体装置及び電力変換装置
DE112019006587T5 (de) 2019-01-08 2021-12-23 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit
US12051744B2 (en) 2019-01-08 2024-07-30 Mitsubishi Electric Corporation Semiconductor device
JP2020170807A (ja) * 2019-04-04 2020-10-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11387318B2 (en) 2019-04-04 2022-07-12 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
JP7272071B2 (ja) 2019-04-04 2023-05-12 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021044462A (ja) * 2019-09-13 2021-03-18 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2021049090A1 (ja) * 2019-09-13 2021-03-18 株式会社日立パワーデバイス 半導体装置および電力変換装置
JP7171527B2 (ja) 2019-09-13 2022-11-15 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JPWO2022034636A1 (ja) * 2020-08-11 2022-02-17
JP7332812B2 (ja) 2020-08-11 2023-08-23 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

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