JP2000101085A - 半導体モジュ―ル用の高電圧耐性を有する縁部構造体 - Google Patents

半導体モジュ―ル用の高電圧耐性を有する縁部構造体

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Abstract

(57)【要約】 【課題】 半導体モジュールのための高電圧耐性を有す
る縁部構造を提供し、簡単化とスペースの節約とを達成
して、再現性を有する高いブレークダウン電圧を保証す
る。 【解決手段】 セルフィールドの縁部領域に配置された
ソースゾーンの少なくとも一部がシェーディングされた
ソースゾーン領域を有しており、このシェーディングさ
れたソースゾーン領域により、電荷キャリアによる逆方
向電流がある場合に各ソースゾーンとベースゾーンとの
間の寄生ダイオードの導通が抑圧される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、並列に接続される
複数の個別素子がセルフィールドの複数のセルとして配
置されており、半導体基体が設けられており、半導体基
体内に配置されて第１の導電型の少なくとも１つの内部
ゾーンが設けられており、この内部ゾーンは半導体基体
の第１の表面に少なくとも部分的に接しており、内部ゾ
ーンに接する少なくとも１つのドレインゾーンが設けら
れており、第２の導電型の少なくとも１つのベースゾー
ンが設けられており、ベースゾーンは第１の表面におい
て半導体基体内へ埋め込まれており、第１の導電型の少
なくとも１つのソースゾーンが設けられており、ソース
ゾーンはそれぞれのベースゾーン内に埋め込まれてい
る、半導体モジュール用の高電圧耐性を有する縁部構造
体に関する。
【０００２】
【従来の技術】この種の半導体モジュールは内部ゾーン
に接するドレインゾーンが内部ゾーンと同じ導電型を有
する場合、例えばＭＯＳＦＥＴとして構成される。また
電界効果によって制御されるこの種の半導体モジュール
は、アノードゾーンとしてのドレインゾーンが内部ゾー
ンとは反対の導電型で構成されている場合、ＩＧＢＴと
して知られている。米国特許第５００８７２５号明細書
には、並列接続され、それぞれのセルとして配置された
複数の個別素子が密に詰め込まれて、１つのセルフィー
ルドに配置される形の半導体モジュールが記載されてい
る。
【０００３】フリーホイール動作においてこのような半
導体モジュールでは典型的に、半導体基板が２つの極性
の電荷キャリアで充溢する。電荷キャリアは内部ゾーン
全体にわたって分布しており、その際にこれらの電荷キ
ャリアは例えば縁部領域でもラテラル方向にアクティブ
なセルフィールドを越えて拡散する。半導体モジュール
の内部ゾーンが続いて転流する際に、一方の導電型の電
荷キャリアがディスクの後面へ大きな面積のドレイン金
属化部を介して問題なく流れ、その一方で他方の導電型
の電荷キャリアはディスクの前面へベースゾーンおよび
ソース電極を介して流れる。特にセルフィールドの直接
の縁部領域に配置されたセルは、その個所の逆方向電流
密度が非常に大きいために特に強く負荷されてしまい、
（転流の急峻性に依存して）逆方向電流が比較的小さく
ても、このような半導体モジュールに基本的に存在して
いる寄生トランジスタの導通を招き、ブレークダウンに
いたる。
【０００４】さらにこの装置では望ましくない電圧のブ
レークダウンがアバランシェ動作時にも特有に発生す
る。この場合縁部領域の電界は縁によってドープ領域が
湾曲しており、そのために等ポテンシャル曲線の特性が
非対称であることにより非常に大きくなる。縁部領域の
電界分布が非対称であるため、この場合には小さな電流
であっても半導体モジュールのブレークダウンにいたる
ことがある。
【０００５】このような望ましくない電圧ブレークダウ
ンを回避するために、この形式の半導体モジュールでは
アクティブなセルの外側の縁部領域にリング形のドープ
領域が設けられている。このような保護リングにより縁
部領域での局所的な電界強度のピークが回避される。こ
れは例えばカナダ特許第６６７４２３号明細書から公知
である。ここに記載されている保護リングは“フローテ
ィング”状態、すなわち所定のポテンシャルを有さない
状態にある。このようなフローティング保護リングは周
知のように縁部へ向かってきわめて幅広に設計しなけれ
ばならない。なぜならこのような保護リングにおいて電
界強度がほぼ“０”まで低減されるからである。
【０００６】さらにこの保護リングをコンタクトホール
を介してソースの金属化部に接続することもできる。こ
の場合にはこの保護リングは“非フローティング”状態
であり、ソースゾーン領域と同じポテンシャルに置かれ
ている。しかしこれらの“フローティング”状態および
“非フローティング”状態のリングの製造はセルフアラ
イメント技術ではきわめて煩雑であり、非常にコストが
かかる。保護リングをセルフアライメント技術で製造す
る際の特別な課題として、例えばソース電極とゲート電
極との間の短絡を回避することがある。
【０００７】この種の保護リングは典型的にはイオン注
入により製造される。イオン注入では周知のように半導
体結晶またはその表面が強く浸食され、それ自体では続
くヒールステップの際に最適に再結晶されない。続くゲ
ート酸化物の成長時にはその品質に特に高い要求が呈さ
れるにもかかわらず、半導体基体への境界面の境界面電
荷またはゲート酸化物内の可動または固定の電荷が形成
されることがある。こうした寄生電荷はゲート酸化物内
に不定の部分容量を発生させ、これにより半導体モジュ
ールのこの領域で所定の切換を行うことが困難になる。
【０００８】
【発明が解決しようとする課題】本発明の課題は、従来
の技術から出発して、半導体モジュールのための高電圧
耐性を有する縁部構造を提供し、簡単化とスペースの節
約とを達成して、再現性を有する高いブレークダウン電
圧を保証することである。
【０００９】
【課題を解決するための手段】この課題は、セルフィー
ルドの縁部領域に配置されたソースゾーンの少なくとも
一部がシェーディングされたソースゾーン領域を有して
おり、このシェーディングされたソースゾーン領域によ
り、電荷キャリアによる逆方向電流がある場合に各ソー
スゾーンとベースゾーンとの間の寄生ダイオードの導通
が抑圧される構成により解決される。
【００１０】
【発明の実施の形態】本発明では、ソースゾーンを形成
するためのマスキングに加えて更なるフォトレジストに
より半導体基体がマスクされる。この付加的なフォトレ
ジストにより、縁部領域に存在するセルのソースゾーン
の少なくとも一部がカバーされ、このようにしてカバー
された領域はドープされないか、または弱くドープされ
るだけにとどめられる。半導体モジュールのアクティブ
なセル表面はこの手段により付加的なフォトレジストの
形態に応じて１つまたは複数のセル列だけ低減され、こ
れによっても導通抵抗ＲＤＳｏｎの上昇は僅かしか生じ
ない。しかもこうした手段により簡単にスペースを節約
しつつ、縁部領域の寄生バイポーラトランジスタが電荷
キャリアの逆方向電流に起因して転流時またはアバラン
シェ動作中に導通することが抑圧される。
【００１１】特に有利には本発明は主としてセルフアラ
イメントのセルコンセプトを有する半導体モジュールに
用いられる。なぜなら付加的なマスクのアライメントは
アライメント精度への要求が非常に低いために、１／２
のゲート電極幅の範囲で完全に問題がなくなるからであ
る。さらにシェーディングされたソースゾーン領域は有
利には唯一の共通のプロセスステップでソースゾーン領
域と共に形成される。さらにシェーディングされたソー
スゾーン領域の製造におけるウェハプロセスのコスト
は、上述のきわめて煩雑な保護リングおよびコンタクト
ホール金属化部の製造に比べて著しく小さい。
【００１２】シェーディングされたソースゾーン領域は
典型的には、電流の流れるチャネルの形成を抑圧する
か、または少なくとも低減させるべきソースゾーンの領
域に配置されている。典型的にはこのシェーディングさ
れた領域は縁部領域に配置されたセル内に設けられてお
り、有利には当該のソースゾーンの縁に向かう領域に配
置される。
【００１３】高電圧への耐性を有する典型的な電力用半
導体モジュールのセルフィールドは、均一かつ対称に構
成され密に詰め込まれた典型的な複数のセルから成る。
特に有利には、セルフィールドのセルは六角形の横断面
を有している。この六角形の構造によりセルの最も密な
表面の詰め込みが可能となり、すなわちチップ表面が最
適に利用可能となる。さらにこの六角形のセル構造では
最適な順方向抵抗と同時に最適な負荷電流が達成され
る。別の有利なセル構造はほぼ正方形のセル、または矩
形のセル、ストライプ形状のセルまたは三角形のセルを
使用する際に得られる。ただし本発明は他のセルの構
成、例えば円形または楕円形のセルの構成に適用するこ
とができる。
【００１４】六角形のセルまたは正方形のセルによるセ
ルデザインでは、セルフィールドの縁部領域での寄生バ
イポーラトランジスタを抑圧するために、しばしばセル
フィールドの縁部領域の外側の少なくとも２つのセル列
がシェーディングされたソースゾーン領域を有さなけれ
ばならない。セルの各ソースゾーン内部のシェーディン
グされたソースゾーン領域の部分はこの場合、寄生バイ
ポーラトランジスタの抑圧と同時に最適な導通抵抗が得
られるように設計されている。典型的にはこのようなセ
ルデザインでは最も外側のセル列のソースゾーンは完全
にシェーディングされる。最も外側のセル列の次のセル
列ではシェーディングされたソースゾーン領域の部分は
ソースゾーン全体に比べて段階的に低減される。実際に
は多くの場合、最も外側のセル列が完全にシェーディン
グされ、その次のセル列は縁部領域に配向されるセルの
外側の１／２がシェーディングされていれば充分であ
る。
【００１５】特に有利には、有利にはストライプ形状の
セルを有するセルデザインも考えられる。このようなセ
ルでは、セルフィールドの縁部領域において最も外側の
セル列のみがシェーディングされていれば充分であるこ
とが多い。シェーディングされたソースゾーン領域は縁
部領域に配向されたセルの外側の１／２に設ければよ
い。
【００１６】有利な実施形態ではシェーディングされた
ソースゾーン領域はそれぞれベースゾーンと同じ導電型
および同じドーパント濃度を有する。この場合シェーデ
ィングされたソースゾーン領域はきわめて簡単に付加的
なマスキングによって形成される。
【００１７】さらにもちろん、シェーディングされたソ
ースゾーン領域は相応するソースゾーンと同じ導電型で
これよりも低いドーパント濃度を有することができ、こ
れを技術的に適用できる。またソースゾーン内のドープ
されないシェーディング領域も可能である。
【００１８】特に有利にはドレインゾーンは内部ゾーン
と同じドーパント濃度を有する。ここから形成される有
利な半導体モジュールは電力用ＭＯＳＦＥＴである。ま
た本発明はＩＧＢＴおよび他の半導体モジュールにも適
用可能である。ＩＧＢＴの場合ドレインゾーンがアノー
ドゾーンとして構成されている。このアノードゾーンは
内部ゾーンとは反対の導電型を有しており、典型的には
極めて高いドーパント濃度を有する。さらに本発明は全
ての形式のＭＯＳＦＥＴ、例えばＤ‐ＭＯＳＦＥＴ、Ｖ
‐ＭＯＳＦＥＴ、Ｕ‐ＭＯＳＦＥＴなどに適用可能であ
る。
【００１９】本発明の有利な構成および他の実施形態は
従属請求項の特徴部分に記載されている。
【００２０】
【実施例】本発明を以下に図および実施例に即して詳細
に説明する。図中、同一の構成素子または同じ機能を有
する構成素子には同じ参照番号を付してある。ただし図
示されていないものは除く。
【００２１】図１には、高電圧への耐性を有する本発明
の（電力用）半導体モジュールの縁部構造が部分図で示
されている。半導体モジュールはここではＤ‐ＭＯＳＦ
ＥＴまたはＩＧＢＴとして構成されている。
【００２２】半導体モジュールは並列接続され、それぞ
れ個々のセルとして配置された複数の個別素子ＥＢを有
している。図１の部分図には半導体モジュールの縁部領
域ＲＢに配置された３つのセルＺ１〜Ｚ３が示されてい
る。縁部領域ＲＢはアクティブなセルＺ１〜Ｚ３の外側
に存在する半導体基体１の領域である。ヴァーティカル
に構成された半導体モジュールはソース端子Ｓ、ゲート
端子Ｇ、ドレイン端子Ｄを有しており、その際にソース
端子Ｓおよびドレイン端子Ｄは半導体基体１の対向側に
配置されている。
【００２３】図１には参照番号１で半導体モジュールの
半導体基体が示されている。半導体基体１は例えばシリ
コン基板から形成されており、この実施例では弱くｎ型
にドープされた内部ゾーン２を有しており、この内部ゾ
ーンはソース側で半導体基体１の第１の表面３に接して
いる。ドレイン側ではドレインゾーン４が内部ゾーン２
に接している。
【００２４】半導体モジュールがＭＯＳＦＥＴとして構
成されている場合、ドレインゾーン４は典型的には強く
ｎ型にドープされている。半導体モジュールがＩＧＢＴ
である場合、ドレインゾーン４はアノードゾーンとも称
され、典型的には強くｐ型にドープされている（このこ
とは端子の個所に示されている）。この場合境界面５は
ドレインゾーン４と内部ゾーン２との間のｐｎ接合部で
ある。さらにドレインゾーン４は半導体基体１の第２の
表面６に接しており、大きな面積でドレイン電極７ひい
てはドレイン端子Ｄに接続されている。
【００２５】ソース側の表面３には複数のベースゾーン
８が内部ゾーン２内に埋め込まれている。ベースゾーン
８は内部ゾーン２に対して反対の導電型を有しており、
つまり図示の実施例ではｐ型にドープされている。この
実施例ではそれぞれのベースゾーン８には強くｎ型にド
ープされた唯一のソースゾーン９が埋め込まれている。
また複数のソースゾーン９が各ベースゾーン８内に設け
られていてもよい。
【００２６】この実施例ではベースゾーン８およびそこ
に埋め込まれたソースゾーン９はウェルの形状に構成さ
れており、例えばイオン注入および／または拡散により
形成される。ベースゾーン８および／またはソースゾー
ン９は典型的には必ずしも埋め込まれた相応のセルＺ１
〜Ｚ３と同じセル構造を有していない。このようなセル
構造はストライプ形、六角形、三角形、四角形、円形、
楕円形などに構成することができる。
【００２７】図１の半導体モジュールはヴァーティカル
なＤ‐ＭＯＳＦＥＴとして構成されている。もちろんソ
ースゾーン９またはベースゾーン８をトレンチ形、Ｖト
レンチ形または類似の形状に構成することもできる。相
応の半導体モジュールはトレンチＭＯＳＦＥＴまたはト
レンチＩＧＢＴとして構成することができる。
【００２８】図１ではソースゾーン９およびベースゾー
ン８は周知のようにコンタクトホール１０’を介してソ
ース電極１０ひいてはソース端子Ｓに接続されている。
またベースゾーン８がこの分路を介さずにソース電極１
０にコンタクトしていてもよい。ただしベースゾーン８
およびソースゾーン９の分路を介して、寄生バイポーラ
トランジスタの導通が回避される。
【００２９】さらに第１の表面３にゲート電極１１が設
けられており、このゲート電極は薄いゲート酸化物１２
を介して半導体基体１から分離されている。ゲート端子
Ｇに接続されているゲート電極１１は例えば高濃度にド
ープされたポリシリコンまたは金属から成っている。さ
らにフィールド酸化物１３が設けられており、ソース電
極１０はゲート電極１１および半導体基体１に対して分
離されている。
【００３０】本発明によれば縁部領域ＲＢに配置された
セルＺ１〜Ｚ３にシェーディングされたソースゾーン領
域９’が設けられている。シェーディングされたソース
ゾーン領域９’はこの場合ソースゾーン９の構成部分と
してソースゾーン９内部に設けられている。極端な場合
シェーディングされたソースゾーン領域９’は相応のソ
ースゾーン９の領域全体を占めることができる。シェー
ディングされたソースゾーン領域９’は技術的な理由か
ら典型的にはベースゾーン８と同じ導電型で同じドーパ
ント濃度を有する。また技術的にはかなり複雑になるけ
れども、シェーディングされたソースゾーン領域９’が
相応のソースゾーン９と同じ導電型で、これよりも格段
に低いドーパント濃度を有するように構成してもよい。
またシェーディングされたソースゾーン領域９’をドー
プしないことも考えられる。
【００３１】ここで重要なのは、シェーディングされた
ソースゾーン領域９’をセルフィールドの縁部領域ＲＢ
のソースゾーン９の内部に配置することにより、電荷キ
ャリアによる逆方向電流Ｉ１（この実施例ではホールに
よる逆方向電流）によって、ソースゾーン９、ベースゾ
ーン８および内部ゾーン２から成るｐｎダイオードＤ１
または寄生バイポーラトランジスタＴ１の意図しない導
通が抑圧される点のみである。
【００３２】この実施例ではセルフィールドの縁部領域
ＲＢ内の最も外側のセルＺ１は完全にシェーディングさ
れたソースゾーン９、９’を有している。外側から２番
目のセルＺ２は１／２だけシェーディングされたソース
ゾーン９、９’を有しており、これは縁へ向かって１／
２だけシェーディングされたセルである。他の全ての内
側のセルＺ３はシェーディングされたソースゾーン領域
９’を有さない。
【００３３】技術的に特に有利なのは、シェーディング
されたソースゾーン領域９’の製造のために付加的なプ
ロセスステップが必要ない点である。これはシェーディ
ングされたソースゾーン領域９’が有利には各ソースゾ
ーン９と同時に形成できるからである。さらにシェーデ
ィングされたソースゾーン領域９’のマスキングには複
雑な技術が必要ない。なぜならこのマスキングの調整は
ゲート電極幅の１／２の範囲で位置精度を有していれば
よいからである。
【００３４】以下に図１に即して、半導体モジュールの
縁部領域ＲＢでの本発明のシェーディングされたソース
ゾーン領域９’の機能を詳細に説明する。
【００３５】半導体モジュールのフリーホイール動作で
は、典型的には内部ゾーン２が電荷キャリアによって充
溢する。ｎチャネルＭＯＳＦＥＴの場合、内部ゾーン２
で正の電荷キャリア（正孔）および負の電荷キャリア
（電子）が充溢状態になる。これらの電荷キャリアは内
部ゾーン２全体にわたってヴァーティカル方向にもラテ
ラル方向にもそれぞれの電荷キャリアの拡散長さのオー
ダーで分布している。例えば半導体モジュールの縁部領
域ＲＢにおいてもこれらの電荷キャリアは半導体モジュ
ールのアクティブなセル領域を越えて同様に分布してい
る。
【００３６】続いて半導体モジュールが転流する際に、
ソース端子Ｓにドレイン端子Ｄに対して負のポテンシャ
ルが印加される。これにより内部ゾーン２の電子はドレ
インゾーン４を介して大きな面積でディスクの後面６を
越えて流れる。ホールは反対方向にベースゾーン８を介
してソース電極１０へ流れる。これによりほぼ垂直な方
向で（第１の表面３の方向に）向かう正孔の逆方向電流
Ｉが流れる。
【００３７】半導体モジュールの縁部領域ＲＢ、すなわ
ちアクティブなセルフィールドの外側では、そこに存在
している正孔が同様に正孔電流Ｉ１を生じさせる。この
正孔電流Ｉ１の流れる方向は、アクティブなセルフィー
ルドの外側に正孔電流Ｉ１を吸収するはずのソースゾー
ン９およびソース電極１０が存在しないため、付加的な
水平の成分を有している。アクティブなセルフィールド
の外側に存在する正孔の総量から正孔電流密度Ｊ１が生
じ、この密度は半導体モジュールの内側のホール電流密
度Ｊよりも著しく高い。半導体モジュールの縁部領域Ｒ
Ｂにおける正孔電流密度Ｊ１の値は特に正孔の拡散長さ
に依存している。
【００３８】正孔電流密度Ｊ１は典型的には最も外側の
セルのソース電極１０によって吸収される。ほぼ水平方
向に延在する正孔の逆方向電流Ｉ１が半導体モジュール
の縁部領域ＲＢに存在するため、セルフィールドの最も
外側のセルのベースゾーン８とソースゾーン９との間の
ダイオードＤ１で電圧降下が生じる。この電圧降下がダ
イオードＤ１の導通電圧を上回ると、このダイオードＤ
１、ひいてはソースゾーン領域９、ベースゾーン８およ
び内部ゾーン２から形成される寄生バイポーラトランジ
スタＴ１が導通される（いわゆるラッチ効果である）。
このため半導体モジュールは所望されていないのに導通
されてしまう。半導体モジュールは少なくとも縁部領域
ＲＢでは比較的低い電圧耐性を有することになる。
【００３９】本発明のシェーディングされたソースゾー
ン領域９’は正孔の逆方向電流Ｉ１の電流経路の上方に
配置されており、これによりダイオードＤ１および寄生
トランジスタＴ１の導通が遮断される。正孔の逆方向電
流Ｉ１全体は相応するソース電極１０によって吸収さ
れ、これにより半導体モジュール全体の電圧耐性を縁部
領域ＲＢでも維持することができる。このようにして半
導体モジュールのローバスト性が完全に利用できる。
【００４０】図２には、図１の高電圧耐性を有する半導
体モジュールの縁部領域ＲＢに六角形に配置されたセル
フィールドのレイアウトが部分的な平面図で示されてお
り、この縁部領域は本発明によってシェーディングされ
たソースゾーン領域９’を有している。図２の平面図に
は、その中に配置されたソースゾーン９を有するセルフ
ィールドの個々のセル、および縁部領域ＲＢの正孔電流
Ｉ１が概略的に示されている。ベースゾーン８および電
極の図示は簡単化のために省略した。
【００４１】記号ＺＦで示されているセルフィールドは
六角形のセルデザインを有しており、ここでは六角形の
形状に構成された複数のセルのうち、外側の４つのセル
列ＺＲ１〜ＺＲ４が部分的に図示されている。最も外側
のセル列はここでは記号ＺＲ１で示されており、内側へ
向かって連続するセル列ＺＲ２〜ＺＲ４のインデクスは
大きくなっている。六角形のセルを使用すると、他のセ
ル構造例えば三角形または正方形のセルに比べて高度に
寄せ合わせることができ、最適な表面の詰め込みを行う
ことができるので、冒頭に述べたように特に有利である
ことがわかっている。
【００４２】図２の部分図によれば、最も外側のセル列
ＺＲ１のセルのソースゾーン９は完全にシェーディング
されている。外側から２番目のセル列ＺＲ２のセルのソ
ースゾーン９はこれに対して一部のみシェーディングさ
れたソースゾーン領域９’を有している。この実施例で
はシェーディングされる各ソースゾーン領域９’は外側
へ向かって１／２だけシェーディングされている。
【００４３】各ソースゾーン９内のシェーディングされ
たソースゾーン領域９’の部分はアプリケーションに応
じて適切に選択でき、例えば縁部領域ＲＢの逆方向電流
密度に依存している。典型的に六角形に構成されたセル
デザインでは、図２の実施例に相応に２つのセル列ＺＲ
１、ＺＲ２のみにシェーディングされたソースゾーン領
域９’が設ければ完全に充分である。もちろん唯一のセ
ル列ＺＲ１のみがシェーディングされたソースゾーン領
域９’を有してもよいし、２つ以上のセル列ＺＲ１〜Ｚ
Ｒ４がシェーディングされたソースゾーン領域９’を有
してもよい。
【００４４】図１、図２の実施例ではそれぞれ六角形に
構成されたセルのレイアウトが特にジオメトリ的に有利
であることを説明した。ただし本発明はもちろん六角形
のセルフィールドのレイアウトのみに限定されるもので
はなく、きわめて有利に正方形（図３を参照）、三角
形、四角形、ストライプ形状（図４を参照）などのセル
フィールドのレイアウトを転用することができる。また
円形または楕円形のセルを有するセルレイアウトも可能
である。
【００４５】正方形のセルによるセルフィールドではデ
ザインに応じて２つ以上のセル列にシェーディングされ
たソースゾーン領域９’を構成しなければならない。図
３の実施例では、半導体モジュールの縁部領域ＲＢの外
側の２つのセル列Ｚ１〜ＺＲ３がシェーディングされた
ソースゾーン領域９’を有している。その際にシェーデ
ィングされたソースゾーン領域９’の部分は各ソースゾ
ーン９の個所で縁に向かって段階的に増大している。よ
り内側のセル列Ｚ４〜Ｚ６はシェーディングされたソー
スゾーン領域９’を有していない。
【００４６】図４には平面図でストライプ形状のセルデ
ザインが示されている。この実施例では最も外側のセル
ないしセル列ＺＲ１のみにシェーディングされたソース
ゾーン領域９’が設けられており、シェーディングされ
たソースゾーン領域９’は縁に向かう１／２のセル部分
のみに設けられている。ストライプ形状のセルデザイン
の場合これだけで完全に充分である。というのは、アク
ティブなセルフィールドの外側の縁部領域ＲＢから到来
する逆方向電流が最も外側のセル列ＺＲ１のソース電極
１０によって完全に吸収されるからである。
【図面の簡単な説明】
【図１】Ｄ‐ＭＯＳＦＥＴ（またはＩＧＢＴ）として構
成された本発明の高電圧耐性を有する半導体モジュール
の縁部構造を示す部分図である。
【図２】本発明のシェーディングされたソースゾーン領
域を有する図１の高電圧耐性を有する半導体モジュール
の縁部構造において六角形に構成されたセルフィールド
のレイアウトを示す平面図である。
【図３】高電圧耐性を有する半導体モジュールの縁部構
造において正方形に構成されたセルフィールドのレイア
ウトを示す平面図である。
【図４】高電圧耐性を有する半導体モジュールの縁部構
造においてストライプ形状に構成されたセルフィールド
のレイアウトを示す平面図である。
【符号の説明】
１ 半導体基体 ２ 内部ゾーン ３ 第１の表面 ４ ドレインゾーン ５ 境界面、ｐｎ接合部 ６ 第２の表面 ７ ドレイン電極 ８ ベースゾーン ９ ソースゾーン ９’ シェーディングされた領域 １０ ソース電極 １０’ ソース電極用のコンタクトホール １１ ゲート電極 １２ ゲート酸化物 １３ フィールド酸化物 Ｄ ドレイン端子 Ｓ ソース端子 Ｇ ゲート端子 Ｄ１ 寄生ダイオード ＥＢ 個別素子 Ｉ アクティブなセルフィールドの内側の逆方向電流 Ｉ１ アクティブなセルフィールドの外側の逆方向電流 ＲＢ 半導体モジュールの縁部領域 Ｔ１ 寄生トランジスタ Ｚ１〜Ｚ３ セルフィールドのセル ＺＦ セルフィールド ＺＲ１〜ＺＲ６ セル列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート ガセル ドイツ連邦共和国 ミュンヘン シュパー バーシュトラーセ 20 (72)発明者 イェンス−ペール シュテングル ドイツ連邦共和国 グラフラート キルヒ フェルトシュトラーセ ６

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 並列に接続された複数の個別素子（Ｅ
    Ｂ）がセルフィールド（ＺＦ）の複数のセル（Ｚ１〜Ｚ
    ３）として配置されており、 半導体基体（１）が設けられており、 該半導体基体（１）内に配置される第１の導電型の少な
    くとも１つの内部ゾーン（２）が設けられており、該内
    部ゾーンは前記半導体基体（１）の第１の表面（３）に
    少なくとも部分的に接しており、 前記内部ゾーン（２）に接する少なくとも１つのドレイ
    ンゾーン（４）が設けられており、 第２の導電型の少なくとも１つのベースゾーン（８）が
    設けられており、該ベースゾーンは前記第１の表面
    （３）において半導体基体（１）内へ埋め込まれてお
    り、 第１の導電型の少なくとも１つのソースゾーン（９）が
    設けられており、該ソースゾーンはそれぞれのベースゾ
    ーン（８）内に埋め込まれている、半導体モジュール用
    の高電圧耐性を有する縁部構造体において、 前記セルフィールド（ＺＦ）の縁部領域（ＲＢ）に配置
    されたソースゾーン（９）の少なくとも一部がシェーデ
    ィングされたソースゾーン領域（９’）を有しており、 該シェーディングされたソースゾーン領域により、電荷
    キャリアによる逆方向電流（Ｉ１）がある場合に各ソー
    スゾーン（９）とベースゾーン（８）との間の寄生ダイ
    オード（Ｄ１）の導通が抑圧される、ことを特徴とする
    半導体モジュール用の高電圧耐性を有する縁部構造体。
  2. 【請求項２】 前記セルフィールド（ＺＦ）は六角形の
    セル（Ｚ１〜Ｚ３）を有する、請求項１記載の縁部構造
    体。
  3. 【請求項３】 前記セルフィールド（ＺＦ）は正方形の
    セル（Ｚ１〜Ｚ３）を有する、請求項１記載の縁部構造
    体。
  4. 【請求項４】 前記セルフィールド（ＺＦ）の縁部領域
    （ＲＢ）で、少なくとも外側の２つのセル列（ＺＲ１、
    ＺＲ２）がシェーディングされたソースゾーン領域
    （９’）を有する、請求項２または３記載の縁部構造
    体。
  5. 【請求項５】 前記セルフィールド（ＺＦ）の縁部領域
    （ＲＢ）で、少なくとも最も外側のセル列（ＺＲ１ ）
    が前記ソースゾーン領域（９’）によって完全にシェー
    ディングされたソースゾーン（９）を有する、請求項２
    から４までのいずれか１項記載の縁部構造体。
  6. 【請求項６】 前記セルフィールド（ＺＦ）はストライ
    プ形状のセル（Ｚ１〜Ｚ３）を有する、請求項１記載の
    縁部構造体。
  7. 【請求項７】 前記セルフィールド（ＺＦ）の縁部領域
    （ＲＢ）で最も外側のセル列（ＺＲ１）のみがシェーデ
    ィングされたソースゾーン領域（９’）を有しており、
    該シェーディングされたソースゾーン領域は各セルの縁
    に配向される１／２の部分に設けられている、請求項６
    記載の縁部構造体。
  8. 【請求項８】 前記シェーディングされたソースゾーン
    領域（９’）は各ベースゾーン（８）と同じ導電型で同
    じドーパント濃度を有する、請求項１から７までのいず
    れか１項記載の縁部構造体。
  9. 【請求項９】 前記シェーディングされたソースゾーン
    領域（９’）は各ソースゾーン（９）と同じ導電型でよ
    り低いドーパント濃度を有する、請求項１から７までの
    いずれか１項記載の縁部構造体。
  10. 【請求項１０】 半導体モジュールはヴァーティカルな
    パワートランジスタまたはＩＧＢＴである、請求項１か
    ら９までのいずれか１項記載の縁部構造体。
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