DE19839970C2 - Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung - Google Patents

Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung

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Description

Die vorliegende Erfindung betrifft eine Randstruktur und ei­ nen Driftbereich ("innerer Aufbau") für ein Halbleiterbau­ element mit einem Halbleiterkörper des einen Leitungstyps, in dem wenigstens eine aktive Zone des anderen, zum einen Lei­ tungstyp entgegengesetzten Leitungstyps vorgesehen ist, sowie ein Verfahren zu ihrer Herstellung.
Bekanntlich können bei Transistoren mit einer höher dotierten Driftstrecke auch höhere Blockierspannungen erreicht werden. Beispiele hierfür sind Junction-Trench-MOS-Feldeffekttransi­ storen und Transistoren mit in einem Halbleiterkörper des ei­ nen Leitungstyps vorgesehenen floatenden Gebieten des anderen Leitungstyps.
Junction-Trench-MOS-Feldeffekttransistoren, wie beispiels­ weise "CoolMOS"-Transistoren, können mit mehreren epitakti­ schen Abscheidungen von n-leitenden Halbleiterschichten und Implantationen von p-leitendem Dotierstoff mit anschließender Diffusion hergestellt werden, so daß p-leitende "Säulen" in den n-leitenden Halbleiterschichten entstehen. Dabei sollte die gesamte Dotierstoffmenge der p-leitenden Säulen etwa der gesamten Dotierstoffmenge der n-leitenden Halbleiterschichten entsprechen.
Aus DE 44 29 284 A1 ist ein Halbleiterbauelement mit zwei mo­ nolithisch integrierten Schaltelementen und einem vergrabenen strukturierten Steuergebiet bekannt. Das vergrabene Steuerge­ biet ist gitterförmig und hat Aussparungen unterhalb der ak­ tiven Zone eines der Schaltelemente und besteht aus p-dotier­ ten Bereichen in dem n-leitenden Substrat. Durch dieses Steu­ ergebiet sollen die Sperr- und Durchlaßeigenschaften bei mög­ lichst geringer Ansteuerleistung verbessert werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Randstruktur und einen Driftbereich für ein Halbleiterbauelement anzuge­ ben, so daß bei diesem die Gesamtmenge der Dotierungen der beiden Leitungstypen nicht genau gleich zu sein braucht und dieses sich durch eine hohe Avalanchefestigkeit auszeichnet; außerdem soll ein Verfahren zum Herstellen einer solchen Randstruktur und eines solchen Driftbereiches für ein Halb­ leiterbauelement geschaffen werden.
Diese Aufgabe wird erfindungsgemäß durch eine Randstruktur mit den Merkmalen des Patentanspruches 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteran­ sprüchen.
Wenn der eine Leitungstyp die n-Dotierung mit beispielsweise Phosphor und der andere Leitungstyp die p-Dotierung mit bei­ spielsweise Bor ist, so kann bei der erfindungsgemäßen Rand­ struktur bzw. bei dem erfindungsgemäßen Driftbereich die p- Dotierstoffmenge im Randbereich höher sein als die n-Dotier­ stoffmenge, da es nicht nachteilhaft ist, wenn einige oder alle floatenden p-Gebiete bei Sperrbelastung nicht vollstän­ dig ausgeräumt werden. Auch ermöglichen die floatenden Ge­ biete eine gleichmäßige Reduzierung der Feldstärke im Randbe­ reich, was sich mit einer zweidimensionalen Simulation leicht nachweisen läßt.
In einer auf dem Halbleiterkörper vorgesehenen Isolierschicht können - wie üblich - Feldplatten angeordnet sein, die je­ weils mit Gebieten der obersten Ebene elektrisch verbunden sind. Ebenso ist es möglich, im Oberflächenbereich des Halb­ leiterkörpers unterhalb der Feldplatten zusätzlich Schutz­ ringe des anderen Leitungstyps vorzusehen.
Die Verbindungszonen sind vorzugsweise schwächer dotiert als die Gebiete selbst, die über diese Verbindungszonen unterhalb der aktiven Zone des Halbleiterbauelements miteinander ver­ bunden sind.
Der Halbleiterkörper kann aus Silizium oder auch aus Silizi­ umcarbid (SiC) bestehen. Verbindungshalbleiter sind ebenfalls möglich.
Ein Verfahren zum Herstellen der Randstruktur bzw. des Drift­ bereiches zeichnet sich dadurch aus, daß einzelne Halbleiter­ schichten des einen Leitungstyps nacheinander epitaktisch auf ein Halbleitersubstrat des einen Leitungstyps aufgetragen werden, und daß weiterhin nach Auftragen jeder einzelnen Schicht im Bereich unterhalb der aktiven Zone in die jewei­ lige epitaktische Schicht und im Randbereich in jede zweite epitaktische Schicht oder jede dritte bzw. vierte epitakti­ sche Schicht Dotierstoff des anderen Leitungstyps durch Im­ plantation und/oder Diffusion eingebracht wird.
Eine andere Möglichkeit zum Herstellen der erfindungsgemäßen Randstruktur besteht darin, daß einzelne Halbleiterschichten des einen Leitungstyps nacheinander epitaktisch auf ein Halb­ leitersubstrat des einen Leitungstyps aufgetragen werden und daß nach Auftragen jeder Halbleiterschicht im Bereich unter­ halb der aktiven Zone ein V-förmiger Graben eingebracht wird, dessen Boden- und Kragenbereiche hoch und dessen Seitenwände schwach dotiert werden. Hierzu kann beispielsweise eine Schräg-Ionenimplantation angewandt werden. Nach Durchführung dieser Implantation wird eine weitere epitaktische Schicht abgeschieden, wobei so der Graben aufgefüllt wird. Dieses Vorgehen wird mehrmals wiederholt, bis die gewünschten elek­ trischen Verbindungszonen in den einzelnen epitaktischen Schichten zwischen den Gebieten des anderen Leitungstyps fer­ tiggestellt sind. Nach einer möglichen Diffusion fließen schließlich die Gebiete des anderen Leitungstyps und die schwach dotierten Verbindungszonen zwischen diesen Gebieten unterhalb der aktiven Zone des Halbleiterbauelements ausein­ ander, so daß eine Struktur entsteht, bei der unterhalb der aktiven Zone des Halbleiterbauelements hoch dotierte Gebiete des anderen Leitungstyps in verschiedenen Ebenen über schwach dotierte Verbindungszonen des anderen Leitungstyps miteinan­ der verbunden sind, während im Randbereich außerhalb des Be­ reiches unterhalb der aktiven Zone die Gebiete des anderen Leitungstyps floaten und nicht über Verbindungszonen in ver­ schiedenen Ebenen miteinander verbunden sind.
In die Gräben können noch Lebensdauer-Killer-Atome eingeführt werden, wodurch es möglich ist, beispielsweise kleine Spei­ cherladungen für Dioden zu erzielen.
Bei dem Halbleiterbauelement kann es sich um einen Junction- Trench-MOS-Feldeffekttransistor, eine Diode, einen IGBT (Bi­ polartransistor mit isoliertem Gate), einen SiC-Junction- Feldeffekttransistor usw. handeln.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch eine Randstruktur und einen Driftbereich nach einem ersten Ausführungsbeispiel der Erfindung für einen MOS-Feldeffekttransistor,
Fig. 2 einen Schnitt durch eine Randstruktur und einen Driftbereich nach einem zweiten Ausführungsbeispiel der Erfindung für einen Hochvolt-MOS-Feldeffekt­ transistor,
Fig. 3 einen Schnitt durch eine Randstruktur und einen Driftbereich nach einem dritten Ausführungsbeispiel der Erfindung für eine Hochvolt-Diode,
Fig. 4 einen Schnitt durch einen Driftbereich zur Erläute­ rung des erfindungsgemäßen Herstellungsverfahrens und
Fig. 5 einen Schnitt durch eine Randstruktur und einen Driftbereich nach einem Ausführungsbeispiel der Er­ findung für einen Siliziumcarbid-Junction-MOS- Feldeffekttransistor.
In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.
Fig. 1 zeigt ein Silizium-Halbleitersubstrat 1 aus einem n+- leitenden Halbleiterbereich 3 und einem n-leitenden Halblei­ terbereich 4 und mit einer Drainelektrode 2 aus Metall, wie beispielsweise Aluminium, an der eine Drainspannung +UD an­ liegt. Auf dem Halbleitersubstrat 1 befinden sich verschie­ dene epitaktische Schichten 5, 6, 7, 8, 9, 10, 11, in die p- leitende Halbleitergebiete 12 eingebettet sind. Im Driftbe­ reich unterhalb von n+-leitenden Sourcezonen 13 und p-leiten­ den Kanalzonen 14 sind die p-leitenden Gebiete 12 vertikal zusammenhängend, während sie außerhalb dieser Bereiche floa­ tend gestaltet sind.
Bei der epitaktischen Abscheidung der einzelnen Schichten 5 bis 11 wird hierzu in der Weise vorgegangen, daß unterhalb der aktiven Zonen 13, 14 eine Ionenimplantation mit p-leiten­ dem Dotierstoff, beispielsweise Bor, in jeder Schichtoberflä­ che der einzelnen Schichten 5 bis 11 erfolgt, während im Randbereich eine solche Implantation lediglich beispielsweise in jeder vierten Schicht vorgenommen wird.
Im Randbereich kann die Gesamtmenge des p-leitenden Dotier­ stoffes größer sein als die Gesamtmenge des n-leitenden Do­ tierstoffes, da es nicht nachteilhaft ist, wenn einige oder alle p-leitenden "inselartigen" floatenden Gebiete 12 bei Sperrbelastung nicht vollständig ausgeräumt sind.
Die floatenden p-leitenden Gebiete 12 ermöglichen im Randbe­ reich eine gleichmäßige Reduzierung der Feldstärke, so daß die Avalanchefestigkeit beträchtlich erhöht wird.
Wie in Fig. 1 gezeigt ist, sind bei diesem MOS-Feldeffekt­ transistor noch Gateelektroden 15, an denen eine Gatespannung +UG anliegt, Sourcekontakte 16, die auf Masse liegen, Feld­ platten 17, die mit der Zone 14 bzw. der epitaktischen Schicht 11 verbunden und an Aluminium-Elektroden 18 ange­ schlossen sind, in bzw. auf einer Isolierschicht 19 aus bei­ spielsweise Siliziumdioxid vorgesehen. Die Elektroden 15 und Feldplatten 17 können beispielsweise aus dotiertem polykri­ stallinem Silizium bestehen.
Fig. 2 zeigt ein weiteres Ausführungsbeispiel der erfindungs­ gemäßen Randstruktur für einen Hochvolt-MOS-Feldeffekttransi­ stor. Bei diesem Ausführungsbeispiel hängen im Bereich unter­ halb der aktiven Zonen 13, 14 die p-leitenden Gebiete 12 über p--leitende Verbindungszonen 20 vertikal miteinander zusammen und bilden so jeweils Gitter. Außerdem sind bei diesem Aus­ führungsbeispiel noch p-leitende Schutzringe 21 und durch Io­ nenimplantation eingebrachte, n-leitende Oberflächenzonen 22 vorhanden. Die Schutzringe 21 sind dabei jeweils mit zuge­ ordneten Feldplatten 17 verbunden. Ein mögliches Herstel­ lungsverfahren für die Struktur von Fig. 2 wird weiter unten näher anhand der Fig. 4 erläutert werden.
Fig. 3 zeigt als weiteres Ausführungsbeispiel der Erfindung eine Randstruktur und einen Driftbereich für eine Hochvolt- Diode, wobei hier an der Elektrode 2 eine Spannung +UA an­ liegt und anstelle der aktiven Zonen 13, 14 eine p-leitende Zone 23 mit einem Anodenkontakt 24 für eine Anode A vorgese­ hen ist. Im übrigen entspricht dieses Ausführungsbeispiel der Randstruktur und dem Driftbereich von Fig. 2.
Aus Fig. 4 ist zu ersehen, wie die Driftbereiche der Ausfüh­ rungsbeispiele der Fig. 2 und 3 hergestellt werden können: in die etwa 10 bis 50 µm dicken epitaktischen Schichten 5 bzw. 6 wird jeweils nach Abscheidung der Schicht 5 bzw. 6 ein Graben 25 bzw. 26 durch Ätzen eingebracht, der danach mit Akzeptoren so implantiert wird, daß die Kragen- und Bodenbereiche 27 bzw. 28 hoch mit dem Akzeptor, beispielsweise Bor, dotiert sind, während die Seitenwandbereiche 29 nur schwach mit Bor dotiert sind. Hierzu kann eine Schrägimplantation angewandt werden und/oder der Graben 25 bzw. 26, wie in Fig. 4 gezeigt ist, V-förmig gestaltet werden. Nach der Implantation bei­ spielsweise im Graben 25 wird die zweite epitaktische Schicht 6 abgeschieden, wobei dieser Graben 25 mit dem n-leitenden Material gefüllt wird. Durch eine anschließende Diffusion bilden sich sodann aus diesen Kragen- bzw. Bodenbereichen 27 bzw. 28 die Gebiete 12, die über die Seitenwandbereiche 29 als schwach dotierte Verbindungszonen 20 miteinander verbun­ den sind. Die Gräben 25, 26 haben in ihrem Kragenbereich eine Breite von etwa 1 bis 2 µm. Selbstverständlich sind aber auch andere Werte möglich.
Für den Halbleiterkörper kann Silizium oder Siliziumcarbid verwendet werden. Ein speziell für Siliziumcarbid als Halb­ leiterkörper geeignetes Ausführungsbeispiel der Randstruktur und des Driftbereiches ist in Fig. 5 gezeigt. Bei diesem Aus­ führungsbeispiel ist der Sourcekontakt S mit der n+-leitenden Zone 13 und der p+-leitenden Zone 14 verbunden, während eine p+-leitende Gateelektrode 15 in die epitaktische Schicht 8 eingebettet ist. Auch bei diesem Ausführungsbeispiel sind un­ terhalb der aktiven Zonen 14 die p-leitenden Gebiete 12 durch schwach dotierte p--leitende Verbindungszonen 20 miteinander verbunden.
Bezugszeichenliste
1
Halbleitersubstrat
2
Drainelektrode
3
n+
-leitender Bereich
4
n-leitender Bereich
5
bis
11
epitaktische Schichten
12
p-leitendes Gebiet
13
Sourcezone
14
Kanalzone, aktive Zone
15
Gateelektrode
16
Sourcekontakt
17
Feldplatten
18
Feldplatten-Kontakte
19
Isolierschicht
20
Verbindungszone
21
p-leitender Schutzring
22
n-leitende Ionenimplantationszone
23
p-leitende Zone
24
Anodenkontakt
25
Trench
26
Trench
27
Kragenbereich
28
Bodenbereich
29
Seitenabschnitt
S Sourcekontakt
G Gatekontakt
D Drainkontakt

Claims (10)

1. Randstruktur und Driftbereich für ein Halbleiterbauele­ ment, mit einem Halbleiterkörper (3. . .11) des einen Leitungs­ typs,
  • - in dem wenigstens eine aktive Zone (14) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps vorgese­ hen ist,
  • - wobei in den Halbleiterkörper (3. . .11) in wenigstens zwei voneinander verschiedenen Ebenen eine Vielzahl von Gebie­ ten (12) des anderen Leitungstyps eingebettet ist,
  • - wobei die Gebiete (12), die im wesentlichen im Bereich un­ terhalb der aktiven Zone (14) angeordnet sind, über ver­ schiedene Ebenen mittels Verbindungszonen (12; 20) zusam­ menhängen, und
  • - die Gebiete (12), die im wesentlichen nicht im Bereich un­ terhalb der aktiven Zone (14) angeordnet sind, floaten.
2. Randstruktur und Driftbereich nach Anspruch 1, dadurch gekennzeichnet, daß in einer auf dem Halbleiterkörper (3 bis 11) vorgesehenen Isolierschicht (19) Feldplatten (17) angeordnet sind, die je­ weils mit Gebieten (12) der obersten Ebene elektrisch verbun­ den sind.
3. Randstruktur und Driftbereich nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im Oberflächenbereich des Halbleiterkörpers (3 bis 11) Schutzringe (21) des anderen Leitungstyps vorgesehen sind, die mit Feldplatten (17) verbunden sind.
4. Randstruktur und Driftbereich nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im Randbereich die Dotierstoffmenge des anderen Leitung­ styps höher ist als die Dotierstoffmenge des einen Leitung­ styps.
5. Randstruktur und Driftbereich nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verbindungszonen (20) schwacher dotiert sind als die Gebiete (12).
6. Randstruktur und Driftbereich nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Halbleiterkörper (3 bis 11) aus Silizium oder Silizi­ umcarbid besteht.
7. Randstruktur und Driftbereich nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in die Gebiete (12) Lebensdauer-Killer-Atome eingeführt sind.
8. Verfahren zum Herstellen der Randstruktur und des Drift­ bereiches nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß einzelne Halbleiterschichten (5 bis 11) nacheinander epi­ taktisch auf ein Halbleitersubstrat (1) des einen Lei­ tungstyps aufgetragen werden und daß nach Auftragen jeder einzelnen Schicht (5 bis 11) im Bereich unterhalb der aktiven Zone (14) in die jeweilige epitaktische Schicht und im son­ stigen Randbereich in jede zweite, dritte oder vierte epitak­ tische Schicht (5 bis 11) Dotierstoff des anderen Lei­ tungstyps durch Ionenimplantation und/oder Diffusion ein­ gebracht wird.
9. Verfahren zum Herstellen der Randstruktur und des Drift­ bereiches nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß einzelne Halbleiterschichten (5 bis 11) des einen Lei­ tungstyps nacheinander epitaktisch auf ein Halbleitersubstrat (1) aufgetragen werden und daß nach Auftragen jeder Halblei­ terschicht (5 bis 11) im Bereich unterhalb der aktiven Zone (14) ein V-förmiger Graben (25, 26) in die jeweilige Halblei­ terschicht (5 bis 11) eingebracht wird, dessen Boden- und Kragenbereich (28 bzw. 27) hoch und dessen Seitenwände (29) schwach dotiert werden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Dotierung durch Schräg-Ionenimplantation vorgenommen wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762455B2 (en) 1999-09-09 2004-07-13 Infineon Technologies Ag Semiconductor component for high reverse voltages in conjunction with a low on resistance and method for fabricating a semiconductor component
DE102004058065A1 (de) * 2004-12-01 2006-06-08 Infineon Technologies Austria Ag Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
US6936892B2 (en) 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4447065B2 (ja) * 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
US6448160B1 (en) 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
DE19947020B4 (de) 1999-09-30 2006-02-23 Infineon Technologies Ag Kompensationsbauelement mit variabler Ladungsbilanz und dessen Herstellungsverfahren
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6504176B2 (en) * 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP4746169B2 (ja) * 2000-04-28 2011-08-10 株式会社東芝 電力用半導体装置及びその駆動方法
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
DE10108046B4 (de) * 2001-02-20 2006-10-19 Infineon Technologies Ag Halbleiterbauelement
DE10145723A1 (de) * 2001-09-17 2003-04-10 Infineon Technologies Ag Halbleiterstruktur
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
DE10226664B4 (de) * 2002-06-14 2006-10-26 Infineon Technologies Ag Kompensations-Halbleiterbauelement
DE10235000B4 (de) * 2002-07-31 2007-01-04 Infineon Technologies Ag Verfahren zur Bildung einer Kanalzone eines Transistors und NMOS-Transistor
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making
WO2004084310A1 (de) * 2003-03-19 2004-09-30 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
EP1790013A1 (de) * 2004-08-31 2007-05-30 Freescale Semiconductor, Inc. Leistungshalbleiterbauelement
DE102004052153B4 (de) * 2004-10-26 2016-02-04 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite und Verfahren zu dessen Herstellung
JP2006165013A (ja) 2004-12-02 2006-06-22 Nissan Motor Co Ltd 半導体装置及びその製造方法
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7285823B2 (en) 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
US7504306B2 (en) 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
DE102005023026B4 (de) * 2005-05-13 2016-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
EP1742250A1 (de) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Leistungsfeldeffekttransistor und Verfahren zu seiner Herstellung
JP4488984B2 (ja) * 2005-08-25 2010-06-23 株式会社東芝 ショットキーバリアダイオード
DE102006011567B4 (de) * 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
EP1863096B1 (de) * 2006-05-30 2017-07-19 Nissan Motor Company Limited Halbleiteranordnung und Verfahren zu deren Herstellung
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7651918B2 (en) * 2006-08-25 2010-01-26 Freescale Semiconductor, Inc. Strained semiconductor power device and method
US7510938B2 (en) * 2006-08-25 2009-03-31 Freescale Semiconductor, Inc. Semiconductor superjunction structure
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
US7799640B2 (en) * 2006-09-28 2010-09-21 Semiconductor Components Industries, Llc Method of forming a semiconductor device having trench charge compensation regions
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
US7955929B2 (en) * 2007-01-10 2011-06-07 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an active area and a termination area
DE102007020658A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
US8110888B2 (en) * 2007-09-18 2012-02-07 Microsemi Corporation Edge termination for high voltage semiconductor device
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20090166729A1 (en) * 2007-12-27 2009-07-02 Infineon Technologies Austria Ag Power semiconductor having a lightly doped drift and buffer layer
US8101997B2 (en) 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US9000550B2 (en) * 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8716792B2 (en) * 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
JP5124533B2 (ja) * 2009-06-30 2013-01-23 株式会社日立製作所 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置
JP5606019B2 (ja) * 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US9230810B2 (en) * 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
CN102088031B (zh) * 2009-12-03 2013-04-17 无锡华润上华半导体有限公司 Nldmos器件及其制造方法
JP5537996B2 (ja) 2010-03-03 2014-07-02 株式会社東芝 半導体装置
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
JP2013149761A (ja) 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置
CN103594503A (zh) * 2013-11-19 2014-02-19 西安永电电气有限责任公司 具有浮结结构的igbt
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
US9343528B2 (en) 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP2016035989A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体装置
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
US10468510B2 (en) 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US10243039B2 (en) * 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
DE102017117442B3 (de) 2017-08-01 2019-01-24 Infineon Technologies Ag Transistorbauelement mit Grabenrandabschluss
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US10957759B2 (en) 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN111564488B (zh) * 2019-02-13 2023-02-28 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110556427B (zh) * 2019-08-07 2021-01-08 南京芯舟科技有限公司 半导体器件及其结边缘区

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4429284A1 (de) * 1994-08-18 1996-02-22 Siemens Ag Halbleiterbauelement mit zwei monolithisch integrierten Schaltelementen und einem vergrabenen strukturierten Steuergebiet

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3037316C2 (de) * 1979-10-03 1982-12-23 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur Herstellung von Leistungsthyristoren
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US6037631A (en) * 1998-09-18 2000-03-14 Siemens Aktiengesellschaft Semiconductor component with a high-voltage endurance edge structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4429284A1 (de) * 1994-08-18 1996-02-22 Siemens Ag Halbleiterbauelement mit zwei monolithisch integrierten Schaltelementen und einem vergrabenen strukturierten Steuergebiet

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762455B2 (en) 1999-09-09 2004-07-13 Infineon Technologies Ag Semiconductor component for high reverse voltages in conjunction with a low on resistance and method for fabricating a semiconductor component
DE102004058065A1 (de) * 2004-12-01 2006-06-08 Infineon Technologies Austria Ag Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung
DE102004058065B4 (de) * 2004-12-01 2015-05-28 Infineon Technologies Austria Ag Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
US6274904B1 (en) 2001-08-14
DE19839970A1 (de) 2000-03-16
JP2000101082A (ja) 2000-04-07
JP3787467B2 (ja) 2006-06-21

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