KR20020000984A - 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 - Google Patents

게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 Download PDF

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Abstract

본 발명의 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자는, 반도체 영역에 형성된 복수개의 셀 영역들과 가장자리 영역을 포함하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자에 있어서, 가장자리 영역에서 상호 이격되면서 반도체 영역 표면에 형성되되, 제1 두께를 갖는 복수개의 필드 절연막들과, 가장자리 영역에서 셀 영역의 소스 및 게이트와 전기적으로 연결되도록 형성되되, 복수개의 필드 절연막들 중 인접된 두 개의 필드 절연막과 이 두 개의 필드 절연막 사이의 반도체 영역 표면 위에 형성된 정전기 다이오드, 및 가장자리 영역에서 복수개의 필드 절연막 사이의 반도체 영역 표면에 형성되되, 정전기 다이오드와 절연되도록 형성된 복수개의 가드 링을 구비한다.

Description

게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자{MOS-type semiconductor device with electrostaticdischarge diode between gate and emitter}
본 발명은 모스형 반도체 소자에 관한 것으로서, 보다 상세하게는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자에 관한 것이다.
모스형(MOS type) 반도체 소자들 중에서 특히 모스 전계 효과 트랜지스터(MOSFET; MOS Field Effect Transistor) 또는 전력용 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)에, 소스(또는 에미터)와 게이트 사이에 과전압 및 정전기에 의한 소자 파괴를 방지하기 위한 보호 회로를 집적시키기 위한 연구 및 개발이 지속적으로 이루어져 오고 있다.
도 1은 종래의 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자를 나타내 보인 단면도로서, 도면의 좌측은 모스 전계 효과 트랜지스터로 이루어진 액티브 셀(Ⅰ)이며, 도면의 우측은 가장자리 셀(Ⅱ)이다.
도 1을 참조하면, 종래의 모스 전계 효과 트랜지스터에서, 고농도의 n형(이하 n+)의 반도체 기판(100) 위에 저농도의 n형(이하 n_)의 에피택셜층(110)이 형성된다. 상기 반도체 기판(100)은 드레인 영역으로 사용되며, 상기 에피택셜층(110)은 드리프트 영역으로 사용된다. 상기 에피택셜층(110)의 표면 일부에는 p형 베이스 영역(120)이 형성되며, 이 p형 베이스 영역(120)의 표면 일부에는 n+소스 영역(130)이 형성된다. 게이트 도전막(160)은 p형 베이스 영역(120) 내의 채널 형성 영역 위에서 게이트 절연막(150)을 개재하여 형성된다. 층간 절연막(170)에 의해 게이트 도전막(160)으로부터 분리되는 제1 금속막(180)이 소스 전극(S)으로서 제공된다. 그리고 게이트 도전막(160)과 컨택(미도시)을 통하여 연결되는 제2 금속막(220)이 게이트 전극(G)으로서 제공된다.
상기 에피택셜층(110)의 표면 일부에는 필드 절연막(190)이 형성되며, 이 필드 절연막(190) 위에는 n+형 폴리실리콘(201)과 p형 폴리실리콘(202)이 직렬로 연결되어 구성되는 정전기 다이오드(200)가 게이트와 소스 사이에 배치되어 제공된다. 정전기 다이오드(220)의 양 단부에 형성된 n+형 폴리실리콘(201)은 각각 제1 금속막(180) 및 제2 금속막(220)과 직접 접촉된다. 한편, p+형 영역(210)은 가드 링(guard ring)으로서 누설 전류량의 억제를 위한 것이며, 참조 부호 "140"은 소스 전극과의 오믹 컨택을 위한 p+형 영역을, 그리고 참조 부호 "230"은 드레인 전극으로서의 제3 금속막을 나타낸다.
이와 같은 종래의 일 실시예에 따른 모스 전계 효과 트랜지스터에서, 게이트(G)와 소스(S) 사이에 형성되는 보호 소자로서의 정전기 다이오드(220)는 게이트 절연막(150)의 브레이크다운 전압보다 낮은 전압에서 브레이크다운이 먼저 발생되도록 하여 게이트 절연막(150)을 보호하기 위한 것이다.
그런데 상기 종래의 일 실시예에 따른 모스 전계 효과 트랜지스터에서, 정전기 다이오드(200)의 p형 폴리실리콘(202)은 p형 베이스 영역(120)과 동시에 형성되므로 그 불순물 농도가 비교적 낮다. 따라서 게이트(G)에 순방향 전압을 인가하고 소스(S)를 접지시키면, 가드 링으로서의 p+형 영역(210)이 상기 소스(S)와 연결되 있는 구조이므로 p+형 영역(210)의 표면 위로 홀들이 집중되며, 이로 인하여 p형 폴리실리콘(202)의 하부 표면 근처에는 전자들이 집중되어 반전층(inversion layer)이 형성된다. p형 폴리실리콘(202) 내에 반전층이 형성되면 이 반전층을 통해 누설 전류가 흘러 소자의 전기적인 특성을 열화시킨다.
도 2는 종래의 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자, 예컨대 모스 전계 효과 트랜지스터의 다른 실시예를 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조 부호는 동일한 층 또는 영역을 나타내므로 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 정전기 다이오드(250)가 n+형 폴리실리콘(251) 및 p형 폴리실리콘(252)이 게이트와 소스 사이에서 직렬로 연결되도록 형성되며, p형 폴리실리콘(252)의 중간 위치에는 p+형 폴리실리콘(252')이 형성된 구조로 이루어진다.
이와 같은 구조의 모스 전계 효과 트랜지스터는 p형 폴리실리콘(252) 중간에 삽입된 p+형 폴리실리콘(252')의 불순물 농도가 고농도이므로, 게이트(G)에 순방향 전압을 인가하고 소스(S)를 접지시킬 경우에 p형 폴리실리콘(252)내의 반전층 형성으로 인한 채널 형성을 방지하므로 게이트(G)와 소스(S) 사이의 누설 전류를 방지할 수 있다.
그러나 이와 같은 구조를 형성하기 위해서는 p+형 폴리실리콘(252') 형성을 위한 마스크가 추가되어야 하는 것과 같이 제조 공정상 번거롭다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 마스크 추가 없이 간단한 공정으로 형성하고 에미터(또는 소스)와 게이트 사이의 누설 전류 발생이 억제된 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자를 제공하는 것이다.
도 1은 종래의 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 일 실시예를 나타내 보인 단면도이다.
도 2는 종래의 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 다른 실시예를 나타내 보인 단면도이다.
도 3은 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 반도체 영역을 나타내 보인 레이아웃도이다.
도 4는 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 정전기 다이오드를 나타내 보인 레이아웃도이다.
도 5는 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 일 예를 도 3 및 도 4의 선 A-A'를 따라 도시한 단면도이다.
도 6은 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자의 다른 예를 도 3 및 도 4의 선 A-A'를 따라 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자는, 반도체 영역에 형성된 복수개의 셀 영역들과 가장자리 영역을 포함하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자에 있어서, 상기 가장자리 영역에서 상호 이격되면서 상기 반도체 영역 표면에 형성되되, 제1 두께를 갖는 복수개의 필드 절연막들; 상기 가장자리 영역에서 상기 셀 영역의 소스 및 게이트와 전기적으로 연결되도록 형성되되, 상기 복수개의 필드 절연막들 중 인접된 두 개의 필드 절연막과 상기 두 개의 필드 절연막 사이의 반도체 영역 표면 위에 형성된 정전기 다이오드; 및 상기 가장자리 영역에서 상기 복수개의 필드 절연막 사이의 상기 반도체 영역 표면에 형성되되, 상기 정전기 다이오드와 절연되도록 형성된 복수개의 가드 링을 구비하는 것을 특징으로 한다.
상기 반도체 영역은, 제1 도전형의 고농도 반도체 기판, 및 상기 반도체 기판 위에 형성된 제1 도전형의 드리프트 영역을 포함할 수 있다. 또는 상기 반도체 영역은, 제1 도전형의 고농도 반도체 기판과, 상기 반도체 기판 위에 형성된 제2 도전형의 고농도 버퍼층, 및 상기 버퍼층 위에 형성된 제2 도전형의 저농도 드리프트 영역을 포함할 수도 있다.
상기 셀 영역은 트랜치 게이트 구조를 갖는 것이 바람직하며, 이 경우 상기 트랜치 게이트 구조는, 상기 드리프트 영역의 표면에 형성된 제1 도전형의 저농도 웰 영역과, 상기 웰 영역을 관통하면서 상기 드리프트 영역의 일부가 노출되도록 형성된 트랜치 위에 배치된 게이트 절연막과, 상기 게이트 절연막 위에 형성되되, 상기 트랜치를 채우도록 형성된 게이트 도전막과, 상기 웰 영역에서 상기 트랜치의 상부 측벽과 상기 웰 영역의 표면에 동시에 접하는 제2 도전형의 고농도 반도체 영역, 및 최외각 트랜치와 상기 가장자리 영역 사이에 형성된 제1 도전형의 고농도 웰 영역을 포함하는 것이 바람직하다.
상기 정전기 다이오드는 제1 도전형의 폴리실리콘들과 제2 도전형의 폴리실리콘들이 교대로 형성된 구조인 것이 바람직하며, 특히 상기 정전기 다이오드의 양 단부에는 제1 도전형의 폴리실리콘막이 배치되며, 상기 양 단부에 배치된 제1 도전형의 폴리실리콘막은 각각 상기 셀 영역의 에미터와 게이트에 연결되는 것이 바람직하다. 또한 상기 제2 도전형의 폴리실리콘막들의 하부에 형성된 진성의 반도체 영역을 더 구비할 수 있다.
상기 복수개의 가드 링은, 상기 정전기 다이오드와 중첩되되, 상기 에미터와는 연결되지 않은 플로팅 상태의 제1 가드 링과, 상기 제1 가드 링과 일정 간격 이격되되, 상기 에미터와 연결되도록 형성된 제2 가드 링, 및 상기 제3 가드 링과 일정 간격 이격되도록 형성된 제3 가드 링을 포함하는 것이 바람직하다. 이때 상기 제1 및 제2 가드 링 사이의 간격은 상기 제2 및 제3 가드 링 사이의 간격과 동일한 것이 바람직하며, 상기 제1 가드 링과 상기 셀 영역의 최외각 웰 영역 사이의 거리는 상기 제2 및 제3 가드 링 사이의 간격과 동일한 것이 바람직하다.
상기 가드 링에서의 불순물 농도는 고농도인 것이 바람직하다.
상기 필드 절연막의 두께는 적어도 10000Å 이상인 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 3 및 도 4는 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자, 예컨대 트랜치 형태의 절연 게이트 바이폴라 트랜지스터 소자의 일 실시예를 나타내 보인 레이아웃도이다. 도 3은 상기 절연 게이트 바이폴라 트랜지스터 소자의 가장자리 영역에서의 반도체 영역과 정전기 다이오드를 나타내 보인 레이아웃도이고, 도 4는 상기 절연 게이트 바이폴라 트랜지스터 소자의 정전기 다이오드를 보다 구체적으로 나타내 보인 레이아웃도이다.한편 도 5는 도 3 및 도 4의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 트랜치 형태의 절연 게이트 바이폴라 트랜지스터 소자는 셀 영역(Ⅰ) 및 가장자리 영역(Ⅱ)을 포함한다. 도면에서는 셀 영역(Ⅰ)의 최외각에 존재하는 하나의 단위 셀만 도시되었지만, 상기 셀 영역(Ⅰ)에는 도시된 단위 셀과 동일한 구조의 단위 셀들이 복수개 존재한다. 상기 셀 영역(Ⅰ)과 가장자리 영역(Ⅱ)은 반도체 영역(300)에 형성된다. 이 반도체 영역(300)은 컬렉터 영역으로 사용되는 p+형 반도체 기판(302)과, 이 반도체 기판(302) 위에 형성된 n+형 버퍼층(304)과, 이 버퍼층(304) 위에 형성된 n_형 드리프트 영역(306)으로 구성된다. 그러나 본 발명은 모스 전계 효과 트랜지스터에 적용할 수도 있는데, 이 경우 상기 반도체 영역은 드레인 영역으로 사용되는 n+형 반도체 기판과, 이 반도체 기판 위에 형성된 n_형 드리프트 영역으로 구성된다.
이와 같은 절연 게이트 바이폴라 트랜지스터의 셀 영역(Ⅰ)의 구조는 다음과 같다.
먼저 셀 영역(Ⅰ)내에 형성되는 복수개의 단위 셀들 중에서 각 단위 셀은 동일한 트랜치 게이트 구조를 갖는다. 즉 각 단위 셀은 상기 드리프트 영역(306) 위에 p_형 웰 영역(310)이 형성된다. 그리고 트랜치(T)는 웰 영역(310)을 관통하여 드리프트 영역(306)의 일정 깊이까지 형성된다. 트랜치(T) 표면 위에는 게이트 절연막(320)이 형성되며, 게이트 도전막(330)이 트랜치(T)를 완전히 채우면서 게이트절연막(320) 위에 형성된다. 최외각 트랜치(T)의 최외각 측벽에는 p+형 웰 영역(340)이 형성된다. n+형 에미터 영역(350)은 상기 웰 영역(310)에서 상기 웰 영역(310)의 표면과 상기 트랜치(T)의 상부 측벽에 동시에 접하도록 형성되며, 이 에미터 영역(350)은 에미터 전극(E)으로서의 제1 금속막(360)에 전기적으로 연결된다. 상기 제1 금속막(360)과 게이트 도전막(330)은 절연막(370)에 의해 전기적으로 절연된다. 상기 게이트 도전막(330)은 소정의 컨택(미도시)을 통하여 게이트 전극(G)으로서의 제2 금속막(380)과 전기적으로 연결된다. 한편 반도체 기판(302)은 컬렉터 전극(C)으로서의 제3 금속막(390)과 전기적으로 연결되도록 형성된다.
다음에 절연 게이트 바이폴라 트랜지스터 소자의 가장자리 영역(Ⅱ)의 구조는 다음과 같다.
드리프트 영역(306)의 상부 표면 위에는 상호 이격된 복수개의 필드 절연막(400)들이 형성된다. 상기 필드 절연막(400)은 대략 10000Å 이상의 두께를 가지도록 형성되며, 이에 따라 누설 전류량을 크게 감소시킬 수 있다. 상기 필드 절연막(400)들 사이의 상기 드리프트 영역(306)의 상부 표면에는 상호 이격된 제1, 제2 및 제3 p+형 가드 링(411, 412, 413)이 형성된다. 즉 상기 제1, 제2 및 제3 p+형 가드 링(411, 412, 413)의 일부 표면은 필드 절연막들(400) 사이에서 노출된다. 상기 제1 p+형 가드 링(411)은 에미터 전극으로서의 제1 전극(360)과 연결되지 않은 플로팅 상태이고, 상기 제2 p+형 가드 링(412)은 제1 전극(360)과 연결된 상태이다.상기 제1 p+형 가드 링(411)과 최외각 트랜치(T)와 인접한 p+형 웰 영역(340) 사이의 간격(X1)은 제1 p+형 가드 링(412)과 제2 p+형 가드 링(412) 사이의 간격(X2) 및 제2 p+형 가드 링(412)과 제3 p+형 가드 링(413) 사이의 간격(X3)과 동일하게 하여 필드 산화막(400) 위에 정전기 다이오드(420)를 위치시킴으로써 발생할 수 있는 정격 내압의 변화를 최소화시킬 수 있다.
정전기 다이오드(420)는 제1 p+형 가드 링(411)과 중첩되는 필드 절연막(400)의 일부 표면 위와 제1 p+형 가드 링(411)의 노출 표면 위에 형성된다. 물론 정전기 다이오드(420)와 제1 p+형 가드 링(411)은 절연막(430)에 의해 상호 절연된다. 상기 정전기 다이오드(420)는, 도 4에서 나타낸 바와 같이, n형 폴리실리콘막(421)과 p형 폴리실리콘막(422)이 교대로 배치된 구조를 갖는다. 그리고 양 단부에는 n형 폴리실리콘막(421)이 위치하도록 형성된다. 이 양 단부의 n형 폴리실리콘막들(421) 중 하나는 에미터 컨택(360')을 통하여 에미터 전극으로서의 제1 금속막(360)과 연결되며, 다른 하나는 게이트 컨택(380')을 통하여 게이트 전극으로서의 제2 금속막(380)과 각각 접촉된다. 한편 참조 부호 "440" 및 "450"은 각각 플로팅 도전막 및 플로팅 전극을 나타낸다.
이와 같은 구조의 절연 게이트 바이폴라 트랜지스터에 있어서, 상기 정전기 다이오드(420)는 터미네이션(termination) 용도로 형성되는 가장자리 영역(Ⅱ)에서의 필드 절연막(400) 위에 형성된다. 그리고 정전기 다이오드(420) 하부에 위치한 제1 p+형 웰 영역(411)은 에미터 전극으로서의 제1 전극(360)으로부터 플로팅 상태로 존재하며, 또한 상기 제1 전극(360)과 거의 중첩되지 않도록 배치된다. 따라서 게이트(G)에 순방향 전압을 인가하고 에미터(E)를 접지시키더라도, 제1 p+형 웰 영역(411)의 표면 위로 홀들이 집중되지 않으며, 이로 인하여 정전기 다이오드(420)를 구성하는 p형 폴리실리콘막의 하부 표면 근처에서의 반전층 형성이 억제된다. 이와 같이 정전기 다이오드(420)를 구성하는 p형 폴리실리콘막 내에 반전층 형성이 억제됨에 따라 정전기 다이오드(420)의 하부 계면을 따라 흐르는 누설 전류가 발생되지 않는다.
도 6은 본 발명의 다른 실시예에 따른 절연 게이트 바이폴라 트랜지스터 소자를 나타내 보인 단면도로서, 도 3 및 도 4의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다. 도 6에서 도 5와 동일한 참조 부호는 동일한 영역 또는 층을 나타내므로 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 정전기 다이오드(520)는 도 5에 도시된 정전기 다이오드(420)와 동일한 위치에 배치된다. 또한 본 실시예에 따른 절연 게이트 바이폴라 트랜지스터 소자의 정전기 다이오드(520)도 n형 폴리실리콘막과 p형 폴리실리콘막이 교대로 배치되도록 형성된다. 그러나 상기 p형 폴리실리콘막의 하부 영역에는 진성의 반도체 영역(530)이 배치된다. 이 p형 폴리실리콘막의 하부에 위치한 진성의 반도체 영역(530)에서는 주입된 불순물이 거의 존재하지 않으므로 이 부분에서의 반전층 형성을 방지하는데 있어서는 더 큰 효과를 나타낸다.
이와 같은 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자를 제조하는 방법의 일 실시예를 도 5를 참조하여 설명하면 다음과 같다.
먼저 p+형 반도체 기판(302) 위에 n+형 버퍼층(304)을 형성하고, 그 위에 n_형 드리프트 영역(306)을 에피택셜 성장법을 사용하여 형성한다. 다음에 통상의 필드 절연막 공정을 수행하여 셀 영역(Ⅰ)과 가장자리 영역(Ⅱ)을 한정한다. 이어서 이온 주입 버퍼층으로서 얇은 산화막(미도시)을 형성한 후에 셀 영역(Ⅰ) 전면에 p_형 불순물 이온 주입을 수행한다. 이 p_형 불순물 이온 주입은 셀 영역(Ⅰ) 내의 p_형 웰 영역(310) 형성을 위한 것이다. 다음에 셀 영역(Ⅰ) 및 가장자리 영역(Ⅱ)에 소정의 이온 주입 마스크막 패턴을 사용하여 p+형 불순물 이온들을 주입한다. 이 p+형 불순물 이온 주입은 셀 영역(Ⅰ) 내의 p+형 웰 영역(340) 형성 및 가장자리 영역(Ⅱ) 내의 제1, 제2 및 제3 p+형 웰 영역(411, 412, 413) 형성을 위한 것이다.
상기 불순물 이온 주입을 끝낸 후에는, 확산 공정을 수행하여 p_형 웰 영역(310) 및 p+형 가드 링들(340)(411)(412)(413)을 형성한다. 다음에 통상의 트랜치 형성 공정을 사용하여 셀 영역(Ⅰ)에 트랜치(T)를 형성하고, 형성된트랜치(T) 내부 표면에 게이트 절연막(320)을 형성한다. 상기 게이트 절연막(320)을 형성하기 이전에 희생 산화 공정을 수행하여 트랜치 형성에 의해 발생된 손상을 제거할 수 있다. 상기 게이트 절연막(320)을 형성한 후에는 게이트 도전막(330) 형성을 위해 전면에 도핑된 폴리실리콘막을 형성한다. 그리고 상기 폴리실리콘막의 일부를 식각하여 트랜치(T) 내부의 게이트 도전막(330)을 형성한다.
다음에 절연막(370) 및 필드 절연막(400)을 형성하고, 정전기 다이오드(420) 형성을 위해 전면에 도핑되지 않은 폴리실리콘막을 형성한다. 이어서 통상의 사진 식각 공정을 수행하여 상기 폴리실리콘막이 인접한 두 필드 절연막(400) 및 그 사이에 형성되도록 한다. 그리고 n+형 불순물 이온 및 p+형 불순물 이온을 주입한 후에 드라이브 인 확산 공정을 수행하여 에미터 영역(350) 및 정전기 다이오드의 n형 폴리실리콘막 및 p형 폴리실리콘막을 형성한다. 이후 전극 형성을 위한 금속층을 형성한 후에 통상의 사진 식각 공정을 수행하여 게이트 전극, 에미터 전극 및 컬렉터 전극을 형성한다.
한편 도 6의 정전기 다이오드(520)의 진성의 반도체 영역(530)을 형성하기 위해서는 n형 불순물 이온의 확산 속도가 p형 불순물 이온의 확산 속도보다 빠른 특징을 이용하여 적절한 도우즈, 에너지 및 온도를 설정하여 불순물 이온을 주입하여야 한다.
이상의 설명에서와 같이, 본 발명에 따른 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자는, 정전기 다이오드가 두꺼운필드 절연막 위에 형성되며, 또한 정전기 다이오드 하부의 가드 링이 에미터 전극으로부터 연결되지 않은 플로팅 상태이므로 정전기 다이오드를 통해 흐르는 누설 전류의 발생을 억제할 수 있다는 이점이 있다.

Claims (13)

  1. 반도체 영역에 형성된 복수개의 셀 영역들과 가장자리 영역을 포함하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자에 있어서,
    상기 가장자리 영역에서 상호 이격되면서 상기 반도체 영역 표면에 형성되되, 제1 두께를 갖는 복수개의 필드 절연막들;
    상기 가장자리 영역에서 상기 셀 영역의 소스 및 게이트와 전기적으로 연결되도록 형성되되, 상기 복수개의 필드 절연막들 중 인접된 두 개의 필드 절연막과 상기 두 개의 필드 절연막 사이의 반도체 영역 표면 위에 형성된 정전기 다이오드; 및
    상기 가장자리 영역에서 상기 복수개의 필드 절연막 사이의 상기 반도체 영역 표면에 형성되되, 상기 정전기 다이오드와 절연되도록 형성된 복수개의 가드 링을 구비하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 영역은,
    제1 도전형의 고농도 반도체 기판; 및
    상기 반도체 기판 위에 형성된 제1 도전형의 드리프트 영역을 포함하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 영역은,
    제1 도전형의 고농도 반도체 기판;
    상기 반도체 기판 위에 형성된 제2 도전형의 고농도 버퍼층; 및
    상기 버퍼층 위에 형성된 제2 도전형의 저농도 드리프트 영역을 포함하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  4. 제1항에 있어서,
    상기 셀 영역은 트랜치 게이트 구조를 갖는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  5. 제4항에 있어서, 상기 트랜치 게이트 구조는,
    상기 드리프트 영역의 표면에 형성된 제1 도전형의 저농도 웰 영역;
    상기 웰 영역을 관통하면서 상기 드리프트 영역의 일부가 노출되도록 형성된 트랜치 위에 배치된 게이트 절연막;
    상기 게이트 절연막 위에 형성되되, 상기 트랜치를 채우도록 형성된 게이트 도전막;
    상기 웰 영역에서 상기 트랜치의 상부 측벽과 상기 웰 영역의 표면에 동시에 접하는 제2 도전형의 고농도 반도체 영역; 및
    최외각 트랜치와 상기 가장자리 영역 사이에 형성된 제1 도전형의 고농도 웰 영역을 포함하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  6. 제1항에 있어서,
    상기 정전기 다이오드는 제1 도전형의 폴리실리콘들과 제2 도전형의 폴리실리콘들이 교대로 형성된 구조인 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  7. 제6항에 있어서,
    상기 정전기 다이오드의 양 단부에는 제1 도전형의 폴리실리콘막이 배치되며, 상기 양 단부에 배치된 제1 도전형의 폴리실리콘막은 각각 상기 셀 영역의 에미터와 게이트에 연결되는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  8. 제6항에 있어서,
    상기 제2 도전형의 폴리실리콘막들의 하부에 형성된 진성의 반도체 영역을 더 구비하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  9. 제1항에 있어서, 상기 복수개의 가드 링은,
    상기 정전기 다이오드와 중첩되되, 상기 에미터와는 연결되지 않은 플로팅 상태의 제1 가드 링;
    상기 제1 가드 링과 일정 간격 이격되되, 상기 에미터와 연결되도록 형성된 제2 가드 링; 및
    상기 제3 가드 링과 일정 간격 이격되도록 형성된 제3 가드 링을 포함하는 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 가드 링 사이의 간격은 상기 제2 및 제3 가드 링 사이의 간격과 동일한 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  11. 제9항에 있어서,
    상기 제1 가드 링과 상기 셀 영역의 최외각 웰 영역 사이의 거리는 상기 제2및 제3 가드 링 사이의 간격과 동일한 것을 특징으로 하는 게이트와 에미터 사이의 정전기 다이오드를 포함하는 모스형 반도체 소자.
  12. 제1항에 있어서,
    상기 가드 링에서의 불순물 농도는 고농도인 것을 특징으로 하는 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를 포함하는 모스형 반도체 소자.
  13. 제1항에 있어서,
    상기 필드 절연막의 두께는 적어도 10000Å 이상인 것을 특징으로 하는 게이트와 에미터 사이의 정전기 다이오드를 포함하는 모스형 반도체 소자.
KR1020000034805A 2000-06-23 2000-06-23 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 KR100331540B1 (ko)

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