KR100573633B1 - 절연 게이트형 바이폴라 트랜지스터 - Google Patents
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Abstract
종래에서의 반도체 장치에서는 가드 링 영역에서, 공핍층 형상이 왜곡되어 있어서, 안정된 내압 특성을 얻을 수 없다는 문제가 있었다. 이를 해결하기 위해, 본 발명의 반도체 장치에서는 실제 동작 영역의 열 산화막(25)과 가드 링 영역의 열 산화막(26)을 동일한 공정에서 형성한다. 그리고, 열 산화막(25)은 한번 제거된 후 다시 형성됨으로써, 가드 링 영역의 열 산화막(26)의 막 두께는, 예를 들면 8000∼10000Å 정도의 막 두께로 형성된다. 그 때문에, 가동 이온(31)이 포함되는 CVD 산화막(27)은 에피택셜층(2) 표면으로부터 떨어진 위치에 형성되어, 가동 이온(31)의 영향에 따른 공핍층의 왜곡을 억제하여, 원하는 내압 특성을 유지할 수 있다.
애피택셜층, 가동 이온, CVD 산화막, 가드 링 영역, 공핍층
Description
도 1의 (a) 및 (b)는 본 발명의 반도체 장치를 설명하기 위한 사시도 및 상면도.
도 2의 (a) 및 (b)는 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 3의 (a) 및 (b)는 본 발명의 반도체 장치를 설명하기 위한 에너지 대역도 및 OFF 시의 채널 영역을 설명하는 도면.
도 4의 (a) 및 (b)는 본 발명의 반도체 장치의 가드 링 영역을 설명하기 위한 단면도 및 종래의 반도체 장치의 가드 링 영역을 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치를 설명하기 위한 상면도.
도 6은 본 발명 및 종래의 반도체 장치의 신뢰성 시험에서의 시험 데이터.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 51 : 기판
2, 52 : 에피택셜층
3 : 드레인 영역
4 : 소스 영역
5 : 고정 전위 절연 전극
6 : 절연막
7 : 트렌치
8 : 채널 영역
9, 53 : P형 확산 영역
10, 11, 15 : Al층
12 : 실리콘 산화막
13, 14, 28, 29, 60, 61 : 컨택트 영역
16 : 소스 전극
17 : 드레인 전극
18 : 게이트 전극
181, 621 : 게이트 전극의 일단
19 : P형 확산 영역
21, 54 : 제1 가드 링
22, 55 : 제2 가드 링
23, 56 : 제3 가드 링
24, 57 : 애뉼러 링
25, 2, 6, 58 : 열 산화막
27, 59 : CVD 산화막
30, 63 : 실드 전극
32 : X 표시
33, 64 : ○ 표시
본 발명의 반도체 장치는, 가드 링 형성 영역의 상면의 열 산화막 구조에 관한 것으로, 가동 이온의 영향을 저감하는 소자에 관한 것이다.
종래의 반도체 장치, 예를 들면 절연 게이트형 바이폴라 트랜지스터에서는, 소자 형성 영역의 외주 영역에서, IGBT 소자의 단위 셀부(A 영역)와 연속하여 가드 링부(B 영역)를 형성한다. 그리고, 소자의 ON 저항을 증가시키지 않고 가드 링 내압을 향상시키는 소자 구조가 알려져 있다(예를 들면, 특허 문헌 1 참조).
또한, 종래의 반도체 집적 회로, 예를 들면 대전력용 집적 회로에서는, 종형 IGBT의 외주부에 P형의 가드 링층을 형성한다. 가드 링층의 상면에는 절연층을 개재하여 다이오드 등의 횡형 소자가 배치되어 있다. 그리고, 종형 IGBT 및 횡형 소자 둘 다에서, 등전위선의 분포를 균등화하여 전계 집중을 저지할 수 있는 소자 구조가 알려져 있다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1]
일본 특허 제2950025호 공보(제3-4페이지, 도 1 내지 도 3)
[특허 문헌 2]
일본 특개평10-256542호 공보(제3-4페이지, 도 1 내지 도 3)
종래의 반도체 장치에서는, 셀 영역(A 영역)과 가드 링 영역(B 영역)의 상면 에는 동일한 공정으로 열 산화막 및 CVD 산화막이 퇴적되어 있다. 즉, 가드 링 영역(B 영역) 상면의 산화막은 셀 영역(A 영역) 상면에서의 퇴적 조건에 기초하여 형성된다. 그리고, 우수한 품질을 갖는 열 산화막이 얇게 형성되어, 가동 이온이 존재하는 CVD 산화막, 몰드 수지가 N층 표면 근방에 형성된다. 그에 따라, 가드 링 영역(B 영역)에서는 가동 이온이 공핍층 형상을 왜곡시킴으로써, 신뢰성을 열화시킨다는 문제가 있었다.
또한, 상술한 특허 문헌 1에 나타낸 바와 같이, 종래의 반도체 장치에서는 가드 링 영역(B 영역)에서, 가장 가깝게 셀 영역(A 영역)측에 위치하는 P층의 상면에서는, 셀 영역(A 영역)의 소스 전극이 전기적으로 접속되어 있다. 그러나, 종래의 반도체 장치에서는, 소스 전극이 P층 형성 영역의 상면에 배치되어 있기 때문에, 브레이크 다운 전류의 회수 능력이 약하다는 문제가 있었다.
본 발명은 셀 영역에 비해, 가드 링 영역의 상면의 열 산화막을 두껍게 형성하여, 반도체층의 표면으로부터 CVD 산화막을 멀리하여 배치한다. 그리고, 가드 링 영역에서, CVD 산화막 및 몰드 수지 내의 가동 이온에 의한 신뢰성 열화를 방지하는 것을 목적으로 한다.
상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 복수의 셀이 형성되는 실제 동작 영역과 상기 실제 동작 영역 주위에 배치된 가드 링 영역을 갖는 반도체층과, 상기 반도체층의 표면으로부터 상기 실제 동작 영역과 상기 가드 링 영역 간의 경계를 형성하는 확산 영역과, 상기 반도체층의 표면에 형 성되는 열 산화막과, 상기 열 산화막 상면에 형성되는 CVD 산화막을 갖고, 상기 열 산화막은 그 막 두께가 상이한 제1 열 산화막과 제2 열 산화막으로 이루어지며, 상기 제2 열 산화막은 상기 제1 열 산화막보다도 그 막 두께가 두껍고, 상기 제2 열 산화막은 상기 가드 링 영역의 상면에 형성되는 것을 특징으로 한다. 따라서, 본 발명의 반도체 장치에서는, 가드 링 영역의 상면에서의 열 산화막이 실제 동작 영역의 상면의 열 산화막보다도 그 막 두께를 두껍게 형성된다. 그에 따라, 가동 이온이 존재하는 CVD 산화막을 반도체층의 표면으로부터 먼 곳으로 배치하는 것이 가능하다.
또한, 본 발명의 반도체 장치에서, 상기 제1 열 산화막은 상기 제2 열 산화막과는 동일한 공정에 의해 형성된 후에 제거되며, 다시 원하는 두께로 형성되는 산화막인 것을 특징으로 한다. 따라서, 본 발명의 반도체 장치에서는, 제1 열 산화막과 제2 열 산화막을 동일한 공정에서 형성한 후, 실제 동작 영역의 상면에 형성하는 제1 열 산화막의 막 두께가 원하는 막 두께로 할 수 있다.
또한, 본 발명의 반도체 장치에서, 상기 금속 배선층의 일단은 상기 확산 영역의 일단보다도 상기 가드 링 영역측에 위치하고 있는 것을 특징으로 한다. 따라서, 본 발명의 반도체 장치에서는, 확산 영역과 반도체층에 의해 형성되는 공핍층에서, 금속 배선층에 의한 전계의 안정화를 도모하여, 공핍층의 형상을 안정화시켜서, 내압 특성을 향상시키는 것이 가능하다.
또한, 본 발명의 반도체 장치에서는, 상기 가드 링 영역의 상면에 위치하는 상기 금속 배선층은 상기 실제 동작 영역을 둘러싸도록 형성되어 있다. 따라서, 본 발명의 반도체 장치에서는, 실제 동작 영역을 둘러싸도록 배치된 가드 링 영역이 배치되며, 또한 실제 동작 영역을 둘러싸도록 금속 배선층을 배치한다. 그에 따라, 금속 배선층에 의한 전계의 안정화를 도모하여, 공핍층의 형상을 안정화시켜, 내압 특성을 안정화시킬 수 있다.
<실시예>
이하에, 본 발명에 따른 반도체 장치의 일 실시예에 대하여, 도 1∼도 6을 참조하여 상세하게 설명한다.
도 1의 (a)은 본 발명의 반도체 장치의 구조를 도시하는 사시도이다. 도 1의 (b)는 본 발명의 반도체 장치의 구조를 도시하는 상면도이다. 도 1의 (a)에 도시한 바와 같이, N형의 반도체 기판(1) 위에는 N의 에피택셜층(2)이 퇴적되어 있다. 복수의 트렌치(7)가 에피택셜층(2) 표면으로부터 형성되어 있다. 트렌치(7)는 동일한 간격을 이루어 서로 평행하게 되도록 배치되어 있다. 그리고, 기판(1)은 드레인 추출 영역으로서 이용되고 있으며, 에피택셜층(2)은, 주로 드레인 영역(3)으로서 이용된다. 또한, 트렌치(7)는 에피택셜층(2) 표면에 대하여 측벽이 거의 수직으로 에칭되며, 그 내벽에는 절연막(6)이 형성되어 있다. 또한, 트렌치(7)에는 P형 불순물이 주입된, 예를 들면 다결정 실리콘이 퇴적되어 있다. 그리고, 상세한 내용은 후술하기로 하지만, 트렌치(7) 내의 다결정 실리콘은 에피택셜층(2) 표면에서, 예를 들면 알루미늄(Al)을 통해 소스 영역(4)과 전기적으로 접속되어 있다. 그에 따라, 트렌치(7) 내의 P형의 다결정 실리콘은 소스 전극(16)과 동일한 전위의 고정 전위 절연 전극(5)으로서 이용된다. 한편, 복수의 트렌치(7) 사이에 위치하는 에피택셜층(2)은 채널 영역(8)으로서 이용된다.
도 1의 (a) 및 도 1의 (b)에 도시한 바와 같이, 본 실시예에서 게이트 영역(9)은 소스 영역(4)과 이격되며, 에피택셜층(2)에 일정한 간격을 두고 복수 형성되어 있다. 그리고, 도시한 바와 같이, Y축 방향으로 연장되는 2개의 게이트 영역(9) 사이에는 소스 영역(4)이 형성되어 있다. 소스 영역(4)은 각각의 게이트 영역(9)으로부터 동일한 거리에 위치하도록 1개 형성되어 있다. 소스 영역(4)은 Y축 방향으로 게이트 영역(9)과 거의 평행하게 위치하고 있다. 한편, 고정 전위 절연 전극(5)을 형성하는 트렌치(7)는 소스 영역(4) 및 게이트 영역(9)에 직교하는 방향으로, 즉 X축 방향으로 형성되어 있다. 그리고, 트렌치(7)의 양단은 각각 게이트 영역(9)과 그 형성 영역의 일부를 중첩한다. 또한, 트렌치(7)는 Y축 방향으로 일정한 간격을 유지하면서 형성되어 있다.
다음으로, 도 2를 참조하여 본 발명의 반도체 장치의 단면 구조 및 그 동작에 대하여 설명한다. 도 2의 (a)는 도 1의 (b)의 A-A선 방향의 단면도이다. 도 2의 (b)는 도 1의 (b)의 B-B선 방향의 단면도이다.
도 2의 (a)에 도시한 바와 같이, 주로 소스 영역(4)의 하방에 위치하며, 트렌치(7)로 둘러싸인 영역이 채널 영역(8)이다. 채널 영역(8)에서는 화살표 H1을 채널 두께, 화살표 L1을 채널 길이로 한다. 즉, 채널 두께 H1은, 채널 영역(8)에서 대향하는 절연막(6) 사이의 간격이며, 채널 길이 L1은, 트렌치(7)의 측벽을 따라, 소스 영역(4) 저면으로부터 고정 전위 절연 전극(5)의 저면까지의 거리를 말한다. 또한, 드레인 추출 영역으로서 이용되는 N형의 기판(1)의 이면에는, 예를 들 면 Al층(10)이 오믹 컨택트되어 있다. 이 Al층(10)을 개재하여 드레인 전극(17)이 형성되어 있다.
한편, 에피택셜층(2) 표면에는 절연층으로서의 실리콘 산화막(12)(도 2의 (b) 참조)이 형성되어 있다. 그리고, 이 실리콘 산화막(12)에 형성된 컨택트 영역(13)(도 2의 (b) 참조)을 통해, Al층(11)이 소스 영역(4)에 오믹 컨택트되어 있다. 또한, Al층(11)은 컨택트 영역(13)을 통해, 고정 전위 절연 전극(5)에도 오믹 컨택트되어 있다. 이 구조에 의해, 상술한 바와 같이, 고정 전위 절연 전극(5)은 접지 상태로 되며, 소스 영역(4)과 고정 전위 절연 전극(5)과는 동일한 전위로 유지된다. 또한, 실질적으로, 소스 영역(4)의 하방에 위치하는 채널 영역(8)도 고정 전위 절연 전극(5)과 동일한 전위로 유지된다. 또한, 본 실시예의 반도체 장치에서는, 채널 영역(8)에 형성되는 공핍층에 의해 주전류의 도통 및 차단을 제어한다. 그 때문에, 그 조건을 만족하고 있으면 단위 셀을 구성하는 고정 전위 절연 전극(5)의 형상이나 소스 영역(4)의 형상 등은 임의이다.
도 2의 (b)에 도시한 바와 같이, 게이트 영역(9) 위를 포함하여 에피택셜층(2) 표면에는 실리콘 산화막(12)이 퇴적되어 있다. 그리고, 게이트 영역(9) 위에는 실리콘 산화막(12)에 형성된 컨택트 영역(14)을 통해, 예를 들면 Al로 이루어지는 게이트 전극(18)이 형성되어 있다. 또한, 도면 중의 파선은 고정 전위 절연 전극(5)의 존재를 나타내고 있다. 그리고, 단면도 및 상면도에서의 절연막(6)의 각(角)부는 각지게 그려져 있지만, 이들은 모식도일 뿐, 실제로는 라운딩 처리되어 있어도 된다. 즉, 전계 집중을 억제하기 위해 이들 각부에 라운딩 처리를 하는 것은 일반적으로 널리 채용되어 있는 것이다.
다음으로, 본 발명의 반도체 소자의 동작 원리를 설명한다.
먼저, 반도체 소자의 OFF 동작에 대하여 설명한다. 상술한 바와 같이, 반도체 소자의 전류 경로는, 드레인 추출 영역인 N형의 기판(1), N형의 에피택셜층(2)으로 이루어지는 드레인 영역(3), 트렌치(7) 사이에 위치하는 N형의 채널 영역(8) 및 N형의 소스 영역(4)으로 구성된다. 즉, 모든 영역이 N형 영역으로 구성되어 있으며, 일견, 드레인 전극(17)에 플러스의 전압을 인가하고, 소스 전극(16)을 접지한 상태에서 동작시키면 OFF 동작을 할 수 없을 것처럼 보인다.
그러나, 상술한 바와 같이, 소스 영역(4) 및 채널 영역(8)으로 이루어지는 N형 영역과 고정 전위 절연 전극(5)인 P형 영역은 Al층(11)을 통해 접속되어, 동일한 전위로 되어 있다. 그 때문에, 고정 전위 절연 전극(5) 주변의 채널 영역(8)에서는 P형의 폴리실리콘과 N형의 에피택셜층(2)의 일함수 차에 따라, 고정 전위 절연 전극(5)을 둘러싸도록 공핍층이 넓어진다. 즉, 고정 전위 절연 전극(5)을 형성하는 트렌치(7) 사이의 폭, 즉, 채널 두께 H1을 조정함으로써, 양측의 고정 전위 절연 전극(5)으로부터 연장되는 공핍층에 의해 채널 영역(8)은 다 매립되게 된다. 상세는 후술하지만, 이 공핍층에서 다 매립된 채널 영역(8)은 의사적인 P형 영역으로 되어 있다.
이 구조에 의해, N형의 드레인 영역(3)과 N형의 소스 영역(4)을 의사적인 P형 영역인 채널 영역(8)에 의해, PN 접합 분리하는 것이 가능하다. 즉, 본 발명의 반도체 장치는 채널 영역(8)에 의사적인 P형 영역을 형성함으로써, 처음부터 차단 상태(OFF 상태)로 되어 있다. 또한, 반도체 장치가 OFF일 때에는 드레인 전극(17)에는 플러스의 전압이 인가되며, 소스 전극(16)이 접지되어, 게이트 전극(18)이 접지 상태이거나, 또는 게이트 전극(18)에 마이너스의 전위가 인가되어 있다. 이 때, 의사적인 P형 영역인 채널 영역(8)과 N형 영역인 드레인 영역(3) 간의 경계면에는 역바이어스가 인가됨으로써 지면(紙面) 아래 방향으로 공핍층이 형성된다. 그리고, 이 공핍층의 형성 상태는 반도체 장치의 내압 특성을 좌우한다.
여기서, 도 3을 참조하여, 상술한 의사적인 P형 영역에 대하여 이하에 설명한다. 도 3의 (a)는 OFF 시의 채널 영역(8)에서의 에너지 대역도를 나타내고 있으며, 도 3의 (b)는 OFF 시의 채널 영역(8)에 형성된 공핍층을 모식적으로 나타낸 도면이다. 고정 전위 절연 전극(5)인 P형의 폴리실리콘 영역과 채널 영역(8)인 N형의 에피택셜층(2) 영역은 절연막(6)을 개재하여 대치하고 있다. 그리고, 양자는 에피택셜층(2) 표면에서 Al층(11)을 통해 동일한 전위로 유지되어 있다. 그에 따라, 트렌치(7) 주변부에는 양자의 일함수 차에 따라 공핍층이 형성되고, 공핍층 내에 약간 존재하는 소수의 자유 캐리어(정공)에 의해 P형 영역으로 된다.
구체적으로는, Al층(11)을 통해 P형의 폴리실리콘 영역과 N형의 에피택셜층(2) 영역을 동일한 전위로 하면, 도 3의 (a)에 도시한 바와 같은 에너지 대역도가 형성된다. 먼저, P형의 폴리실리콘 영역에서, 절연막(6)의 계면에서는 가(價)전자대가 마이너스의 경사에 따라 형성되어 있다. 이 상태는 자유 캐리어(정공)에 대해서는 절연막(6)의 계면은 포텐셜 에너지가 높은 것을 나타내고 있다. 즉, P형의 폴리실리콘 영역의 자유 캐리어(정공)는 절연막(6) 계면에 존재할 수 없으며, 절연 막(6)으로부터 멀어지는 방향으로 멀리 떨어져 있게 된다. 그 결과, P형의 폴리실리콘 영역의 절연막(6) 계면에는 이온화 억셉터로 이루어지는 음전하가 남겨지는 상태로 된다. 그에 따라, N형의 에피택셜층(2) 영역에서는 이 이온화 억셉터로 이루어지는 음전하와 쌍을 이루는 이온화 도너로 이루어지는 양전하가 필요하게 된다. 그 때문에, 채널 영역(8)은 절연막(6) 계면으로부터 공핍층화해가게 된다.
그러나, 채널 영역(8)의 불순물 농도는 1E14(/㎤) 정도, 두께는 0.8∼1.4㎛ 정도이기 때문에, 채널 영역(8)은 고정 전위 절연 전극(5)으로부터 넓어진 공핍층에 의해 완전히 점유되게 된다. 실제로는, 채널 영역(8)이 공핍층화된 것 만으로는 이온화 억셉터와 균형을 맞출만큼의 양전하를 확보 가능하지 않기 때문에, 채널 영역(8) 내에는 소수의 자유 캐리어(정공)도 존재하게 된다. 그에 따라, 도시한 바와 같이, P형의 폴리실리콘 영역 내의 이온화 억셉터와 N형의 에피택셜층(2) 내의 자유 캐리어(정공) 또는 이온화 도너가 쌍을 이루어 전계를 형성한다. 그 결과, 절연막(6)의 계면으로부터 형성된 공핍층은 P형 영역으로 되며, 이 공핍층으로 채워진 채널 영역(8)은 P형 영역으로 된다.
다음으로, 반도체 소자의 OFF 동작 시에서부터 ON 동작으로 이행되는 상태에 대하여 설명한다. 먼저, 게이트 전극(18)에 접지 상태 후에 플러스의 전압을 인가한다. 이 때, 게이트 영역(9)으로부터는 자유 캐리어(정공)가 도입되지만, 상술한 바와 같이, 자유 캐리어(정공)는 이온화 억셉터에 끌어당겨져서 절연막(6) 계면으로 유입된다. 그리고, 채널 영역(8)의 절연막(6) 계면으로 자유 캐리어(정공)가 충전됨으로써, P형의 폴리실리콘 영역 내의 이온화 억셉터와 자유 캐리어(정공)만 으로 쌍을 이루어 전계를 형성한다. 그에 따라, 채널 영역(8)에서의 절연막(6)과 가장 먼 영역, 즉 채널 영역(8) 중앙 영역으로부터, 자유 캐리어(전자)가 존재하게 되어, 중성 영역이 출현한다. 그 결과, 채널 영역(8)의 공핍층이 감퇴되어, 중앙 영역으로부터 채널이 개방되어, 소스 영역(4)으로부터 드레인 영역(3)으로 자유 캐리어(전자)가 이동하여 주전류가 흐른다.
즉, 자유 캐리어(정공)는 트렌치(7) 벽면을 통로로 하여 순간적으로 널리 퍼져서, 고정 전위 절연 전극(5)으로부터 채널 영역(8)으로 넓혀지는 공핍층은 후퇴되어, 채널이 개방되는 것이다. 또한, 게이트 전극(18)에 소정값 이상의 전압이 인가되면, 게이트 영역(9)과 채널 영역(8) 및 드레인 영역(3)이 형성하는 PN 접합이 순 바이어스로 된다. 그리고, 자유 캐리어(정공)가 채널 영역(8) 및 드레인 영역(3)으로 직접 주입된다. 그 결과, 채널 영역(8) 및 드레인 영역(3)에 자유 캐리어(정공)가 많이 분포함으로써 전도도 변조가 발생하여, 주전류는 낮은 온 저항으로 흐르게 된다.
마지막으로, 반도체 소자의 ON일 때부터 OFF일 때로 이행되는 상태에 대하여 설명한다. 반도체 소자를 턴 오프 상태로 하기 위해서는, 게이트 전극(18)의 전위를 접지 상태(0V), 혹은 마이너스 전위로 한다. 이와 같이 하면, 드레인 영역(3) 및 채널 영역(8)에 대량으로 존재하고 있었던 자유 캐리어(정공)는 소멸되거나, 혹은 게이트 영역(9)을 통해 소자 밖으로 배제된다. 그에 따라, 다시 채널 영역(8)은 공핍층으로 채워져서 다시 의사적인 P형 영역으로 되고 내압을 유지하여, 주전류는 멈춘다.
다음으로, 도 4의 (a)는 본 발명에서의 가드 링 영역의 단면도를 도시한다. 도 4의 (b)는 종래의 가드 링 영역의 단면도를 도시한다. 도 5는 본 발명의 실제 동작 영역을 모식적으로 도시한 상면도이다.
도 4의 (a)에 도시한 바와 같이, 상술한 실제 동작 영역의 주위를 둘러싸도록 가드 링 영역이 배치되어 있으며, 반도체 소자의 내압 특성의 향상을 도모하고 있다. 본 실시예에서는, 실제 동작 영역과 가드 링 영역은, 게이트 영역(9)과 연속하여 형성되어 있는 P형 확산 영역(19)을 경계로 하고 있다. 그리고, 가드 링 영역의 N형의 에피택셜층(2)에는 P형의 확산 영역으로 이루어지는 제1, 제2 및 제3 가드 링(21, 22, 23)이 실제 동작 영역을 둘러싸도록 배치되어 있다. 가드 링 영역에서는 최외주에 위치하는 제3 가드 링(23)의 외주부에, N형의 확산 영역으로 이루어지는 애뉼러 링(24)이 형성되어 있다. 애뉼러 링(24)을 형성함으로써, 공핍층의 확대를 억제하여, 칩 측면을 통해 기판(1)으로의 누설 전류를 방지할 수 있다.
또한, 가드 링 영역에서, 가드 링의 갯수나 이들의 배치 간격은 소자의 내압 특성에 따라 설계된다. 또한, 가드 링의 갯수를 증가시킴으로써 내압 향상을 도모하는 것이 가능하지만, 칩 면적에 대한 실제 동작 영역을 저감시킬 수 있다. 그 때문에, 칩 면적에 대한 동작 효율도 감안되어, 가드 링의 갯수가 설계된다.
에피택셜층(2)의 상면에는, 열 산화법에 의한 열 산화막(25, 26) 및 CVD법의 퇴적에 의한 CVD 산화막(27)이 형성되어 있다. 그리고, 이들 산화막(25, 26, 27)에는 컨택트 영역(28, 29)이 형성되어 있다. P형 확산 영역(19)에는 컨택트 영역(28)을 통해 게이트 전극(18)이 오믹 컨택트되어 있다. 한편, N형의 확산 영역 (24)에는 컨택트 영역(29)을 통해 실드 전극(30)이 오믹 컨택트되어 있다.
본 실시예에서는, 실제 동작 영역의 에피택셜층(2)의 상면에 형성되는 열 산화막(25)과 가드 링 영역의 에피택셜층(2)의 상면에 형성되는 열 산화막(26)이, 동일한 공정의 열 산화법에 의해 형성된다. 그 후, 실제 동작 영역 상면의 열 산화막(25)은 셀을 구성하는 영역의 포토리소그래피 공정 시에 제거되며, 그 후 다시 형성된다. 그 결과, 구체적으로는, 실제 동작 영역의 열 산화막(25)의 막 두께는, 예를 들면 400∼600Å 정도로 하며, 한편 가드 링 영역의 열 산화막(26)의 막 두께는, 예를 들면 8000∼10000Å 정도로 한다. 그리고, 열 산화막(25, 26) 상면에는 동일한 공정의 CVD법에 의해 CVD 산화막(27)이 퇴적되어 있다.
또한, 도시한 바와 같이, 본 실시예에서는 열 산화막(26)은 P형 확산 영역(19) 중 일부로부터 애뉼러 링(24)의 확산 영역 사이의 가드 링 영역에 형성되어 있다. 그러나, 열 산화막(26)의 형성 영역은 이 영역에 한정될 필요는 없으며, 적어도 내압 열화를 방지하는 영역을 만족하고 있으면, 임의의 설계 변경은 가능하다.
한편, 도 4의 (b)에 도시한 바와 같이, 종래의 가드 링 영역에서는 기판(51) 표면에 퇴적한 에피택셜층(52)에는 본 실시예의 구조와 마찬가지로, P형 확산 영역(53), 제1, 제2 및 제3 가드 링(54, 55, 56)이 배치되어 있다. 그리고, 종래의 구조에서는, 실제 동작 영역 및 가드 링 영역의 에피택셜층(52) 상면에는 동일한 공정의 열 산화법에 의한 열 산화막(58)이, 예를 들면, 500Å 정도 형성되어 있다. 열 산화막(58) 상면에는 CVD 산화막(59)이 퇴적되어 있다.
상술한 바와 같이, 본 실시예에서는 가드 링 영역의 상면에 형성되는 열 산화막(26)의 막 두께는, 예를 들면 8000∼10000Å 정도로 하고 있다. 열 산화막(26) 상면에는 열 산화막(26)보다도 저온의 퇴적 공정에서 형성되는 CVD 산화막(27)이 배치된다. 그리고, CVD 산화막(27) 내, 혹은 반도체 소자를 피복하는 몰드 수지 내에는 가동 이온(31)이 존재하고 가동 이온(31)은 열이나 소자의 동작에 수반하여 발생하는 전계에 영향을 받아, CVD 산화막(27) 내, 혹은 몰드 수지 내를 이동한다.
특히, 가드 링 영역에서는 PN 접합 영역에 역바이어스를 인가하여, 공핍층을 발생시켜서 소자의 내압 특성을 유지하고 있다. 그러나, 도 4의 (b)에 도시한 종래의 구조와 같이 열 산화막(58)이 박막으로 형성되면, 에피택셜층(52) 표면 근처에 CVD 산화막(59)이 배치된다. 그에 따라, 전계의 영향을 받아서, 열 산화막(58)과 CVD 산화막(59) 간의 경계로 이동한 가동 이온(64)에 의해, 에피택셜층(52) 표면에는 자유 캐리어(전자)가 빠진다. 그 결과, ○ 표시(64)로 나타내는 영역에서는 PN 접합 영역의 근방 영역에 자유 캐리어(전자)가 존재하며, 가드 링 영역에 형성된 공핍층 형상이 왜곡되어, 소자의 내압 특성이 열화된다.
따라서, 본 실시예에서는 가드 링 영역에 고온의 열 처리 공정에서 형성된, 가동 이온을 포함하지 않는 우수한 품질의 열 산화막(25)을, 예를 들면 8000∼10000Å 정도로 두껍게 형성한다. 그에 따라, 종래의 구조와 마찬가지로, CVD 산화막(27) 내, 혹은 몰드 수지 내에는 가동 이온(31)은 포함되어 있지만, 가동 이온은 에피택셜층(2) 표면으로부터 떨어진 영역에 존재한다. 그 결과, ○ 표시(33)로 나타내는 영역에서는, 가드 링 영역에 형성되는 공핍층 형상이 왜곡되지 않아서, 원하는 내압 특성을 유지할 수 있다.
또한, 본 실시예에서는 가동 이온(31)의 영향을 받는 가드 링 영역에서, 열 산화막(26)을 원하는 두께로 형성하고, 열 산화막(26)의 상면에, 실제 동작 영역과 동일한 공정으로 CVD 산화막(27)을 퇴적하고 있다. 즉, 본 실시예에서는 CVD 산화막을 이용하여도 가동 이온의 영향을 완화할 수 있다.
또한, 본 실시예에서는 가드 링 영역에서의 열 산화막(26)의 두께를, 예를 들면 8000∼10000Å 정도로 하였지만, 이 범위 내로 한정할 필요는 없다. 예를 들면, 열 산화막(26)의 두께는 CVD 산화막(27) 내, 혹은 몰드 수지 내에 포함되는 가동 이온(31)에 의한 내압 열화를 억제할 수 있는 두께이면 된다.
다음으로, 도 5에 도시한 바와 같이, 본 실시예에서는 실제 동작 영역의 주위를 가드 링 영역이 둘러싸고 있다. P형 확산 영역(19)이 실제 동작 영역과 가드 링 영역 간의 경계 상에 존재하고 있다. 그리고, 게이트 영역(9)은 P형 확산 영역(19)과 연속하여 형성되며, 도시한 Y축 방향으로 연장되어 사다리 형상으로 배치되어 있다. Y축 방향으로 연장되는 게이트 영역(9)에 의해, 도시한 X축 방향으로 연장되는 트렌치(7)는 구분되어, 실제 동작 영역 내에 복수의 셀이 형성되어 있다.
또한, 도 4의 (a)에 도시한 바와 같이, 본 실시예에서는 P형 확산 영역(19)과 오믹 컨택트되어 접속되는 게이트 전극(18)의 일단(181)이, P형 확산 영역(19)의 외주 변보다도 가드 링 영역측에 배치되어 있다.
구체적으로는, 도 5에 도시한 바와 같이, P형 확산 영역(19)은 실제 동작 영 역을 둘러싸도록 배치되어 있다. 그리고, 게이트 전극(18)의 일단(181)은 일점 쇄선으로 나타낸 P형 확산 영역(19)의 외주 변보다도, 가드 링 영역측에 배치되어 있다. 또한, 게이트 전극(18)도, P형 확산 영역(19)과 마찬가지로, 실제 동작 영역을 둘러싸도록 배치되어 있다. 한편, 도 4의 (b)에 나타내는 종래의 구조에서는 게이트 전극(62)의 일단은, P형 확산 영역(53)의 외주 변보다도 실제 동작 영역측에 배치되어 있다. 그 때문에, 특히, P형 확산 영역(53)과 에피택셜층(52) 간의 PN 접합 영역으로 이루어지는 공핍층의 선단은 P형 확산 영역(53)의 일단(531)에 수속되려고 하여, 공핍층의 곡율 반경이 작아지게 된다. 그 결과, 상기 PN 접합 영역에 의한 공핍층 형상이 왜곡되어서, 소자의 내압 특성이 열화된다.
따라서, 본 실시예에서는 게이트 전극(18)의 일단(181)이 P형 확산 영역(19)의 외주 변보다도 가드 링 영역측에 배치된다. 그리고, P형 확산 영역(19)과 에피택셜층(2) 간의 PN 접합 영역으로 이루어지는 공핍층의 선단은 게이트 전극(18)의 일단(181)측의 선단부로 수속된다. 여기서, 본 실시예에서는 게이트 전극(18)의 일단(181)이 P형 확산 영역(19)의 외주 변보다도 가드 링 영역측에 배치함으로써, 공핍층의 수속부에서의 곡율 반경이 작아지는 것을 완화할 수 있다. 그 결과, 상기 PN 접합 영역에 의한 공핍층 형상의 왜곡을 저감할 수 있어서, 소자의 내압 특성을 유지할 수 있다.
또한, 본 실시예에서는, 예를 들면 도시한 X축 방향의 양측에 위치하는 트렌치(7)의 열에 대해서는 소스 영역(7)을 형성하지 않으며, 실제 동작용 셀로서 이용하고 있지 않다. 가드 링 영역에서는, PN 접합 영역에 대하여 일정값 이상의 전압 이 인가된 경우에는, 브레이크 다운되는 구조이다. 그리고, 특히, X 표시(32)로 나타낸 P형 확산 영역(19)의 코너부에서는, 공핍층의 곡율이 작아서, 전계 집중이 발생하기 쉬워 브레이크 다운 전류가 발생되기 쉽다. 여기서, 본 실시예에서 브레이크 다운 전류는, 실제 동작 영역을 둘러싸도록 배치된 게이트 전극(18)에 의해 뽑아낼 수 있다. 그리고, 상술한 바와 같이, X 표시(32)로 나타내는 P형 확산 영역(19)의 코너부 근방의 셀 열은 실제 동작용 셀로서 이용하고 있지 않다. 즉, 도시한 X축 방향의 양측의 열에 위치하는 셀은 프리 셀 열로서 형성하고 있다. 그에 따라, 브레이크 다운 전류 전체를 게이트 전극으로부터 순간적으로 뽑아낼 수 없어서, X 표시(32)에 가까운 셀에 브레이크 다운 전류가 유입되는 경우가 있다. 이 경우, 브레이크 다운 전류가 유입되는 영역을 프리 셀 열로 해둠으로써, 실제 동작용 셀의 파괴를 억제할 수 있다. 그 결과, 본 실시예에서는 일정한 내압을 유지하면서, 브레이크 다운 전류의 발생 시에는, 그 브레이크 다운 전류에 의한 소자 파괴를 억제할 수 있다.
다음으로, 도 6은 디바이스의 신뢰성 시험의 결과이며, 동일한 조건 하에서, 종래의 반도체 장치와 본 발명의 반도체 장치 각각의 시험 결과를 나타내고 있다. 또한, 본 실시예에서의 시험 조건은 150℃의 로(爐)에 반도체 소자를 넣고, 그 안에서, 게이트-소스 간을 단락한 상태에서 드레인-소스 간에, 600V의 역바이어스를 연속하여 인가한다. 그리고, 반도체 소자를 로로부터 꺼내어서, 실온 하에서, 드레인-소스 간에 500V의 역바이어스를 인가하였을 때에, 게이트-소스 사이를 단락한 상태에서의 드레인-소스 사이의 역방향 누설 전류(이하, 역방향 누설 전류라 함)를 계측하고 있다.
도시한 바와 같이, 횡축은 로 내에 소자를 넣어두는 시간을 나타내며, 종축은 역방향의 누설 전류값을 나타내고 있다. 본 실시예 및 종래의 반도체 장치에서도, 시험 개시 후에, 역 방향 누설 전류값은 증가되고, 그 후 거의 일정한 값을 유지하고 있다. 그리고, 본 발명에서는 상술한 가드 링 형성 영역의 구조를 형성함으로써, 가혹한 환경 하에서의 역방향 누설 전류값의 증가(내압 열화)를 대폭 개선할 수 있다.
상술한 바와 같이, 본 실시예에서는 동일한 공정에서 열 산화막을 형성한 후에, 실제 동작 영역의 열 산화막을 제거하는 경우에 대하여 설명하였지만, 이 경우에 한정할 필요는 없다. 예를 들면, 실제 동작 영역의 열 산화막과 가드 링 영역의 열 산화막을 별도의 공정에서 형성한 경우에도, 마찬가지의 효과를 얻을 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위 내에서, 여러가지 변경이 가능하다.
상술한 바와 같이, 첫째, 본 발명의 반도체 장치에서는 반도체층을 구성하는 에피택셜층의 상면에는 열 산화막 및 CVD 산화막이 퇴적되어 있다. 그리고, 가드 링 영역의 열 산화막은, 예를 들면 8000∼10000Å 정도의 막 두께로 형성되어 있다. 이 구조에 의해, 본 발명에서는 내압 특성을 유지하는 가드 링 영역에서, 가동 이온이 포함되는 CVD 산화막을 에피택셜층 표면으로부터 떨어진 위치에 배치할 수 있다. 그리고, 가동 이온의 영향에 따른 공핍층 형상의 왜곡을 억제할 수 있어 서, 원하는 내압 특성을 유지할 수 있다.
둘째, 본 발명의 반도체 장치에서는 실제 동작 영역과 가드 링 영역 간의 경계부에 형성되는 확산 영역과 에피택셜층 간의 PN 접합 영역으로부터 형성되는 공핍층의 선단이, 게이트 전극의 선단부에 수속하려고 한다. 그리고, 본 발명에서는 게이트 전극의 선단부가 상기 확산 영역보다도 가드 링 영역측에 위치되도록 형성되어 있다. 이 구조에 의해, 본 발명에서는 공핍층이 수속하는 영역에서, 상기 공핍층의 곡율 변화가 완화되어, 공핍층 형상의 왜곡을 억제할 수 있다. 그리고, 원하는 내압 특성을 유지할 수 있다.
셋째, 본 발명의 반도체 장치에서는 실제 동작 영역의 반도체층에 형성되는 복수의 셀에 대하여, 적어도 양단의 열에 배치되는 셀은 소스 영역 등이 형성되지 않은 프리 셀로서 배치된다. 그리고, 가드 링 영역에서는 일정한 전압값 이상이 인가되면, 브레이크 다운 전류가 발생된다. 본 발명에서는 브레이크 다운 전류는 실제 동작 영역과 가드 링 영역 간의 경계 상면에 형성된 게이트 전극으로부터 방출된다. 이 때, 브레이크 다운 전류의 일부가 양단의 셀 열로 유입한다. 그러나, 그 양단의 셀 열은 프리 셀 열이기 때문에, 국소적인 파괴를 방지할 수 있다.
Claims (7)
- 복수의 셀이 형성되는 실제 동작 영역과 상기 실제 동작 영역 주위에 배치된 가드 링 영역을 갖는 반도체층과,상기 반도체층의 표면으로부터 상기 실제 동작 영역과 상기 가드 링 영역 간의 경계를 형성하는 확산 영역과,상기 반도체층의 표면에 형성되는 열 산화막과,상기 열 산화막 상면에 형성되는 CVD 산화막을 포함하며,상기 열 산화막은 그 막 두께가 상이한 제1 열 산화막과 제2 열 산화막으로 이루어지며, 상기 제2 열 산화막은 상기 제1 열 산화막보다도 그 막 두께가 두껍고, 상기 제2 열 산화막은 상기 가드 링 영역의 상면에 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 열 산화막은 상기 제2 열 산화막과는 동일한 공정에 의해 형성된 후에 제거되며, 다시 원하는 두께로 형성되는 산화막인 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 가드 링 영역의 최외주에는 애뉼러 링이 형성되어 있고, 상기 제2 열 산화막은 적어도 상기 확산 영역과 상기 애뉼러 링 사이의 상기 반도체층의 표면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 CVD 산화막 상면에는 상기 확산 영역과 전기적으로 접속하는 금속 배선층이 형성되어 있으며, 상기 금속 배선층은 상기 제1 열 산화막 및 상기 CVD 산화막에 형성된 컨택트 영역을 통해 상기 확산 영역과 접속하고 있는 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서,상기 금속 배선층의 일단은 상기 확산 영역의 일단보다도 상기 가드 링 영역측에 위치하고 있는 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서,상기 금속 배선층은 상기 실제 동작 영역을 둘러싸도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서,상기 금속 배선층은 상기 실제 동작 영역을 둘러싸도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
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