KR100577950B1 - 반도체 장치 - Google Patents

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KR100577950B1
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오까다데쯔야
요시무라미쯔히로
요시다데쯔야
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산요덴키가부시키가이샤
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Abstract

종래의 반도체 장치에서는, 전류 구동형의 반도체 소자이기 때문에 구동 회로에서의 전력 손실이 있고, 또한, 반도체 시장에서는 전압 구동형의 반도체 소자에 수요가 있다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, 가변 전위 절연 전극(5)과 게이트 영역(9)을 Al 층(15)을 개재하여 동 전위로 유지하고, 주로, 전압 구동형의 반도체 소자로서 이용하는 것에 특징을 갖는다. 즉, 가변 전위 절연 전극(5)에 게이트 전극 G를 개재하여 전압을 가변으로 함으로써, 채널 영역(8)에 도통로를 형성하여 ON 동작을 이룬다. 그리고, 반도체 장치 외부에서 스위칭에 의해 게이트 전극 G의 전위를 플러스 전위, 마이너스 전위(또는 접지 상태)로 함으로써 채널 영역(8)을 의사적인 P 형 영역 또는 N 형 영역으로 함으로써 저전압 구동을 실현한다.
전류 구동형, 전압 구동형, Al 층, 동 전위, 게이트 전극, 가변 전압, 플러스 전위, 마이너스 전위, PN 접합

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치를 설명하기 위한 것으로 도 1a는 사시도, 도 1b는 평면도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 것으로 도 2a는 단면도, 도 2b는 단면도, 도 2c는 단면도.
도 3은 본 발명의 반도체 장치를 설명하기 위한 것으로 도 3a는 에너지 대역도, 도 3b는 OFF 시의 채널 영역을 설명하는 도면.
도 4는 본 발명의 반도체 장치를 설명하기 위한 전압-전류 특성도.
도 5는 도 4에 도시한 특성도를 설명하기 위한 것으로 도 5a는 실험 데이터 도 5b는 실험 데이터의 도면.
도 6은 종래의 반도체 장치를 설명하기 위한 것으로 도 6a는 사시도, 도 6b는 평면도.
도 7은 종래의 반도체 장치를 설명하기 위한 것으로 도 7a는 단면도, 도 7b는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2: 에피택셜층
4 : 소스 영역
5 : 가변 전위 절연 전극
6 : 절연막
7 : 트렌치
8 : 채널 영역
9 : 게이트 영역
10, 11, 15 : Al 층
12 : 실리콘 산화막
13, 14, 16 : 컨택트홀
본 발명의 반도체 장치는, 저 ON 저항, 저전압 구동 및 돌입 전류 보호 기능을 구비한 주로 전압 구동으로 이루어지는 소자이다.
종래의 반도체 장치에서는, 노멀·오프형, 제어성이 우수하고, 또한 스위칭 시의 온 저항이 낮은 트랜지스터로서, 예를 들면, 특개평06-252408호 공보에 기술된 구조가 알려져 있다.
도 6a는 종래의 반도체 소자의 구조를 도시하는 사시도이고, 도 6b는 종래의 반도체 소자의 구조를 도시하는 평면도이다. 도 6a에 도시하는 바와 같이, N+ 형의 반도체 기판(51) 상에는 N- 형의 에피택셜층(52)이 퇴적되어 있다. 이 에피택 셜층(52)에는, 표면으로부터 등간격으로 상호 평행하게 복수의 트렌치(57)가 형성되어 있다. 그리고, 기판(51)은 드레인 추출 영역으로서 이용되고 있고, 주로, 에피택셜층(52)은 드레인 영역(53)으로서 이용된다. 또한, 트렌치(57)는 에피택셜층(52) 표면으로부터 측벽이 거의 수직으로 파여지고, 그 내벽에는 절연막(56)이 형성되어 있다. 더욱, 트렌치(57)에는, P 형 불순물이 주입된, 예를 들면, 다결정 실리콘(폴리실리콘)이 퇴적되어 있다. 그리고, 트렌치(57) 내의 폴리실리콘은, 에피택셜층(52) 표면에서, 예를 들면, 알루미늄(Al)을 통하여 소스 영역(54)과 전기적으로 접속되어 있다. 그렇게 함으로서, 트렌치(57) 내의 P 형의 폴리실리콘은, 소스 전극 S와 동 전위로 이루어지는 고정 전위 절연 전극(55)으로서 이용된다. 한편, 복수의 트렌치(57) 사이에 위치하는 에피택셜층(52)은 채널 영역(58)으로서 이용된다.
도 6a 및 도 6b에 도시하는 바와 같이, 게이트 영역(59)은 소스 영역(54)과 이격되고, 또한 절연막(56)에 접하는 에피택셜층(52)에 일정한 간격을 두고 복수 설치되어 있다. 그리고, 도 6b에 도시하는 바와 같이, 고정 전위 절연 전극(55)은 빗살 무늬 형상을 하고 있고, Y 축 방향의 고정 전위 절연 전극(55)(이하 축 부분이라 칭함)을 중심으로 하여 좌우의 X 축 방향으로 빗살 무늬가 연장되어 있다. 즉, 게이트 영역(59)은 고정 전위 절연 전극(55)의 빗살 무늬의 양단부의 일부와 형성 영역을 중첩하고, 또한 그 영역에서 절연막(56)과 접촉하도록 형성되어 있다.
다음에, 도 7을 참조로 하여 종래의 반도체 소자의 단면 구조 및 그 동작에 대하여 설명한다. 도 7a는 도 6b의 X-X 선 방향에서의 단면도이고, 도 7b는 도 6b 의 Y-Y 선 방향에서의 단면도이다.
도 7a에 도시하는 바와 같이, 에피택셜층(52)의 표면 영역의 내에서 트렌치(57)에 둘러싸인 영역이 채널 영역(58)이고, 화살표 H를 채널 두께, 화살표 L을 채널 길이로 한다. 또한, 드레인 추출 영역으로서 이용하는 N+ 형의 기판(51)의 이면에는, 예를 들면, Al 층(60)이 오믹 컨택트하고 있고, 이 Al 층(60)을 개재하여 드레인 전극 D가 형성되어 있다. 한편, 에피택셜층(52) 표면에는 Al 층(61)이 소스 영역(54)과 고정 전위 절연 전극(55)에 오믹 컨택트하고, 고정 전위 절연 전극(55)의 전위는 소스 전극 S의 전위에 고정되어 있다.
도 7b에 도시하는 바와 같이, 게이트 영역(59) 상을 포함시켜서 에피택셜층(52) 표면에는 실리콘 산화막(62)이 퇴적되어 있다. 그리고, 게이트 영역(59) 상에는, 실리콘 산화막(62)에 형성된 컨택트홀을 통하여, 예를 들면, Al로 이루어지는 게이트 전극 G가 형성되어 있다. 또한, 도 7b의 파선은 고정 전위 절연 전극(55)의 존재를 나타내고 있다.
이어서, 종래의 반도체 소자의 동작 원리를 설명한다.
우선, 반도체 소자의 OFF 상태에 대하여 설명한다. 상술한 바와 같이, 반도체 소자의 전류 경로는, 드레인 추출 영역인 N+ 형의 기판(51), N- 형의 에피택셜층(52)으로 이루어지는 드레인 영역(53), 에피택셜층(52)의 표면 영역에서 복수의 트렌치(57) 사이에 위치하는 N- 형의 채널 영역(58) 및 N- 형의 채널 영역(58) 표면에 형성된 소스 영역(54)으로 구성된다. 즉, 모든 영역이 N 형 영역으로 구성되어 있고, 일견, 드레인 전극 D에 플러스의 전압을 인가하고, 소스 전극 S를 접지한 상태에서 동작하면 OFF 상태를 이룰 수 없는 것으로 보여진다.
그러나, 상술한 바와 같이, 소스 영역(54) 및 채널 영역(58)으로 이루어지는 N 형 영역과 고정 전위 절연 전극(55)인 P 형 영역은 Al 층(61)을 통하여 접속되어, 동 전위로 되어있다. 그 때문에, 고정 전위 절연 전극(55) 주변의 채널 영역(58)에서는, P+ 형의 폴리실리콘과 N- 형의 에피택셜층(52)과의 일함수 차에 의해, 고정 전위 절연 전극(55)을 둘러싸도록 공핍층이 넓어진다. 즉, 고정 전위 절연 전극(55)을 형성하는 트렌치(57) 사이의 폭, 즉, 채널 폭 H를 조정함으로써, 양측의 고정 전위 절연 전극(55)으로부터 연장되는 공핍층에 의해 채널 영역(58)은 다 메워지게 된다. 이 공핍층으로 다 메워진 채널 영역(58)은, 의사적인 P 형 영역으로 되어있다.
이 구조에 의해, N- 형의 드레인 영역(53)과 N+ 형의 소스 영역(54)을 의사적인 P 형 영역인 채널 영역(58)에 의해 PN 접합 분리 구조를 형성하게 된다. 즉, 종래의 반도체 소자는, 채널 영역(58)에 의사적인 P 형 영역을 형성함으로써, 처음부터 차단 상태(OFF 상태)가 되어있다.
이어서, 반도체 소자의 OFF 시로부터 ON 시로 바뀌는 상태에 대하여 설명한다. 우선, 게이트 전극 G에 접지 상태로부터 플러스의 전압을 인가한다. 이 때, 게이트 영역(59)으로부터는 자유 캐리어(정공)가 도입되는데, 상술한 바와 같이, 자유 캐리어(정공)는 이온화 억셉터에 포획되어 절연막(56) 계면에 유입된다. 그리고, 채널 영역(58)의 절연막(56) 계면에 자유 캐리어(정공)가 충전됨으로써, P+ 형의 폴리실리콘 영역 내의 이온화 억셉터와 자유 캐리어(정공) 만으로 쌍을 이뤄 전계를 형성한다. 그렇게 함으로써, 채널 영역(58)에서의 절연막(56)과 가장 먼 영역, 즉, 채널 영역(58) 중앙 영역으로부터, 자유 캐리어(전자)가 존재하도록 되어, 중성 영역이 출현한다. 그 결과, 채널 영역(58)의 공핍층이 감퇴하고, 중앙 영역으로부터 채널이 개방하여, 소스 영역(54)으로부터 드레인 영역(53)으로 자유 캐리어(전자)가 이동하여, 주 전류가 흐른다.
즉, 자유 캐리어(정공)는, 트렌치(57) 벽면을 통로로 하여 순식간에 널리 퍼져, 고정 전위 절연 전극(55)으로부터 채널 영역(58)으로 넓어지는 공핍층은 후퇴하고, 채널이 개방되는 것이다. 또한, 게이트 전극 G에 소정값 이상의 전압이 인가되면, 게이트 영역(59)과 채널 영역(58) 및 드레인 영역(53)이 형성하는 PN 접합이 순 바이어스가 된다. 그리고, 자유 캐리어(정공)가 채널 영역(58) 및 드레인 영역(53)에 직접 주입된다. 그 결과, 채널 영역(58) 및 드레인 영역(53)에 자유 캐리어(정공)가 많이 분포함으로써 전도도 변조(傳導度變調)가 발생하여, 주 전류는 낮은 온 저항으로 흐르게 된다.
마지막으로, 반도체 소자의 ON 시로부터 OFF 시로 바뀌는 상태에 대하여 설명한다. 반도체 소자를 턴-오프하기 위해서는, 게이트 전극 G의 전위를 접지 상태(0 V), 혹은 마이너스 전위로 한다. 그렇게 하면 전도도 변조에 의해 드레인 영역(53) 및 채널 영역(58)에 대량으로 존재하고 있는 자유 캐리어(정공)는 소멸하거나, 혹은 게이트 영역(59)을 통해서 소자 밖으로 배출된다. 그렇게 함으로써, 다시 채널 영역(58)은 공핍층으로 채워지고, 다시 의사적인 P 형 영역이 되어, 내압을 유지하고, 주 전류는 멈춘다.
상술한 바와 같이, 종래에서의 반도체 장치에서는, 게이트 영역(59)으로부터 자유 캐리어(정공)의 유입 및 유출을 행함으로써 종래의 반도체 장치를 동작시키고 있고, 전류 구동형의 반도체 장치이었다. 그러나, 전류 구동형의 반도체 장치인 경우, 구동 회로에서의 전력 손실 등이 곤란한 등의 문제에 의해 구동이 곤란하기 때문에, 오늘의 반도체 시장에서는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 전압 구동형의 반도체 장치가 요구되고 있었다. 그 때문에, 종래에서의 반도체 장치는 저 전압 구동, 저 ON 저항 등의 장점은 있지만, 전류 구동이기 때문에, 고객의 요청을 만족시키기 어렵다고 하는 문제가 있었다.
상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 드레인 영역을 구성하는 일 도전형의 반도체 기체의 일 주면에 형성되고, 또한 등간격으로 상호 평행하게 배치된 복수의 트렌치와, 상기 트렌치의 내벽에는 절연막을 갖고, 또한 상기 트렌치 내를 충전하는 역도전형의 반도체 재료로 이루어지는 가변 전위 절연 전극과, 상기 일 주 표면의 상기 트렌치 사이에 위치하는 일 도전형의 소스 영역과, 상기 반도체 기체에는 상기 소스 영역과 이격되고, 또한 각 상기 절연막과 적어도 그 일부를 인접하도록 형성된 역도전형의 게이트 영역과, 상기 반도체 기체에는 상기 트렌치 사이에 위치하고, 또한 적어도 상기 소스 영역의 하부에 위치하는 채널 영역을 구비하여, 상기 게이트 영역과 상기 가변 전위 절연 전극은 동 전위로 유지되고, 또한 상기 게이트 영역과 접속하는 게이트 전극에 인가 되는 전압에 의해 ON 동작 또는 OFF 동작을 이루는 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 적합하게는, 상기 ON 동작은 상기 게이트 전극에 플러스 전압을 인가하고, 또한 상기 가변 전위 절연 전극 주위에 형성되는 상기 절연막과 인접하는 상기 채널에 일 도전형의 도통로를 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치에서는, 적합하게는, 상기 가변 전위 절연 전극에 인가되는 전압은 상기 게이트 영역과 상기 드레인 영역에 의한 순방향 전압에 의해 최대 전압이 제어되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치에서는, 적합하게는, 상기 일 도전형의 도통로는 고농도의 일도전형 영역이고, 상기 ON 동작 시의 상기 채널 영역에는 적어도 2 종류의 서로 다른 일 도전형의 농도 영역이 있는 것을 특징으로 한다.
<발명의 실시 형태>
이하에, 본 발명의 반도체 장치에 대하여, 도 1∼도 5를 참조로 하여 상세히 설명한다.
도 1a는 본 발명의 반도체 소자의 구조를 도시하는 사시도이고, 도 1b는 본 발명의 반도체 소자의 구조를 도시하는 상면도이다. 도 1a에 도시하는 바와 같이, N+ 형의 반도체 기판(1) 상에는 N- 형의 에피택셜층(2)이 퇴적되어 있다. 이 에피택셜층(2)에는, 표면으로부터 등간격으로 상호 평행하게 복수의 트렌치(7)가 형성되어 있다. 그리고, 기판(1)은 드레인 추출 영역으로서 이용되고 있고, 주로, 에피택셜층(2)은 드레인 영역(3)으로서 이용된다. 또한, 트렌치(7)는 에피택셜층(2) 표면으로부터 측벽이 거의 수직으로 파여지고, 그 내벽에는 절연막(6)이 형성되어 있다. 또한, 트렌치(7)에는, P 형 불순물이 주입된, 예를 들면, 다결정 실리콘(폴리실리콘)이 퇴적되어 있다. 그리고, 상세 내용은 후술하지만, 트렌치(7) 내의 폴리실리콘은, 에피택셜층(2) 표면에서, 예를 들면, 알루미늄(Al)을 통하여 게이트 영역(9)과 전기적으로 접속되어 있다. 그렇게 함으로써, 트렌치(7) 내의 P 형의 폴리실리콘은, 게이트 전극 G에 의해 전압이 변화하는 가변 전위 절연 전극(5)으로서 이용된다. 한편, 복수의 트렌치(7) 사이에 위치하는 에피택셜층(2)은 채널 영역(8)으로서 이용된다. 그리고, 채널 영역(8)의 표면에는 N+ 형의 확산 영역으로 이루어지는 소스 영역(4)이 형성되어 있다. 또한, 특허 청구의 범위에서 기재한 반도체 기체란 본 실시의 형태에서는 기판(1) 및 에피택셜층(2)으로 구성한다.
또한, 도 1a 및 도 1b에 도시하는 바와 같이, 게이트 영역(9)은 소스 영역(4)과 이격되고, 또한 절연막(6)에 접하는 에피택셜층(2)에 일정한 간격을 두고 복수 형성되어 있다. 그리고, 도 1b에 도시하는 바와 같이, 가변 전위 절연 전극(5)은 빗살 무늬 형상을 하고 있고, Y 축 방향의 가변 전위 절연 전극(5)(이하 축 부분이라 칭함)을 중심으로 하여 좌우의 X 축 방향으로 빗살 무늬가 연장되어 있다. 즉, 본 실시의 형태에서는, 게이트 영역(9)은 가변 전위 절연 전극(5)의 빗살 무늬의 양단부의 일부와 형성 영역을 중첩하고, 또한 그 영역에서 절연막(6)과 인접하도록 형성되어 있다. 다시 말해서, 가변 전위 절연 전극(5)의 축 부분은 인접하는 2개의 게이트 영역(9)으로부터 등거리에 있고, 축 부분의 양측에 원하는 거리로 이격하여 소스 영역(4)을 설치하게 된다.
이어서, 도 2를 참조로서 본 발명의 반도체 소자의 단면 구조 및 그 동작에 대하여 설명한다. 도 2a는 도 1b의 A-A 선 방향에서의 단면도이고, 도 2b는 도 1b의 B-B 선 방향에서의 단면도이고, 도 2c는 도 1b의 C-C 선 방향에서의 단면도이다.
도 2a에 도시하는 바와 같이, 에피택셜층(2)의 표면 영역의 내에서 트렌치(7)에 둘러싸인 영역이 채널 영역(8)이고, 화살표 H를 채널 두께, 화살표 L을 채널 길이로 한다. 즉, 채널 두께 H란, 채널 영역(8)에 있어서 대향하는 트렌치(7) 사이의 간격이고, 채널 길이 L이란, 트렌치(7)의 측벽을 따라서, 소스 영역(4) 저면으로부터 가변 전위 절연 전극(5)의 저면까지의 거리를 말한다. 또한, 드레인 추출 영역으로서 이용하는 N+ 형의 기판(1)의 이면에는, 예를 들면, Al 층(10)이 오믹 컨택트하고 있고, 이 Al 층(10)을 개재하여 드레인 전극 D가 형성되어 있다. 한편, 에피택셜층(2) 표면에는 절연층으로서의 실리콘 산화막(12)이 형성되어 있다. 그리고, 이 실리콘 산화막(12)에 형성된 컨택트홀(13)을 통하여, Al 층(11)이 소스 영역(4)에 오믹 컨택트하고 있다. 또한, 채널 영역(8)에 형성되는 도통로에 의해 전류를 차단, 혹은 전류량을 제어할 수 있기 때문에, 그 조건을 충족시키고 있으면 단위 셀을 구성하는 가변 전위 절연 전극(5)의 형상, 소스 영역(4)의 형상 등은 임의이다. 또한, 상세 내용은 후술하지만, 특허 청구의 범위에서 기재한 도통로란 본 실시의 형태에서는, 채널 영역(8)에 형성하는 주 전류의 통과 경로이다.
도 2b에 도시하는 바와 같이, 게이트 영역(9) 상을 포함하여 에피택셜층(2) 표면에는 실리콘 산화막(12)이 퇴적되어 있다. 그리고, 게이트 영역(9)에 있어서도 실리콘 산화막(12) 상에 Al 층(15)이 형성되어 있고, 실리콘 산화막(12)에 형성된 컨택트홀(14)을 통하여 게이트 전극 G가 형성되어 있다. 또한, 도 2b의 파선은 가변 전위 절연 전극(5)의 존재를 나타내고 있다. 그리고, 도시한 바와 같이, 단면도 및 평면도에 있어서의 절연막(6)의 모서리는 모난 형상으로 도시되어 있지만, 이것은 모식도이고, 실제로는 라운딩되어 있어도 된다. 즉, 전계 집중을 억제하기 위해서 이들 각부에 라운딩을 갖게 하는 것은, 넓게 일반적으로 채용되고 있는 것이다.
도 2c에 도시하는 바와 같이, 게이트 영역(9) 상을 포함하여 에피택셜층(2) 표면에는 실리콘 산화막(12)이 퇴적되어 있다. 그리고, 이 단면에서의 실리콘 산화막(12)에는 게이트 영역(9) 상에 형성되는 컨택트홀(14) 및 가변 전위 절연 전극(5) 상에 형성되는 컨택트홀(16)이 존재한다. 즉, 도 1b에 도시하는 바와 같이, 게이트 영역(9)은 Y 축 방향으로 연장하여 형성되는데, Al 층(15)도 마찬가지로 게이트 영역(9)과 평행하게 형성된다. 그리고, Al 층(15)은 컨택트홀(14, 16)을 통하여 가변 전위 절연 전극(5) 및 게이트 영역(9)과 오믹 컨택트하고 있고, 가변 전위 절연 전극(5) 및 게이트 영역(9)은 동 전위로 유지되고 있다.
본 실시의 형태에서는, 도 2a 내지 도 2c에 설명한 바와 같이, 에피택셜층(2) 표면에는, 실리콘 산화막(12)을 개재하여 소스 영역(4)과 거의 평행하여 배치되는 Al 층(11) 및 게이트 영역(9)과 거의 평행하여 배치되는 Al 층(15)이 형성되어 있다. 또한, 상세 내용은 동작 원리에서 후술하지만, 본 발명의 반도 체 장치에서는, Al 층(10)을 통한 드레인 단자, Al 층(11)을 통한 소스 단자 및 Al 층(15)을 통한 게이트 단자가 외부 단자로서 이루어진다. 그리고, 반도체 장치의 외부에서 소스 단자, 게이트 단자 및 드레인 단자에 전압을 인가함으로써, 반도체 장치의 ON 동작 및 OFF 동작을 이룬다.
이어서, 본 발명의 반도체 소자의 동작 원리를 설명한다.
우선, 반도체 소자의 OFF 상태에 대하여 설명한다. 상술한 바와 같이, 반도체 소자의 전류 경로는, 드레인 추출 영역인 N+ 형의 기판(1), N- 형의 에피택셜층(2)으로 이루어지는 드레인 영역(3), 에피택셜층(2)의 표면 영역에서 복수의 트렌치(7) 사이에 위치하는 N- 형의 채널 영역(8) 및 N+ 형의 소스 영역(4)으로 구성된다. 즉, 모든 영역이 N 형 영역으로 구성되어 있고, 일견, 드레인 전극 D에 플러스의 전압을 인가하고, 소스 전극 S를 접지한 상태에서 동작하면 OFF 상태를 이룰 수 없을 것으로 보여진다.
그러나, 상술한 바와 같이, 소스 영역(4) 및 채널 영역(8)으로 이루어지는 N 형 영역과 가변 전위 절연 전극(5)인 P 형 영역은, OFF 상태에서는 게이트 전극 G를 접지 상태로 하고 소스 전극 S와 실질적으로 동전위로 하거나, 또는 게이트 전극 G를 소스 전극 S에 대하여 마이너스 전위로 하고 있다. 그 때문에, 가변 전위 절연 전극(5) 주변의 채널 영역(8)에서는, P+ 형의 폴리실리콘과 N- 형의 에피택셜층(2)의 일함수 차에 의해, 가변 전위 절연 전극(5)을 둘러싸도록 공핍층이 넓어진다. 즉, 가변 전위 절연 전극(5)을 형성하는 트렌치(7) 사이의 폭, 즉, 채널 폭 H를 조정함으로써, 양측의 가변 전위 절연 전극(5)으로부터 연장되는 공핍층에 의해 채널 영역(8)은 다 메워지게 된다. 상세 내용은 후술하지만, 이 공핍층으로 다 메워진 채널 영역(8)은, 의사적인 P 형 영역으로 되어 있다.
이 구조에 의해, N- 형의 드레인 영역(3)과 N+ 형의 소스 영역(4)을 의사적인 P 형 영역인 채널 영역(8)에 의해 PN 접합 분리 구조를 형성하게 된다. 즉, 본 발명의 반도체 소자는, 채널 영역(8)에 의사적인 P 형 영역을 형성함으로써, 처음부터 차단 상태(OFF 상태)로 되어있다. 또한, 반도체 소자가 OFF 시에서는 드레인 전극 D에는 플러스의 전압이 인가되고, 소스 전극 S 및 게이트 전극 G가 접지되어 있다. 이 때, 의사적인 P 형 영역인 채널 영역(8)과 N 형 영역인 드레인 영역(3)과의 경계면으로부터는, 역 바이어스가 인가됨으로써 지면 아래 방향으로 공핍층이 형성된다. 그리고, 이 공핍층의 형성 상태는 반도체 소자의 내압 특성을 좌우한다.
여기서, 도 3을 참조로 하여, 특허 청구의 범위에 기재한 의사적인 P 형 영역에 대하여 이하에 설명한다. 도 3a는 OFF 시의 채널 영역(8)에서의 에너지 대역도를 도시하고 있고, 도 3b는 OFF 시의 채널 영역(8)에 형성된 공핍층을 모식적으로 도시한 도면이다. 가변 전위 절연 전극(5)인 P+ 형의 폴리실리콘 영역과 채널 영역(8)인 N- 형의 에피택셜층(2) 영역은 절연막(6)을 개재하여 대치하고 있다. 그리고, 게이트 전극 G를 접지 상태로 함으로써 소스 전극 S와 실질적인 동전위로 하고, 또는 게이트 전극 G를 소스 전극 S에 대하여 마이너스 전위로 하고 있다. 그렇게 함으로써, 트렌치(7) 주변부에는, 양자의 일함수 차에 의해 공핍층이 형성되고, 또한 공핍층 내에 간신히 존재하는 소수의 자유 캐리어(정공)에 의해 P 형 영역이 된다.
구체적으로는, P+ 형의 폴리실리콘 영역과 N- 형의 에피택셜층(2) 영역을 동 전위로 하면, 도 3a에 도시하는 바와 같이 에너지 대역도가 형성된다. 우선, P+ 형의 폴리실리콘 영역에서, 절연막(6) 계면에서는 가전자대가 마이너스의 경사로 형성되어 있고, 자유 캐리어(정공)에 대해서는 절연막(6)의 계면은 포텐셜 에너지가 높은 것을 도시하고 있다. 즉, P+ 형의 폴리실리콘 영역의 자유 캐리어(정공)는 절연막(6) 계면에 존재할 수 없고, 절연막(6)으로부터 멀어지는 방향으로 밀려난다. 그 결과, P+ 형의 폴리실리콘 영역의 절연막(6) 계면에는 이온화 억셉터로 이루어지는 음전하가 일부 남겨진 상태가 된다. 이와 같이 하여, P+ 형의 폴리실리콘 영역의 절연막(6) 계면에 이온화 억셉터로 이루어지는 음전하가 존재한다. 그렇게 함으로써, N- 형의 에피택셜층(2) 영역에서는, 이 이온화 억셉터로 이루어지는 음전하와 쌍을 이루는 이온화 도너로 이루어지는 양전하가 필요해진다. 그 때문에, 채널 영역(8)은 절연막(6) 계면으로부터 공핍층화되어 가게 된다.
그러나, 채널 영역(8)의 불순물 농도는 1.0×1014(/㎤) 정도, 두께는 1㎛ 정도이기 때문에, 채널 영역(8)을 둘러싸도록 형성된 가변 전위 절연 전극(5)으로부터 확대된 공핍층으로 완전하게 점유되게 된다. 실제로는, 채널 영역(8)이 공핍층화한 것만으로는 이온화 억셉터와 어울리는 만큼의 양전하를 확보할 수 없기 때문에, 채널 영역(8) 내에는 소수의 자유 캐리어(정공)도 존재하게 된다. 그렇게 함 으로써, 도시한 바와 같이, P+ 형의 폴리실리콘 영역 내의 이온화 억셉터와 N- 형의 에피택셜층(2) 내의 자유 캐리어(정공) 또는 이온화 도너가 쌍을 이뤄 전계를 형성한다. 그 결과, 절연막(6) 계면으로부터 형성된 공핍층은 P 형 영역이 되고, 이 공핍층으로 채워진 채널 영역(8)은 P 형의 영역이 된다.
이어서, 반도체 소자의 OFF 시로부터 ON 시로 바뀌는 상태에 대하여 설명한다. 우선, 게이트 전극 G에 게이트 단자를 개재하여 접지 상태로부터 플러스의 전압을 인가한다. 이 때, 도 2c에 도시한 바와 같이, Al 층(15)은 컨택트홀(14, 16)을 통하여 가변 전위 절연 전극(5) 및 게이트 영역(9)과 오믹 컨택트하고 있다. 그 때문에, 가변 전위 절연 전극(5)에는 게이트 전극 G를 통하여 전압이 인가된다. 그리고, 의사적인 P 형 영역인 채널 영역(8)에서는 절연막(6)을 절연층으로서 이용하여, 가변 전위 절연 전극(5)과 인접하는 채널 영역(8)에 도통로를 형성한다. 그렇게 함으로써, 드레인 영역(3)과 소스 영역(4)은 채널 영역(8)의 도통로를 통하여 도통하여, 소스 영역(4)으로부터 드레인 영역(3)으로 자유 캐리어(전자)가 이동하여, 주 전류가 흐른다.
여기서, 도통로가 형성되는 채널 영역(8)에 대하여 설명한다. 상술한 바와 같이, OFF 시에는 게이트 단자를 개재하여 게이트 전극 G를 접지 상태로 하거나 또는 게이트 전극 G에 마이너스 전위를 인가함으로써 채널 영역(8)은 의사적인 P 형 영역으로 되어 있다. 그리고, 반도체 장치를 ON 동작시키기 위해서는, 게이트 전극 G에 플러스의 전압을 인가한다. 이 때, 게이트 전극 G에 플러스의 전위를 인가함으로써, P+ 형의 폴리실리콘 영역의 전위가 N- 형의 에피택셜층(2) 영역의 전위 보다도 플러스 전위의 상태가 된다. 그 때문에, 반도체 소자의 ON 시에는, 의사적인 P 형 영역인 채널 영역(8)의 절연막(6)과 인접하는 면에 N 형의 도통로가 형성되고, 그 도통로를 통하여 소스 영역(4)으로부터 드레인 영역(3)으로 자유 캐리어(전자)가 이동하여, 주 전류가 흐른다. 이 때, 채널 영역(8)에는 적어도 2개의 농도가 서로 다른 N 형 영역이 형성되고, 상술한 도통로는 고농도의 전자가 존재하여 저저항이기 때문에, 주 전류는 도전로를 통하여 흐른다고 생각된다.
그리고, 본 발명의 반도체 소자에서는, 상술한 ON 시의 동작과 병행하여, 게이트 전극 G에 접지 상태로부터 플러스의 전압을 인가하고, 또한, 게이트 전극 G에 소정값 이상의 전압을 인가함으로써, 게이트 영역(9)으로부터는 자유 캐리어(정공)가 도입된다. 즉, 게이트 영역(9)과 드레인 영역(3)에 의해 형성하는 PN 접합이 순방향 바이어스가 된다. 그리고, 자유 캐리어(정공)가 드레인 영역(3)에 직접 주입되어, 드레인 영역(3)에 자유 캐리어(정공)가 많이 분포함으로써 전도도 변조가 발생하여, 주 전류는 낮은 ON 저항으로 흐르게 된다. 상세 내용은 후술하지만, 이 ON 시의 동작에 의해, 본 발명의 반도체 소자에서는, 주로 전압 구동이지만, 전류 구동 기능도 갖춘 소자라고 할 수 있다.
마지막으로, 반도체 소자의 ON 시로부터 OFF 시로 바뀌는 상태에 대하여 설명한다. 반도체 소자를 턴-오프하기 위해서는, 게이트 전극 G의 전위를 접지 상태(0 V) 또는 마이너스 전위로 한다. 이 때, 일반적인 MOSFET와 같이, 채널 영역(8)에 형성된 도통로는 소멸하고, 다시, 드레인 영역(3)과 의사적인 P 형 영역인 채널 영역(8)에 의한 PN 접합 분리 구조에 의해, 차단 상태(OFF 상태)가 된다. 한 편, 드레인 영역(3)에서는 전도도 변조에 의해 대량으로 존재하고 있는 자유 캐리어(정공)는 소멸하거나, 혹은 게이트 영역(9)을 통해서 소자 밖으로 배출된다.
본 발명에서는, 상술한 구조를 가짐으로써, 저전압 구동이라고 하는 효과, ON 시에서의 저항이 저저항이라고 하는 효과 및 게이트 영역과 소스 영역 사이에 PN 접합을 형성함으로써 돌입 전류 보호 기능을 갖는다고 하는 효과를 얻을 수 있다.
제1로서, 본 발명의 저전압 구동이라고 하는 효과에 대하여 설명한다. 상술한 바와 같이, 본 발명의 반도체 장치는, 채널 영역(8)을 의사적인 P 형 영역으로 하여 PN 접합 분리 구조를 형성함으로써, 처음부터 차단 상태(OFF 상태)로 되어있다. 그러나, 종래의 기술에서도 설명한 바와 같이, 의사적인 P 형 영역인 채널 영역(8)에서는, ON 동작에 있어서, 게이트 단자를 통하여 게이트 전극에 플러스 전위를 인가함으로써 N 형 영역으로 되돌아간다. 그렇게 함으로써, ON 동작 직후의 채널 영역(8)에서는, 의사적인 P 형 영역에 N 형의 도통로를 형성하게 되는데, 그 후, N 형 영역이 된 채널 영역(8)에 고농도의 N 형의 도통로를 형성하게 된다. 그리고, 드레인 영역(3)과 소스 영역(4)은 채널 영역(8)의 도통로를 통하여 도통하여, 소스 영역(4)으로부터 드레인 영역(3)으로 자유 캐리어(전자)가 이동하여, 주 전류가 흐른다.
구체적으로는, 도 4는 전압-전류 특성도이고, 본 발명인 실선으로 도시한 전도도 변조형 MOSFET, 일점쇄선으로 도시한 IGBT(Insulated-Gate-Bipolar-Transistor) 및 이점쇄선으로 도시한 MOSFET에 대하여 도시한다. 그리고, IGBT 및 MOSFET은 전압 구동형의 반도체 소자이고, 본 발명인 전도도 변조형 MOSFET은 주로 전압 구동형이고, 전류 구동형의 특성도 더불어 갖는 반도체 소자이다. 예를 들면, 도시한 바와 같이, 종래에서의 전압 구동형의 반도체 소자의 경우, 사용 목적, 용도 등의 문제도 있지만 일점쇄선과 이점쇄선과의 교점인 전압을 기준으로 하고 있었다. 드레인-소스 사이의 전압이 0 내지 그 교점이 나타내는 전압까지는 MOSFET을 이용하고, 그 교점이 나타내는 전압 이상에서는 IGBT을 이용하고 있었다.
그러나, 본 발명인 전도도 변조형 MOSFET은 주로 전압 구동형이고, 또한 저전압 구동인 것이 도시되어 있다. 그리고, 제2 효과에서 상세히 설명하지만, ON 시에 매우 저저항이고, 전류 구동형의 특성도 더불어 갖기 때문에, 저전압으로 대전류를 얻을 수 있다. 예를 들면, 같은 정도의 능력 특성을 갖는 MOSFET과 비교하면, MOSFET의 구동 전압이 10 V 정도인 데 대하여, 본 발명의 전도도 변조형 MOSFET의 구동 전압은 1 V 정도이다. 즉, 본 발명에서는, 채널 영역(8)을 의사적인 P 형 영역 혹은 N 형 영역으로 변화시킴으로써, 저전압 구동이라고 하는 효과를 실현할 수 있다.
제2로서, 본 발명의 ON 시에서의 저항이 저저항이라고 하는 효과에 대하여 설명한다. 도 2b에 도시하는 바와 같이, 본 발명의 반도체 장치에서는, OFF 시 및 ON 시 직후에 의사적인 P 형 영역인 채널 영역(8)의 절연막(6)과 인접하는 면에 도통로를 형성함으로써, 소스 영역(4)과 드레인 영역(3)을 도통함으로써 ON 시의 동작을 이룬다. 그리고, 주 전류는 자유 캐리어(전자)가 도통로를 통하여 소스 영역(4)으로부터 드레인 영역(3)으로 이동함으로써 발생한다. 이 때, 일반적인 트 렌치 게이트형의 MOSFET에서는 트렌치 영역 하부에 위치하는 드레인 영역, 즉, 드리프트 영역에서의 기생 저항에 의해 ON 시에서의 저항이 일정값 이하로 내려가지 않은 구조이었다.
그러나, 본 발명의 반도체 장치에서는, 상술한 바와 같이, 게이트 전극 G에 소정값 이상의 전압을 인가함으로써, 게이트 영역(9)으로부터는 자유 캐리어(정공)가 도입된다. 그리고, 게이트 영역(9)과 드레인 영역(3)에 의해 형성하는 PN 접합이 순방향 바이어스가 되어, 자유 캐리어(정공)가 드레인 영역(3)에 직접 주입된다. 그렇게 함으로써, 드리프트 영역인 드레인 영역(3)에 자유 캐리어(정공)가 많이 분포함으로써 전도도 변조가 발생하여, 주 전류는 낮은 온 저항으로 흐르게 된다.
구체적으로는, 도 5a는 도 4에 실선으로 표시한 전도도 변조형 MOSFET의 전압-전류 특성을 구하는 실험 데이터이고, 도 5b는 도 4에 이점쇄선으로 표시한 MOSFET의 전압-전류 특성을 구하는 실험 데이터이다. 도 5a에 도시하는 바와 같이, 전도도 변조형 MOSFET 에서는, 1.0 A의 전류가 흐를 때에 대략 137 ㎷의 ON 전압을 갖고 있다. 그 때문에, 전도도 변조형 MOSFET에서의 ON 동작 시의 저항값은 0.137Ω 정도이다. 한편, 도 5b에 도시하는 바와 같이, MOSFET에서는, 1.0 A의 전류가 흐를 때에 대략 8.09 V의 ON 전압을 갖고 있다. 그 때문에, MOSFET에서의 ON 동작 시의 저항값은 8.09Ω 정도이다. 이 실험 데이터로부터도, 본 발명의 전도도 변조형 MOSFET은, ON 시에서의 저항이 저저항인 것을 알 수 있다.
즉, 본 발명에서는, 채널 영역(8)에 형성되는 도통로에서의 ON 시에서의 기 생 저항은 통상의 MOSFET와 같이 발생하지만, 가장 기생 저항에 기인하는 드리프트 영역에서의 기생 저항의 저감을 실현할 수 있다. 그 결과, 본 발명에서는, 주로 전압 구동이지만, 전류 구동의 특성을 병행함으로써, ON 시에서의 저항이 저저항이라고 하는 효과를 실현할 수 있다.
제3으로서, 본 발명의 게이트 영역과 소스 영역 사이에 PN 접합을 형성함으로써 돌입 전류 보호 기능을 갖는다고 하는 효과를 설명한다. 우선, 통상의 MOSFET과 같이 전압 구동형의 반도체 소자에서는, 게이트-소스 사이에 인가하는 전압에 따라서 주 전류를 조정하고 있다. 그리고, 게이트-소스 사이에 지나친 전압이 인가됨으로써, 돌입 전류가 발생하여 반도체 디바이스를 파괴하는 문제가 있다. 그 때문에, 통상의 MOSFET 등의 반도체 소자에서는, 퓨즈 등의 보호 회로와 병용함으로써, 돌입 전류에 대하여 대처하고 있다.
그러나, 본 발명의 반도체 소자에서는, 상술한 바와 같이, Al 층(15)을 통하여 가변 전위 절연 전극(5) 및 게이트 영역(9)이 오믹 컨택트하고, 가변 전위 절연 전극(5)은 게이트 전극 G에 인가되는 전압에 의해 전압이 변동한다. 도 2에 도시한 바와 같이, 게이트 영역(9)과 드레인 영역(3)으로 형성되는 PN 접합 영역과 절연막(6)을 개재하여 가변 전위 절연 전극(5)과 채널 영역(8)이 대치하는 영역은 병렬회로를 이루고 있다. 즉, 가변 전위 절연 전극(5)에는, 어떤 일정값까지는 게이트 전극 G에 인가되는 전압에 의해 전압이 인가되지만, PN 접합에서의 순방향 바이어스값 이상에서는, 그 값 이상의 전압은 인가되지 않게 된다.
구체적으로는, 도 5a에 도시하는 바와 같이, 본 발명의 전도도 변조형 MOSFET은, 주 전류의 크기에 관계없이, 어떤 일정값 이상의 구동 전압이 인가되더라도 흐르는 주 전류의 크기는 일정값으로 상한이 설정되어 있는 것을 알 수 있다.
그렇게 함으로써, 가변 전위 절연 전극(5)에는 일정 전압 이상의 전압은 인가되지 않고, 채널 영역(8)에 형성되는 도통로 폭에도 일정한 제한이 걸린다. 그 결과, 도통로를 통하여 소스 영역(4)과 드레인 영역(3)을 흐르는 주 전류는, 일정한 전류 용량 이상 흐르는 경우는 없다. 그리고, 본 발명의 반도체 소자에서는, 퓨즈 등의 보호 회로와 병용하지 않고, 돌입 전류 보호 기능을 실현할 수 있다.
또한, 주 전류는 절연막(6)의 막 두께 등에 의해서도 조정할 수가 있어, 필요 용도에 따라서 임의의 설계 변경에 의해 대처할 수 있다. 또, 본 실시의 형태에서는, 특허 청구의 범위에 기재한 일 도전형을 N 형, 역도전형을 P 형으로 하여 설명하였지만, 반대로, 일 도전형을 P 형, 역도전형을 N 형으로 하여도 마찬가지의 효과를 얻을 수 있다. 그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 변경이 가능하다.
상술한 바와 같이, 제1로서, 본 발명의 반도체 장치에서는, 게이트 단자를 개재하여 게이트 전극에 플러스 전압 또는 마이너스 전압(또는 접지 상태)을 인가함으로써, 반도체 장치의 ON 동작 혹은 OFF 동작을 이룬다. 그리고, 게이트 전극을 접지 상태, 또는 마이너스 전위로 함으로써, N 형의 채널 영역을 의사적인 P 형 영역으로 함으로써 OFF 동작을 이룬다. 한편, 게이트 전극에 플러스 전압을 인가함으로써, 채널 영역을 의사적인 P 형 영역으로부터 N 형 영역으로 복귀시킨다. 즉, 본 발명에서는, 채널 영역은 OFF 시 및 ON 시 직후에는 의사적인 P 형 영역이지만, 그 후 N 형 영역이 된다. 그렇게 함으로써, N- 형 영역의 채널 영역에 고농도의 N 형의 도전로를 형성하여, 소스 영역과 드레인 영역을 도통시킨다. 그 결과, 본 발명에서는, 저전압으로 채널 영역에 도통로를 형성할 수 있기 때문에, 저전압 구동을 실현할 수 있다.
제2로서, 본 발명의 반도체 장치에서는, 가변 전위 절연 전극 및 게이트 영역은 동일한 Al 층이 오믹 컨택트하고 있기 때문에, 가변 전위 절연 전극은 게이트 전극에 인가되는 전압에 의해 전압이 변동한다. 그리고, 가변 전위 절연 전극 주위를 덮는 절연막과 인접하는 채널 영역에 도통로를 형성함으로써, 소스 영역과 드레인 영역을 도통시켜, ON 동작시킨다. 이 때, 게이트 영역으로부터 자유 캐리어(정공)를 드리프트 영역인 드레인 영역에 주입하여, 드레인 영역에서 전도도 변조를 발생시키는 것에 특징을 갖는다. 그렇게 함으로써, 본 발명에서는, 드레인 영역에서의 기생 저항을 대폭 억제할 수 있으므로, 반도체 소자 전체로서도 ON 시에서의 저저항 동작을 실현할 수 있다.
제3으로서, 본 발명의 반도체 장치에서는, 가변 전위 절연 전극에는 일정값 이상의 전압은 인가되지 않는 것에 특징을 갖는다. 즉, 게이트 영역과 드레인 영역으로 형성되는 PN 접합 영역과, 절연막을 개재하여 가변 전위 절연 전극부와 채널 영역이 대치하는 영역은 병렬회로를 이루고 있다. 그리고, 가변 전위 절연 전극에 인가되는 전압은 이 PN 접합에서의 순방향 바이어스에 의해 제어되어, 가변 전위 절연 전극에는 PN 접합의 순방향 바이어스 이상은 인가되지 않은 구조로 되어있다. 그렇게 함으로써, 가변 전위 절연 전극에는 일정 전압 이상의 전압은 인가되지 않고, 채널 영역에 형성되는 도통로 폭에도 일정한 제한이 걸린다. 그 결과, 도통로를 통하여 소스 영역과 드레인 영역을 흐르는 주 전류는, 일정한 전류 용량 이상 흐르는 경우는 없다. 그렇게 함으로써, 본 발명의 반도체 소자에서는, 퓨즈 등의 보호 회로와 병용하지 않고, 돌입 전류 보호 기능을 실현할 수 있다.

Claims (7)

  1. 드레인 영역을 구성하는 일 도전형의 반도체 기체의 일 주면에 형성되고, 또한 등간격으로 상호 평행하게 배치된 복수의 트렌치와,
    상기 트렌치의 내벽에는 절연막을 갖고, 또한 상기 트렌치 내를 충전하는 역도전형의 반도체 재료로 이루어지는 가변 전위 절연 전극과,
    상기 일 주 표면의 상기 트렌치 사이에 위치하는 일 도전형의 소스 영역과,
    상기 반도체 기체에는 상기 소스 영역과 이격되고, 또한 각 상기 절연막과 적어도 그 일부를 인접하도록 형성된 역도전형의 게이트 영역과,
    상기 반도체 기체에는 상기 트렌치 사이에 위치하고, 또한 적어도 상기 소스 영역의 하부에 위치하는 채널 영역을 구비하며,
    상기 게이트 영역과 상기 가변 전위 절연 전극은 동 전위로 유지되고, 또한 상기 게이트 영역과 접속하는 게이트 전극에 인가되는 전압에 의해 ON 동작 또는 OFF 동작을 이루는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 OFF 동작은 상기 게이트 전극을 상기 소스 전극에 대하여 동 전위 또는 마이너스 전위로 함으로써, 상기 일 도전형의 채널 영역을 의사적인 역도전형 영역으로 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 ON 동작은 상기 게이트 전극에 플러스 전압을 인가하고, 또한 상기 가변 전위 절연 전극 주위에 형성되는 상기 절연막과 인접하는 상기 채널에 일 도전형의 도통로를 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 일 도전형의 도통로는 고농도의 일도전형 영역이고, 상기 ON 동작 시의 상기 채널 영역에는 적어도 2 종류의 서로 다른 일 도전형의 농도 영역이 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 가변 전위 절연 전극에 인가되는 전압은 상기 게이트 영역과 상기 드레인 영역에 의한 순방향 전압에 의해 최대 전압이 제어되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 드레인 영역은 전도도 변조하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 영역과 상기 가변 전위 절연 전극은 상기 일 주 표면상에서 금 속 재료를 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
KR1020030038161A 2002-06-14 2003-06-13 반도체 장치 KR100577950B1 (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
JP2005286055A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4785109B2 (ja) * 2004-03-29 2011-10-05 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2006228906A (ja) * 2005-02-16 2006-08-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
KR100766668B1 (ko) * 2006-06-01 2007-10-11 닛산 지도우샤 가부시키가이샤 반도체 장치 및 그 제조 방법
KR100769139B1 (ko) * 2006-10-16 2007-10-22 동부일렉트로닉스 주식회사 파워 모스에프이티
US7859037B2 (en) 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
JP2008270492A (ja) * 2007-04-19 2008-11-06 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP6177154B2 (ja) * 2013-07-16 2017-08-09 株式会社東芝 半導体装置
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
JP6817116B2 (ja) * 2017-03-14 2021-01-20 エイブリック株式会社 半導体装置
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430315A (en) * 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device

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