JP3473271B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にバイポーラ型でノーマリ・オフ型の縦型パワー
素子に関する。

【０００２】

【従来の技術】この種の従来の半導体装置としては、例
えば特開平６−２５２４０８号公報に開示されているも
のがある。図９は従来の半導体装置における素子の基本
構造を説明する斜視図、図１０は図９の前面と同じ部分
を示す断面図、図１１は素子の表面図であり、図１２は
図９の側面と同じ断面図である。なお、上記図９と図１
１においては、説明のため表面の電極である金属膜なら
びに表面保護膜を除去した様子を描いている。また、図
１１の表面図中の部分Ａ−Ａに沿って紙面に垂直に切っ
た断面図が図１０であり、同じく線分Ｂ−Ｂ線に沿って
切った断面図が図１２である。

【０００３】初めに素子構造を説明する。なお、この従
来例は当発明者によるもので、各部名称などについては
適宜変更して記載する。図９中、符号５１はｎ^＋ 型の
基板領域、５２はｎ型のドレイン領域、５３はｎ^＋ 型
のソース領域、５４はＭＯＳ型電極、５５は絶縁膜であ
る。ＭＯＳ型電極５４は高濃度のｐ^＋ 型ポリシリコン
よりなる。６１はドレイン電極で、基板領域５１とオー
ミックコンタクトしている。

【０００４】図１０において６３はソース電極で、ソー
ス領域５３とさらにＭＯＳ型電極５４とオーミックコン
タクトしている。すなわち、ＭＯＳ型電極５４はソース
電位に固定されている。よってこのＭＯＳ型電極５４と
絶縁膜５５を合わせて固定電位絶縁電極５６と呼ぶ。こ
の固定電位絶縁電極５６の断面構造は、図１０に示すよ
うに、たとえば「Ｕ」の字のように側壁がほぼ垂直な溝
の中に形成されている。さらに図１０において固定電位
絶縁電極５６の間に挟まれたドレイン電極５２を、チャ
ネル領域５７と呼ぶ。固定電位絶縁電極５６の周辺のド
レイン電極５２には、この状態でＭＯＳ型電極５４ら、
仕事関数差に起因する電界によって空乏層領域が形成さ
れている。そしてこの固定電位絶縁電極５６に挟まれた
チャネル領域５７にはこの空乏領域によって、主電流を
形成する伝導電子に対してポテンシャル障壁が形成され
ており、このままではソース領域５３とドレイン領域５
２とは遮断状態になっている。なお、チャネル領域５７
の構造はこのポテンシャル障壁を形成するため、チャネ
ル厚みＨはできるだけ狭くしてあり、例えばチャネル厚
みＨは２μｍ以下である。さらに、ドレイン電界がソー
ス領域近傍の電位分布に影響を及ぼさないように、図１
０中に示すチャネル長Ｌはチャネル厚みＨの２〜３倍以
上に設定されている。

【０００５】さらに、図９ならびに図１２に示すよう
に、絶縁膜５５に接してソース領域５３とは離れたとこ
ろにｐ型のゲート領域５８が存在する。図１２中、６８
はこのゲート領域５８とオーミックコンタクトする電極
でゲート電極と呼ぶ。なお、６０は層間絶縁膜である。
また、図中の破線は図９との関係から分かるように、紙
面の奥行き方向にある固定電位絶縁電極５６の存在を示
したものである。

【０００６】次に動作を説明する。この素子は、例えば
ソース電極６３は接地（０Ｖ）にされ、ドレイン電極６
１は負荷を介してしかるべき正の電位を与えて使用す
る。まず、ゲート電極６８が接地されているとき、素子
は遮断状態にある。この状態ではドレイン領域５２には
正のドレイン電位によって空乏層がのびていて、空乏層
中では微量ながらキャリアが対発生する。伝導電子はｎ
⁺ 型基板領域５１を通ってドレイン電極６１へ流れ去
り、正孔は絶縁膜５５の界面に到達する。しかし、その
ままではそれによって絶縁膜５５界面の電位が上昇し、
チャネル領域内の電子に対するポテンシャル障壁が低下
するところであるが、この正孔はこの絶縁膜５５界面に
接する、接地されたｐ型ゲート領域５８へと移動し、ゲ
ート電極６８を通って流れ去る。よって、本構造ではチ
ャネル領域に正孔が停滞することはなく、素子は遮断状
態を保ち続ける。

【０００７】次に導電状態であるが、ゲート電極６８の
電位すなわちｐ型ゲート領域５８の電位に、例えば＋
０．５Ｖを印加すると正孔は上記とは逆にｐ型ゲート領
域５８から、これが接している絶縁膜５５の界面へと流
れ込んで反転層を形成し、ＭＯＳ型電極５４からチャネ
ル領域５７への電気力線を遮蔽する。そして界面の電位
を上昇させ、チャネル領域５７中の伝導電子に対するポ
テンシャル障壁を低下させる。すなわち、これによって
ドレイン領域５２とソース領域５３は導電状態となる。
さらに、ゲート電極６８の電位を上げてゆくと、ｐ型ゲ
ート領域５８と周辺のｎ型領域からなるｐｎ接合が順バ
イアスされ、正孔は直接ドレイン領域５２ならびにチャ
ネル領域５７へと注入される。すると、耐圧を保つため
に不純物濃度を薄く、高抵抗に作られていたこれらｎ型
の領域は伝導度が高められ、電流は低い抵抗で流れるよ
うになる。また、このようにチャネル領域５７を正孔の
導電路として使用するため、固定電位絶縁電極５６は図
９〜図１２に示すようにストライプ状に形成されてい
る。

【０００８】次に、この素子をターンオフさせるために
は、ゲート電極６８に印加された正電位を解除し、接地
状態もしくは負電位を印加すればよい。すると、ドレイ
ン領域５２内にあった過剰な正孔はｐ型ゲート領域５８
へと流れ込み、ついにはドレイン領域５２ならびにチャ
ネル領域５７内の正孔は枯渇し、チャネル領域５７には
伝導電子に対するポテンシャル障壁が復活して、主電流
は遮断される。

【０００９】

【発明が解決しようとする課題】しかしながらこのよう
な従来の構造では、以下のような理由でターンオフ速度
の向上に限界を持ってしまうという問題点があった。

【００１０】すなわち、導通状態にあるこの素子のゲー
ト電極６８の電位を０もしくは負電位に転じると、ドレ
イン領域５２やチャネル領域５７にあった過剰な正孔は
ｐ型ゲート領域５８へと流れ込み、やがて枯渇してチャ
ネルが閉じ、主電流は遮断される。この過程を詳しく追
うと、まず初めにドレイン領域５２およびチャネル領域
５７における正孔濃度は、ゲート領域５８近傍から順次
減少していく。やがて正孔の濃度低下はソース領域５３
直下の主電流経路にもおよび、導電率が低下していくた
めにドレイン電位が上昇していく。するとドレイン領域
から素子表面に向かって強い電界が生じ、ドレイン領域
５２に残っていた過剰正孔はチャネル領域５７へと入り
込む。チャネル領域５７内においては、この時期すでに
高水準注入状態はほぼ解除されていて、チャネル領域５
７内の正孔は絶縁膜５５界面に反転層を形成する。この
反転層は中性のチャネル領域５７よりは高い導電率を持
っているので、チャネル領域５７内に残った正孔はこれ
を伝って、ゲート領域５８へと流れる。このとき図１１
のような構造では、チャンネル領域５７の中でゲート領
域５８から最も遠い場所である線分Ａ−Ａの位置に比較
的多量の正孔が残っていて、これが完全になくならない
とチャネルが閉じない。すなわち、チャネル領域に残る
この余分な正孔のために、従来の構造ではターンオフ速
度に上限があった。このように従来の構造では、ターン
オフ時にチャネル内に最後まで残る余分な正孔のために
ターンオフ速度に上限ができてしまうという問題点があ
った。

【００１１】本発明は、このような従来の問題点に着目
してなされたもので、さらにターンオフ速度の速い半導
体装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明は上記課題を解決
するために、請求項１においては、ドレイン領域である
一導電型（たとえばｎ型）の半導体基体の一主面に接し
て同一導電型（ｎ型）のソース領域を一個または複数個
有し、前記主面に接して前記ソース領域を挟み込むよう
に配置された第一の溝を一個または複数個有し、前記第
一の溝の内部には第一の絶縁膜によって前記ドレイン領
域と絶縁され、かつ、前記ソース領域と同電位に保たれ
た固定電位絶縁電極を有し、前記固定電位絶縁電極は、
前記第一の絶縁膜を介して隣接する前記ドレイン領域に
空乏領域を形成するような仕事関数の導電性材料から成
り、前記ソース領域に接する前記ドレイン領域の一部で
あって、前記固定電位絶縁電極によって挟み込まれたチ
ャネル領域を有し、前記チャネル領域には前記固定電位
絶縁電極の周囲に形成された前記空乏領域によって多数
キャリア（ここでは伝導電子）の移動を阻止するポテン
シャル障壁が形成され、遮断状態における前記ドレイン
領域側からの電界が前記ソース領域近傍に影響を及ぼさ
ないように、前記チャネル領域にあって前記第一の溝の
底部から前記ソース領域までの距離すなわちチャネル長
は、前記チャネル領域にあって対面する前記第一の溝の
側壁同士の距離すなわちチャネル厚みの、少なくとも２
乃至３倍以上となっており、さらに、前記固定電位絶縁
電極を取り囲む前記第一の絶縁膜の界面に少数キャリア
（ここで正孔）を導入して反転層を形成し、前記固定電
位絶縁電極から前記ドレイン領域への電界を遮蔽して前
記チャネル領域に形成されたポテンシャル障壁を減少も
しくは消滅させてチャネルを開くべく、前記第一の絶縁
膜ならびに前記チャネル領域に接して前記ソース領域に
は接しない、反対導電型（たとえばｐ型）のゲート領域
を有し、さらに前記ゲート領域と接続するゲート電極を
有する構成とする。ここまでは前述した従来のトランジ
スタの構造である。本発明においてはこれに加えてさら
に、前記固定電位絶縁電極の近傍であって前記チャネル
領域とは接しない前記主面に第二の溝を有し、前記第二
の溝の内部には第二の絶縁膜によって前記ドレイン領域
と絶縁された可変電位絶縁電極を有し、かつ、前記第二
の溝は前記ゲート領域と接している構成とする。

【００１３】なお、これは後記図１〜図４に対応する。

【００１４】このような構成による作用について説明す
る。素子が導通状態にあるとき、前記同一導電型（ｎ
型）の前記ドレイン領域には、反対導電型（ｐ型）の前
記ゲート領域から高濃度に注入された少数キャリア（正
孔）の存在により導電率は高まっていて、前記ソース領
域と前記ドレイン領域との間は低い抵抗で電流が流れて
いる。

【００１５】ここでターンオフさせるべく、前記ゲート
電極にそれまでとは極性の逆の電位（ここでは負電位）
を印加すると、前記ドレイン領域および前記チャネル領
域における少数キャリア（正孔）の濃度は、まず初めに
反対導電型（ｐ型）の前記ゲート領域近傍から順次減少
していく。やがて少数キャリアの正孔の濃度低下は前記
ソース領域直下の主電流経路にもおよび、導電率も低下
していくためにドレイン・ソース間電位差が大きくなっ
ていく。すると前記ドレイン領域から素子表面に向かっ
て強い電界が生じ、前記ドレイン領域に残っていた過剰
な少数キャリア（正孔）は前記ソース領域や前記チャネ
ル領域のある素子の表面へと移動する。

【００１６】このとき、前記チャネル領域の近傍、すな
わち前記固定電位絶縁電極の近傍にある前記可変電位絶
縁電極に、前記第二の絶縁膜界面に反転層が形成される
極性で、しかるべき大きさの電位（ここでは負電位）を
印加しておくと、前記第二の絶縁膜界面には強い反転層
が形成される。これにより、前記ドレイン領域中の過剰
少数キャリア（正孔）は、前記チャネル領域に飛び込む
よりは、すぐ近傍の前記可変電位絶縁電極の界面へ、よ
り多く集まるようになる。よって、ターンオフ時にチャ
ネル領域内に最後まで残る少数キャリア（正孔）の量は
少なくなり、素子のターンオフ速度が速くなる。

【００１７】次に請求項２においては、上記請求項１に
記載の半導体装置において、前記可変電位絶縁電極が前
記ゲート電極と接続された構成とする。

【００１８】なお、これは後記、図５に対応する。

【００１９】このような構成による作用は、前記請求項
１の構成では素子が全体として４端子となっていて操作
が煩雑になっていたのだが、通常の素子と変わらぬ３端
子となったことで操作が簡便になる。

【００２０】次に請求項３においては、上記請求項１，
２に記載の半導体装置において、前記可変電位絶縁電極
の近傍であって前記チャネル領域とは接しない領域に、
前記ゲート領域と接続した反対導電型（例えばｐ型）の
バイパス領域を有する構成とする。

【００２１】なお、これは後記、図６に対応する。

【００２２】このような構成による作用は、ターンオフ
時に前記ゲート電極にはそれまでとは逆の極性の電位
（ここでは負電位）を印加する。同時に前記可変電位絶
縁電極にも同極性のしかるべき大きさの電位（負電位）
を印加する。すると前記請求項１の構成による作用と同
様、前記ドレイン領域内の過剰少数キャリア（正孔）
は、前記可変電位絶縁電極の周辺に集まってくる。この
とき、前記可変電位絶縁電極の近傍に、反対導電型（例
えばｐ型）の前記ゲート領域と接続した、やはり反対導
電型（ｐ型）の前記バイパス領域が存在すると、その領
域の前記可変電位絶縁電極近傍に集まった少数キャリア
（正孔）に対する導電率が向上し、前記ゲート領域への
排出が速くなるので、結局前記チャネル領域に入る少数
キャリアの量はさらに減り、素子のターンオフ速度は速
くなる。

【００２３】次に請求項４においては、ドレイン領域で
ある一導電型（たとえばｎ型）の半導体基体の一主面に
接して同一導電型（ｎ型）のソース領域を一個または複
数個有し、前記主面に接して前記ソース領域を挟み込む
ように配置された第一の溝を一個または複数個有し、前
記第一の溝の内部には第一の絶縁膜によって前記ドレイ
ン領域と絶縁され、かつ、前記ソース領域と同電位に保
たれた固定電位絶縁電極を有し、前記固定電位絶縁電極
は、前記第一の絶縁膜を介して隣接する前記ドレイン領
域に空乏領域を形成するような仕事関数の導電性材料か
ら成り、前記ソース領域に接する前記ドレイン領域の一
部であって、前記固定電位絶縁電極によって挟み込まれ
たチャネル領域を有し、前記チャネル領域には前記固定
電位絶縁電極の周囲に形成された前記空乏領域によって
多数キャリア（ここでは伝導電子）の移動を阻止するポ
テンシャル障壁が形成されていて、遮断状態における前
記ドレイン領域側からの電界が前記ソース領域近傍に影
響を及ぼさないように、前記チャネル領域にあって前記
第一の溝の底部から前記ソース領域までの距離すなわち
チャネル長は、前記チャネル領域にあって対面する前記
第一の溝の側壁同士の距離すなわちチャネル厚みの、少
なくとも２乃至３倍以上となっており、さらに、前記固
定電位絶縁電極を取り囲む前記第一の絶縁膜の界面に少
数キャリア（ここでは正孔）を導入して反転層を形成
し、前記固定電位絶縁電極から前記ドレイン領域への電
界を遮蔽して前記チャネル領域に形成されたポテンシャ
ル障壁を減少もしくは消滅させてチャネルを開くべく、
前記第一の絶縁膜ならびに前記チャネル領域に接して、
前記ソース領域には接しない、反対導電型（たとえばｐ
型）のゲート領域を有し、さらに前記ゲート領域と接続
するゲート電極を有する構成とする。ここまでは前述し
た従来のトランジスタの構造である。本発明においては
これに加えてさらに、前記固定電位絶縁電極の近傍であ
って前記チャネル領域とは接しない前記主面に第二の溝
を有し、前記第二の溝の内部には第二の絶縁膜によって
前記ドレイン領域と絶縁された可変電位絶縁電極を有
し、前記可変電位絶縁電極は前記第二の絶縁膜を介して
隣接する前記ドレイン領域に空乏領域を形成するような
仕事関数の導電性材料から成り、前記第二の絶縁膜に接
し、前記チャネル領域ならびに前記ゲート領域に接しな
い前記ドレイン領域に、前記可変電位絶縁電極と電気的
に接続された反対導電型の少数キャリア制御領域を有す
る構成とする。

【００２４】なお、これは後記、図７に対応する。

【００２５】このような構成による作用であるが、上記
までのターンオフ時の操作と同様、前記ゲート電極なら
びに前記可変電位絶縁電極に、素子がターンオフする極
性の電位（負電位）を印加すると、前記ドレイン領域内
の過剰少数キャリア（正孔）は前記可変電位絶縁電極の
周辺に多く集まってくる。ここで前記可変電位絶縁電極
の第二の絶縁膜界面に接して同電位の、反対導電型（ｐ
型）の少数キャリア制御領域が存在すると、前記可変電
位絶縁電極の周辺に集まった少数キャリア（正孔）はそ
のまま前記少数キャリア制御領域へと流れ去り、第二の
絶縁膜界面に過大な反転層を形成しない。よって、前記
可変電位絶縁電極からドレイン領域への電界は反転層に
遮蔽されることなく広がることができ、ターンオフ時に
チャネル領域へ入り込もうとする少数キャリア（正孔）
をさらに減少させることができる。

【００２６】次に請求項５においては、上記請求項１乃
至４に記載の半導体装置において、ターンオフ時に、前
記ドレイン領域に存在する過剰少数キャリア（正孔）が
前記チャネル領域に入り、さらに前記ソース領域近傍を
通って前記ゲート領域へ移動することによるターンオフ
時間の延長を抑制すべく、隣接する前記ゲート領域から
等距離となる領域には前記チャネル領域を持たない構成
とする。

【００２７】なお、これは後記図８に対応する。

【００２８】このような構成による作用であるが、前記
請求項１の構成による作用の説明と同様、ターンオフ時
に前記ゲート電極の電位の極性を逆転させると、前記ド
レイン領域内の過剰少数キャリア（正孔）は前記ゲート
領域近傍から濃度が減少していき、最後には隣接する前
記ゲート領域同士から等距離にあたる領域に、最も少数
キャリア（正孔）濃度が高い領域が残る。これがドレイ
ン電位の上昇によって素子表面へと移動する。この領域
に前記チャネル領域を作ると、大量の前記少数キャリア
（正孔）が前記チャネル領域に入り込み、これがすっか
り排出されるまでチャネルが閉じない。本発明ではこの
隣接する前記ゲート領域から等距離にあたる領域にチャ
ネル領域を形成せずに、代わりに前記可変電位絶縁電極
を配置するので、大量の前記少数キャリア（正孔）はタ
ーンオフの妨げにならず、ターンオフ速度が速くなる。

【００２９】

【００３０】

【００３１】

【００３２】

【発明の実施の形態】以下、本発明の半導体装置の実施
の形態を図面に基づいて詳細に説明する。

【００３３】（第１の実施の形態）図１〜４は、本発明
の第１の実施の形態を説明する図である。これは請求項
１に対応する。図１は素子の基本構造を説明する斜視図
であり、図２は図１の前面と同じ部分を示す断面図であ
り、図３は素子の表面図である。図４は図１の側面と同
じ断面図である。なお、上記図１と図３においては、説
明のため表面の電極である金属膜ならびに表面保護膜を
除去した様子を描いている。また、図３の表面図中の線
分Ａ−Ａに沿って紙面に垂直に切った断面図が図２であ
り、同じく線分Ｂ−Ｂに沿って切った断面図が図４であ
る。

【００３４】なお、この実施の形態では半導体をシリコ
ンとして説明する。

【００３５】初めに素子構造を説明する。まず図１〜図
４において、符号１はｎ⁺ 型の基板領域、２はｎ型のド
レイン領域、３はｎ⁺ 型のソース領域、４は第一のＭＯ
Ｓ型電極、５は第一の絶縁膜である。第一のＭＯＳ型電
極４は高濃度のｐ⁺ 型ポリシリコンよりなる。１１はド
レイン電極で、基板領域１とオーミックコンタクトして
いる。１３はソース電極で、ソース領域３とさらに第一
のＭＯＳ型電極４とオーミックコンタクトしている。す
なわち、第一のＭＯＳ型電極４はソース電位に固定され
ている。よって、この第一のＭＯＳ型電極４と第一の絶
縁膜５を合わせて固定電位絶縁電極６と呼ぶ。この固定
電位絶縁電極６の断面構造は図２に示すように、例えば
「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成され
ている。さらに図２において固定電位絶縁電極６の間に
挟まれたドレイン領域２をチャネル領域７と呼ぶ。固定
電位絶縁電極６の周辺のドレイン領域２には、この状態
で第一のＭＯＳ型電極４から仕事関数差に起因する電界
によって空乏層領域が形成されている。そしてこの固定
電位絶縁電極６に挟まれたチャネル領域７にはこの空乏
領域によって、主電流を形成する伝導電子に対してポテ
ンシャル障壁が形成されており、このままではソース領
域３とドレイン領域２とは遮断状態になっている。な
お、チャネル領域７の構造は十分なポテンシャル障壁を
形成するため、チャネル厚みＨはできるだけ狭くしてあ
り、例えばチャネル厚みＨは２μｍ以下である。さら
に、ドレイン電界がソース領域近傍の電位分布に影響を
及ぼさないように、図２中に示すチャネル長Ｌはチャネ
ル厚みＨの２〜３倍以上に設定されている。

【００３６】さらに、図１および図３に示すように、第
一の絶縁膜５に接してソース領域３とは離れたところ
に、ｐ型のゲート領域８が存在する。図４中、１８はこ
のゲート領域８とオーミックコンタクトする電極でゲー
ト電極と呼ぶ。なお、１０は層間絶縁膜である。また、
図４中の破線は図１との関係から分かるように紙面の奥
行き方向にある固定電位絶縁電極の存在を示したもので
ある。ここまでは前述した従来例と同じ素子構造をして
いる。

【００３７】本発明ではこれに加えて、図１〜３に示す
ように、第二のＭＯＳ型電極１４と、それをドレイン領
域２と絶縁するための第二の絶縁膜１５によって形成さ
れた可変電位絶縁電極１６を有する。可変電位絶縁電極
１６はゲート領域８と接していて固定電位絶縁電極６お
よびチャネル領域７とは接しないように配置されてい
る。第二のＭＯＳ型電極１４は導電性材料であればよ
く、例えば第一のＭＯＳ型電極４と同材料の高濃度のｐ
⁺ 型ポリシリコンでもよい。また、第二の絶縁膜も例え
ば第一の絶縁膜と同じものでもよい。すなわち、可変電
位絶縁電極１６を形成する第二のＭＯＳ型電極１４と第
二の絶縁膜１５は、固定電位絶縁電極６を形成する第一
のＭＯＳ型電極４と第一の絶縁膜５と同じ工程、同じ材
料で製造することができるので、従来技術によって容易
に実現できる。可変電位絶縁電極１６の断面構造は図１
ならびに図２に示すように、例えば「Ｕ」の字のように
側壁がほぼ垂直な溝の中に形成されている。ただし、こ
の実施の形態においては固定電位絶縁電極６の間に配置
されている可変電位絶縁電極１６の数は１本であるが、
もちろん複数配置されていても構わない。

【００３８】次に、動作を説明する。

【００３９】この素子は、例えばソース電極１３は接地
（０Ｖ）され、ドレイン電極１１は負荷を介してしかる
べき正の電位を印加して使用する。まず、ゲート電極１
８が接地されているとき、素子は遮断状態にある。この
状態ではドレイン領域２にはこのドレイン電位によって
空乏層がのびていて、空乏層中では微量ながらキャリア
が対発生する。伝導電子はそのままｎ⁺ 型基板領域１を
通ってドレイン電極１１へ流れ去り、正孔は表面の第一
の絶縁膜５の界面に到達する。しかし、そのままではそ
れによって第一の絶縁膜５界面の電位が上昇し、チャネ
ル領域７内の電子に対するポテンシャル障壁が低下する
ところであるが、この正孔は第一の絶縁膜５界面が接す
る、ｐ型ゲート領域８を通ってゲート電極１８へ流れ去
る。よって、本構造ではチャネル領域７に正孔が停滞す
ることはなく、素子は遮断状態を保ち続ける。このと
き、可変電位絶縁電極１６は接地状態としておくのがよ
い。次に導通状態であるが、ゲート電極１８の電位すな
わちｐ型ゲート領域８の電位をたとえば＋０．５Ｖを印
加すると、正孔は上記とは逆にｐ型ゲート領域８から、
これが接している第一の絶縁膜５の界面へと流れ込んで
反転層を形成し、第一のＭＯＳ型電極４からチャネル領
域７への電気力線を遮蔽する。そして界面の電位を上昇
させ、チャネル領域７中の伝導電子に対するポテンシャ
ル障壁を低下させる。すなわち、これによってドレイン
領域２とソース領域３は導通状態となる。さらに、ゲー
ト電極１８の電位を上げてゆくと、ｐ型ゲート領域８と
周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正
孔は直接ドレイン領域２ならびにチャネル領域７へと注
入される。すると、耐圧を保つために不純物濃度を薄
く、高抵抗に作られていたこれらｎ型の領域は伝導度が
高められ、ソース領域３からの主電流は低い抵抗で流れ
るようになる。また、このようにチャネル領域７を正孔
の導電路として使用するため、固定電位絶縁電極６は図
１もしくは図３に示すように可変電位絶縁電極１６を介
してストライプ状に形成されている。このとき、可変電
位絶縁電極１６の状態は素子特性にあまり影響しない
が、接地状態としておくのがよい。

【００４０】次に、ターンオフについて説明する。本発
明は、このターンオフ時に素子内から排出される正孔の
経路を改良し、スイッチング速度を向上させたものであ
る。まず、導通状態にあるこの素子をターンオフさせる
ために、ゲート電極１８の電位を０もしくは負電位に転
じると、ドレイン領域２やチャネル領域７にあった過剰
な正孔はｐ型ゲート領域８へと流れ込み、やがて枯渇し
てチャネルが閉じ、主電流は遮断される。この過程を詳
しく追うと、まず初めにドレイン領域２およびチャネル
領域７における正孔濃度は、ゲート領域８近傍から順次
減少していく。やがて正孔の濃度低下はソース領域３直
下の主電流経路にもおよび、導電率が低下していくため
にドレイン電位が上昇し、ドレイン・ソース間電位差が
大きくなっていく。するとドレイン領域２から素子表面
に向かって強い電界が生じ、ドレイン領域２に残ってい
た過剰正孔は素子表面へと移動する。このときチャネル
領域７内においては、すでに高水準注入状態はほぼ解除
されていて、チャネル領域７内の正孔は第一の絶縁膜５
界面に反転層を形成する。この反転層は中性のチャネル
領域７をドリフトするよりは高い導電率を持っているの
で、上記素子表面に移動しチャネル領域７に入り込んだ
正孔は、これを伝ってゲート領域８へと流れる。このチ
ャネル領域７に存在する過剰な正孔をゲート領域８へ全
て排出しないかぎり、チャネルは閉じることはできな
い。

【００４１】ところで、上記のような変化が起きている
とき、可変電位絶縁電極１６に負電位を印加すると、第
二の絶縁膜１５の界面には反転層が形成される。このと
き、可変電位絶縁電極１６の界面に形成される反転層
は、接地されている固定電位絶縁電極６の界面の反転層
より強い反転層となるため、可変電位絶縁電極１６に形
成された反転層の導電率の方が、固定電位絶縁電極６に
形成された反転層より高くなる。よって、ターンオフ時
にドレイン領域２から上記素子表面に移動してきた正孔
はチャネル領域７へ飛び込むよりも、可変電位絶縁電極
１６近傍へとより多く集まり、第二の絶縁膜１５界面に
形成された反転層を通ってゲート領域８へ排出される。
このようにして、本実施の形態ではターンオフ時にドレ
イン領域２からチャネル領域７に流れ込む正孔の量が減
少するため、チャネル領域７にある正孔が枯渇するまで
の時間が短縮される。すなわち、チャネルは従来に比べ
速く閉じ、ターンオフ速度が向上する。

【００４２】（第２の実施の形態）図５は第２の実施の
形態を説明する図である。これは請求項２に対応する。
なお、図５は図１に対応する素子の斜視図であり、図中
符号の同じものは同じ要素を示す。

【００４３】本実施の形態では、第１の実施の形態に対
して、可変電位絶縁電極１６をゲート電極１８と接続し
たものである。第１の実施の形態では素子が４端子とな
っていて操作が煩雑になっていたのであるが、第１の実
施の形態の効果に加え、通常の素子と変わらぬ３端子素
子となったことで操作が簡便になる。

【００４４】（第３の実施の形態）図６は第３の実施の
形態を説明する図である。これは請求項３に対応する。
なお、図６は図１に対応する素子の斜視図であり、図中
符号の同じものは同じ要素を示す。

【００４５】本実施の形態では、固定電位絶縁電極６に
挟まれたチャネル領域７以外の、固定電位絶縁電極６と
可変電位絶縁電極１６もしくは可変電位絶縁電極１６に
挟まれる領域にｐ型のバイパス領域９を付加している。
このｐ型のバイパス領域９はゲート領域８と接してい
て、つまりゲート電極１８に接続されている。また、図
６中ではｐ型のバイパス領域９は素子表面の比較的浅い
領域に配置されているが、チャネル領域７以外の、可変
電位絶縁電極１６や固定電位絶縁電極６に挟まれた領域
であれば溝の深さ近くまであってもよいし、ｐ型のバイ
パス領域９が表面に露出せず、埋め込まれた形態であっ
てもよい。このような構造とすることにより、上記ドレ
イン電位の上昇により、可変電位絶縁電極１６近傍に集
まった過剰な正孔は、第二の絶縁膜１５界面に反転層を
形成し、これを伝ってゲート領域８へと流れるが、ｐ型
ゲート領域８と接続したｐ型バイパス領域９が可変電位
絶縁電極１６の近傍にあれば、ｐ型バイパス領域９の電
位はｐ型ゲート領域８の電位と連動して負電位になる。

【００４６】図１〜５の構成では、可変電位絶縁電極１
６の近傍はｎ型領域だったので、可変電位絶縁電極１６
近傍のポテンシャルはゲート領域８とは連動しないし、
第二の絶縁膜１５界面の反転層によって影響されるのみ
であった。バイパス領域９が負電位になれば、可変電位
絶縁電極１６の近傍の導電率は向上するし、チャネル領
域７に入ろうとする正孔をより捕獲しやすくなる。

【００４７】（第４の実施の形態）図７は第４の実施の
形態を説明する図である。これは請求項４に対応する。
なお、図７は図１に対応する素子の斜視図であり、図中
符号の同じものは同じ要素を示す。

【００４８】本実施の形態では、前述した第３の実施の
形態において、ゲート領域８と接しゲート電極１８に接
続されていたｐ型のバイパス領域９の代わりに、ゲート
領域８と接しないように配置され、可変電位絶縁電極１
６に接続されたｐ型の少数キャリア制御領域１９を設け
る。また、ゲート電極１８と可変電位絶縁電極１６は接
続されていない。また、第二のＭＯＳ型電極１４は例え
ば第一のＭＯＳ型電極４と同材料の高濃度のｐ⁺ 型ポリ
シリコンよりなる。

【００４９】次に動作を説明する。この構造の素子をタ
ーンオフさせる際、上記までの実施の形態と同様、ゲー
ト電極１８には０もしくは負電位を、可変電位絶縁電極
１６には負電位を印加する。これによってドレイン領域
２内の過剰正孔が素子表面に移動してくる。ここで本構
造では、可変電位絶縁電極１６の第二の絶縁膜界面１５
に接して同電位のｐ型の少数キャリア制御領域１９があ
り、これは可変電位絶縁電極１６が接続されているた
め、可変電位絶縁電極１６の近傍に反転層が形成されよ
うとすると、その正孔は少数キャリア制御領域１９へと
流れ去る。よって、可変電位絶縁電極１６からドレイン
領域２への電界は反転層に遮蔽されることなく広がるこ
とができ、ターンオフ時にチャネル領域７へ入り込もう
とする正孔をさらに減少させることができる。なお、固
定電位絶縁電極６に面した領域に入った正孔は、第二の
絶縁膜１５界面に形成された強い反転層を通ってゲート
領域８へ排出される。

【００５０】（第５の実施の形態）図８は第５の実施の
形態を説明する図である。これは請求項５に対応する。
なお、図８は図３に対応する素子の表面図であり、図中
符号の同じものは同じ要素を示す。ただし、図８の表面
図では、第一の絶縁膜５および第二の絶縁膜１５の表記
は省略した。

【００５１】本実施の形態では、隣接するゲート領域８
の等距離となる領域にチャネル領域７を持たない。よっ
て、同時にソース領域３もその領域には存在しない。代
わりに、その領域には可変電位絶縁電極１６もしくはこ
れに挟まれたドレイン領域２が存在し、ここで挟まれた
領域はチャネル領域７と同様、ゲート領域８に接するよ
うになっている。このような構造にすることによる効果
は、導通状態からターンオフすべくゲート電極１８に０
または負電位を印加すると、上述したようにゲート領域
８近傍にある正孔から排除され、最後には隣接するゲー
ト領域８から等距離となるドレイン領域２に最も濃度の
高い正孔が残る。これが、ドレイン電位の上昇によって
素子表面に移動し、チャネル領域７に入るとチャネルの
遮断を遅らせる。そこで、隣接するゲート領域８から等
距離となる領域にチャネル領域７を形成しないことによ
って、さらにチャネル領域７に流れ込む正孔の量を減少
させることができる。また図８のように、隣接するゲー
ト領域８から等距離にある領域近傍には可変電位絶縁電
極１６を配置すれば、素子表面に移動した正孔は第二の
絶縁膜１５に形成された反転層を通ってゲート領域８に
排出される。また、可変電位絶縁電極１６に挟まれた領
域には、第３の実施の形態に記載したｐ型のバイパス領
域９があっても構わない。その場合、素子のターンオフ
速度はさらに速くなる。ところで、図６ではソース領域
３は「コの字」型をした固定電位絶縁電極６によって挟
まれるように配置されているが、必ずしも３方を囲まれ
ている必要はない。

【００５２】

【００５３】

【００５４】

【発明の効果】以上説明したように本発明の第１の実施
の形態によれば、可変電位絶縁電極を設けることによ
り、ターンオフ時にチャネル領域に流れ込む正孔の量を
低減することができるため、チャネルを遮断する速度が
速くなり、ターンオフ速度が向上する。

【００５５】さらに、本発明の第２の形態によれば、可
変電位絶縁電極をゲート電極と接続することによって、
操作が複雑な４端子から通常の３端子素子となるため、
操作が簡便となる。

【００５６】さらに、本発明の第３の実施の形態によれ
ば、可変電位絶縁電極の近傍にゲート領域に接したｐ型
のバイパス領域を付加することにより、第二の絶縁膜界
面に形成される反転層を通ってゲート領域へ排出される
正孔にとって導電率が向上するため、さらにターンオフ
速度が向上する。

【００５７】さらに、本発明の第４の実施の形態によれ
ば、可変電位絶縁電極近傍に、これに接続され、かつ、
ゲート領域に接していないｐ型の少数キャリア制御領域
を配置することによって、第二の絶縁膜界面の導電率を
向上する効果に加え、第二の絶縁膜界面近傍に強い電界
を生成することが可能なので、ターンオフ時にチャネル
領域内に入り込む過剰な正孔の量をさらに減少させるこ
とができる。

【００５８】さらに、本発明の第５の実施の形態によれ
ば、上記本発明の第一の実施の形態の効果に加え、ター
ンオフ時に最後まで正孔が残る領域、すなわち隣接する
ゲート領域から等距離となる領域に、チャネル領域を形
成せず、可変電位絶縁電極を配置することで、チャネル
領域に飛び込む正孔の量が減り、さらにターンオフ速度
が向上する。

【００５９】さらに、本発明の第６の実施の形態によれ
ば、ターンオフ時に最後まで正孔が残る領域、すなわち
隣接するゲート領域から等距離となる領域に、チャネル
領域を形成しないことにより、可変電位絶縁電極を作ら
ずともターンオフ速度が向上する。

【図面の簡単な説明】

本発明の半導体装置における第１の実施の形態の素子の
基本構造を示す斜視図である。

【図２】本発明の半導体装置における第１の実施の断面
図である。

【図３】本発明の半導体装置における第１の実施の表面
構造を示す断面図である。

【図４】本発明の半導体装置における第１の実施の形態
の他の角度からみた断面図である。

【図５】本発明の半導体装置における第２の実施の形態
の斜視図である。

【図６】本発明の半導体装置における第３の実施の形態
の斜視図である。

【図７】本発明の半導体装置における第４の実施の形態
の斜視図である。

【図８】本発明の半導体装置における第５の実施の形態
の表面構造を示す断面図である。

【図９】従来の半導体装置における素子の基本構造を示
す斜視図である。

【図１０】従来の半導体装置における素子の基本構造を
示す断面図である。

【図１１】従来の半導体装置における素子の表面構造を
示す断面図である。

【図１２】従来の半導体装置における素子の表面構造を
他の角度からみた断面図である。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ドレイン領域である一導電型の半導体基
   体の一主面に接して同一導電型のソース領域を一個また
   は複数個有し、 前記主面に接して前記ソース領域を挟み込むように配置
   された第一の溝を一個または複数個有し、 前記第一の溝の内部には第一の絶縁膜によって前記ドレ
   イン領域と絶縁され、かつ、前記ソース領域と同電位に
   保たれた固定電位絶縁電極を有し、 前記固定電位絶縁電極は、前記第一の絶縁膜を介して隣
   接する前記ドレイン領域に空乏領域を形成するような仕
   事関数の導電性材料から成り、 前記ソース領域に接する前記ドレイン領域の一部であっ
   て、前記固定電位絶縁電極によって挟み込まれたチャネ
   ル領域を有し、 前記チャネル領域には前記固定電位絶縁電極の周囲に形
   成された前記空乏領域によって多数キャリアの移動を阻
   止するポテンシャル障壁が形成され、 遮断状態における前記ドレイン領域側からの電界が前記
   ソース領域近傍に影響を及ぼさないように、前記チャネ
   ル領域にあって前記第一の溝の底部から前記ソース領域
   までの距離すなわちチャネル長は、前記チャネル領域に
   あって対面する前記第一の溝の側壁同士の距離、すなわ
   ちチャネル厚みの少なくとも２乃至３倍以上となってお
   り、 前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少
   数キャリアを導入して反転層を形成し、前記固定電位絶
   縁電極から前記ドレイン領域への電界を遮蔽して前記チ
   ャネル領域に形成されたポテンシャル障壁を減少もしく
   は消滅させてチャネルを開くべく、前記絶縁膜ならびに
   前記チャネル領域に接して、前記ソース領域には接しな
   い、反対導電型のゲート領域を有し、さらに前記ゲート
   領域と接続するゲート電極を有する半導体装置におい
   て、 前記固定電位絶縁電極の近傍であって前記チャネル領域
   とは接しない前記主面に、第二の溝を有し、 前記第二の溝の内部には、第二の絶縁膜によって前記ド
   レイン領域と絶縁された可変電位絶縁電極を有し、 かつ、前記第二の溝は前記ゲート領域と接していること
   を特徴とする半導体装置。
2. 【請求項２】 前記可変電位絶縁電極が前記ゲート電極
   と接続されたことを特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】 前記可変電位絶縁電極の近傍であって前
   記チャネル領域とは接しない領域に、前記ゲート領域と
   接続した反対導電型のバイパス領域を有することを特徴
   とする請求項１，２に記載の半導体装置。
4. 【請求項４】 ドレイン領域である一導電型の半導体基
   体の一主面に接して同一導電型のソース領域を一個また
   は複数個有し、 前記主面に接して前記ソース領域を挟み込むように配置
   された第一の溝を一個または複数個有し、 前記第一の溝の内部には第一の絶縁膜によって前記ドレ
   イン領域と絶縁され、かつ、前記ソース領域と同電位に
   保たれた固定電位絶縁電極を有し、 前記固定電位絶縁電極は、前記第一の絶縁膜を介して隣
   接する前記ドレイン領域に空乏領域を形成するような仕
   事関数の導電性材料から成り、 前記ソース領域に接する前記ドレイン領域の一部であっ
   て、前記固定電位絶縁電極によって挟み込まれたチャネ
   ル領域を有し、 前記チャネル領域には前記固定電位絶縁電極の周囲に形
   成された前記空乏領域によって多数キャリアの移動を阻
   止するポテンシャル障壁が形成され、 遮断状態における前記ドレイン領域側からの電界が前記
   ソース領域近傍に影響を及ぼさないように、前記チャネ
   ル領域にあって前記第一の溝の底部から前記ソース領域
   までの距離すなわちチャネル長は、前記チャネル領域に
   あって対面する前記第一の溝の側壁同士の距離、すなわ
   ちチャネル厚みの少なくとも２乃至３倍以上となってお
   り、 前記固定電位絶縁電極を取り囲む前記第一の絶縁膜の界
   面に少数キャリアを導入して反転層を形成し、前記固定
   電位絶縁電極から前記ドレイン領域への電界を遮蔽して
   前記チャネル領域に形成されたポテンシャル障壁を減少
   もしくは消滅させてチャネルを開くべく、前記第一の絶
   縁膜ならびに前記チャネル領域に接して、前記ソース領
   域には接しない、反対導電型のゲート領域を有し、さら
   に前記ゲート領域と接続するゲート電極を有する半導体
   装置において、 前記固定電位絶縁電極の近傍であって前記チャネル領域
   とは接しない前記主面に、第二の溝を有し、 前記第二の溝の内部には、第二の絶縁膜によって前記ド
   レイン領域と絶縁された可変電位絶縁電極を有し、 前記可変電位絶縁電極は、前記第二の絶縁膜を介して隣
   接する前記ドレイン領域に空乏領域を形成するような仕
   事関数の導電性材料から成り、 前記第二の絶縁膜に接し、前記チャネル領域ならびに前
   記ゲート領域に接しない前記ドレイン領域に、前記可変
   電位絶縁電極と電気的に接続された反対導電型の少数キ
   ャリア制御領域を有することを特徴とする半導体装置。
5. 【請求項５】 ターンオフ時に、前記ドレイン領域に存
   在する過剰少数キャリアが、前記チャネル領域に入り、
   さらに、前記ソース領域近傍を通って前記ゲート領域へ
   移動することによるターンオフ時間の延長を抑制すべ
   く、隣接する前記ゲート領域から等距離となる領域には
   前記チャネル領域を持たないことを特徴とする請求項１
   乃至４に記載の半導体装置。