JP3399218B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラ型でノ
ーマリ・オフ型の縦型パワー素子に関する。

【０００２】

【従来の技術】従来技術として、特許公開公報平成６年
第２５２４０８号に開示された半導体装置を紹介する。
図６〜図９は上記半導体装置の構造を示す図であり、図
６は素子の基本構造を説明する斜視図、図７は図６の前
面と同じ部分を示す断面図、図８は素子の表面図、図９
は図６の側面と同じ断面図である。なお、上記図６と図
８においては、説明のため表面の電極である金属膜なら
びに表面保護膜を除去した様子を描いている。また、図
８の表面図中の線分Ａ−Ａに沿って紙面に垂直に切った
断面図が図７であり、同じく線分Ｂ−Ｂに沿って切った
断面図が図９にあたる。ただし、図９には、本発明との
相違点を明確にするために、上記特許公開公報の実施例
においては図示されていなかったが明細書の記述に基づ
いてオーミックコンタクトを目的とした「ｐ⁺型コンタ
クト領域１９」を設けている。

【０００３】初めに素子構造を説明する。なお、この従
来例は本出願人による先行出願であり、各部名称などに
ついては適宜変更して記載する。上記の図中、番号１は
ｎ⁺型の基板領域、２はｎ型のドレイン領域、３はｎ⁺型
のソース領域、４はＭＯＳ型電極、５は絶縁膜である。
ＭＯＳ型電極４は高濃度のｐ⁺型ポリシリコンよりな
る。１１はドレイン電極で、基板領域１とオーミックコ
ンタクトしている。１３はソース電極で、ソース領域３
とさらにＭＯＳ型電極４とオーミックコンタクトして
る。すなわち、ＭＯＳ型電極４はソース電位に固定され
ている。よって、このＭＯＳ型電極４と絶縁膜５を合わ
せて「固定電位絶縁電極」６と呼ぶ。

【０００４】この固定電位絶縁電極６の断面構造は、図
７に示すように、例えば「Ｕ」の字のように側壁がほぼ
垂直な溝の中に形成されている。さらに図７において固
定電位絶縁電極６の間に挟まれたドレイン領域２を、チ
ャネル領域７と呼ぶ。固定電位絶縁電極６の周辺のドレ
イン領域２には、この状態でＭＯＳ型電極４から、仕事
関数差に起因する電界によって空乏層領域が形成されて
いる。そしてこの固定電位絶縁電極６に挟まれたチャネ
ル領域７には、この空乏領域によって、主電流を形成す
る伝導電子に対してポテンシャル障壁が形成されてお
り、このままではソース領域３とドレイン領域２とは遮
断状態になっている。

【０００５】なお、チャネル領域７の構造はこのポテン
シャル障壁を形成するため、チャネル厚みＨはできるだ
け狭くしてあり、例えばチャネル厚みＨは２μｍ以下で
ある。さらに、ドレイン電界がソース領域近傍の電位分
布に影響を及ぼさないように、図７中に示すチャネル長
Ｌはチャネル厚みＨの２倍以上に設定されている。

【０００６】さらに、図６ならびに図９に示すように、
絶縁膜５に接してソース領域３とは離れたところに、ｐ
型のゲート領域８が存在する。図９中、１８はこのゲー
ト領域８とオーミックコンタクトする電極で「ゲート電
極」と呼ぶ。また、１９は上記ゲート領域８とゲート電
極１８がオーミックコンタクトするためのコンタクト領
域で、「ｐ⁺型コンタクト領域」と呼ぶ。なお、１０は
層間絶縁膜である。また、図中の「破線」は図６との関
係から分かるように紙面の奥行き方向にある固定電位絶
縁電極６の存在を示したものである。

【０００７】次に動作を説明する。この素子は、例えば
ソース電極１３は接地（０Ｖに）し、ドレイン電極１１
は負荷を介してしかるべき正の電位を与えて使用する。
まず、ゲート電極１８が接地されているとき、素子は遮
断状態にある。この状態ではドレイン領域２には正のド
レイン電位によって空乏層がのびていて、空乏層中では
微量ながらキャリアが対発生する。伝導電子はｎ⁺型基
板領域１を通ってドレイン電極１１へ流れ去り、正孔は
絶縁膜５の界面に到達する。しかし、そのままではそれ
によって絶縁膜５界面の電位が上昇し、チャネル領域７
内の電子に対するポテンシャル障壁が低下するところで
あるが、この正孔はこの絶縁膜５界面に接する、接地さ
れたｐ型ゲート領域８へと移動し、ｐ⁺型コンタクト領
域１９を介してゲート電極１８を通って流れ去る。よっ
て、本構造ではチャネル領域７に正孔が停滞することは
なく、素子は遮断状態を保ち続ける。

【０００８】次に導通状態であるが、ゲート電極１８の
電位すなわちｐ型ゲート領域８の電位に例えば＋０.５
Ｖを印加すると正孔は上記とは逆にｐ型ゲート領域８か
ら、これが接している絶縁膜５の界面へと流れ込んで反
転層を形成し、ＭＯＳ型電極４からチャネル領域７への
電気力線を遮蔽する。そして界面の電位を上昇させ、チ
ャネル領域７中の伝導電子に対するポテンシャル障壁を
低下させる。すなわち、これによってドレイン領域２と
ソース領域３は導通状態となる。

【０００９】さらに、ゲート電極１８の電位を上げてゆ
くと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ
接合が順バイアスされ、正孔は直接ドレイン領域２なら
びにチャネル領域７へと注入される。すると、耐圧を保
つために不純物濃度を薄く、高抵抗に作られていたこれ
らｎ型の領域は伝導度が高められ、電流は低い抵抗で流
れるようになる。また、このようにチャネル領域７を正
孔の導電路として使用するため、固定電位絶縁電極６は
図６〜図９に示すようにストライプ状に形成されてい
る。

【００１０】次に、この素子をターンオフさせるために
は、ゲート電極１８に印加された正電位を解除し、接地
状態もしくは負電位を印加すればよい。すると、ドレイ
ン領域２内にあった過剰な正孔はｐ型ゲート領域８へと
流れ込み、ついにはドレイン領域２ならびにチャネル領
域７内の正孔は枯渇し、チャネル領域７にはポテンシャ
ル障壁が復活して、主電流は遮断される。

【００１１】しかし、上記のような構造では、次のよう
な問題があった。すなわち、以下のような理由でターン
オフ速度が遅いということである。上記に示すとおり、
この素子に負電位を印加すると、ドレイン領域２内にあ
った過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔
濃度はゲート領域８近傍から順々に減少していく。チャ
ネル領域７においては正孔の供給が停止し、正孔密度が
低下してくると、高注入水準状態が解かれ、正孔は絶縁
膜５界面に反転層を形成し、以後は反転層中を伝わって
ｐ型ゲート領域８へと流れ込む。さらに絶縁膜５界面の
正孔も枯渇すると、正孔によって遮蔽されていた固定電
位絶縁電極６からチャネル領域７への電気力線が復活
し、伝導電子に対するポテンシャルが再び形成されてチ
ャネルは遮断状態になる。

【００１２】この様子をさらに詳しく説明する。図１０
は、図８中の線分Ｂ−Ｂに沿った素子表面における、ｐ
型ゲート領域８とｎ型であるチャネル領域７との接合近
傍の実効的な不純物濃度分布の一例を示したグラフであ
る。さらに同グラフにはｐ型領域の各点における比抵抗
も併せて描いてある。図１０の横軸は位置であり、上記
接合の地点を０とし、ソース領域３のある方向を正とし
たものである。そして図中の「−１０μｍ」の位置は、
ｐ⁺型コンタクト領域１９の端部に相当する。また、縦
軸（左側）は実効不純物濃度（ここではアクセプタ濃度
−ドナ濃度）の対数である。よって図中で示したｐｎ接
合付近ではｐ型、ｎ型どちらの不純物濃度も低下してい
るように描かれている。なお、ここではｐｎ接合の位置
を明示するために、ｐ型不純物もｎ型不純物も正の値と
して描いた。また、同グラフの右の縦軸はｐ型ゲート領
域８の各点の比抵抗である。図９ならびに図１０からも
判るとおり、ｐ型ゲート領域８は濃度分布をもつ。これ
はｐ型ゲート領域８の形成方法が、たとえば半導体表面
上に局所的に不純物をイオン注入した後、不純物を加熱
拡散させることで形成することによる。

【００１３】さて、本素子をターンオフさせるためにｐ
型ゲート領域８に負電位すなわちｐｎ接合にとっては逆
バイアスを印加すると、ｐｎ接合付近には空乏層が広が
る。通常、図１０のような濃度分布のｐｎ接合において
は、空乏層はもっぱら不純物濃度の低いｎ型領域に広が
る。しかし、ここで問題にしているようなチャネル中の
ｐｎ接合近傍では、図６を見ても判るように、接合の両
隣が固定電位絶縁電極６によって挟まれ、電位が固定さ
れているために状況は少し違ってくる。一般的にｐ型ゲ
ート領域８に印加される負バイアスは−数Ｖ、せいぜい
−１５Ｖというところである。この電位が、仮に全てｐ
型領域側にかかったとしても、空乏層は接合からｐ型領
域の不純物濃度の高いほうへ、高々１０¹⁶ｃｍ~³台の領
域までしか伸びないことが数値計算によって判ってい
る。図１０の例においては、その逆バイアスによってｐ
型領域の空乏化する幅は、せいぜい３μｍということに
なる。

【００１４】ｐ型ゲート領域８の電位が低くなると、周
囲のｎ型領域から正孔が流れ込んでくる。接合付近の空
乏化した領域は正孔電流にとっては抵抗にならないが、
中性領域として残ったｐ型領域は、正孔電流にとっては
比較的高い抵抗となる。とくに図１０の比抵抗の曲線を
見ると、空乏化した領域に隣接した不純物濃度にして１
０¹⁶〜１０¹⁷ｃｍ~³台の領域は、正孔の導電路の抵抗全
体から見て、抵抗成分のかなりの部分を占めることがわ
かる。また、ここでは印加された電圧がすべてｐ型領域
にかかると仮定して説明したが、電圧がｎ型領域に分配
され、ｐ型領域の空乏層が減れば、抵抗はますます大き
くなる。この領域の抵抗のために、ターンオフの際に正
孔が素子内から排除される速度が制限され、従ってター
ンオフ速度は著しく長くなってしまった。

【００１５】

【発明が解決しようとする課題】このように従来の構造
では、ターンオフの際にゲート領域を介して少数キャリ
ア（ここでは正孔）を排除しようとしたとき、少数キャ
リアが抵抗の高い領域を通らなければならなかったの
で、ターンオフ速度が遅くなってしまっていた。本発明
はこのような問題点に着目し、素子の耐圧やその他の特
性を良好に保持しながら、ターンオフ時間の短い電流制
御型素子を提供することを目的としている。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１に記載の発明において
は、ドレイン領域である一導電型（例えばｎ型）の半導
体基体の一主面に接して同一導電型（ｎ型）のソース領
域を一個または複数個有し、前記主面に接してこのソー
ス領域を挟み込むように配置された溝を一個または複数
個有し、その溝の内部には絶縁膜によって前記ドレイン
領域と絶縁され、かつ、前記ソース領域と同電位に保た
れた固定電位絶縁電極を有し、この固定電位絶縁電極
は、前記絶縁膜を介して隣接する前記ドレイン領域に空
乏領域を形成するような仕事関数の導電性材料（例えば
ｐ^＋型ポリシリコン）から成る。また、前記ソース領域
に接する前記ドレイン領域の一部であって、前記固定電
位絶縁電極によって挟み込まれたチャネル領域を有し、
そのチャネル領域には前記固定電位絶縁電極の周囲に形
成された前記空乏領域によって多数キャリア（ここでは
伝導電子）の移動を阻止するポテンシャル障壁が形成さ
れていて、さらに遮断状態における前記ドレイン領域側
からの電界が前記ソース領域近傍に影響を及ぼさないよ
うに、前記チャネル領域にあって前記溝の底部から前記
ソース領域までの距離すなわちチャネル長は、前記チャ
ネル領域に臨んで対面する前記溝の側壁同士の距離すな
わちチャネル厚みの、少なくとも２倍以上となってい
る。さらに、前記固定電位絶縁電極を取り囲む前記絶縁
膜の界面に少数キャリア（ここでは正孔）を導入して反
転層を形成し、前記固定電位絶縁電極から前記ドレイン
領域への電界を遮蔽して前記チャネル領域に形成された
ポテンシャル障壁を減少もしくは消滅させてチャネルを
開くべく、前記絶縁膜ならびに前記ドレイン領域に接し
て、前記ソース領域には接しない、反対導電型のゲート
領域を有し、さらに前記ゲート領域と接続するゲート電
極を有する。さらに、このような構成の半導体装置にお
いて、ターンオフ時に前記反転層ならびに前記ドレイン
領域から前記反対導電型ゲート領域へ移動する前記少数
キャリア電流に対する抵抗を低減すべく、少なくとも前
記固定電位絶縁電極に挟まれた領域で前記絶縁膜に接
し、かつ前記ゲート領域と接し、前記ソース領域とは接
しない反対導電型で前記ゲート領域よりも高不純物濃度
のバイパス領域をさらに有する構成とする。ちなみに、
これは後記図１〜図４に示す半導体装置に対応する。

【００１７】さらに、請求項２に記載の発明において
は、前記請求項１に記載の構成と同じく、ドレイン領域
である一導電型（例えばｎ型）の半導体基体の一主面に
接して同一導電型（ｎ型）のソース領域を一個または複
数個有し、前記主面に接してこのソース領域を挟み込む
ように配置された溝を一個または複数個有し、その溝の
内部には絶縁膜によって前記ドレイン領域と絶縁され、
かつ、前記ソース領域と同電位に保たれた固定電位絶縁
電極を有し、この固定電位絶縁電極は、前記絶縁膜を介
して隣接する前記ドレイン領域に空乏領域を形成するよ
うな仕事関数の導電性材料（例えばｐ^＋型ポリシリコ
ン）から成る。また、前記ソース領域に接する前記ドレ
イン領域の一部であって、前記固定電位絶縁電極によっ
て挟み込まれたチャネル領域を有し、そのチャネル領域
には前記固定電位絶縁電極の周囲に形成された前記空乏
領域によって多数キャリア（ここでは伝導電子）の移動
を阻止するポテンシャル障壁が形成されていて、さらに
遮断状態における前記ドレイン領域側からの電界が前記
ソース領域近傍に影響を及ぼさないように、前記チャネ
ル領域にあって前記溝の底部から前記ソース領域までの
距離すなわちチャネル長は、前記チャネル領域に臨んで
対面する前記溝の側壁同士の距離すなわちチャネル厚み
の、少なくとも２倍以上となっている。さらに、前記固
定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャ
リア（ここでは正孔）を導入して反転層を形成し、前記
固定電位絶縁電極から前記ドレイン領域への電界を遮蔽
して前記チャネル領域に形成されたポテンシャル障壁を
減少もしくは消滅させてチャネルを開くべく、前記絶縁
膜ならびに前記ドレイン領域に接して、前記ソース領域
には接しない、反対導電型のゲート領域を有し、さらに
前記ゲート領域の一部と抵抗性接続する金属製のゲート
電極を有する。そして、さらにこのような構成の半導体
装置において、前記ゲート領域と前記チャネル領域の接
合近傍で、前記金属製のゲート電極が前記ゲート領域と
ショットキー接続している構成とする。ちなみに、これ
は後記、図５に示す半導体装置に対応する。

【００１８】請求項１に記載した構成とすると、前記ゲ
ート電極に正電位を印加して導通状態になっている素子
を、遮断状態に転じるために負電位を印加すると、前記
ドレイン領域内に蓄積されていた少数キャリア（ここで
は正孔）は反対導電型（ｐ型）のゲート領域へと流れ込
み、正孔濃度はゲート領域近傍から順々に減少してい
く。また、チャネル領域においては正孔の供給が止り、
逆に排出されて正孔密度が低下してくると、高注入水準
状態が解かれ、正孔は絶縁膜界面に反転層を形成し、以
後正孔は反転層中を伝わってｐ型ゲート領域へと流れ込
む。さらに絶縁膜界面の正孔も枯渇すると、正孔によっ
て遮蔽されていた固定電位絶縁電極からチャネル領域へ
の電気力線が復活し、伝導電子に対するポテンシャルが
再び形成されてチャネルは遮断状態になる。

【００１９】前記バイパス領域を持たない従来の構造で
は、このようにチャネル領域から正孔が排出される過程
で、正孔は絶縁膜界面の反転層→ｐｎ接合の空乏層→中
性のｐ型ゲート領域→ゲート電極という経路をたどる。
この排出される正孔にとって、ｐｎ接合の空乏層は抵抗
にならないが、接合に隣接した中性のｐ型領域は比較的
高い抵抗となる。前記図１０によれば、特に不純物濃度
が１０¹⁷ｃｍ~³台以下の領域は、正孔にとって相当大き
な抵抗値となる。本発明の構成においては、この中性の
ｐ型領域に並列して、少なくとも抵抗の大きな領域にｐ
型の高濃度領域からなるバイパス領域を持っているの
で、正孔はこれを通ってゲート電極にバイパスされ、タ
ーンオフ時の正孔電流に関する抵抗は低く、従ってター
ンオフ時間も短縮される。

【００２０】次に、請求項２に記載の発明によれば、上
記と同様のターンオフ時において、ターンオフ時の正孔
にとって比較的高い抵抗となる不純物濃度の低いｐｎ接
合近傍に、金属製のゲート電極がショットキー接続して
いるため、ターンオフ時の正孔は中性のｐ型領域を通ら
ずに直接にゲート電極へと流れ、ターンオフ時間は短縮
される。

【００２１】

【発明の効果】上記のごとく、請求項１に記載の発明に
よれば、ｐ型ゲート領域にｐ⁺型バイパス領域を設ける
ことにより、ターンオフ時の正孔にとってｐ型領域の抵
抗を減少させることができ、ターンオフ時間を短縮する
ことができる、という効果が得られる。

【００２２】また、請求項２に記載の発明によれば、ｐ
⁺型バイパス領域の代わりにショットキー接合を用いる
ことにより、特に表面付近のｎ型領域からｐ型領域を通
ってゲート電極へ移動する正孔にとって、ｐ型領域の抵
抗成分を殆どなきに等しくできる、という効果が得られ
る。

【００２３】なお、請求項２のほうがターンオフ時の正
孔に対する抵抗は小さくなるが、チップ表面の固定電位
絶縁電極の狭い配置を避けてショットキー接合を形成す
るためには、高度なフォトエッチング技術を必要とす
る。これに対して、請求項１ではｐ⁺型バイパス領域と
ゲート電極のコンタクトをチップ表面において固定電位
絶縁電極の場所を避けて設けることができ、実現が比較
的容易であるという利点を有する。

【００２４】

【発明の実施の形態】以下、本発明を実施の形態によっ
て詳細に説明する。図１〜図４は、本発明の第一の実施
の形態を示す図であり、図１は素子の基本構造を説明す
る斜視図、図２は図１の前面と同じ部分を示す断面図、
図３は素子の表面図、図４は図１の側面と同じ断面図で
ある。なお、上記図１と図３においては、説明のため表
面の電極である金属膜ならびに表面保護膜を除去した様
子を描いている。また、図３の表面図中の線分Ａ−Ａに
沿って紙面に垂直に切った断面図が図２であり、同じく
線分Ｂ−Ｂに沿って切った断面図が図４にあたる。ま
た、この実施の形態では半導体をシリコンとして説明す
る。

【００２５】初めに素子構造を説明する。まず図１〜図
４中において、番号１はｎ⁺型の基板領域、２はｎ型の
ドレイン領域、３はｎ⁺型のソース領域、４はＭＯＳ型
電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ
⁺型ポリシリコンよりなる。

【００２６】また、１１はドレイン電極で、基板領域１
とオーミックコンタクトしている。

【００２７】１３はソース電極で、ソース領域３とさら
にＭＯＳ型電極４とオーミックコンタクトしてる。すな
わち、ＭＯＳ型電極４はソース電位に固定されている。
よって、このＭＯＳ型電極４と絶縁膜５を合わせて「固
定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６の
断面構造は図２に示すように例えば「Ｕ」の字のように
側壁がほぼ垂直な溝の中に形成されている。

【００２８】さらに図２において固定電位絶縁電極６の
間に挟まれたドレイン領域２を、チャネル領域７と呼
ぶ。固定電位絶縁電極６の周辺のドレイン領域２には、
この状態でＭＯＳ型電極４から、仕事関数差に起因する
電界によって空乏層領域が形成されている。そしてこの
固定電位絶縁電極６に挟まれたチャネル領域７にはこの
空乏領域によって、主電流を形成する伝導電子に対して
ポテンシャル障壁が形成されており、このままではソー
ス領域３とドレイン領域２とは遮断状態になっている。

【００２９】なお、チャネル領域７の構造は十分なポテ
ンシャル障壁を形成するため、チャネル厚みＨはできる
だけ狭くしてあり、例えばチャネル厚みＨは２μｍ以下
である。さらに、ドレイン電界がソース領域３近傍の電
位分布に影響を及ぼさないように、図２中に示すチャネ
ル長Ｌはチャネル厚みＨの２倍以上に設定されている。

【００３０】さらに、図１ならびに図４に示すように、
絶縁膜５に接してソース領域３とは離れたところに、ｐ
型のゲート領域８が存在する。図４中、１８はこのゲー
ト領域８とオーミックコンタクトする電極で「ゲート電
極」と呼ぶ。なお、１０は層間絶縁膜である。また、図
４中の「破線」は図１との関係から分かるように紙面の
奥行き方向にある固定電位絶縁電極６の存在を示したも
のである。

【００３１】さらに、このゲート領域８の表面に、例え
ば０.５μｍ程度の厚さで、ゲート領域８より不純物濃
度の高い（１０²¹ｃｍ~³程度の）ｐ⁺型バイパス領域９
を設ける。このｐ⁺型バイパス領域９はゲート電極１８
と接続されていて、ｐ型ゲート領域８とチャネル領域７
の接合にまで突き出ている。ここで、このｐ⁺型バイパ
ス領域９はゲート領域８とゲート電極１８がオーミック
コンタクトする役割も同時に果たしている。

【００３２】次に、動作を説明する。この素子は、ソー
ス電極１３は接地（０Ｖ）し、ドレイン電極１１には負
荷を介してしかるべき正の電位を印加して使用する。ま
ず、ゲート電極１８が接地されているときは、素子は遮
断状態にある。この状態ではドレイン領域２にはこのド
レイン電位によって空乏層がのびていて、空乏層中では
微量ながらキャリアが対発生する。伝導電子はそのまま
ｎ⁺型基板領域１を通ってドレイン電極１１へ流れ去
り、正孔は表面の絶縁膜５の界面に到達する。しかし、
そのままではそれによって絶縁膜５界面の電位が上昇
し、チャネル領域７内の電子に対するポテンシャル障壁
が低下するところであるが、この正孔は絶縁膜５界面が
接する、ｐ型ゲート領域８およびｐ⁺型バイパス領域９
を通ってゲート電極１８へ流れ去る。よって、本構造で
はチャネル領域７に正孔が停滞することはなく、素子は
遮断状態を保ち続ける。

【００３３】次に導通状態であるが、ゲート電極１８の
電位すなわちｐ型ゲート領域８の電位に例えば＋０.５
Ｖを印加すると、正孔は上記とは逆にｐ型ゲート領域８
およびｐ⁺型バイパス領域９から、これが接している絶
縁膜５の界面へと流れ込んで反転層を形成し、ＭＯＳ型
電極４からチャネル領域７への電気力線を遮蔽する。そ
して界面の電位を上昇させ、チャネル領域７中の伝導電
子に対するポテンシャル障壁を低下させる。すなわち、
これによってドレイン領域２とソース領域３は導通状態
となる。

【００３４】さらに、ゲート電極１８の電位を上げてゆ
くと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ
接合が順バイアスされ、正孔は直接ドレイン領域２なら
びにチャネル領域７へと注入される。すると、耐圧を保
つために不純物濃度を薄く、高抵抗に作られていたこれ
らｎ型の領域は伝導度が高められ、電流は低い抵抗で流
れるようになる。また、このようにチャネル領域７を正
孔の導電路として使用するため、固定電位絶縁電極６は
図１もしくは図３に示すようにストライプ状に形成され
ている。

【００３５】次に、この素子をターンオフさせるため
に、この素子に負電位を印加すると、ドレイン領域２内
にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、
正孔濃度はゲート領域８近傍から順々に減少していく。
チャネル領域７においては正孔の供給が停止し、正孔密
度が低下してくると、高水準注入状態が解かれ、正孔は
絶縁膜５界面に反転層を形成し、以後は反転層中を伝わ
ってｐ型ゲート領域８へと流れ込む。さらに絶縁膜５界
面の正孔も枯渇すると、正孔によって遮蔽されていた固
定電位絶縁電極６からチャネル領域７への電気力線が復
活し、伝導電子に対するポテンシャルが再び形成されて
チャネルは遮断状態になる。

【００３６】本発明の利点は、このターンオフ特性を改
良したところにある。そこで、前記図１０のような従来
例と対比して本発明の動作と利点を説明する。従来例の
図６の素子と本実施の形態である図１の素子の違いは、
前記ｐ⁺型バイパス領域９の有無である。

【００３７】以下、従来例と本発明の素子のターンオフ
過程について図１０に基づいて説明する。なお、図１０
の符号等については前記従来例の項で説明した通りであ
る。本発明の素子をターンオフさせるためにｐ型ゲート
領域８に負電位すなわちｐｎ接合にとっては逆バイアス
を印加すると、従来の素子と同様にｐｎ接合付近には空
乏層が広がる。通常、図１０のような濃度分布のｐｎ接
合においては、空乏層はもっぱら不純物濃度の低いｎ型
領域に広がる。しかし、本発明の素子ならびに従来の素
子のようなチャネル中のｐｎ接合近傍では、図１ならび
に図６を見ても判るように、接合の両隣が固定電位絶縁
電極６によって挟まれ、電位が固定されているために状
況は少し違ってくる。一般的にｐ型ゲート領域８に印加
される負バイアスは−数Ｖ、せいぜい−１５Ｖというと
ころである。この電位が、仮に全てｐ型領域側にかかっ
たとしても、空乏層は接合からｐ型領域の不純物濃度の
高いほうへ、高々１０¹⁶ｃｍ~³台の領域までしか伸びな
いことが数値計算によって判っている。図１０の例にお
いては、その逆バイアスによってｐ型領域の空乏化する
幅は、せいぜい３μｍということになる。

【００３８】ｐ型ゲート領域８の電位が低くなると、周
囲ｎ型領域から正孔が流れ込んでくる。接合付近の空乏
化した領域は正孔電流にとっては抵抗にならないが、中
性領域として残ったｐ型領域は、正孔電流にとっては比
較的高い抵抗となる。とくに図１０の比抵抗の曲線を見
ると、空乏化した領域に隣接した不純物濃度にして１０
¹⁶〜１０¹⁷ｃｍ~³台の領域は、正孔の導電路の抵抗全体
から見て、抵抗成分のかなりの部分を占めることがわか
る。また、ここでは印加された電圧がすべてｐ型領域に
かかると仮定して説明したが、電圧がｎ型領域に分配さ
れ、ｐ型領域の空乏層が減れば、抵抗はますます大きく
なる。しかし、本発明の半導体素子においては、この空
乏化せずに中性領域として残ったｐ型領域をなくすよう
に低抵抗のｐ⁺型バイパス領域９が設けてあるため、正
孔はこれを通って、低抵抗でゲート電極１８へ排出され
る。よって、ターンオフ時間が短縮される。

【００３９】ここで、ｐ⁺型バイパス領域９の付加によ
る抵抗値の低下度合を概算してみる。まず従来例図６〜
図９の構造において考える。ここで、チャネル厚みＨは
２μｍ、チャネル長Ｌは６μｍとする。また、図９にお
いてｐ型ゲート領域８は図中のゲート電極１８とのコン
タクト窓と同形の領域に、５×１０¹⁵ｃｍ~²のホウ素を
イオン注入し熱拡散によって形成したもので、表面方向
（横方向）のｐｎ接合深さは１０μｍとする。なお、ド
レイン領域２の不純物濃度は１０¹⁴ｃｍ~³とする。する
と、図８中の線分Ｂ−Ｂに沿った素子表面の実効的な不
純物濃度の分布は前記図１０のようになる。

【００４０】このような従来の構造において、ゲート電
極１８に負電位を印加した効果として、空乏層がｐ型領
域側「−２μｍ」の位置まで伸びたとしよう。すると、
空乏層端の不純物濃度はおよそ５×１０¹⁵ｃｍ~³であ
る。この地点からゲート電極１８までのｐ型中性領域の
抵抗値を積算する。計算を簡単にするために、ターンオ
フ時にこの領域を流れる正孔は、ここでは図１０のよう
な不純物濃度分布を持つ１次元のｐ型領域を直線的に流
れるものとする。すなわち、チャネル厚みＨが２μｍ、
チャネル長Ｌが６μｍの長方形を断面とし、ただし面内
の不純物濃度は一定として、ｐｎ接合から伸びる空乏層
の端部からゲート電極１８とのコンタクト部までの距離
Ｄを差し引き８μｍとする、図１１のような立体でこれ
を近似して計算すると、その抵抗値は概略１２００Ωと
なる。

【００４１】一方、図１〜図４に示す本実施の形態のよ
うなｐ⁺型バイパス領域９の抵抗を計算する。電流断面
の幅は２μｍで上記と同一であるが、領域の深さは０.
５μｍ、不純物濃度は１０²⁰ｃｍ~³均一として計算する
と、同じ長さの領域の抵抗は約９０Ωとなる。このｐ⁺
型バイパス領域９の抵抗は、前記ｐ型ゲート領域８の抵
抗に並列に接続されることになるので、このｐ型領域の
導電率は約１４倍高くなることになる。実際には、素子
外の抵抗成分や、素子に本質的なターンオフ速度もある
が、実験ではこのｐ⁺型バイパス領域９の付加により、
素子の電流降下時間は３倍速くなった。

【００４２】次に、ｐ⁺型バイパス領域９の範囲につい
て説明する。ｐ⁺型バイパス領域９は、本質的には上記
に説明したように、ターンオフの際に高抵抗領域となる
ｐ型領域、すなわち図１０によれば不純物濃度にして１
０¹⁶ｃｍ~³台以下の空乏化しない領域に付加してあれば
よい。また図１もしくは図４に示すようにｐｎ接合を越
えてｎ型領域に突き出してもよい。しかし、あまりにソ
ース領域３に近づいてしまうと、今度はオン状態の時に
ゲート／ソース間の抵抗が低くなり、ゲート領域８から
注入した正孔のうちソース領域３へ即座に流れ込む分量
が多くなって、ドレイン領域２を伝導度変調する正孔の
分量が減少してしまうかもしれない。すなわち、これは
電流増幅率の低下を意味する。しかし、これに関する最
適条件は素子の他の用件によって違ってくる。例えば、
基板領域１上に層状をなしているドレイン領域２の厚み
は素子耐圧の仕様から決まるが、同時に電流増幅率にも
影響する。また、固定電位絶縁電極６自身の幅も同様に
電流増幅率に影響するが、これは素子の製造技術などに
依存する。いずれにせよ、図１の程度に突き出ていても
問題ない。

【００４３】また、一般のｐｎ接合において、図４のよ
うにｐ⁺型バイパス領域９がｐ型ゲート領域８の接合か
ら飛び出していると、曲率の小さいｐ⁺型バイパス領域
９の端部に電界が集中して、素子耐圧を低下してしま
う。しかし本発明においては、図３のように飛び出して
いるｐ⁺型バイパス領域９は、図１に見るように両側を
固定電位絶縁電極６に挟まれていて、素子表面にあるｐ
⁺型バイパス領域９にはドレイン電界がかからない。そ
の機構は前述したように、ソース領域３にドレイン電界
が影響しないのと同じである。

【００４４】要するにこのｐ⁺型バイパス領域９は、タ
ーンオフ時に、それまでドレイン領域２、チャネル領域
７ならびに絶縁膜５界面にある正孔がｐ型ゲート領域８
を通ってゲート電極１８へ排出される際、その導電率を
向上して迅速なターンオフを促すべく、正孔電流路の抵
抗値を低減せしめるものである。よって図４にはｐ⁺型
バイパス領域９をデバイス表面に形成したが、前記請求
項１の構成を満たし、かつ、デバイスの耐圧に影響しな
い範囲で、例えば、デバイスの表面から離れた内部に存
在しても構わない。

【００４５】次に、図５は本発明の第二の実施の形態を
示す図である。なお、図５は前記図４に対応する素子の
断面図であり、図中番号の同じものは同じ要素を示す。

【００４６】本実施の形態では、前記ｐ⁺型バイパス領
域９がなく、そのかわりに素子表面において金属製のゲ
ート電極１８が、ｐ型ゲート領域８の低不純物濃度領域
にも接触していてショットキー接合２０を形成してい
る。さらに、前記図４の実施の形態においてはｐ⁺型バ
イパス領域９はゲート領域８とゲート電極１８とを抵抗
性接触させるためのコンタクト領域を兼ねていたが、図
５ではそれがないので、代わりにｐ⁺型コンタクト領域
１９が存在する。なお、不純物濃度がおよそ１０¹⁸ｃｍ
~³以下の半導体領域は、金属と接触するとショットキー
接合を形成する。

【００４７】動作を説明する。まず、素子を導通状態に
すべくゲート電極１８に正電位を印加すると、電流を構
成する電荷すなわち正孔は、ｐ⁺型コンタクト領域１９
を通して金属領域から半導体へ流れる。このとき、ショ
ットキー接合２０は逆バイアス状態なので金属領域から
半導体領域への正孔の移動はない。よって、この条件で
は図４の構造と同様の動作をする。

【００４８】つぎに、素子をターンオフさせるべく、ゲ
ート電極１８に印加した正電位を負電位に転じると、図
５中のショットキー接合２０は正孔に対して順バイアス
となり、ドレイン領域２に充満している過剰正孔は、ｐ
⁺型コンタクト領域１９を介さずとも即座にゲート電極
１８に流れ込むことができ、ターンオフ時に特にチャネ
ル領域７からｐ型ゲート領域８に流れ込む正孔にとっ
て、ｐ型領域内の抵抗はほとんどなきに等しくなる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態の斜視図。

【図２】本発明の第一の実施の形態の断面図。

【図３】本発明の第一の実施の形態における表面構造を
示す断面図。

【図４】本発明の第一の実施の形態の他の角度から見た
断面図。

【図５】本発明の第二の実施の形態の断面図。

【図６】従来例の斜視図。

【図７】従来例の断面図。

【図８】従来例における表面構造を示す断面図。

【図９】従来例の他の角度から見た断面図。

【図１０】ゲート領域接合近傍の不純物濃度および比抵
抗を説明するグラフ。

【図１１】ターンオフ時に正孔が流れるゲート領域を近
似した立体図。

【符号の説明】

１…基板領域 ２…ドレイン領域 ３…ソース領域 ４…ＭＯＳ型電極 ５…絶縁膜 ６…固定電位絶縁電
極 ７…チャネル領域 ８…ゲート領域 ９…バイパス領域 １０…層間絶縁膜 １１…ドレイン電極 １３…ソース電極 １８…ゲート電極 １９…ｐ⁺型コンタ
クト領域 ２０…ショットキー接合 Ｈ…チャネル厚み Ｌ…チャネル長

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ドレイン領域である一導電型の半導体基体
   の一主面に接して同一導電型のソース領域を一個または
   複数個有し、 前記主面に接して前記ソース領域を挟み込むように配置
   された溝を一個または複数個有し、 前記溝の内部には絶縁膜によって前記ドレイン領域と絶
   縁され、かつ、前記ソース領域と同電位に保たれた固定
   電位絶縁電極を有し、 前記固定電位絶縁電極は、前記絶縁膜を介して隣接する
   前記ドレイン領域に空乏領域を形成するような仕事関数
   の導電性材料から成り、 前記ソース領域に接する前記ドレイン領域の一部であっ
   て、前記固定電位絶縁電極によって挟み込まれたチャネ
   ル領域を有し、 前記チャネル領域には前記固定電位絶縁電極の周囲に形
   成された前記空乏領域によって多数キャリアの移動を阻
   止するポテンシャル障壁が形成されており、 遮断状態における前記ドレイン領域側からの電界が前記
   ソース領域近傍に影響を及ぼさないように、前記チャネ
   ル領域にあって前記溝の底部から前記ソース領域までの
   距離すなわちチャネル長は、前記チャネル領域に臨んで
   対面する前記溝の側壁同士の距離すなわちチャネル厚み
   の、少なくとも２倍以上となっており、 さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の
   界面に少数キャリアを導入して反転層を形成し、前記固
   定電位絶縁電極から前記ドレイン領域への電界を遮蔽し
   て前記チャネル領域に形成されたポテンシャル障壁を減
   少もしくは消滅させてチャネルを開くべく、前記絶縁膜
   ならびに前記ドレイン領域に接して、前記ソース領域に
   は接しない、反対導電型のゲート領域を有し、さらに前
   記ゲート領域と接続するゲート電極を有する半導体装置
   において、 ターンオフ時に前記反転層ならびに前記ドレイン領域か
   ら前記反対導電型ゲート領域へ移動する、前記少数キャ
   リア電流に対する抵抗を低減すべく、少なくとも前記固
   定電位絶縁電極に挟まれた領域で前記絶縁膜に接し、か
   つ前記ゲート領域と接し、前記ソース領域とは接しない
   反対導電型で前記ゲート領域よりも高不純物濃度のバイ
   パス領域をさらに有する、ことを特徴とする半導体装
   置。
2. 【請求項２】ドレイン領域である一導電型の半導体基体
   の一主面に接して同一導電型のソース領域を一個または
   複数個有し、 前記主面に接して前記ソース領域を挟み込むように配置
   された溝を一個または複数個有し、 前記溝の内部には絶縁膜によって前記ドレイン領域と絶
   縁され、かつ、前記ソース領域と同電位に保たれた固定
   電位絶縁電極を有し、 前記固定電位絶縁電極は、前記絶縁膜を介して隣接する
   前記ドレイン領域に空乏領域を形成するような仕事関数
   の導電性材料から成り、 前記ソース領域に接する前記ドレイン領域の一部であっ
   て、前記固定電位絶縁電極によって挟み込まれたチャネ
   ル領域を有し、 前記チャネル領域には前記固定電位絶縁電極の周囲に形
   成された前記空乏領域によって多数キャリアの移動を阻
   止するポテンシャル障壁が形成されていて、 遮断状態における前記ドレイン領域側からの電界が前記
   ソース領域近傍に影響を及ぼさないように、前記チャネ
   ル領域にあって前記溝の底部から前記ソース領域までの
   距離すなわちチャネル長は、前記チャネル領域に臨んで
   対面する前記溝の側壁同士の距離すなわちチャネル厚み
   の、少なくとも２倍以上となっており、 さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の
   界面に少数キャリアを導入して反転層を形成し、前記固
   定電位絶縁電極から前記ドレイン領域への電界を遮蔽し
   て前記チャネル領域に形成されたポテンシャル障壁を減
   少もしくは消滅させてチャネルを開くべく、前記絶縁膜
   ならびに前記ドレイン領域に接して、前記ソース領域に
   は接しない、反対導電型のゲート領域を有し、さらに前
   記ゲート領域の一部と抵抗性接続する金属製のゲート電
   極を有する半導体装置において、 前記ゲート領域と前記チャネル領域の接合近傍で、前記
   金属製のゲート電極が前記ゲート領域とショットキー接
   続している、ことを特徴とする半導体装置。