JPH0637335A - 埋込み構造もしくは切込み構造を有する静電誘導ダイオード - Google Patents
埋込み構造もしくは切込み構造を有する静電誘導ダイオードInfo
- Publication number
- JPH0637335A JPH0637335A JP21075192A JP21075192A JPH0637335A JP H0637335 A JPH0637335 A JP H0637335A JP 21075192 A JP21075192 A JP 21075192A JP 21075192 A JP21075192 A JP 21075192A JP H0637335 A JPH0637335 A JP H0637335A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- buried
- anode
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 本発明は逆回復電荷量が少なく逆回復時間の
短い高速・低損失、しかも高耐圧な埋込み構造もしくは
切込み構造を有する静電誘導ダイオードを提供すること
を目的とする。 【構成】 本発明は、特に高抵抗層内にキャリアのライ
フタイム分布を持たせアノード領域，カソード領域近傍
はライフタイムを長く設定して静電誘導効果を顕著に働
かせるとともにアノード領域，カソード領域から離隔す
るに従ってライフタイム分布を徐々に短く設定するかＵ
字もしくはＶ字形状に設定する特徴を有し、アノード領
域，カソード領域の一方もしくは両方の領域に静電誘導
効果を利用した埋込み構造もしくは切込み構造の静電誘
導短絡構造を設定し、高速化・低損失化，高耐圧化を達
成できる埋込み構造もしくは切込み構造を有する静電誘
導ダイオードとしての構成を有する。
短い高速・低損失、しかも高耐圧な埋込み構造もしくは
切込み構造を有する静電誘導ダイオードを提供すること
を目的とする。 【構成】 本発明は、特に高抵抗層内にキャリアのライ
フタイム分布を持たせアノード領域，カソード領域近傍
はライフタイムを長く設定して静電誘導効果を顕著に働
かせるとともにアノード領域，カソード領域から離隔す
るに従ってライフタイム分布を徐々に短く設定するかＵ
字もしくはＶ字形状に設定する特徴を有し、アノード領
域，カソード領域の一方もしくは両方の領域に静電誘導
効果を利用した埋込み構造もしくは切込み構造の静電誘
導短絡構造を設定し、高速化・低損失化，高耐圧化を達
成できる埋込み構造もしくは切込み構造を有する静電誘
導ダイオードとしての構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て、ダイオードに関し、特に高抵抗層内にキャリアのラ
イフタイム分布を持たせアノード領域，カソード領域近
傍はライフタイムを長く設定して静電誘導効果を顕著に
働かせるとともにアノード領域，カソード領域から離隔
するに従ってライフタイムを徐々に短く設定するかＵ字
もしくはＶ字形状に設定する特徴を有し、アノード領
域，カソード領域の一方もしくは両方の領域に静電誘導
効果を利用した埋込み構造もしくは切込み構造を設定
し、構造上大容量（大電流，高耐圧）化が容易で、かつ
高速化・低損失化を達成できる埋込み構造もしくは切込
み構造を有する静電誘導ダイオードに関する。
て、ダイオードに関し、特に高抵抗層内にキャリアのラ
イフタイム分布を持たせアノード領域，カソード領域近
傍はライフタイムを長く設定して静電誘導効果を顕著に
働かせるとともにアノード領域，カソード領域から離隔
するに従ってライフタイムを徐々に短く設定するかＵ字
もしくはＶ字形状に設定する特徴を有し、アノード領
域，カソード領域の一方もしくは両方の領域に静電誘導
効果を利用した埋込み構造もしくは切込み構造を設定
し、構造上大容量（大電流，高耐圧）化が容易で、かつ
高速化・低損失化を達成できる埋込み構造もしくは切込
み構造を有する静電誘導ダイオードに関する。
【０００２】
【従来の技術】従来高速ダイオードとしては、村岡、井
口、堀田、清水により開示された「高速ダイオード」特
許第１６０７８０４号、村岡により開示された「高速ダ
イオード」特許第１６０７８０５号等がある。上記ダイ
オードの構造においてはカソード側をＮ+ Ｐ+ Ｎ+ Ｐ+
……構造とすることによって、カソード側に短絡構造を
設け、逆回復時における少数キャリアの蓄積を抑制し、
かつオン電圧を低減化する工夫が施されている。
口、堀田、清水により開示された「高速ダイオード」特
許第１６０７８０４号、村岡により開示された「高速ダ
イオード」特許第１６０７８０５号等がある。上記ダイ
オードの構造においてはカソード側をＮ+ Ｐ+ Ｎ+ Ｐ+
……構造とすることによって、カソード側に短絡構造を
設け、逆回復時における少数キャリアの蓄積を抑制し、
かつオン電圧を低減化する工夫が施されている。
【０００３】一方、静電誘導効果を利用する構造をアノ
ード側もしくはカソード側或いは両方の側において設定
する静電誘導ダイオードについては、乾田、西澤、玉蟲
により「ｐｎ接合ダイオード」特開平１−９１４７５号
公報において開示されている。
ード側もしくはカソード側或いは両方の側において設定
する静電誘導ダイオードについては、乾田、西澤、玉蟲
により「ｐｎ接合ダイオード」特開平１−９１４７５号
公報において開示されている。
【０００４】しかるに、高耐圧の静電誘導ダイオードに
おいては高抵抗層領域を比較的厚く形成する必要があ
る。更に高電界が高抵抗層に印加される方が高速動作に
向くため、高抵抗層領域は、ｉ層に近い方がよい。一
方、このような高電界が印加される高耐圧ダイオードに
おいては、アノード領域及びカソード領域内にも電界が
侵入するため、アノード領域及びカソード領域を比較的
厚く形成する必要が生ずる。更に、このような高電界の
侵入を緩和するためアノード領域，カソード領域にはｐ
- 層，ｎ- 層を介在させて、電界緩和層を形成する必要
が生ずる。
おいては高抵抗層領域を比較的厚く形成する必要があ
る。更に高電界が高抵抗層に印加される方が高速動作に
向くため、高抵抗層領域は、ｉ層に近い方がよい。一
方、このような高電界が印加される高耐圧ダイオードに
おいては、アノード領域及びカソード領域内にも電界が
侵入するため、アノード領域及びカソード領域を比較的
厚く形成する必要が生ずる。更に、このような高電界の
侵入を緩和するためアノード領域，カソード領域にはｐ
- 層，ｎ- 層を介在させて、電界緩和層を形成する必要
が生ずる。
【０００５】更に、静電誘導ダイオード構造において
は、少数キャリアを引き抜くためのｎ+ アノード短絡領
域及びｐ+ カソード短絡領域の前面には実質的にｐ+ ア
ノード領域及びｎ+ カソード領域でそれぞれ挟まれたチ
ャネル領域が形成され、しかもこのチャネル領域内の電
位障壁によってそれぞれの短絡領域は充分に電気的にシ
ールドされている必要がある。しかしながら、高耐圧化
を指向し、強電界がアノード側，カソード側に侵入しや
すい構造においては、これらのダイオードの電位障壁の
低下を招き、リーク電流の増大、高耐圧化に対する抑制
効果を生ずるもととなる。
は、少数キャリアを引き抜くためのｎ+ アノード短絡領
域及びｐ+ カソード短絡領域の前面には実質的にｐ+ ア
ノード領域及びｎ+ カソード領域でそれぞれ挟まれたチ
ャネル領域が形成され、しかもこのチャネル領域内の電
位障壁によってそれぞれの短絡領域は充分に電気的にシ
ールドされている必要がある。しかしながら、高耐圧化
を指向し、強電界がアノード側，カソード側に侵入しや
すい構造においては、これらのダイオードの電位障壁の
低下を招き、リーク電流の増大、高耐圧化に対する抑制
効果を生ずるもととなる。
【０００６】更に、高耐圧でしかも大電流のダイオード
に対しては、これらの高耐圧化のための問題点の克服の
みならず、オン状態における電流を均一化する構造的工
夫が必要となる。
に対しては、これらの高耐圧化のための問題点の克服の
みならず、オン状態における電流を均一化する構造的工
夫が必要となる。
【０００７】更に、逆回復時の電荷量を低減化するとと
もに、アノード及びカソード側から深さ方向に広い領域
に高速に空乏層を広げ、アノード，カソードから電荷を
吸収するとともに、短絡領域からの少数キャリアの吸収
効果を高め、アノード側近傍，カソード側近傍の少数キ
ャリアを広く吸収できる構造が望ましい。
もに、アノード及びカソード側から深さ方向に広い領域
に高速に空乏層を広げ、アノード，カソードから電荷を
吸収するとともに、短絡領域からの少数キャリアの吸収
効果を高め、アノード側近傍，カソード側近傍の少数キ
ャリアを広く吸収できる構造が望ましい。
【０００８】更に、高耐圧化に伴なう高抵抗層の厚さの
増大によって高抵抗層の厚さ方向の深い領域における残
留キャリアによる逆回復時間の増大を抑制する必要が生
ずる。
増大によって高抵抗層の厚さ方向の深い領域における残
留キャリアによる逆回復時間の増大を抑制する必要が生
ずる。
【０００９】従来の静電誘導ダイオードにおいては、高
耐圧化のための具体的構造が開示されていなかった。ま
たアノード領域，カソード領域において静電誘導効果を
充分に発揮させるためのライフタイム分布について、特
にアノードからカソード方向の縦方向についてのライフ
タイム分布について、何ら提案されていなかった。更に
また、高耐圧化に伴なう静電誘導障壁の低下を防止する
ための電界緩和層を設定する等の工夫も配慮されていな
かった。また、アノート領域もしくはカソード領域の一
方、もしくは両方の領域においてそれぞれ設定する静電
誘導短絡領域に対して広い領域から少数キャリアを取り
込むための構造的工夫についても何ら提案されていなか
った。更にまた、カソード領域において積極的に静電誘
導効果をもたらすための構造的工夫とその理由について
も配慮されていなかった。
耐圧化のための具体的構造が開示されていなかった。ま
たアノード領域，カソード領域において静電誘導効果を
充分に発揮させるためのライフタイム分布について、特
にアノードからカソード方向の縦方向についてのライフ
タイム分布について、何ら提案されていなかった。更に
また、高耐圧化に伴なう静電誘導障壁の低下を防止する
ための電界緩和層を設定する等の工夫も配慮されていな
かった。また、アノート領域もしくはカソード領域の一
方、もしくは両方の領域においてそれぞれ設定する静電
誘導短絡領域に対して広い領域から少数キャリアを取り
込むための構造的工夫についても何ら提案されていなか
った。更にまた、カソード領域において積極的に静電誘
導効果をもたらすための構造的工夫とその理由について
も配慮されていなかった。
【００１０】更にまた、従来プレーナ構造を有する静電
誘導ダイオードについては乾田，西澤，玉蟲による「ｐ
ｎ接合ダイオード」特開平１−９１４７５号公報や、或
いは玉蟲，村岡による「プレーナ構造を有する静電誘導
ダイオード」特願平４−号に開示されているが、アノー
ド領域，カソード領域を比較的厚く形成し、高抵抗層に
は強電界を印加でき、より高耐圧化を指向するととも
に、広い面積に比較的均一に電流を流せる埋込み構造も
しくは切込み構造を有する静電誘導ダイオードについて
は何ら開示されていなかった。
誘導ダイオードについては乾田，西澤，玉蟲による「ｐ
ｎ接合ダイオード」特開平１−９１４７５号公報や、或
いは玉蟲，村岡による「プレーナ構造を有する静電誘導
ダイオード」特願平４−号に開示されているが、アノー
ド領域，カソード領域を比較的厚く形成し、高抵抗層に
は強電界を印加でき、より高耐圧化を指向するととも
に、広い面積に比較的均一に電流を流せる埋込み構造も
しくは切込み構造を有する静電誘導ダイオードについて
は何ら開示されていなかった。
【００１１】
【発明が解決しようとする課題】本発明の目的はアノー
ド領域，カソード領域の一方もしくは両方の領域に静電
誘導効果を利用した構造を設定し、しかも高抵抗層内に
ライフタイム分布を設定し、高耐圧化に向いた埋込み構
造もしくは切込み構造を有する静電誘導ダイオードを提
供することを目的とする。
ド領域，カソード領域の一方もしくは両方の領域に静電
誘導効果を利用した構造を設定し、しかも高抵抗層内に
ライフタイム分布を設定し、高耐圧化に向いた埋込み構
造もしくは切込み構造を有する静電誘導ダイオードを提
供することを目的とする。
【００１２】本発明の更に別の目的の一つは、高耐圧，
大電流，逆回復電荷量が少なく逆回復時間の短い高速，
低損失の埋込み構造もしくは切込み構造を有する静電誘
導ダイオードを提供することにある。
大電流，逆回復電荷量が少なく逆回復時間の短い高速，
低損失の埋込み構造もしくは切込み構造を有する静電誘
導ダイオードを提供することにある。
【００１３】本発明の更に別の目的の一つは、高耐圧に
伴なう強電界を緩和する領域を介在させた埋込み構造も
しくは切込み構造を有する静電誘導ダイオードを提供す
ることを目的とする。
伴なう強電界を緩和する領域を介在させた埋込み構造も
しくは切込み構造を有する静電誘導ダイオードを提供す
ることを目的とする。
【００１４】更に、本発明の目的の一つは、強電界に伴
なう静電誘導障壁高さの低下を抑制し高耐圧化に向いた
埋込み構造もしくは切込み構造を有する静電誘導ダイオ
ードを提供することを目的とする。
なう静電誘導障壁高さの低下を抑制し高耐圧化に向いた
埋込み構造もしくは切込み構造を有する静電誘導ダイオ
ードを提供することを目的とする。
【００１５】更に、本発明の目的の一つは、アノード，
カソードの一方、もしくは両方に設定する静電誘導短絡
領域を従来の静電誘導ダイオード構造と比べ比較的広い
領域に形成し、少数キャリアの吸収の効果を高めた埋込
み構造もしくは切込み構造を有する静電誘導ダイオード
を提供することを目的とする。
カソードの一方、もしくは両方に設定する静電誘導短絡
領域を従来の静電誘導ダイオード構造と比べ比較的広い
領域に形成し、少数キャリアの吸収の効果を高めた埋込
み構造もしくは切込み構造を有する静電誘導ダイオード
を提供することを目的とする。
【００１６】更に本発明の目的の一つは、高耐圧化を指
向してアノード領域，カソード領域を比較的厚く形成す
るとともに、短絡領域に対するシールド効果を高めたこ
とを特徴とする埋込み構造もしくは切込み構造を有する
静電誘導ダイオードを提供することを目的とする。
向してアノード領域，カソード領域を比較的厚く形成す
るとともに、短絡領域に対するシールド効果を高めたこ
とを特徴とする埋込み構造もしくは切込み構造を有する
静電誘導ダイオードを提供することを目的とする。
【００１７】更に本発明の目的の一つは、アノード領
域，カソード領域を比較的厚く形成するとともに、高抵
抗層に対して比較的強電界を印加できるｐ−ｉ（ｎ- ，
ｐ- ）−ｎ構造を有し、更にアノード領域，カソード領
域内に設けた埋込み層に対してＴ字形状の拡散領域もし
くは切込まれた溝内に金属層を充鎭する構造を形成し
て、少数キャリアのシャッター効果を高め、これらのｐ
+ アノード領域に挟まれるｎ+ 短絡領域、或いは、ｎ+
カソード領域に挟まれるｐ+ 短絡領域に対して、少数キ
ャリアの取込み効率を高めたことを特徴とする埋込み構
造もしくは切込み構造を有する静電誘導ダイオードを提
供することを目的とする。
域，カソード領域を比較的厚く形成するとともに、高抵
抗層に対して比較的強電界を印加できるｐ−ｉ（ｎ- ，
ｐ- ）−ｎ構造を有し、更にアノード領域，カソード領
域内に設けた埋込み層に対してＴ字形状の拡散領域もし
くは切込まれた溝内に金属層を充鎭する構造を形成し
て、少数キャリアのシャッター効果を高め、これらのｐ
+ アノード領域に挟まれるｎ+ 短絡領域、或いは、ｎ+
カソード領域に挟まれるｐ+ 短絡領域に対して、少数キ
ャリアの取込み効率を高めたことを特徴とする埋込み構
造もしくは切込み構造を有する静電誘導ダイオードを提
供することを目的とする。
【００１８】更に本発明の目的の一つは、アノード領域
よりはむしろカソード領域に埋込み構造の静電誘導効果
を効果的に引き起こす構造を積極的に導入することによ
って、カソード領域のｐ+ 静電誘導短絡領域に対する正
孔の取り込み効率を高め、ｎ+ カソード領域から広がる
空乏層によって正孔のシャッター効果を高めた、逆回復
時間の短縮された、埋込み構造もしくは切込み構造の静
電誘導ダイオードを提供することを目的とする。
よりはむしろカソード領域に埋込み構造の静電誘導効果
を効果的に引き起こす構造を積極的に導入することによ
って、カソード領域のｐ+ 静電誘導短絡領域に対する正
孔の取り込み効率を高め、ｎ+ カソード領域から広がる
空乏層によって正孔のシャッター効果を高めた、逆回復
時間の短縮された、埋込み構造もしくは切込み構造の静
電誘導ダイオードを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の構造的特徴は高
耐圧化静電誘導ダイオードとしての構造上、高抵抗層中
にライフタイムの分布を持たせ、かつアノード領域，カ
ソード領域を比較的厚く形成し、かつ電界緩和領域を介
在させるとともに、アノード領域，カソード領域内に埋
込み層を形成し、短絡領域から広い領域の少数キャリア
を吸収し、かつ静電誘導効果が生ずる構造にある。
耐圧化静電誘導ダイオードとしての構造上、高抵抗層中
にライフタイムの分布を持たせ、かつアノード領域，カ
ソード領域を比較的厚く形成し、かつ電界緩和領域を介
在させるとともに、アノード領域，カソード領域内に埋
込み層を形成し、短絡領域から広い領域の少数キャリア
を吸収し、かつ静電誘導効果が生ずる構造にある。
【００２０】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、アノード領域と、カソード領域
と、アノード領域とカソード領域に挟まれた高抵抗層領
域と、及びアノード領域，カソード領域にそれぞれ接触
するアノード電極，カソード電極を具備するダイオード
において、アノード領域，カソード領域の一方もしくは
両方の領域に静電誘導効果を利用した埋込み構造もしく
は切込み構造を設定し、
ある。即ち、本発明は、アノード領域と、カソード領域
と、アノード領域とカソード領域に挟まれた高抵抗層領
域と、及びアノード領域，カソード領域にそれぞれ接触
するアノード電極，カソード電極を具備するダイオード
において、アノード領域，カソード領域の一方もしくは
両方の領域に静電誘導効果を利用した埋込み構造もしく
は切込み構造を設定し、
【００２１】前記高抵抗層領域は、その領域内におい
て、少数キャリアのライフタイム分布に前記アノード領
域から前記カソード領域に向かう前記高抵抗層の厚さ方
向において場所的に変化するライフタイム分布を具備
し、
て、少数キャリアのライフタイム分布に前記アノード領
域から前記カソード領域に向かう前記高抵抗層の厚さ方
向において場所的に変化するライフタイム分布を具備
し、
【００２２】ともに、アノード領域及びカソード領域近
傍においてライフタイムが長く、ア１ード領域及びカソ
ード領域から高抵抗層領域内の厚さ方向に離隔するに従
ってライフタイムが徐々に短くなり、高抵抗層領域のほ
ぼ中央部付近においてともに最小となるライフタイム分
布を具備することを特徴とする埋込み構造もしくは切込
み構造を有する静電誘導ダイオードとしての構成を有す
る。
傍においてライフタイムが長く、ア１ード領域及びカソ
ード領域から高抵抗層領域内の厚さ方向に離隔するに従
ってライフタイムが徐々に短くなり、高抵抗層領域のほ
ぼ中央部付近においてともに最小となるライフタイム分
布を具備することを特徴とする埋込み構造もしくは切込
み構造を有する静電誘導ダイオードとしての構成を有す
る。
【００２３】或いはまた、アノード領域，カソード領域
の一方もしくは両方の領域に静電誘導効果を利用した埋
込み構造もしくは切込み構造を設定し、
の一方もしくは両方の領域に静電誘導効果を利用した埋
込み構造もしくは切込み構造を設定し、
【００２４】前記アノード電極及びカソード電極間に印
加する逆バイアス電圧の印加時において、それぞれアノ
ード領域及びカソード領域から前記比較的ライフタイム
の長い高抵抗層内に広がる最大空乏層幅をＷA ，ＷK と
し、前記高抵抗層領域の中性領域の厚さをＷi とする
と、Ｗi の幅を有する高抵抗層領域に最小のライフタイ
ムτO が分布することを特徴とする埋込み構造もしくは
切込み構造を有する静電誘導ダイオードとしての構成を
有する。
加する逆バイアス電圧の印加時において、それぞれアノ
ード領域及びカソード領域から前記比較的ライフタイム
の長い高抵抗層内に広がる最大空乏層幅をＷA ，ＷK と
し、前記高抵抗層領域の中性領域の厚さをＷi とする
と、Ｗi の幅を有する高抵抗層領域に最小のライフタイ
ムτO が分布することを特徴とする埋込み構造もしくは
切込み構造を有する静電誘導ダイオードとしての構成を
有する。
【００２５】或いはまた、前記アノード領域もしくはカ
ソード領域の少なくとも一方の領域内には該領域の導電
型と反対導電型の静電誘導短絡領域を具備することを特
徴とする埋込み構造もしくは切込み構造を有する静電誘
導ダイオードとしての構成を有する。
ソード領域の少なくとも一方の領域内には該領域の導電
型と反対導電型の静電誘導短絡領域を具備することを特
徴とする埋込み構造もしくは切込み構造を有する静電誘
導ダイオードとしての構成を有する。
【００２６】或いはまた、前記アノード領域は、高不純
物密度のｐ+ 領域とｎ+ 短絡領域を含み、前記ｐ+ 領域
から広がる空乏層によって前記ｎ+ 短絡領域は電気的に
シールドされるとともに、前記ｎ+ 短絡領域前面の前記
ｐ+ 領域で挟まれたチャネル領域には充分に高い電位障
壁が形成されることを特徴とする埋込み構造もしくは切
込み構造を有する静電誘導ダイオードとしての構成を有
する。
物密度のｐ+ 領域とｎ+ 短絡領域を含み、前記ｐ+ 領域
から広がる空乏層によって前記ｎ+ 短絡領域は電気的に
シールドされるとともに、前記ｎ+ 短絡領域前面の前記
ｐ+ 領域で挟まれたチャネル領域には充分に高い電位障
壁が形成されることを特徴とする埋込み構造もしくは切
込み構造を有する静電誘導ダイオードとしての構成を有
する。
【００２７】或いはまた、前記カソード領域は高不純物
密度のｎ+ 領域とｐ+ 短絡領域を含み、前記ｎ+ 領域か
ら広がる空乏層によって、前記ｐ+ 短絡領域は電気的に
シールドされるとともに、前記ｐ+ 短絡領域前面の前記
ｎ+ 領域で挟まれたチャネル領域には充分に高い電位障
壁が形成されることを特徴とする埋込み構造もしくは切
込み構造を有する静電誘導ダイオードとしての構成を有
する。
密度のｎ+ 領域とｐ+ 短絡領域を含み、前記ｎ+ 領域か
ら広がる空乏層によって、前記ｐ+ 短絡領域は電気的に
シールドされるとともに、前記ｐ+ 短絡領域前面の前記
ｎ+ 領域で挟まれたチャネル領域には充分に高い電位障
壁が形成されることを特徴とする埋込み構造もしくは切
込み構造を有する静電誘導ダイオードとしての構成を有
する。
【００２８】或いはまた、前記アノード領域は所定の厚
さのＷp の実質的に空乏化されたｐ- 層中に形成され、
前記ｐ- 層中に所定のピッチで埋込まれたｐ+ 層と、ア
ノード電極に接するｎ+ 短絡層を具備し、
さのＷp の実質的に空乏化されたｐ- 層中に形成され、
前記ｐ- 層中に所定のピッチで埋込まれたｐ+ 層と、ア
ノード電極に接するｎ+ 短絡層を具備し、
【００２９】前記所定のピッチで埋込まれたｐ+ 層は互
いにｐ- 層中に広がる空乏層によって静電容量的に結合
され、実質的に空乏化されたｐ- 層中において実質的に
アノード電極とほぼ同電位になされるかもしくは埋込ま
れたｐ+ 層に対して切込まれた溝内に充鎭された金属層
を介してアノード電極と接触して同電位になされ、高抵
抗層に対向して実質的なアノード領域として働くことを
特徴とする埋込み構造もしくは切込み構造を有する静電
誘導ダイオードとしての構成を有する。
いにｐ- 層中に広がる空乏層によって静電容量的に結合
され、実質的に空乏化されたｐ- 層中において実質的に
アノード電極とほぼ同電位になされるかもしくは埋込ま
れたｐ+ 層に対して切込まれた溝内に充鎭された金属層
を介してアノード電極と接触して同電位になされ、高抵
抗層に対向して実質的なアノード領域として働くことを
特徴とする埋込み構造もしくは切込み構造を有する静電
誘導ダイオードとしての構成を有する。
【００３０】或いはまた、前記カソード領域は所定の厚
さのＷn の実質的に空乏化されたｎ- 層中に形成され、
前記ｎ- 層中に所定のピッチで埋込まれたｎ+ 層と、カ
ソード電極に接するｐ+ 短絡層を具備し、
さのＷn の実質的に空乏化されたｎ- 層中に形成され、
前記ｎ- 層中に所定のピッチで埋込まれたｎ+ 層と、カ
ソード電極に接するｐ+ 短絡層を具備し、
【００３１】前記所定のピッチで埋込まれたｎ+ 層は互
いにｎ- 層中に広がる空乏層によって静電容量的に結合
され、実質的に空乏化されたｎ- 層中において実質的に
カソード電極とほぼ同電位になされるかはもしくは埋込
まれたｎ+ 層に対して切込まれた溝内に充鎭された金属
層を介してカソード電極と接触して同電位になされ、高
抵抗層に対向して実質的なカソード領域として働くこと
を特徴とする埋込み構造もしくは切込み構造を有する静
電誘導ダイオードとしての構成を有する。
いにｎ- 層中に広がる空乏層によって静電容量的に結合
され、実質的に空乏化されたｎ- 層中において実質的に
カソード電極とほぼ同電位になされるかはもしくは埋込
まれたｎ+ 層に対して切込まれた溝内に充鎭された金属
層を介してカソード電極と接触して同電位になされ、高
抵抗層に対向して実質的なカソード領域として働くこと
を特徴とする埋込み構造もしくは切込み構造を有する静
電誘導ダイオードとしての構成を有する。
【００３２】或いはまた、前記所定のピッチで埋込まれ
たｐ+ 層と高抵抗層との間には電界緩和領域となる所定
の厚さのｐ- 層を具備することを特徴とする埋込み構造
もしくは切込み構造を有する静電誘導ダイオードとして
の構造を有する。
たｐ+ 層と高抵抗層との間には電界緩和領域となる所定
の厚さのｐ- 層を具備することを特徴とする埋込み構造
もしくは切込み構造を有する静電誘導ダイオードとして
の構造を有する。
【００３３】或いはまた、前記所定のピッチで埋込まれ
たｎ- 層と高抵抗層との間には電界緩和領域となる所定
の厚さのｎ- 層を具備することを特徴とする埋込み構造
もしくは切込み構造を有する静電誘導ダイオードとして
の構成を有する。
たｎ- 層と高抵抗層との間には電界緩和領域となる所定
の厚さのｎ- 層を具備することを特徴とする埋込み構造
もしくは切込み構造を有する静電誘導ダイオードとして
の構成を有する。
【００３４】或いはまた、前記アノード電極に接して更
にｐ+ 層を具備することを特徴とする埋込み構造もしく
は切込み構造を有する静電誘導ダイオードとしての構成
を有する。
にｐ+ 層を具備することを特徴とする埋込み構造もしく
は切込み構造を有する静電誘導ダイオードとしての構成
を有する。
【００３５】或いはまた、前記カソード電極に接して更
にｎ+ 層を具備することを特徴とする埋込み構造もしく
は切込み構造を有する静電誘導ダイオードとしての構成
を有する。
にｎ+ 層を具備することを特徴とする埋込み構造もしく
は切込み構造を有する静電誘導ダイオードとしての構成
を有する。
【００３６】或いはまた、前記所定のピッチにて埋込ま
れたｐ+ 層はその中央部の領域においてｐ+ アノード領
域と短絡し、前記ｐ+ アノード領域とｐ+ 埋込み層はｐ
+ 拡散層もしくは切込まれた溝内に充鎭された金属層に
よってＴ字形状の領域を形成するとともに、該Ｔ字形状
に挟まれたｎ- もしくはｐ- 層からなる高抵抗領域は実
質的に空乏化され、前記所定のピッチにて埋込まれたｐ
+ 層間の部分において幅が狭く形成されるとともに、前
記ｐ+ アノード領域間において相対的に幅が広く形成さ
れ、前記ｐ+ アノード領域間にはｎ+ 短絡層が形成され
ることを特徴とする埋込み構造もしくは切込み構造を有
する静電誘導ダイオードとしての構成を有する。
れたｐ+ 層はその中央部の領域においてｐ+ アノード領
域と短絡し、前記ｐ+ アノード領域とｐ+ 埋込み層はｐ
+ 拡散層もしくは切込まれた溝内に充鎭された金属層に
よってＴ字形状の領域を形成するとともに、該Ｔ字形状
に挟まれたｎ- もしくはｐ- 層からなる高抵抗領域は実
質的に空乏化され、前記所定のピッチにて埋込まれたｐ
+ 層間の部分において幅が狭く形成されるとともに、前
記ｐ+ アノード領域間において相対的に幅が広く形成さ
れ、前記ｐ+ アノード領域間にはｎ+ 短絡層が形成され
ることを特徴とする埋込み構造もしくは切込み構造を有
する静電誘導ダイオードとしての構成を有する。
【００３７】或いはまた、前記所定のピッチにて埋込ま
れたｎ+ 層はその中央部の領域においてｎ+ カソード領
域と短絡し、前記ｎ+ カソード領域とｎ+ 埋込み層はｎ
+ 拡散層もしくは切込まれた溝内に充鎭された金属層に
よってＴ字形状の領域を形成するとともに、該Ｔ字形状
に挟まれたｎ- もしくはｐ- 層からなる高抵抗領域は実
質的に空乏化され、前記所定のピッチにて埋込まれたｎ
+ 層間の部分において幅が狭く形成されるとともに、前
記ｎ+ カソード領域間において相対的に幅が広く形成さ
れ、前記ｎ+ カソード領域間にはｐ+ 短絡層が形成され
ることを特徴とする埋込み構造を有する静電誘導ダイオ
ードとしての構成を有する。
れたｎ+ 層はその中央部の領域においてｎ+ カソード領
域と短絡し、前記ｎ+ カソード領域とｎ+ 埋込み層はｎ
+ 拡散層もしくは切込まれた溝内に充鎭された金属層に
よってＴ字形状の領域を形成するとともに、該Ｔ字形状
に挟まれたｎ- もしくはｐ- 層からなる高抵抗領域は実
質的に空乏化され、前記所定のピッチにて埋込まれたｎ
+ 層間の部分において幅が狭く形成されるとともに、前
記ｎ+ カソード領域間において相対的に幅が広く形成さ
れ、前記ｎ+ カソード領域間にはｐ+ 短絡層が形成され
ることを特徴とする埋込み構造を有する静電誘導ダイオ
ードとしての構成を有する。
【００３８】
【作用】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードの動作を図１乃至図８を用い
て説明する。
有する静電誘導ダイオードの動作を図１乃至図８を用い
て説明する。
【００３９】図１は（ｐ+ ，ｐ，ｐ- ）ｉ（ｎ+ ，ｎ，
ｎ- ）ダイオードの模式的構造図とその縦方向のｉ層内
における少数キャリアのライフタイム分布を表わした図
である。図中〜は８種類のライフタイム分布を示し
ている。（ｐ+ ，ｐ，ｐ- ）或いは（ｎ+ ，ｎ，ｎ- ）
層として表わされた領域はそれぞれアノード領域，カソ
ード領域を表わしており、特に後述の図９乃至図２８に
示す実施例を含めて種々な形状にて形成される埋込み構
造もしくは切込み構造の静電誘導ダイオードのアノード
領域，カソード領域を代表的に示している。Ａはアノー
ド側，Ｋはカソード側であることを示す。Ｗp ，Ｗn は
それぞれアノード領域，カソード領域の厚さである。Ｌ
A ，ＬK はｉ層の中央点（０）からアノード領域，カソ
ード領域までの寸法を表わしている。ＷA ，ＷK はそれ
ぞれ逆回復動作時においてアノード領域１，カソード領
域２から高抵抗（ｉ）層内に広がる空乏層の幅の最大値
を示している。特に高耐圧のダイオードにおいては高抵
抗（ｉ）層の厚さを厚く設定することから、高抵抗層内
に中性領域が残ることがあるであろう。この幅をＷi と
している。実際の動作状態においていかなる電圧がアノ
ード，カソード間に印加されるか及びｉ層の厚さと不純
物密度，（ｐ+ ，ｐ，ｐ- ）領域の形状と不純物密度，
（ｎ+ ，ｎ，ｎ- ）領域の形状と不純物密度によってＷ
A ，ＷK の値は変動し、Ｗi が非常に薄くなる場合もあ
り、或いはまた、Ｗi ＜０，即ち、ＷA ，ＷK がほぼ両
側から重なり合った状態となることもあるであろう。図
１の例ではＷi ＞０の場合に対応しているがＷi ＜０の
場合についてもライフタイム分布〜を同様に考える
ことができる。
ｎ- ）ダイオードの模式的構造図とその縦方向のｉ層内
における少数キャリアのライフタイム分布を表わした図
である。図中〜は８種類のライフタイム分布を示し
ている。（ｐ+ ，ｐ，ｐ- ）或いは（ｎ+ ，ｎ，ｎ- ）
層として表わされた領域はそれぞれアノード領域，カソ
ード領域を表わしており、特に後述の図９乃至図２８に
示す実施例を含めて種々な形状にて形成される埋込み構
造もしくは切込み構造の静電誘導ダイオードのアノード
領域，カソード領域を代表的に示している。Ａはアノー
ド側，Ｋはカソード側であることを示す。Ｗp ，Ｗn は
それぞれアノード領域，カソード領域の厚さである。Ｌ
A ，ＬK はｉ層の中央点（０）からアノード領域，カソ
ード領域までの寸法を表わしている。ＷA ，ＷK はそれ
ぞれ逆回復動作時においてアノード領域１，カソード領
域２から高抵抗（ｉ）層内に広がる空乏層の幅の最大値
を示している。特に高耐圧のダイオードにおいては高抵
抗（ｉ）層の厚さを厚く設定することから、高抵抗層内
に中性領域が残ることがあるであろう。この幅をＷi と
している。実際の動作状態においていかなる電圧がアノ
ード，カソード間に印加されるか及びｉ層の厚さと不純
物密度，（ｐ+ ，ｐ，ｐ- ）領域の形状と不純物密度，
（ｎ+ ，ｎ，ｎ- ）領域の形状と不純物密度によってＷ
A ，ＷK の値は変動し、Ｗi が非常に薄くなる場合もあ
り、或いはまた、Ｗi ＜０，即ち、ＷA ，ＷK がほぼ両
側から重なり合った状態となることもあるであろう。図
１の例ではＷi ＞０の場合に対応しているがＷi ＜０の
場合についてもライフタイム分布〜を同様に考える
ことができる。
【００４０】図１において、τA はアノード側近傍のｉ
層内における少数キャリアのライフタイム分布を示し、
τK はカソード側近傍のｉ層内における少数キャリアの
ライフタイム分布を示している。τA は実際上はｉ層で
あることから、正孔のライフタイムτp ，電子のライフ
タイムτn の分布を同程度に表わしている。但し、（ｐ
+ ，ｐ，ｐ- ）層内においては、τA ＝τn であって、
静電誘導ダイオードのアノード側における静電誘導短絡
層（ｎ）に吸収されるべき電子のライフタイム分布に対
応している。
層内における少数キャリアのライフタイム分布を示し、
τK はカソード側近傍のｉ層内における少数キャリアの
ライフタイム分布を示している。τA は実際上はｉ層で
あることから、正孔のライフタイムτp ，電子のライフ
タイムτn の分布を同程度に表わしている。但し、（ｐ
+ ，ｐ，ｐ- ）層内においては、τA ＝τn であって、
静電誘導ダイオードのアノード側における静電誘導短絡
層（ｎ）に吸収されるべき電子のライフタイム分布に対
応している。
【００４１】同様にτA はｉ層内においては、正孔のラ
イフタイムτp 、電子のライフタイムτn の分布を同程
度に表わしており、（ｎ+ ，ｎ，ｎ- ）層内において
は、τK ＝τp であって、静電誘導ダイオードのカソー
ド側における静電誘導短絡層（ｐ）に吸収されるべき正
孔のライフタイム分布に対応している。
イフタイムτp 、電子のライフタイムτn の分布を同程
度に表わしており、（ｎ+ ，ｎ，ｎ- ）層内において
は、τK ＝τp であって、静電誘導ダイオードのカソー
ド側における静電誘導短絡層（ｐ）に吸収されるべき正
孔のライフタイム分布に対応している。
【００４２】本発明においては、アノード側，カソード
側近傍のライフタイムを長く設定し、これらの領域から
離れるに従って、徐々にライフタイム分布を短く設定す
ることを１つの特徴としている。これらのライフタイム
分布を（ｐ+ ，ｐ，ｐ- ）ｉ（ｎ+ ，ｎ，ｎ- ）構造の
静電誘導ダイオードにおいて、形成する例が〜であ
る。
側近傍のライフタイムを長く設定し、これらの領域から
離れるに従って、徐々にライフタイム分布を短く設定す
ることを１つの特徴としている。これらのライフタイム
分布を（ｐ+ ，ｐ，ｐ- ）ｉ（ｎ+ ，ｎ，ｎ- ）構造の
静電誘導ダイオードにおいて、形成する例が〜であ
る。
【００４３】の例はＷi 層内（Ｗi ＞０，Ｗi ＜０を
含む。Ｗi ≒０の場合は、非常に薄い層に対応）に所定
の幅で、徐々にτA からτO に減少し、或いはまたτK
からτO に減少するＵ字型或いは放物型或いはＶ字型等
のライフタイム分布を示している。ここでτO は最小の
ライフタイムである。
含む。Ｗi ≒０の場合は、非常に薄い層に対応）に所定
の幅で、徐々にτA からτO に減少し、或いはまたτK
からτO に減少するＵ字型或いは放物型或いはＶ字型等
のライフタイム分布を示している。ここでτO は最小の
ライフタイムである。
【００４４】はこれらのライフタイムの分布が溝型の
例である。即ち、矩型状にτA τOτK の分布を有する
例である。
例である。即ち、矩型状にτA τOτK の分布を有する
例である。
【００４５】の分布例は、ＷA の端からＷK の端に致
るｉ層の幅Ｗi の幅にライフタイム分布をＵ字型或いは
放物型形状に有する例である。
るｉ層の幅Ｗi の幅にライフタイム分布をＵ字型或いは
放物型形状に有する例である。
【００４６】の分布例は、Ｗi の幅のみτO の分布を
有する溝型の例である。即ち、矩型状にτA τ
O （Ｗi ）τK の分布を有する例である。
有する溝型の例である。即ち、矩型状にτA τ
O （Ｗi ）τK の分布を有する例である。
【００４７】の分布例は、ＷA の内部から徐々にライ
フタイムτA が減少し、中心点（０）近傍において最小
のライフタイムτO となり、同様にＷK の内部から徐々
にライフタイムτK が減少し、中心点（０）近傍におい
て最小のライフタイムτO となる分布を有する例であ
る。
フタイムτA が減少し、中心点（０）近傍において最小
のライフタイムτO となり、同様にＷK の内部から徐々
にライフタイムτK が減少し、中心点（０）近傍におい
て最小のライフタイムτO となる分布を有する例であ
る。
【００４８】の分布例は、ＷA の内部のある点から矩
型状にτA τO に分布し、同様にＷK の内部のある点か
ら矩型状にτK τO に分布する例であってτA τO τK
の溝型上の分布を有する例である。
型状にτA τO に分布し、同様にＷK の内部のある点か
ら矩型状にτK τO に分布する例であってτA τO τK
の溝型上の分布を有する例である。
【００４９】の分布例は、Ｗp の端（アノード側ｉ層
の端）からＷn の端（カソード側ｉ層の端）までの間を
τA τO τK の範囲に放物型或いはＵ字型或いはＶ字型
にライフタイム分布を有する例である。
の端）からＷn の端（カソード側ｉ層の端）までの間を
τA τO τK の範囲に放物型或いはＵ字型或いはＶ字型
にライフタイム分布を有する例である。
【００５０】の分布例は、ｉ層の内部のみτO に分布
し、アノード領域，カソード領域はそれぞれτA ，τK
に分布する例である。
し、アノード領域，カソード領域はそれぞれτA ，τK
に分布する例である。
【００５１】上記〜の分布例に限らず、複数の溝を
有する例，τp ，τn にそれぞれ別々の分布を持たせる
例等も考えられるが、要は、本発明においては、アノー
ド領域近傍，カソード領域近傍はライフタイムを長く設
定し、ｉ層内を相対的にライフタイムを短く設定するこ
とを１つの特徴としている。
有する例，τp ，τn にそれぞれ別々の分布を持たせる
例等も考えられるが、要は、本発明においては、アノー
ド領域近傍，カソード領域近傍はライフタイムを長く設
定し、ｉ層内を相対的にライフタイムを短く設定するこ
とを１つの特徴としている。
【００５２】図２は（ｐ+ ，ｐ，ｐ- ）ｎ- （ｎ+ ，
ｎ，ｎ- ）静電誘導ダイオードの模式的構造図とｎ- 層
内における少数キャリアのライフタイム分布を表わした
図である。Ｗp ，Ｗn ，Ｗi ，ＷA ，ＷK はそれぞれア
ノード領域の厚さ，カソード領域の厚さ，ｎ- 層の中性
領域の厚さ，アノード側空乏層の最大幅，カソード側空
乏層の最大幅である。図１におけるｉ層に比べ図２にお
いてはｎ- 層となったことから、図１においてＷA ≒Ｗ
K であったものが、図２においてはＷA ＞ＷK となり、
Ｗi が結果的に厚くなっている。ＬA ，ＬK はｎ- 層の
中心点（０）からアノード領域，カソード領域までの距
離である。（ｐ+ ，ｐ，ｐ- ）領域１，（ｎ+ ，ｎ，ｎ
- ）領域２はそれぞれ静電誘導ダイオードのアノード領
域，カソード領域であることを示している。
ｎ，ｎ- ）静電誘導ダイオードの模式的構造図とｎ- 層
内における少数キャリアのライフタイム分布を表わした
図である。Ｗp ，Ｗn ，Ｗi ，ＷA ，ＷK はそれぞれア
ノード領域の厚さ，カソード領域の厚さ，ｎ- 層の中性
領域の厚さ，アノード側空乏層の最大幅，カソード側空
乏層の最大幅である。図１におけるｉ層に比べ図２にお
いてはｎ- 層となったことから、図１においてＷA ≒Ｗ
K であったものが、図２においてはＷA ＞ＷK となり、
Ｗi が結果的に厚くなっている。ＬA ，ＬK はｎ- 層の
中心点（０）からアノード領域，カソード領域までの距
離である。（ｐ+ ，ｐ，ｐ- ）領域１，（ｎ+ ，ｎ，ｎ
- ）領域２はそれぞれ静電誘導ダイオードのアノード領
域，カソード領域であることを示している。
【００５３】図２の構造においてもライフタイム分布を
〜の如く考えることができる。ライフタイム分布の
最小値τO が得られる点（場所）はｎ- 層の中心点
（０）に限られることなく、，，，のＵ字溝，
Ｖ字溝，或いは放物型分布においてはＷi の中心近傍、
即ち中心点（０）からカソード側に移動していもよい。
何故ならば、逆回復時において、アノード側，カソード
側から引き抜かれずに残留するキャリア分布が最も高い
のはｎ- 層の中心点（０）Ｗi 層の中心点近傍に移向す
るからである。〜のライフタイム分布の特徴につい
ては図１と同様である。
〜の如く考えることができる。ライフタイム分布の
最小値τO が得られる点（場所）はｎ- 層の中心点
（０）に限られることなく、，，，のＵ字溝，
Ｖ字溝，或いは放物型分布においてはＷi の中心近傍、
即ち中心点（０）からカソード側に移動していもよい。
何故ならば、逆回復時において、アノード側，カソード
側から引き抜かれずに残留するキャリア分布が最も高い
のはｎ- 層の中心点（０）Ｗi 層の中心点近傍に移向す
るからである。〜のライフタイム分布の特徴につい
ては図１と同様である。
【００５４】但し、図２においては、図１の例と相異し
てτA は主としてアノード側ｎ- 層近傍における正孔の
ライフタイム分布，（ｐ+ ，ｐ，ｐ- ）領域内において
は静電誘導短絡領域（ｎ）に吸収されるべき電子のライ
フタイム分布を表わし、τKは主としてカソード側ｎ-
層近傍における電子及び正孔のライフタイム分布を同程
度に表わし、（ｎ+ ，ｎ，ｎ- ）領域内においては静電
誘導短絡領域（ｐ）に吸収されるべき正孔のライフタイ
ム分布を表わしている。
てτA は主としてアノード側ｎ- 層近傍における正孔の
ライフタイム分布，（ｐ+ ，ｐ，ｐ- ）領域内において
は静電誘導短絡領域（ｎ）に吸収されるべき電子のライ
フタイム分布を表わし、τKは主としてカソード側ｎ-
層近傍における電子及び正孔のライフタイム分布を同程
度に表わし、（ｎ+ ，ｎ，ｎ- ）領域内においては静電
誘導短絡領域（ｐ）に吸収されるべき正孔のライフタイ
ム分布を表わしている。
【００５５】図３は（ｐ+ ，ｐ，ｐ- ）ｐ- （ｎ+ ，
ｎ，ｎ- ）静電誘導ダイオードの模式的構造図とｐ- 層
内における少数キャリアのライフタイム分布を表わした
図である。Ｗi はｐ- 層の中性領域の厚さである。高抵
抗層がｐ- 層となったことからＷA ＜ＷK であり、カソ
ード側からの空乏層の広がり幅ＷK の方がアノード側か
らの空乏層の広がり幅ＷK よりも大きい。〜はそれ
ぞれ８種類のライフタイム分布を表わしている。これら
の特徴は図１，２と同様である。但し、，，，
のＵ字，Ｖ字，或いは放物型分布においては、ライフタ
イム分布の最小となる点（場所）はｐ- 層の中心点
（０）より、アノード側に移動していることが望まし
い。これは、逆回復時において、Ｗi の幅のｐ- 層内に
分布する残留キャリア分布が最も高い場所はＷi の中央
近傍だからである。図３においては、図１，２の例と相
違して、τA はアノード側ｐ- 層近傍における電子及び
正孔のライフタイム分布を同程度に表わし、（ｐ+ ，
ｐ，ｐ- ）領域内においては静電誘導短絡領域（ｎ）に
吸収されるべき電子のライフタイム分布を表わしてい
る。τKは主としてカソード側ｐ- 層近傍における電子
のライフタイム分布，（ｎ+ ，ｎ，ｎ- ）領域において
は静電誘導短絡領域（ｐ）に吸収されるべき正孔のライ
フタイム分布を表わしている。
ｎ，ｎ- ）静電誘導ダイオードの模式的構造図とｐ- 層
内における少数キャリアのライフタイム分布を表わした
図である。Ｗi はｐ- 層の中性領域の厚さである。高抵
抗層がｐ- 層となったことからＷA ＜ＷK であり、カソ
ード側からの空乏層の広がり幅ＷK の方がアノード側か
らの空乏層の広がり幅ＷK よりも大きい。〜はそれ
ぞれ８種類のライフタイム分布を表わしている。これら
の特徴は図１，２と同様である。但し、，，，
のＵ字，Ｖ字，或いは放物型分布においては、ライフタ
イム分布の最小となる点（場所）はｐ- 層の中心点
（０）より、アノード側に移動していることが望まし
い。これは、逆回復時において、Ｗi の幅のｐ- 層内に
分布する残留キャリア分布が最も高い場所はＷi の中央
近傍だからである。図３においては、図１，２の例と相
違して、τA はアノード側ｐ- 層近傍における電子及び
正孔のライフタイム分布を同程度に表わし、（ｐ+ ，
ｐ，ｐ- ）領域内においては静電誘導短絡領域（ｎ）に
吸収されるべき電子のライフタイム分布を表わしてい
る。τKは主としてカソード側ｐ- 層近傍における電子
のライフタイム分布，（ｎ+ ，ｎ，ｎ- ）領域において
は静電誘導短絡領域（ｐ）に吸収されるべき正孔のライ
フタイム分布を表わしている。
【００５６】図４は本発明の埋込み構造を有する静電誘
導ダイオードの原理的な動作を説明する図てあって、ア
ノード領域近傍を示している。図４において３はｐアノ
ード領域、４はｎ+ 静電誘導短絡領域、５は高抵抗層
（ｉ）、３０はｐ+ 埋込み層、３１はｐ- 高抵抗層であ
り実質的にオフ状態では空乏化された層であり、１０は
アノード電極である。図４においてオン状態におけるア
ノード側近傍の正孔(hole)の動きを白丸（○）の矢印の
向きで示し、電子の動きを黒丸（●）の矢印の向きで示
している。また、図中には順方向電流ＩF の逆回復特性
が模式的に示されているが（ａ）は従来のｐｉｎダイオ
ード、（ｂ）は静電誘導ダイオードに対応している。図
４のオン状態のキャリアの動きは、ＩF 特性上の黒丸の
点に対応しており、ｐ+ アノード領域３からの正孔電流
と、高抵抗層（ｉ）５側からの電子電流の静電誘導短絡
領域（ｎ+ ）４への流入の様子が示されている。オン状
態においてはｐアノード領域３とｐ+ 埋込み層３０は実
質的に同電位であって、アノード電極からｐアノード領
域３、ｐ- 高抵抗層３１、ｐ+ 埋込み層３０を介して高
抵抗層（ｉ）５中に正孔が注入され続けている。同時に
高抵抗層（ｉ）５側から電子が主としてｐ+ 埋込み層
（３０）で挟まれたｐ- 高抵抗層（ｐ- チャネル領域）
を通ってｎ+ 静電誘導短絡領域４に注入され続けてい
る。ｐ+ 埋込み層３０の役割は高耐圧ダイオードにおい
て、逆回復時にアノード側近傍領域に印加される強電界
をブロック（阻止）することである。オフ状態において
はｐ+ 埋込み層３０で挟まれたｐ- 高抵抗層（３１）は
実質的に空乏化されるためｎ+ 静電誘導短絡領域４は空
乏層でシールドされ、高い電位障壁で取囲まれる。逆回
復時に印加される強電界は、ｐ+ 埋込み層３０とｐ+ 埋
込み層３０によって挟まれたｐ- 高抵抗層中の高い電位
障壁とによってブロックされるため、ｎ+ 静電誘導短絡
領域４と高抵抗層（ｉ）５との間が導通状態となること
はない。このように、埋込み層３０を配置することによ
って、先に開示した「プレーナ構造を有する静電誘導ダ
イオード」特願平４− 号に比べて更に高耐圧
化に向いた構造となっている。特に埋込み層（ｐ+ ）３
０とｐアノード領域３との間に実質的に空乏化されてい
て、ほぼ同電位となっいるため、アノード電極１０に印
加される電圧は、即ｐ+ 埋込み層３０に印加される。従
って、アノード電極１０に逆バイアス電圧が印加される
と、即座にｐ+ 埋込み層３０に逆バイアス電圧が印加さ
れ、ｐ- 高抵抗層３１の中の電位障壁高さが増加し、シ
ャッター効果が高まることになる。従って、ｎ+ 静電誘
導短絡領域４にはシールドされた領域内の電子が吸収さ
れ、ｐ+ 埋込み層には正孔が吸収されることになる。逆
回復電荷量を少なくし、逆回復時間を短縮化するために
は、ｎ+ 静電誘導短絡領域４に吸収される電子の量を多
くすることにある。そのためには、ｎ+ 静電誘導短絡領
域４になるべく広い領域の電子を取り込むことである。
また、ｎ+ 短絡層４とｐ+ 埋込み領域３０との間の実質
的に空乏化されたｐ- 層（３１）を比較的厚く設定して
もよい。
導ダイオードの原理的な動作を説明する図てあって、ア
ノード領域近傍を示している。図４において３はｐアノ
ード領域、４はｎ+ 静電誘導短絡領域、５は高抵抗層
（ｉ）、３０はｐ+ 埋込み層、３１はｐ- 高抵抗層であ
り実質的にオフ状態では空乏化された層であり、１０は
アノード電極である。図４においてオン状態におけるア
ノード側近傍の正孔(hole)の動きを白丸（○）の矢印の
向きで示し、電子の動きを黒丸（●）の矢印の向きで示
している。また、図中には順方向電流ＩF の逆回復特性
が模式的に示されているが（ａ）は従来のｐｉｎダイオ
ード、（ｂ）は静電誘導ダイオードに対応している。図
４のオン状態のキャリアの動きは、ＩF 特性上の黒丸の
点に対応しており、ｐ+ アノード領域３からの正孔電流
と、高抵抗層（ｉ）５側からの電子電流の静電誘導短絡
領域（ｎ+ ）４への流入の様子が示されている。オン状
態においてはｐアノード領域３とｐ+ 埋込み層３０は実
質的に同電位であって、アノード電極からｐアノード領
域３、ｐ- 高抵抗層３１、ｐ+ 埋込み層３０を介して高
抵抗層（ｉ）５中に正孔が注入され続けている。同時に
高抵抗層（ｉ）５側から電子が主としてｐ+ 埋込み層
（３０）で挟まれたｐ- 高抵抗層（ｐ- チャネル領域）
を通ってｎ+ 静電誘導短絡領域４に注入され続けてい
る。ｐ+ 埋込み層３０の役割は高耐圧ダイオードにおい
て、逆回復時にアノード側近傍領域に印加される強電界
をブロック（阻止）することである。オフ状態において
はｐ+ 埋込み層３０で挟まれたｐ- 高抵抗層（３１）は
実質的に空乏化されるためｎ+ 静電誘導短絡領域４は空
乏層でシールドされ、高い電位障壁で取囲まれる。逆回
復時に印加される強電界は、ｐ+ 埋込み層３０とｐ+ 埋
込み層３０によって挟まれたｐ- 高抵抗層中の高い電位
障壁とによってブロックされるため、ｎ+ 静電誘導短絡
領域４と高抵抗層（ｉ）５との間が導通状態となること
はない。このように、埋込み層３０を配置することによ
って、先に開示した「プレーナ構造を有する静電誘導ダ
イオード」特願平４− 号に比べて更に高耐圧
化に向いた構造となっている。特に埋込み層（ｐ+ ）３
０とｐアノード領域３との間に実質的に空乏化されてい
て、ほぼ同電位となっいるため、アノード電極１０に印
加される電圧は、即ｐ+ 埋込み層３０に印加される。従
って、アノード電極１０に逆バイアス電圧が印加される
と、即座にｐ+ 埋込み層３０に逆バイアス電圧が印加さ
れ、ｐ- 高抵抗層３１の中の電位障壁高さが増加し、シ
ャッター効果が高まることになる。従って、ｎ+ 静電誘
導短絡領域４にはシールドされた領域内の電子が吸収さ
れ、ｐ+ 埋込み層には正孔が吸収されることになる。逆
回復電荷量を少なくし、逆回復時間を短縮化するために
は、ｎ+ 静電誘導短絡領域４に吸収される電子の量を多
くすることにある。そのためには、ｎ+ 静電誘導短絡領
域４になるべく広い領域の電子を取り込むことである。
また、ｎ+ 短絡層４とｐ+ 埋込み領域３０との間の実質
的に空乏化されたｐ- 層（３１）を比較的厚く設定して
もよい。
【００５７】図５は図４における埋込み構造を有する静
電誘導ダイオードがオン状態からオフ状態に移向する逆
回復時においてＩF ＝０となる時のアノード側近傍のキ
ャリアの動きを模式的に示す図である。即ち、高抵抗
（ｉ）層５内に広がる空乏層幅ＷA 内の正孔(hole)及び
ＷA の端から拡散距離Ｌp 内の正孔はｐ+ 埋込み領域３
０に吸収される。
電誘導ダイオードがオン状態からオフ状態に移向する逆
回復時においてＩF ＝０となる時のアノード側近傍のキ
ャリアの動きを模式的に示す図である。即ち、高抵抗
（ｉ）層５内に広がる空乏層幅ＷA 内の正孔(hole)及び
ＷA の端から拡散距離Ｌp 内の正孔はｐ+ 埋込み領域３
０に吸収される。
【００５８】一方、電子の取り込み領域内及びこの端か
ら電子の拡散距離Ｌn 内の電子は、ｎ+ 静電誘導短絡領
域４内に吸収される。電子の取り込み領域とはｎ
+ （４）ｐ- （３１）ｐ+ （３０）間の拡散電位によっ
て広がる空乏層の厚さに等しく、ｐ- 層（３１）と一部
ｐアノード領域（３）及びｐ+ 埋込み層（３０）内に広
がっている。この電子の取り込み領域内の電子が主とし
て静電誘導短絡領域４に吸収される。従って、逆回復時
には、ＷA はなるべく広い範囲に及んで正孔をｐ+ 埋込
み層（３０）に吸収する構造がよく、また電子の取り込
み領域の幅もなるべく広範囲に及ぶ方がよい。
ら電子の拡散距離Ｌn 内の電子は、ｎ+ 静電誘導短絡領
域４内に吸収される。電子の取り込み領域とはｎ
+ （４）ｐ- （３１）ｐ+ （３０）間の拡散電位によっ
て広がる空乏層の厚さに等しく、ｐ- 層（３１）と一部
ｐアノード領域（３）及びｐ+ 埋込み層（３０）内に広
がっている。この電子の取り込み領域内の電子が主とし
て静電誘導短絡領域４に吸収される。従って、逆回復時
には、ＷA はなるべく広い範囲に及んで正孔をｐ+ 埋込
み層（３０）に吸収する構造がよく、また電子の取り込
み領域の幅もなるべく広範囲に及ぶ方がよい。
【００５９】従って、アノード領域の近傍Ｗp ＋ＷA ＋
ＷAOの範囲のライフタイムτp ，τA を広く設定するこ
とが望ましい。また、ｉ層（５）のより深い領域のライ
フタイムは短く設定することが望ましい。
ＷAOの範囲のライフタイムτp ，τA を広く設定するこ
とが望ましい。また、ｉ層（５）のより深い領域のライ
フタイムは短く設定することが望ましい。
【００６０】更に、電子の取り込み領域の幅をより広く
設定し、かつｐ+ 埋込み層３０に直接ｐ+ 拡散層によっ
てアノード電極１０と接触するＴ字形状を有する構造例
が図６である。
設定し、かつｐ+ 埋込み層３０に直接ｐ+ 拡散層によっ
てアノード電極１０と接触するＴ字形状を有する構造例
が図６である。
【００６１】即ち、図６は図５の構造に比べてｎ+ 静電
誘導短絡領域４を広い領域に形成している点及びアノー
ド電極１０とｐ+ 埋込み層３０を空乏層を介することな
く直接接触している点に特徴を有する。図６はオン状態
に対応し、図７はオン状態からオフ状態へ移向するＩF
＝０の点に対応する図である。ｎ+ 領域４とｐ+ アノー
ド領域（３０，３２）は電気的に短絡されることから、
ｎ+ 領域４とｐ+ アノード領域（３０，３２）との間に
逆バイアス電圧等が印加されることはない。従って、ｐ
+ 領域（３０，３２），ｎ+ 領域４間の逆方向リーク電
流等が特性に悪影響を及ぼすことはない。何故ならば、
短絡モードで動作しているからである。従って、ｐ+ 領
域（３０，３２）に印加される逆電圧によってなるべく
広範囲のＷA 内の正孔を取り込み、かつｎ+ 静電誘導短
絡領域４を広く形成して電子の取り込み領域の幅を図５
に比べて広く形成したものが図６の構造ということにな
る。明らかに電子の取り込み量が多くなることから、逆
回復電荷量も小さくなる。図６中の（ｃ）が図６に対応
し、（ｂ）は図５の場合、（ａ）は従来のｐｉｎダイオ
ードに対応することを模式的に示している。
誘導短絡領域４を広い領域に形成している点及びアノー
ド電極１０とｐ+ 埋込み層３０を空乏層を介することな
く直接接触している点に特徴を有する。図６はオン状態
に対応し、図７はオン状態からオフ状態へ移向するＩF
＝０の点に対応する図である。ｎ+ 領域４とｐ+ アノー
ド領域（３０，３２）は電気的に短絡されることから、
ｎ+ 領域４とｐ+ アノード領域（３０，３２）との間に
逆バイアス電圧等が印加されることはない。従って、ｐ
+ 領域（３０，３２），ｎ+ 領域４間の逆方向リーク電
流等が特性に悪影響を及ぼすことはない。何故ならば、
短絡モードで動作しているからである。従って、ｐ+ 領
域（３０，３２）に印加される逆電圧によってなるべく
広範囲のＷA 内の正孔を取り込み、かつｎ+ 静電誘導短
絡領域４を広く形成して電子の取り込み領域の幅を図５
に比べて広く形成したものが図６の構造ということにな
る。明らかに電子の取り込み量が多くなることから、逆
回復電荷量も小さくなる。図６中の（ｃ）が図６に対応
し、（ｂ）は図５の場合、（ａ）は従来のｐｉｎダイオ
ードに対応することを模式的に示している。
【００６２】図８は切込み構造を有する静電誘導ダイオ
ードのアノード側近傍における逆回復時ＩF ＝０の点に
おける正孔（○）及び電子（●）の動きを模式的に表わ
す図である。図８においてｐ- 高抵抗層３１は実質的に
空乏化され、ｐ+ 埋込み層３０は切込まれた溝に充鎭さ
れた金属層３３を介してアノード電極１０に接続されて
いる。３４は絶縁層である。
ードのアノード側近傍における逆回復時ＩF ＝０の点に
おける正孔（○）及び電子（●）の動きを模式的に表わ
す図である。図８においてｐ- 高抵抗層３１は実質的に
空乏化され、ｐ+ 埋込み層３０は切込まれた溝に充鎭さ
れた金属層３３を介してアノード電極１０に接続されて
いる。３４は絶縁層である。
【００６３】図６，７の例では埋込み層３０に対して拡
散層３２を介してアノード電極１０と接続しており、ま
た図５の例では空乏化されたｐ- 層３１を介してアノー
ド電極１０と実質的に接続していた。これに対して図８
の例では切込み層中に充鎭された金属層３３を介してア
ノード電極１０と接触している点が異なる。
散層３２を介してアノード電極１０と接続しており、ま
た図５の例では空乏化されたｐ- 層３１を介してアノー
ド電極１０と実質的に接続していた。これに対して図８
の例では切込み層中に充鎭された金属層３３を介してア
ノード電極１０と接触している点が異なる。
【００６４】図８中に模式的に示された逆回復特性上、
（ｄ）が図８の例、（ａ）が従来のｐｉｎダイオードの
例である。
（ｄ）が図８の例、（ａ）が従来のｐｉｎダイオードの
例である。
【００６５】このような埋込み構造，切込み構造による
拡張された静電誘導効果をアノード側のみならずカソー
ド側にも実現することができることはもちろんである。
更に高耐圧化のための工夫のために、電界緩和層を設定
することもできる。また図１乃至図３に示したようにラ
イフタイム分布を組み合わせることによって、静電誘導
効果を高め、かつ高耐圧化に向き、逆回復特性に優れ高
速なダイオードを実現することができる。
拡張された静電誘導効果をアノード側のみならずカソー
ド側にも実現することができることはもちろんである。
更に高耐圧化のための工夫のために、電界緩和層を設定
することもできる。また図１乃至図３に示したようにラ
イフタイム分布を組み合わせることによって、静電誘導
効果を高め、かつ高耐圧化に向き、逆回復特性に優れ高
速なダイオードを実現することができる。
【００６６】以下、図面を参照して本発明の実施例を説
明する。
明する。
【００６７】
【実施例】（実施例１）図９は本発明の第１の実施例と
しての埋込み構造を有する静電誘導ダイオードの模式的
断面構造図を示す。図９においてアノード領域，カソー
ド領域はいずれも埋込み構造を有している。幅Ｗp のア
ノード領域はｐ- 高抵抗層３１，ｐ+ 埋込み層３０，ｐ
アノード領域３を含み、更にｎ+ 静電誘導短絡層４を具
備している。同様に幅Ｗn のカソード領域はｎ- 高抵抗
層６１，ｎ+ 埋込み層６０，ｎカソード領域６及びｐ+
静電誘導短絡領域７を含んでいる。アノード領域（３，
３０，３１）からの注入正孔は主としてカソード側の静
電誘導短絡領域（ｐ+ ）７に吸収され、一方カソード領
域（６，６０，６１）からの注入電子は主としてアノー
ド側の静電誘導短絡領域（ｎ+ ）４に吸収される。ｎ+
短絡領域４はｐアノード領域３，ｐ- 高抵抗層３１，ｐ
+ 埋込み層３０で挟まれ、かつｐ+ （３０）ｐ- （３
１）間に広がる空乏層によって取り囲まれていて、ｎ+
領域（４）の前面には電子に対する静電誘導効果で動作
するポテンシャル障壁が形成されている。同様にｐ+ 短
絡領域７はｎカソード領域６，ｎ- 高抵抗層６１，ｎ+
埋込み層６０で挟まれ、かつｎ+ （６０）ｎ- （６１）
間に広がる空乏層によって取り囲まれていて、ｐ+ 領域
（７）の前面には正孔に対する静電誘導効果で動作する
ポテンシャル障壁が形成されている。
しての埋込み構造を有する静電誘導ダイオードの模式的
断面構造図を示す。図９においてアノード領域，カソー
ド領域はいずれも埋込み構造を有している。幅Ｗp のア
ノード領域はｐ- 高抵抗層３１，ｐ+ 埋込み層３０，ｐ
アノード領域３を含み、更にｎ+ 静電誘導短絡層４を具
備している。同様に幅Ｗn のカソード領域はｎ- 高抵抗
層６１，ｎ+ 埋込み層６０，ｎカソード領域６及びｐ+
静電誘導短絡領域７を含んでいる。アノード領域（３，
３０，３１）からの注入正孔は主としてカソード側の静
電誘導短絡領域（ｐ+ ）７に吸収され、一方カソード領
域（６，６０，６１）からの注入電子は主としてアノー
ド側の静電誘導短絡領域（ｎ+ ）４に吸収される。ｎ+
短絡領域４はｐアノード領域３，ｐ- 高抵抗層３１，ｐ
+ 埋込み層３０で挟まれ、かつｐ+ （３０）ｐ- （３
１）間に広がる空乏層によって取り囲まれていて、ｎ+
領域（４）の前面には電子に対する静電誘導効果で動作
するポテンシャル障壁が形成されている。同様にｐ+ 短
絡領域７はｎカソード領域６，ｎ- 高抵抗層６１，ｎ+
埋込み層６０で挟まれ、かつｎ+ （６０）ｎ- （６１）
間に広がる空乏層によって取り囲まれていて、ｐ+ 領域
（７）の前面には正孔に対する静電誘導効果で動作する
ポテンシャル障壁が形成されている。
【００６８】上記の静電誘導効果で動作するポテンシャ
ル障壁の高さは、特に高耐圧，高電界で動作する静電誘
導ダイオードの場合、充分に高く設定することが望まし
い。高抵抗層３１，６１はオフ状態において、実質的に
空乏化されていればよく、反対の導電型，ｎ- ，ｐ- と
して形成されていてもよい。充分高い障壁高さを得るた
めには、ｐ+ 埋込み層３０及びｎ+ 埋込み層６０を比較
的深い位置に形成する、ｐ+ 埋込み層３０間の間隔を狭
める、ｎ+ 埋込み層６０間の間隔を狭める、ｐ+ 埋込み
層３０を厚く形成する、ｎ+ 埋込み層６０をを厚く形成
する等の工夫を行なってもよい。
ル障壁の高さは、特に高耐圧，高電界で動作する静電誘
導ダイオードの場合、充分に高く設定することが望まし
い。高抵抗層３１，６１はオフ状態において、実質的に
空乏化されていればよく、反対の導電型，ｎ- ，ｐ- と
して形成されていてもよい。充分高い障壁高さを得るた
めには、ｐ+ 埋込み層３０及びｎ+ 埋込み層６０を比較
的深い位置に形成する、ｐ+ 埋込み層３０間の間隔を狭
める、ｎ+ 埋込み層６０間の間隔を狭める、ｐ+ 埋込み
層３０を厚く形成する、ｎ+ 埋込み層６０をを厚く形成
する等の工夫を行なってもよい。
【００６９】更にまた、ｐ+ 埋込み層３０とｉ層５間の
ｐ- 層３１或いは、ｎ+ 埋込み層６０とｉ層５間のｎ-
層６１は電界緩和層としての役割も果している。即ち、
逆回復時における強電界がこれらの領域において緩和さ
れる。
ｐ- 層３１或いは、ｎ+ 埋込み層６０とｉ層５間のｎ-
層６１は電界緩和層としての役割も果している。即ち、
逆回復時における強電界がこれらの領域において緩和さ
れる。
【００７０】図９においては、ｐ+ 埋込み層３０に対向
する位置にｐ+ 短絡層７を設定し、ｎ+ 埋込み層６０に
対向する位置にｎ+ 短絡層４を設定してオン状態におけ
る電子電流，正孔電流の流れの均一化を図ってもよい
が、ｉ層が厚い場合には、必ずしも正確に対向している
必要はない。
する位置にｐ+ 短絡層７を設定し、ｎ+ 埋込み層６０に
対向する位置にｎ+ 短絡層４を設定してオン状態におけ
る電子電流，正孔電流の流れの均一化を図ってもよい
が、ｉ層が厚い場合には、必ずしも正確に対向している
必要はない。
【００７１】図９に示した本発明の第１の実施例の特徴
は上記の構造上の特徴に加えて、高抵抗層（ｉ）（５）
内にアノード・カソード間の縦方向においてライフタイ
ム分布を設定した点である。即ち、図１に原理的に例示
した〜のライフタイム分布を例えば図９において設
定することができる。アノード領域近傍，カソード領域
近傍のライフタイムτA ，τK は長く設定し、高抵抗層
（ｉ）（５）内のライフタイム分布を相対的にライフタ
イムが短くなるように設定することによって、アノード
領域，カソード領域近傍の静電誘導効果を高めることが
でき、かつ高抵抗層（ｉ）（５）内の残留キャリアは短
く設定されたライフタイムによって比較的短時間に消滅
させることができる。これによって逆回復電荷量が小さ
く、逆回復時間の短いダイオードが実現でき、しかも高
耐圧化も容易となる。
は上記の構造上の特徴に加えて、高抵抗層（ｉ）（５）
内にアノード・カソード間の縦方向においてライフタイ
ム分布を設定した点である。即ち、図１に原理的に例示
した〜のライフタイム分布を例えば図９において設
定することができる。アノード領域近傍，カソード領域
近傍のライフタイムτA ，τK は長く設定し、高抵抗層
（ｉ）（５）内のライフタイム分布を相対的にライフタ
イムが短くなるように設定することによって、アノード
領域，カソード領域近傍の静電誘導効果を高めることが
でき、かつ高抵抗層（ｉ）（５）内の残留キャリアは短
く設定されたライフタイムによって比較的短時間に消滅
させることができる。これによって逆回復電荷量が小さ
く、逆回復時間の短いダイオードが実現でき、しかも高
耐圧化も容易となる。
【００７２】図９において、Ｗp ，Ｗn ，ＷA ，Ｗi ，
ＷK ，ＬA ，ＬK はいずれも図１に対応した寸法であ
る。ＷAO，ＷKOは熱平衡状態におけるアノード側，カソ
ード側の空乏層の広がりに対応している。τA はアノー
ド側ｉ層（５）近傍の正孔，電子のライフタイム分布を
同程度に表わし、Ｗp 内にあっては電子のライフタイム
分布τn に等しいものと考えることができる。同様にτ
K はカソード側ｉ層（５）近傍の正孔，電子のライフタ
イム分布を同程度に表わし、Ｗn 内にあっては正孔のラ
イフタイム分布τp に等しいものと考えることができ
る。
ＷK ，ＬA ，ＬK はいずれも図１に対応した寸法であ
る。ＷAO，ＷKOは熱平衡状態におけるアノード側，カソ
ード側の空乏層の広がりに対応している。τA はアノー
ド側ｉ層（５）近傍の正孔，電子のライフタイム分布を
同程度に表わし、Ｗp 内にあっては電子のライフタイム
分布τn に等しいものと考えることができる。同様にτ
K はカソード側ｉ層（５）近傍の正孔，電子のライフタ
イム分布を同程度に表わし、Ｗn 内にあっては正孔のラ
イフタイム分布τp に等しいものと考えることができ
る。
【００７３】（実施例２）図１０は本発明の第２の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１０の構造的特徴は高抵抗層
がｉ層の代わりにｎ- 層（８）となされている点であ
る。その他の領域、即ち、ｐアノード領域３，ｐ+ 埋込
み層３０，ｐ- 高抵抗層３１，ｎ+ 短絡層４，ｎカソー
ド領域６，ｎ+ 埋込み層６０，ｎ- 高抵抗層，ｐ+ 短絡
層７の形成はいずれも図７に示した第１の実施例と同様
である。ｎ+ 短絡層（４）及びｐ+ 短絡層（７）の前面
には充分に高い静電誘導効果によって動作しうる電位障
壁高さが形成されるとよい。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１０の構造的特徴は高抵抗層
がｉ層の代わりにｎ- 層（８）となされている点であ
る。その他の領域、即ち、ｐアノード領域３，ｐ+ 埋込
み層３０，ｐ- 高抵抗層３１，ｎ+ 短絡層４，ｎカソー
ド領域６，ｎ+ 埋込み層６０，ｎ- 高抵抗層，ｐ+ 短絡
層７の形成はいずれも図７に示した第１の実施例と同様
である。ｎ+ 短絡層（４）及びｐ+ 短絡層（７）の前面
には充分に高い静電誘導効果によって動作しうる電位障
壁高さが形成されるとよい。
【００７４】図１０の構造上高抵抗層（ｎ- ）（８）内
にはアノード・カソード間において縦方向にライフタイ
ム分布が設定されている。この場合、高抵抗層がｎ- 層
（８）であることから、図２の原理図に示すような
τA ，τK のライフタイム分布を形成することができ
る。即ち、図２に示したライフタイム分布と同様に例え
ば〜のライフタイム分布を図８の構造において形成
することができる。図８において、Ｗp ，Ｗn ，ＷA ，
Ｗi ，ＷK ，ＬA ，ＬK はいずれも図２に対応した寸法
である。図２と同様に、ＷA ＞ＷK であって、，，
，のライフタイム分布では、Ｗi 内にライフタイム
の最小値τO が存在することが残留キャリアを短時間に
消滅させるには望ましい。ＷAO，ＷKOは熱平衡状態にお
けるｎ- 層内に広がるアノード側空乏層幅と、カソード
側空乏層幅である。
にはアノード・カソード間において縦方向にライフタイ
ム分布が設定されている。この場合、高抵抗層がｎ- 層
（８）であることから、図２の原理図に示すような
τA ，τK のライフタイム分布を形成することができ
る。即ち、図２に示したライフタイム分布と同様に例え
ば〜のライフタイム分布を図８の構造において形成
することができる。図８において、Ｗp ，Ｗn ，ＷA ，
Ｗi ，ＷK ，ＬA ，ＬK はいずれも図２に対応した寸法
である。図２と同様に、ＷA ＞ＷK であって、，，
，のライフタイム分布では、Ｗi 内にライフタイム
の最小値τO が存在することが残留キャリアを短時間に
消滅させるには望ましい。ＷAO，ＷKOは熱平衡状態にお
けるｎ- 層内に広がるアノード側空乏層幅と、カソード
側空乏層幅である。
【００７５】図１０においては図９の例と相違して、τ
A はアノード側ｎ- 層８近傍の主として正孔のライフタ
イム分布を示し、Ｗp 内にあっては、ｎ+ 短絡層４に吸
収されるべき電子のライフタイム分布を表わす。一方、
τK は主としてカソード側ｎ- 層近傍における電子及び
正孔のライフタイム分布を同程度に表わし、Ｗn 層内に
あっては、ｐ+ 短絡層７に吸収されるべき正孔のライフ
タイム分布を表わしている。
A はアノード側ｎ- 層８近傍の主として正孔のライフタ
イム分布を示し、Ｗp 内にあっては、ｎ+ 短絡層４に吸
収されるべき電子のライフタイム分布を表わす。一方、
τK は主としてカソード側ｎ- 層近傍における電子及び
正孔のライフタイム分布を同程度に表わし、Ｗn 層内に
あっては、ｐ+ 短絡層７に吸収されるべき正孔のライフ
タイム分布を表わしている。
【００７６】（実施例３）図１１は本発明の第３の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１１の構造的特徴は高抵抗層
がｉ層の代わりにｐ- 層（９）となされている点であ
る。ｐアノード領域３，ｐ+ 埋込み層３０，ｐ- 高抵抗
層３１，ｎ+ 短絡層４，ｎカソード領域６，ｎ+ 埋込み
層６０，ｎ-高抵抗層６１，ｐ+ 短絡層７は図９，図１
０の実施例１，２とほぼ同様に形成する。これによっ
て、ｐ+ 短絡層７及びｎ+ 短絡層４の前面には充分な高
さの静電誘導ポテンシャル障壁を形成する。図１１にお
いて、ＷA ，ＷK ，ＷAO，ＷKO，Ｗp ，Ｗn ，ＬA ，Ｌ
K 等の寸法はいずれも図３に対応した寸法である。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１１の構造的特徴は高抵抗層
がｉ層の代わりにｐ- 層（９）となされている点であ
る。ｐアノード領域３，ｐ+ 埋込み層３０，ｐ- 高抵抗
層３１，ｎ+ 短絡層４，ｎカソード領域６，ｎ+ 埋込み
層６０，ｎ-高抵抗層６１，ｐ+ 短絡層７は図９，図１
０の実施例１，２とほぼ同様に形成する。これによっ
て、ｐ+ 短絡層７及びｎ+ 短絡層４の前面には充分な高
さの静電誘導ポテンシャル障壁を形成する。図１１にお
いて、ＷA ，ＷK ，ＷAO，ＷKO，Ｗp ，Ｗn ，ＬA ，Ｌ
K 等の寸法はいずれも図３に対応した寸法である。
【００７７】高抵抗層９がｐ- 層であることから、逆回
復時の最大空乏層幅ＷA ，ＷK を比較すると、図９，図
１０の実施例１，２とは異なり、ＷA ＜ＷK となる傾向
がある。従って、アノード・カソード間のライフタイム
分布に関しては、最小のライフタイムがＷi の幅の中に
存在することが望ましい。何故ならば、オン状態からオ
フ状態へ移向する動作において残留キャリアが最も多く
存在する領域がＷi の幅の中にあるからである。
復時の最大空乏層幅ＷA ，ＷK を比較すると、図９，図
１０の実施例１，２とは異なり、ＷA ＜ＷK となる傾向
がある。従って、アノード・カソード間のライフタイム
分布に関しては、最小のライフタイムがＷi の幅の中に
存在することが望ましい。何故ならば、オン状態からオ
フ状態へ移向する動作において残留キャリアが最も多く
存在する領域がＷi の幅の中にあるからである。
【００７８】図１１の実施例３においては、アノード・
カソード間のライフタイム分布を例えば図３に示した
〜の８種類の如く設定することができる。
カソード間のライフタイム分布を例えば図３に示した
〜の８種類の如く設定することができる。
【００７９】図１１においては、前の図９，１０の実施
例１，２とは相違して、τA はアノード側ｐ- 層近傍に
おける電子及び正孔のライフタイム分布を同程度に表わ
し、Ｗp 内においては静電誘導短絡領域（ｎ+ ）４に吸
収されるべき電子のライフタイム分布を表わしている。
τK は主としてカソード側ｐ- 層近傍における電子のラ
イフタイム分布、Ｗn 領域内においては静電誘導短絡領
域（ｐ）に吸収されるべき正孔のライフタイム分布を表
わしている。
例１，２とは相違して、τA はアノード側ｐ- 層近傍に
おける電子及び正孔のライフタイム分布を同程度に表わ
し、Ｗp 内においては静電誘導短絡領域（ｎ+ ）４に吸
収されるべき電子のライフタイム分布を表わしている。
τK は主としてカソード側ｐ- 層近傍における電子のラ
イフタイム分布、Ｗn 領域内においては静電誘導短絡領
域（ｐ）に吸収されるべき正孔のライフタイム分布を表
わしている。
【００８０】（実施例４）図１２は本発明の第４の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１２の構造的特徴はｐ+ 埋込
み層３０，ｎ+ 埋込み層６０に接してそれぞれｐ- 層３
４，ｎ- 層６４を積極的に設定して電界緩和層としてい
る点である。図１２は（ｐ+ ，ｎ+ ，ｐ，ｐ- ）ｉ（ｎ
+ ，ｐ+ ，ｎ，ｎ- ）ダイオード構造と考えることがで
き、Ｗp の幅内にはｐ- 高抵抗層（３１，３４）中に形
成されたｐアノード領域３，ｐ+ 埋込み層３０，ｎ+ 短
絡層４を有し、Ｗn の幅内にはｎ- 高抵抗層（６１，６
４）中に形成されたｎカソード領域６，ｎ+ 埋込み層６
０，ｐ+ 短絡層７を有している。これらのｐ- 層（３
１，３４），ｎ- 層（６１，６４）をそれぞれ実質的な
アノード層，カソード層と考えることもできる。これら
の両層（ｐ- ，ｎ- ）に挟まれたｉ層（５）中に逆回復
時に広がる最大空乏層幅をＷA ，ＷK とすると、図１２
の例ではＷA ≒ＷK である。ｉ層（５）の中心点（０）
からアノード側ｐ- 層（３１，３４）までの寸法を
ＬA ，カソード側ｎ- 層（６１，６４）までの寸法をＬ
K とする。Ｗp，Ｗn 内のｐ- 層（３１，３４）及びｎ
- 層（６１，６４）は点線で示される如く、熱平衡状態
においてそれぞれＷAO，ＷKOの空乏層幅をもって実質的
に空乏化されている。従って、ｎ+ 短絡層４の前面には
ｐ+ 埋込み層３０で挟まれた充分な高さの静電誘導ポテ
ンシャル障壁が形成されている。同様に、ｐ+ 短絡層７
の前面にはｎ+ 埋込み層６０で挟まれた充分な高さの静
電誘導ポテンシャル障壁が形成されている。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図を示す。図１２の構造的特徴はｐ+ 埋込
み層３０，ｎ+ 埋込み層６０に接してそれぞれｐ- 層３
４，ｎ- 層６４を積極的に設定して電界緩和層としてい
る点である。図１２は（ｐ+ ，ｎ+ ，ｐ，ｐ- ）ｉ（ｎ
+ ，ｐ+ ，ｎ，ｎ- ）ダイオード構造と考えることがで
き、Ｗp の幅内にはｐ- 高抵抗層（３１，３４）中に形
成されたｐアノード領域３，ｐ+ 埋込み層３０，ｎ+ 短
絡層４を有し、Ｗn の幅内にはｎ- 高抵抗層（６１，６
４）中に形成されたｎカソード領域６，ｎ+ 埋込み層６
０，ｐ+ 短絡層７を有している。これらのｐ- 層（３
１，３４），ｎ- 層（６１，６４）をそれぞれ実質的な
アノード層，カソード層と考えることもできる。これら
の両層（ｐ- ，ｎ- ）に挟まれたｉ層（５）中に逆回復
時に広がる最大空乏層幅をＷA ，ＷK とすると、図１２
の例ではＷA ≒ＷK である。ｉ層（５）の中心点（０）
からアノード側ｐ- 層（３１，３４）までの寸法を
ＬA ，カソード側ｎ- 層（６１，６４）までの寸法をＬ
K とする。Ｗp，Ｗn 内のｐ- 層（３１，３４）及びｎ
- 層（６１，６４）は点線で示される如く、熱平衡状態
においてそれぞれＷAO，ＷKOの空乏層幅をもって実質的
に空乏化されている。従って、ｎ+ 短絡層４の前面には
ｐ+ 埋込み層３０で挟まれた充分な高さの静電誘導ポテ
ンシャル障壁が形成されている。同様に、ｐ+ 短絡層７
の前面にはｎ+ 埋込み層６０で挟まれた充分な高さの静
電誘導ポテンシャル障壁が形成されている。
【００８１】ｐ- 層３４及びｎ- 層６４の役割は埋込み
構造の静電誘導ダイオードのｐ+ 埋込み層３０とｎ+ 埋
込み層６０のｉ層５との間の強電界を緩和することにあ
る。これらのｐ- 層３４及びｎ- 層６４をそれぞれｐ+
埋込み層３０及びｎ+ 埋込み層６０に接して配置するこ
とによって、逆バイアス時に高抵抗層（ｉ）（５）内に
広がる台形状の強電界がｐ+ 埋込み層３０及びｎ+ 埋込
み層６０に侵入し、ｐ- 層３１及びｎ- 層６１中の静電
誘導ポテンシャル障壁の高さを低下させることを防止す
ることができる。
構造の静電誘導ダイオードのｐ+ 埋込み層３０とｎ+ 埋
込み層６０のｉ層５との間の強電界を緩和することにあ
る。これらのｐ- 層３４及びｎ- 層６４をそれぞれｐ+
埋込み層３０及びｎ+ 埋込み層６０に接して配置するこ
とによって、逆バイアス時に高抵抗層（ｉ）（５）内に
広がる台形状の強電界がｐ+ 埋込み層３０及びｎ+ 埋込
み層６０に侵入し、ｐ- 層３１及びｎ- 層６１中の静電
誘導ポテンシャル障壁の高さを低下させることを防止す
ることができる。
【００８２】従って、図１２に示した実施例４の構造
は、図９，１０，１１に示した実施例１，２，３の構造
に比べて、より高耐圧の静電誘導ダイオードに向いた構
造である。
は、図９，１０，１１に示した実施例１，２，３の構造
に比べて、より高耐圧の静電誘導ダイオードに向いた構
造である。
【００８３】静電誘導ダイオードにおいては、短絡層
（４，７）の前面に静電誘導ポテンシャル障壁を有する
が、この電位障壁の高さは、上記の強電界の侵入ととも
に低下し、ｎ+ 短絡層４及びｐ+ 短絡層７からの少数キ
ャリアの不要な注入を引き起こし、逆方向リーク電流の
増加を引き起こすことにもつながる。従って、その意味
でもｎ+ 短絡層４、ｐ+ 短絡層７の前面には充分な高さ
の電位障壁が形成され、逆回復時に広がる空乏層の侵入
に伴なう電界の侵入に対し、ポテンシャル障壁高さの変
動のない構成が重要となる。従って、上記の意味でｐ-
層３４，ｎ- 層６４の役割は重要である。
（４，７）の前面に静電誘導ポテンシャル障壁を有する
が、この電位障壁の高さは、上記の強電界の侵入ととも
に低下し、ｎ+ 短絡層４及びｐ+ 短絡層７からの少数キ
ャリアの不要な注入を引き起こし、逆方向リーク電流の
増加を引き起こすことにもつながる。従って、その意味
でもｎ+ 短絡層４、ｐ+ 短絡層７の前面には充分な高さ
の電位障壁が形成され、逆回復時に広がる空乏層の侵入
に伴なう電界の侵入に対し、ポテンシャル障壁高さの変
動のない構成が重要となる。従って、上記の意味でｐ-
層３４，ｎ- 層６４の役割は重要である。
【００８４】図１２に示した実施例においても図１の原
理図に示した如く、アノード・カソード間にライフタイ
ム分布を設定し、残留キャリアの消滅を図っている。即
ち、図１２において図１と同様に例えば〜の８種類
に例示したようなライフタイム分布を設定することがで
きる。特にＷi の幅の中に最小のライフタイムτO が存
在するように設定することが望ましい。
理図に示した如く、アノード・カソード間にライフタイ
ム分布を設定し、残留キャリアの消滅を図っている。即
ち、図１２において図１と同様に例えば〜の８種類
に例示したようなライフタイム分布を設定することがで
きる。特にＷi の幅の中に最小のライフタイムτO が存
在するように設定することが望ましい。
【００８５】（実施例５）図１３は本発明の第５の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。図１２に示した実施例４と異な
る点は高抵抗層８がｎ- 層として形成されている点であ
る。このため高抵抗層（８）内には実質的にｐ- 層３４
からＷA の最大幅で空乏層が広がっている。尚、ｐ- 層
３４，ｎ-層６４の領域も実質的に空乏化されているた
め、ｐ+ 埋込み層３０からの空乏層の広がり幅はほぼ、
ＷAO＋ＷA ，ｎ+ 埋込み層６０からの空乏層の広がり幅
はＷKOと考えることができる。従って、明らかにＷAO＋
ＷA ＞ＷKOであるため、アノード・カソード間のライフ
タイム分布の最小値τO は図１３に示したＷi の幅の中
に存在することが望ましい。アノード側の各領域（３
０，３１，３４，３，４）及びカソード側の各領域（６
０，６１，６４，６，７）の形成においては、図１２に
示した実施例４と同様に形成する。アノード・カソード
間のライフタイム分布は例えば図２の原理図に示した
〜の８種類を用いることがきる。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。図１２に示した実施例４と異な
る点は高抵抗層８がｎ- 層として形成されている点であ
る。このため高抵抗層（８）内には実質的にｐ- 層３４
からＷA の最大幅で空乏層が広がっている。尚、ｐ- 層
３４，ｎ-層６４の領域も実質的に空乏化されているた
め、ｐ+ 埋込み層３０からの空乏層の広がり幅はほぼ、
ＷAO＋ＷA ，ｎ+ 埋込み層６０からの空乏層の広がり幅
はＷKOと考えることができる。従って、明らかにＷAO＋
ＷA ＞ＷKOであるため、アノード・カソード間のライフ
タイム分布の最小値τO は図１３に示したＷi の幅の中
に存在することが望ましい。アノード側の各領域（３
０，３１，３４，３，４）及びカソード側の各領域（６
０，６１，６４，６，７）の形成においては、図１２に
示した実施例４と同様に形成する。アノード・カソード
間のライフタイム分布は例えば図２の原理図に示した
〜の８種類を用いることがきる。
【００８６】（実施例６）図１４は本発明の第６の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。実施例４，５の構造と同様の構
造を有するが、高抵抗層９がｐ- 層として形成されてい
る点が異なる。アノード・カソード間のライフタイム分
布としては図３に原理図を示したようなライフタイム分
布を例えば用いることができる。最小のライフタイムτ
O は図１４において、幅Ｗi の内部に存在することが望
ましい。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。実施例４，５の構造と同様の構
造を有するが、高抵抗層９がｐ- 層として形成されてい
る点が異なる。アノード・カソード間のライフタイム分
布としては図３に原理図を示したようなライフタイム分
布を例えば用いることができる。最小のライフタイムτ
O は図１４において、幅Ｗi の内部に存在することが望
ましい。
【００８７】（実施例７）図１５は本発明の第７の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。図１５は（ｐ+ ，ｐ- ，ｎ+ ）
ｉ（ｎ+ ，ｎ- ，ｐ+ ）ダイオード構造を有すると考え
ることができ、ｐ- 層（３１，３４），ｎ- 層（６１，
６４）は実質的なアノード領域，カソード領域と考える
ことができる。ｐ- 層３４はｐ+ 埋込み層３０の形状に
沿って波形の形状を有する。同様にｎ- 層６４はｎ+ 埋
込み層６０の形状に沿って波形の形状を有する。電界緩
和層として働くｐ- 層３４，ｎ- 層６４がこのような波
形形状を有するため、ｎ+ 静電誘導短絡層４の前面のｐ
- チャネルの長さ（ｐ- 層３１の厚さに相当）及びｐ+
静電誘導短絡層７の前面のｎ- チャネルの長さ（ｎ- 層
６１の厚さに相当）はｐ- 層３４，ｎ- 層６４が平坦な
形状を有する図１２乃至図１４に示した実施例４乃至実
施例６と比較して、実質的なチャネル長が短い。従っ
て、実質的なチャネルの抵抗が低減化される分だけオン
状態における抵抗分が低減化され、順方向電位降下が低
くなる。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。図１５は（ｐ+ ，ｐ- ，ｎ+ ）
ｉ（ｎ+ ，ｎ- ，ｐ+ ）ダイオード構造を有すると考え
ることができ、ｐ- 層（３１，３４），ｎ- 層（６１，
６４）は実質的なアノード領域，カソード領域と考える
ことができる。ｐ- 層３４はｐ+ 埋込み層３０の形状に
沿って波形の形状を有する。同様にｎ- 層６４はｎ+ 埋
込み層６０の形状に沿って波形の形状を有する。電界緩
和層として働くｐ- 層３４，ｎ- 層６４がこのような波
形形状を有するため、ｎ+ 静電誘導短絡層４の前面のｐ
- チャネルの長さ（ｐ- 層３１の厚さに相当）及びｐ+
静電誘導短絡層７の前面のｎ- チャネルの長さ（ｎ- 層
６１の厚さに相当）はｐ- 層３４，ｎ- 層６４が平坦な
形状を有する図１２乃至図１４に示した実施例４乃至実
施例６と比較して、実質的なチャネル長が短い。従っ
て、実質的なチャネルの抵抗が低減化される分だけオン
状態における抵抗分が低減化され、順方向電位降下が低
くなる。
【００８８】図１５に示した実施例７においてもアノー
ド・カソード間にライフタイム分布τA ，τK を設定す
ることによって、残留キャリアの消滅を促進させて、逆
回復時の電荷量及び逆回復時間を短縮化することができ
る。例えば、既に示したように、図１のようなライフタ
イム〜を設定することができる。最小のライフタイ
ムτO はＷi の幅の中に設定されることが望ましい。
ド・カソード間にライフタイム分布τA ，τK を設定す
ることによって、残留キャリアの消滅を促進させて、逆
回復時の電荷量及び逆回復時間を短縮化することができ
る。例えば、既に示したように、図１のようなライフタ
イム〜を設定することができる。最小のライフタイ
ムτO はＷi の幅の中に設定されることが望ましい。
【００８９】（実施例８）図１６は本発明の第８の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。（ｐ+ ，ｎ+ ，ｐ- ）ｎ- （ｎ
+ ，ｐ+ ，ｎ- ）ダイオードと考えることができ、アノ
ード側の各領域（３，４，３０，３１，３４）は図１５
と同様に形成され、カソード側の各領域（６，７，６
０，６１，６４）も図１５と同様に形成されている。逆
回復時の最大の空乏層幅は，ＷA ＋ＷAO＞ＷKOであるか
ら、図１６のＷi の幅の中に最小のライフタイムτO が
存在することが望ましい。アノード・カソード間のライ
フタイム分布τA ，τK としては例えば図２に示した
〜のライフタイム分布を設定することができる。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。（ｐ+ ，ｎ+ ，ｐ- ）ｎ- （ｎ
+ ，ｐ+ ，ｎ- ）ダイオードと考えることができ、アノ
ード側の各領域（３，４，３０，３１，３４）は図１５
と同様に形成され、カソード側の各領域（６，７，６
０，６１，６４）も図１５と同様に形成されている。逆
回復時の最大の空乏層幅は，ＷA ＋ＷAO＞ＷKOであるか
ら、図１６のＷi の幅の中に最小のライフタイムτO が
存在することが望ましい。アノード・カソード間のライ
フタイム分布τA ，τK としては例えば図２に示した
〜のライフタイム分布を設定することができる。
【００９０】（実施例９）図１７は本発明の第９の実施
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。（ｐ+ ，ｎ+ ，ｐ- ）ｐ- （ｎ
+ ，ｐ+ ，ｎ- ）ダイオードと考えることができ、アノ
ード側の各領域（３，４，３０，３１，３４）及びカソ
ード側の各領域（６，７，６０，６１，６４）はそれぞ
れ図１５，図１６の実施例７，８と同様に形成されてい
る。逆回復時の最大の空乏層幅はＷAO＜ＷK ＋ＷKOであ
ることから、図１７のＷi の幅の中に最小のライフタイ
ムτO が存在することが望ましい。アノード・カソード
間のライフタイム分布としては例えば図３に示した〜
のライフタイム分布を設定することができる。
例としての埋込み構造を有する静電誘導ダイオードの模
式的断面構造図である。（ｐ+ ，ｎ+ ，ｐ- ）ｐ- （ｎ
+ ，ｐ+ ，ｎ- ）ダイオードと考えることができ、アノ
ード側の各領域（３，４，３０，３１，３４）及びカソ
ード側の各領域（６，７，６０，６１，６４）はそれぞ
れ図１５，図１６の実施例７，８と同様に形成されてい
る。逆回復時の最大の空乏層幅はＷAO＜ＷK ＋ＷKOであ
ることから、図１７のＷi の幅の中に最小のライフタイ
ムτO が存在することが望ましい。アノード・カソード
間のライフタイム分布としては例えば図３に示した〜
のライフタイム分布を設定することができる。
【００９１】（実施例１０）図１８は本発明の第１０の
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図を示す。図１８の特徴は図６，図７
に図示した拡張された静電誘導短絡領域（１６，１７）
をアノード側及びカソード側に設定し、それぞれ電子の
取込み領域，正孔の取込み領域を広く設定した点とｐ+
埋込み層３０及びｎ+ 埋込み層６０に対して、それぞれ
ｐ+ 拡散層３２，ｎ+ 拡散層６２を用いて直接アノード
電極１０及びカソード電極１１にコンタクトを取った点
である。このように静電誘導短絡領域（１６，１７）を
幅広く形成することによって、より多くの少数キャリア
を主電極側に吸収することができるため、逆回復時の電
荷量を低減化でき、逆回復時間を短縮化することができ
る。図１８に示した実施例１０では電界緩和層として働
くｐ- 層３４及びｎ- 層６４はいずれも平坦な形状を有
しているが、図１５乃至図１７に示すように波形形状と
して形成してもよいことはもちろんである。
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図を示す。図１８の特徴は図６，図７
に図示した拡張された静電誘導短絡領域（１６，１７）
をアノード側及びカソード側に設定し、それぞれ電子の
取込み領域，正孔の取込み領域を広く設定した点とｐ+
埋込み層３０及びｎ+ 埋込み層６０に対して、それぞれ
ｐ+ 拡散層３２，ｎ+ 拡散層６２を用いて直接アノード
電極１０及びカソード電極１１にコンタクトを取った点
である。このように静電誘導短絡領域（１６，１７）を
幅広く形成することによって、より多くの少数キャリア
を主電極側に吸収することができるため、逆回復時の電
荷量を低減化でき、逆回復時間を短縮化することができ
る。図１８に示した実施例１０では電界緩和層として働
くｐ- 層３４及びｎ- 層６４はいずれも平坦な形状を有
しているが、図１５乃至図１７に示すように波形形状と
して形成してもよいことはもちろんである。
【００９２】図１８の実施例１０では、アノード・カソ
ード間のライフタイム分布としては図１に原理図を示し
たような〜のライフタイム分布を例えば用いること
ができる。最大空乏層幅の広がりは、ＷA ＋ＷAO≒ＷK
＋ＷKOであることから、Ｗi内に最小のライフタイムτ
O を有することが望ましい。
ード間のライフタイム分布としては図１に原理図を示し
たような〜のライフタイム分布を例えば用いること
ができる。最大空乏層幅の広がりは、ＷA ＋ＷAO≒ＷK
＋ＷKOであることから、Ｗi内に最小のライフタイムτ
O を有することが望ましい。
【００９３】上記のようなライフタイム分布τA ，τK
を設定することによって、残留キャリアの消滅を促進さ
せて、拡張された静電誘導短絡層（１６，１７）の効果
に対して、更に逆回復時の電荷量及び逆回復時間を短縮
化することができる。
を設定することによって、残留キャリアの消滅を促進さ
せて、拡張された静電誘導短絡層（１６，１７）の効果
に対して、更に逆回復時の電荷量及び逆回復時間を短縮
化することができる。
【００９４】（実施例１１）図１９は本発明の第１１の
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図１８の実施例１０と異な
る点は高抵抗層８をｎ- 層として形成した点である。逆
回復時の最大空乏層幅はＷAO＋ＷA ＞ＷKOであることか
ら、図１９のＷi の幅の中に最小のライフタイムτO が
存在するようなライフタイム分布をアノード・カソード
間に設定することが望ましい。即ち、例えば図２に原理
図を示した〜のライフタイム分布τA ，τK を図１
９の実施例１１においても用いることができる。このよ
うなライフタイム分布を設定することによって、拡張さ
れた静電誘導短絡層（１６，１７）の効果とともに逆回
復電荷量及び逆回復時間を短縮化することができる。
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図１８の実施例１０と異な
る点は高抵抗層８をｎ- 層として形成した点である。逆
回復時の最大空乏層幅はＷAO＋ＷA ＞ＷKOであることか
ら、図１９のＷi の幅の中に最小のライフタイムτO が
存在するようなライフタイム分布をアノード・カソード
間に設定することが望ましい。即ち、例えば図２に原理
図を示した〜のライフタイム分布τA ，τK を図１
９の実施例１１においても用いることができる。このよ
うなライフタイム分布を設定することによって、拡張さ
れた静電誘導短絡層（１６，１７）の効果とともに逆回
復電荷量及び逆回復時間を短縮化することができる。
【００９５】（実施例１２）図２０は本発明の第１２の
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図１８，図１９の実施例１
０，実施例１１と異なる点は高抵抗層９をｐ- 層として
形成した点である。実施例１１と同様に、図２０のＷi
の幅の中に最小のライフタイムτO が存在するようなラ
イフタイム分布をアノード・カソード間に設定すること
が望ましく、また、図３に原理図を示した〜のライ
フタイム分布τA ，τK を例えば図２０の実施例１２に
おいても用いることができる。このようなライフタイム
分布の設定と、拡張された静電誘導短絡層（１６，１
７）の効果によって、逆回復電荷量及び逆回復時間を短
縮化することができる。
実施例としての埋込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図１８，図１９の実施例１
０，実施例１１と異なる点は高抵抗層９をｐ- 層として
形成した点である。実施例１１と同様に、図２０のＷi
の幅の中に最小のライフタイムτO が存在するようなラ
イフタイム分布をアノード・カソード間に設定すること
が望ましく、また、図３に原理図を示した〜のライ
フタイム分布τA ，τK を例えば図２０の実施例１２に
おいても用いることができる。このようなライフタイム
分布の設定と、拡張された静電誘導短絡層（１６，１
７）の効果によって、逆回復電荷量及び逆回復時間を短
縮化することができる。
【００９６】（実施例１３，１４，１５）図２１，図２
２及び図２３はそれぞれ本発明の第１３，第１４及び第
１５の実施例としての埋込み構造を有する静電誘導ダイ
オードの模式的断面構造図である。図２１乃至図２３の
構造上の差は高抵抗層をそれぞれｉ層５，ｎ- 層８，ｐ
-層９として形成している点である。アノード側の形
状，カソード側の形状はいずれも共通である。即ち、ア
ノード領域ｐ（１）は中程度の不純物密度として形成す
る。これはｐ（１）ｉ（５）接合における拡散電位をあ
まり高く設定しないためである。この拡散電位を高く設
定すると順方向電圧降下が増大して結果的に望ましくな
いからである。一方、カソード側は、ｎ- 電界緩和層６
４及びｎ- 高抵抗層６１中にｎ+ 埋込み層６０、ｎ+ カ
ソード領域６及びｐ+ 層からなる静電誘導短絡領域７を
有している。ｎ- 電界緩和層６４及びｎ- 高抵抗層６１
中はほぼ実質的に空乏化されていて、ｐ+ 短絡層７の前
面のｎ+ 埋込み層６０で挟まれたｎ- 高抵抗層６１中に
は充分な高さの静電誘導ポテンシャル障壁が形成されて
いる。
２及び図２３はそれぞれ本発明の第１３，第１４及び第
１５の実施例としての埋込み構造を有する静電誘導ダイ
オードの模式的断面構造図である。図２１乃至図２３の
構造上の差は高抵抗層をそれぞれｉ層５，ｎ- 層８，ｐ
-層９として形成している点である。アノード側の形
状，カソード側の形状はいずれも共通である。即ち、ア
ノード領域ｐ（１）は中程度の不純物密度として形成す
る。これはｐ（１）ｉ（５）接合における拡散電位をあ
まり高く設定しないためである。この拡散電位を高く設
定すると順方向電圧降下が増大して結果的に望ましくな
いからである。一方、カソード側は、ｎ- 電界緩和層６
４及びｎ- 高抵抗層６１中にｎ+ 埋込み層６０、ｎ+ カ
ソード領域６及びｐ+ 層からなる静電誘導短絡領域７を
有している。ｎ- 電界緩和層６４及びｎ- 高抵抗層６１
中はほぼ実質的に空乏化されていて、ｐ+ 短絡層７の前
面のｎ+ 埋込み層６０で挟まれたｎ- 高抵抗層６１中に
は充分な高さの静電誘導ポテンシャル障壁が形成されて
いる。
【００９７】図２１乃至図２３の実施例１３乃至実施例
１５の構造例においても、アノード・カソード間にライ
フタイム分布τA ，τK を設定し、残留キャリアの消滅
を促進している。このようなライフタイム分布の例とし
ては図１乃至図３に示した〜のライフタイム分布τ
A ，τK を用いることができる。図２１の例ではＷA＋
ＷAO≒ＷK ＋ＷKO，図２２の例ではＷA ＋ＷAO＞ＷKO，
図２３の例ではＷAO＜ＷK ＋ＷKOであるが、いずれの例
においてでもそれぞれのＷi の幅の中に最小のライフタ
イムτO が存在することが望ましい。
１５の構造例においても、アノード・カソード間にライ
フタイム分布τA ，τK を設定し、残留キャリアの消滅
を促進している。このようなライフタイム分布の例とし
ては図１乃至図３に示した〜のライフタイム分布τ
A ，τK を用いることができる。図２１の例ではＷA＋
ＷAO≒ＷK ＋ＷKO，図２２の例ではＷA ＋ＷAO＞ＷKO，
図２３の例ではＷAO＜ＷK ＋ＷKOであるが、いずれの例
においてでもそれぞれのＷi の幅の中に最小のライフタ
イムτO が存在することが望ましい。
【００９８】図２１乃至図２３に示した実施例１３乃至
実施例１５は構造が比較的簡単であることから製造が容
易である。
実施例１５は構造が比較的簡単であることから製造が容
易である。
【００９９】一般にｐｉｎダイオードでは逆回復時の逆
方向電界によって生ずる空乏層幅の広がる速度を考えた
場合、アノード近傍の空乏層の広がる速度ｄＷA ／ｄｔ
に比較して、カソード近傍の空乏層の広がる速度ｄＷK
／ｄｔの方が速い。これはｉ層内からアノード領域に正
孔を吸収する速度とカソード領域に電子を吸収する速度
の差であり、物理的には電子及び正孔の移動度の差に起
因している。従って、比較的構造が簡単なダイオードの
場合には、アノード側よりはむしろ、カソード側に静電
誘導短絡構造を積極的に導入するとともに、カソード側
から比較的深い空乏層幅ＷK が広がりやすい構造が望ま
しい。即ち、図２１もしくは図２３に示す実施例１３も
しくは１５に相当する形状が望ましいことになる。この
ようなカソード側にのみ静電誘導短絡構造を設定するダ
イオードの場合には、カソード領域は前述の如く比較的
中低濃度で、しかも浅く形成することが望ましいが、電
界の侵入に対してパンチスルー防止のため所定の厚さと
所定の不純物密度を設定する必要がある。このような意
味からも図２３の実施例１５の構造はアノード側ｐｐ -
接合におけるオン電圧の上昇を抑制しつつ、逆回復時に
広がる空乏層をＷK＋ＷKO＞ＷAOとしてカソード側に多
く広げる構造となっている。
方向電界によって生ずる空乏層幅の広がる速度を考えた
場合、アノード近傍の空乏層の広がる速度ｄＷA ／ｄｔ
に比較して、カソード近傍の空乏層の広がる速度ｄＷK
／ｄｔの方が速い。これはｉ層内からアノード領域に正
孔を吸収する速度とカソード領域に電子を吸収する速度
の差であり、物理的には電子及び正孔の移動度の差に起
因している。従って、比較的構造が簡単なダイオードの
場合には、アノード側よりはむしろ、カソード側に静電
誘導短絡構造を積極的に導入するとともに、カソード側
から比較的深い空乏層幅ＷK が広がりやすい構造が望ま
しい。即ち、図２１もしくは図２３に示す実施例１３も
しくは１５に相当する形状が望ましいことになる。この
ようなカソード側にのみ静電誘導短絡構造を設定するダ
イオードの場合には、カソード領域は前述の如く比較的
中低濃度で、しかも浅く形成することが望ましいが、電
界の侵入に対してパンチスルー防止のため所定の厚さと
所定の不純物密度を設定する必要がある。このような意
味からも図２３の実施例１５の構造はアノード側ｐｐ -
接合におけるオン電圧の上昇を抑制しつつ、逆回復時に
広がる空乏層をＷK＋ＷKO＞ＷAOとしてカソード側に多
く広げる構造となっている。
【０１００】（実施例１６）図２４は本発明の第１６の
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。高抵抗層５をｉ層として形
成し、アノード側、カソード側に平坦な電界緩和層３４
及び６４を設けている。ｐ+ 埋込み層３０はｐ- 高抵抗
層３１及びｐ- 電界緩和層３４中に埋込まれており、一
方、ｎ+ 埋込み層６０はｎ- 高抵抗層６１及びｎ- 電界
緩和層６４中に埋込まれている。これらの埋込み層（３
０，６０）に対しては、それぞれアノード側主表面及び
カソード側主表面より切込まれた溝内に絶縁層７０を介
して充鎭されたポリシリコン，金属シリサイド及びこれ
らの多層膜等からなる金属層３３及び６３によって、そ
れぞれアノード電極１０及びカソード電極１１と直接的
にコンタクトがとられている。従って、ｐ+ 埋込み層３
０及びｎ+ 埋込み層６０に対しては直接的にアノード電
極１０及びカソード電極１１と電気的コンタクトが取ら
れていることから、これらの埋込み層の電位はアノード
電極，カソード電極の電位と等しい。従って、これらの
埋込み層（３０，６０）が実質的なアノード領域，カソ
ード領域と考えることができる。ｐ- 高抵抗層３１及び
ｎ- 高抵抗層６１はそれぞれｐ+ （３０）ｐ- （３１）
間の拡散電位及びｎ+ （６０）ｎ- （６１）間の拡散電
位によって実質的に空乏化されている。更に、高抵抗層
（３１，６１）中に静電誘導短絡層（４，７）がそれぞ
れ形成されている。上記構造においてｉ層の代わりにｎ
- 層，ｐ- 層を用いてもよいことはもちろんである。
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。高抵抗層５をｉ層として形
成し、アノード側、カソード側に平坦な電界緩和層３４
及び６４を設けている。ｐ+ 埋込み層３０はｐ- 高抵抗
層３１及びｐ- 電界緩和層３４中に埋込まれており、一
方、ｎ+ 埋込み層６０はｎ- 高抵抗層６１及びｎ- 電界
緩和層６４中に埋込まれている。これらの埋込み層（３
０，６０）に対しては、それぞれアノード側主表面及び
カソード側主表面より切込まれた溝内に絶縁層７０を介
して充鎭されたポリシリコン，金属シリサイド及びこれ
らの多層膜等からなる金属層３３及び６３によって、そ
れぞれアノード電極１０及びカソード電極１１と直接的
にコンタクトがとられている。従って、ｐ+ 埋込み層３
０及びｎ+ 埋込み層６０に対しては直接的にアノード電
極１０及びカソード電極１１と電気的コンタクトが取ら
れていることから、これらの埋込み層の電位はアノード
電極，カソード電極の電位と等しい。従って、これらの
埋込み層（３０，６０）が実質的なアノード領域，カソ
ード領域と考えることができる。ｐ- 高抵抗層３１及び
ｎ- 高抵抗層６１はそれぞれｐ+ （３０）ｐ- （３１）
間の拡散電位及びｎ+ （６０）ｎ- （６１）間の拡散電
位によって実質的に空乏化されている。更に、高抵抗層
（３１，６１）中に静電誘導短絡層（４，７）がそれぞ
れ形成されている。上記構造においてｉ層の代わりにｎ
- 層，ｐ- 層を用いてもよいことはもちろんである。
【０１０１】図２４に示した実施例１６においてもアノ
ード・カソード間において例えば図１に原理図を示した
ような〜のライフタイム分布τA ，τK を設定する
ことによって残留キャリアの消滅を促進し、逆回復時の
電荷量及び逆回復時間を短縮化することができる。更に
また、図２４の構造例では、アノード側，カソード側の
両方に切込み構造を設定したことにより、少数キャリア
のシャッター効果を高めることができ、静電誘導短絡領
域４，７を通しての主電極への少数キャリアの吸収の効
果が高い。
ード・カソード間において例えば図１に原理図を示した
ような〜のライフタイム分布τA ，τK を設定する
ことによって残留キャリアの消滅を促進し、逆回復時の
電荷量及び逆回復時間を短縮化することができる。更に
また、図２４の構造例では、アノード側，カソード側の
両方に切込み構造を設定したことにより、少数キャリア
のシャッター効果を高めることができ、静電誘導短絡領
域４，７を通しての主電極への少数キャリアの吸収の効
果が高い。
【０１０２】（実施例１７）図２５は本発明の第１７の
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図２４に示した実施例１６
との大きな構造的差異は、切込み構造における溝の幅を
狭く形成して実質的にｐ- 高抵抗層３１及びｎ- 高抵抗
層６１の幅（従って体積）を大きく成形し、これに伴な
ってｎ+ 静電誘導短絡領域１６，ｐ+ 静電誘導短絡領域
１７の幅を広く形成した点にある。即ち、拡張された静
電誘導短絡構造によって、実質的な少数キャリアの取り
込み領域を広くした点にある。動作原理については図８
において説明した通りである。金属層３３及び６３はポ
リシリコン，金属シリサイド、及びこれらの多層膜等に
よって、絶縁層７０を介して形成することができる。
尚、図２５の構造においてｉ層の代わりにｎ- 層，ｐ-
層を用いてもよい。またアノード・カソード間のライフ
タイム分布τA ，τK についても図１乃至図３に示した
〜ライフタイム分布を採用することができる。
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図２４に示した実施例１６
との大きな構造的差異は、切込み構造における溝の幅を
狭く形成して実質的にｐ- 高抵抗層３１及びｎ- 高抵抗
層６１の幅（従って体積）を大きく成形し、これに伴な
ってｎ+ 静電誘導短絡領域１６，ｐ+ 静電誘導短絡領域
１７の幅を広く形成した点にある。即ち、拡張された静
電誘導短絡構造によって、実質的な少数キャリアの取り
込み領域を広くした点にある。動作原理については図８
において説明した通りである。金属層３３及び６３はポ
リシリコン，金属シリサイド、及びこれらの多層膜等に
よって、絶縁層７０を介して形成することができる。
尚、図２５の構造においてｉ層の代わりにｎ- 層，ｐ-
層を用いてもよい。またアノード・カソード間のライフ
タイム分布τA ，τK についても図１乃至図３に示した
〜ライフタイム分布を採用することができる。
【０１０３】（実施例１８）図２６は本発明の第１８の
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図２４に示した実施例１６
との大きな差異はｐ+ 埋込み層３０及びｎ+ 埋込み層６
０に対してそれぞれ金属シリサイド層３５及び６５によ
って切り込まれた溝の底部においてコンタクトを取り、
これらの金属シリサイド層３５，６５上を側壁部の絶縁
層７０とともにノンドープのポリシリコン、もしくはＳ
ＩＰＯＳ等で被膜した構造を有する点にある。金属シリ
サイド層３５及び６５はそれぞれアノード電極１０及び
カソード電極１１と周辺部でもしくは所定の間隔ピッチ
で設けられたコンタクトホールを介して接触している
（この部分は図示されていない。）。ｉ層（５）の代わ
りにｎ- 層，ｐ- 層を用いてもよいことはもちろんであ
る。またアノード・カソード間のライフタイム分布につ
いても図１乃至図３の〜の例を同様に用いることも
できる。
実施例としての切込み構造を有する静電誘導ダイオード
の模式的断面構造図である。図２４に示した実施例１６
との大きな差異はｐ+ 埋込み層３０及びｎ+ 埋込み層６
０に対してそれぞれ金属シリサイド層３５及び６５によ
って切り込まれた溝の底部においてコンタクトを取り、
これらの金属シリサイド層３５，６５上を側壁部の絶縁
層７０とともにノンドープのポリシリコン、もしくはＳ
ＩＰＯＳ等で被膜した構造を有する点にある。金属シリ
サイド層３５及び６５はそれぞれアノード電極１０及び
カソード電極１１と周辺部でもしくは所定の間隔ピッチ
で設けられたコンタクトホールを介して接触している
（この部分は図示されていない。）。ｉ層（５）の代わ
りにｎ- 層，ｐ- 層を用いてもよいことはもちろんであ
る。またアノード・カソード間のライフタイム分布につ
いても図１乃至図３の〜の例を同様に用いることも
できる。
【０１０４】本発明の構成は上記実施例１乃至実施例１
８に限られるものではなく、様々な構造上の拡張，変更
が可能である。またタイフタイム分布についても図１乃
至図３に示した〜の分布に限られることはなく、様
々な分布を考えることができる。このようなライフタイ
ム分布の実現方法としては、例えば多段に照射量，ドー
ズ量を変えて、プロトン照射を行なう方法、或いは、複
数のライフタイム制御の方法を組み合わせる方法，或い
はライフタイム分布を最小としたい領域において結晶を
はり合わせてライフタイム制御と組み合わせて形成する
方法等の方法がある。
８に限られるものではなく、様々な構造上の拡張，変更
が可能である。またタイフタイム分布についても図１乃
至図３に示した〜の分布に限られることはなく、様
々な分布を考えることができる。このようなライフタイ
ム分布の実現方法としては、例えば多段に照射量，ドー
ズ量を変えて、プロトン照射を行なう方法、或いは、複
数のライフタイム制御の方法を組み合わせる方法，或い
はライフタイム分布を最小としたい領域において結晶を
はり合わせてライフタイム制御と組み合わせて形成する
方法等の方法がある。
【０１０５】上記のアノード領域３，カソード領域６，
ｐ+ 埋め込み層３０，ｎ+ 埋込み層６０，ｎ+ 短絡層
（４，１６），ｐ+ 短絡層（７，１７）等の形成ピッチ
はキャリアの拡散長Ｌn ，Ｌp の寸法以下であることが
望ましく、微細な寸法として例えば〜１μｍ程度にすれ
ば、更に特性は良好となる。高抵抗層（ｉ，ｐ- ，
ｎ-）の厚さは所望の耐圧と動作電圧を考慮して決定さ
れる。電界緩和層（３４，６４）の厚さも耐圧と動作電
圧，電界により決定される。
ｐ+ 埋め込み層３０，ｎ+ 埋込み層６０，ｎ+ 短絡層
（４，１６），ｐ+ 短絡層（７，１７）等の形成ピッチ
はキャリアの拡散長Ｌn ，Ｌp の寸法以下であることが
望ましく、微細な寸法として例えば〜１μｍ程度にすれ
ば、更に特性は良好となる。高抵抗層（ｉ，ｐ- ，
ｎ-）の厚さは所望の耐圧と動作電圧を考慮して決定さ
れる。電界緩和層（３４，６４）の厚さも耐圧と動作電
圧，電界により決定される。
【０１０６】本発明の実施例１〜１８においては高抵抗
層３１及び６１は静電誘導短絡領域（４，１６），
（７，１７）と反対導電型として形成する例を示したが
これに限るものではなく、同一導電型として形成しても
よい。この場合には埋込み層３０，６０によって充分な
高さの静電誘導障壁高さが形成される必要があることは
もちろんである。
層３１及び６１は静電誘導短絡領域（４，１６），
（７，１７）と反対導電型として形成する例を示したが
これに限るものではなく、同一導電型として形成しても
よい。この場合には埋込み層３０，６０によって充分な
高さの静電誘導障壁高さが形成される必要があることは
もちろんである。
【０１０７】本発明の実施例１〜１８の構造はいずれも
微細に形成すればするほど、オン状態において電流を均
一に流すことができ大電流化の容易な構造である。特に
平坦な電界緩和層（３４，６４）を設ける構造では比較
的電流は均一である。
微細に形成すればするほど、オン状態において電流を均
一に流すことができ大電流化の容易な構造である。特に
平坦な電界緩和層（３４，６４）を設ける構造では比較
的電流は均一である。
【０１０８】
【発明の効果】本発明による埋め込み構造もしくは切込
み構造を有する静電誘導ダイオードにおいては埋込み形
状を有することから高耐圧化が容易である。
み構造を有する静電誘導ダイオードにおいては埋込み形
状を有することから高耐圧化が容易である。
【０１０９】また、アノード側，カソード側に静電誘導
短絡領域を設定して少数キャリアを主電極に吸収するた
め、逆回復電荷量，逆回復時間を短縮できる。
短絡領域を設定して少数キャリアを主電極に吸収するた
め、逆回復電荷量，逆回復時間を短縮できる。
【０１１０】また、アノード側，カソード側に電界緩和
層を設けたことによって高電界の侵入を防止し、高耐圧
化に向いたダイオードが実現できる。
層を設けたことによって高電界の侵入を防止し、高耐圧
化に向いたダイオードが実現できる。
【０１１１】更にまた、本発明による埋込み構造もしく
は切込み構造を有する静電誘導ダイオードにおいては、
アノード側近傍，カソード側近傍は比較的ライフタイム
を長く設定して静電誘導効果が有効に働きやすい構成と
し、アノード側，カソード側から深い位置はライフタイ
ムを比較的短く設定して残留キャリアの消滅を促進する
構成を採用していることから、静電誘導短絡の効果に加
えて、逆回復電荷量が少なく、逆回復時間の短い高耐圧
ダイオードを実現することができる。
は切込み構造を有する静電誘導ダイオードにおいては、
アノード側近傍，カソード側近傍は比較的ライフタイム
を長く設定して静電誘導効果が有効に働きやすい構成と
し、アノード側，カソード側から深い位置はライフタイ
ムを比較的短く設定して残留キャリアの消滅を促進する
構成を採用していることから、静電誘導短絡の効果に加
えて、逆回復電荷量が少なく、逆回復時間の短い高耐圧
ダイオードを実現することができる。
【０１１２】更にまた、拡張された静電誘導短絡構造に
よって上記効果を更に高めることができる。
よって上記効果を更に高めることができる。
【０１１３】更にまた、本発明による埋め込み構造もし
くは切込み構造を有する静電誘導ダイオードにおいて
は、埋め込み形状を有することから少数キャリアのシャ
ッター効果を高めることができ、比較的広い範囲の少数
キャリアを静電誘導短絡領域に吸収することができる。
特に切込み構造においては、埋込み層に電極が取られて
いることから、更に少数キャリアのシャッター効果が向
上し、また応答速度も速いため高速化ダイオードを実現
できる。
くは切込み構造を有する静電誘導ダイオードにおいて
は、埋め込み形状を有することから少数キャリアのシャ
ッター効果を高めることができ、比較的広い範囲の少数
キャリアを静電誘導短絡領域に吸収することができる。
特に切込み構造においては、埋込み層に電極が取られて
いることから、更に少数キャリアのシャッター効果が向
上し、また応答速度も速いため高速化ダイオードを実現
できる。
【図１】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ - ）
ｉ（ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ - ）
ｉ（ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
【図２】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ- ）ｎ
- （ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ- ）ｎ
- （ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
【図３】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ- ）ｐ
- （ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
有する静電誘導ダイオードとして（ｐ+ ，ｐ，ｐ- ）ｐ
- （ｎ+ ，ｎ，ｎ- ）ダイオードにおけるライフタイム
分布τA ，τK を説明する原理図
【図４】本発明の埋込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態にお
けるアノード側近傍のキャリアの動きを示す図
ドの原理的な動作を説明する図であって、オン状態にお
けるアノード側近傍のキャリアの動きを示す図
【図５】本発明の埋込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩF ＝０となる時
のアノード側近傍のキャリアの動きを示す図
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩF ＝０となる時
のアノード側近傍のキャリアの動きを示す図
【図６】拡張された静電誘導短絡構造を有する埋込み構
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態におけるアノード側近傍のキャ
リアの動きを示す図
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態におけるアノード側近傍のキャ
リアの動きを示す図
【図７】拡張された静電誘導短絡構造を有する埋込み構
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態からオフ状態に移向する逆回復
時においてＩF ＝０となる時のアノード側近傍のキャリ
アの動きを示す図
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態からオフ状態に移向する逆回復
時においてＩF ＝０となる時のアノード側近傍のキャリ
アの動きを示す図
【図８】本発明の切込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩF ＝０となる時
のアノード側近傍のキャリアの動きを示す図
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩF ＝０となる時
のアノード側近傍のキャリアの動きを示す図
【図９】本発明の第１の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図
する静電誘導ダイオードの模式的断面構造図
【図１０】本発明の第２の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１１】本発明の第３の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１２】本発明の第４の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１３】本発明の第５の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１４】本発明の第６の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１５】本発明の第７の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１６】本発明の第８の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１７】本発明の第９の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図
有する静電誘導ダイオードの模式的断面構造図
【図１８】本発明の第１０の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図１９】本発明の第１１の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２０】本発明の第１２の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２１】本発明の第１３の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２２】本発明の第１４の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２３】本発明の第１５の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２４】本発明の第１６の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２５】本発明の第１７の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
【図２６】本発明の第１８の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図
を有する静電誘導ダイオードの模式的断面構造図
１ アノード領域（ｐ+ ，ｐ，ｐ- ） ２ カソード領域（ｎ+ ，ｎ，ｎ- ） ３ アノード領域（ｐ+ ，ｐ） ４ ｎ+ 静電誘導短絡領域 ５ 高抵抗層（ｉ） ６ カソード領域（ｎ+ ，ｎ） ７ ｐ+ 静電誘導短絡領域 ８ 高抵抗層（ｎ- ） ９ 高抵抗層（ｐ- ） １０ アノード電極 １１ カソード電極 １６ 拡張されたｎ+ 静電誘導短絡領域 １７ 拡張されたｐ+ 静電誘導短絡領域 ３０ ｐ+ 埋込み層 ３１ ｐ- 高抵抗層 ３２ ｐ+ 拡散層 ３３，６３ 金属層 ３４ ｐ- 電界緩和層 ３５，６５ 金属シリサイド層 ６０ ｎ+ 埋込み層 ６１ ｎ- 高抵抗層 ６２ ｎ+ 拡散層 ６４ ｎ- 電界緩和層 ７０ 絶縁層 ７１ ノンドープポリシリコン或いはＳＩＰＯＳ
Claims (13)
- 【請求項１】アノード領域と、カソード領域と、アノー
ド領域とカソード領域に挟まれた高抵抗層領域と、及び
アノード領域，カソード領域にそれぞれ接触するアノー
ド電極，カソード電極を具備するダイオードにおいて、 アノード領域，カソード領域の一方もしくは両方の領域
に静電誘導効果を利用した埋込み構造もしくは切込み構
造を設定し、 前記高抵抗層領域は、その領域内において、少数キャリ
アのライフタイム分布に前記アノード領域から前記カソ
ード領域に向かう前記高抵抗層の厚さ方向において場所
的に変化するライフタイム分布を具備し、ともに、アノ
ード領域及びカソード領域近傍においてライフタイムが
長く、アノード領域及びカソード領域から高抵抗層領域
内の厚さ方向に離隔するに従ってライフタイムが徐々に
短くなり、高抵抗層領域のほぼ中央部付近においてとも
に最小となるライフタイム分布を具備することを特徴と
する埋込み構造もしくは切込み構造を有する静電誘導ダ
イオード。 - 【請求項２】アノード領域，カソード領域の一方もしく
は両方の領域に静電誘導効果を利用した埋込み構造もし
くは切込み構造を設定し、 前記アノード電極及びカソード電極間に印加する逆バイ
アス電圧の印加時においてそれぞれアノード領域及びカ
ソード領域から前記比較的ライフタイムの長い高抵抗層
内に広がる最大空乏層幅をＷA ，ＷK とし、前記高抵抗
層領域の中性領域の厚さをＷi とすると、Ｗi の幅を有
する高抵抗層領域に最小のライフタイムτO が分布する
ことを特徴とする請求項１記載の埋込み構造もしくは切
込み構造を有する静電誘導ダイオード。 - 【請求項３】前記アノード領域もしくはカソード領域の
少なくとも一方の領域内には該領域の導電型と反対導電
型の静電誘導短絡領域を具備することを特徴とする請求
項２記載の埋込み構造もしくは切込み構造を有する静電
誘導ダイオード。 - 【請求項４】前記アノード領域は、高不純物密度のｐ+
領域とｎ+ 短絡領域を含み、前記ｐ+ 領域から広がる空
乏層によって前記ｎ+ 短絡領域は電気的にシールドされ
るとともに、前記ｎ+ 短絡領域前面の前記ｐ+ 領域で挟
まれたチャネル領域には充分に高い電位障壁が形成され
ることを特徴とする請求項３記載の埋込み構造もしくは
切込み構造を有する静電誘導ダイオード。 - 【請求項５】前記カソード領域は高不純物密度のｎ+ 領
域とｐ+ 短絡領域を含み、前記ｎ+領域から広がる空乏
層によって前記ｐ+ 短絡領域は電気的にシールドされる
とともに、前記ｐ+ 短絡領域前面の前記ｎ+ 領域で挟ま
れたチャネル領域には充分に高い電位障壁が形成される
ことを特徴とする請求項３記載の埋込み構造もしくは切
込み構造を有する静電誘導ダイオード。 - 【請求項６】前記アノード領域は所定の厚さＷp の実質
的に空乏化されたｐ- 層中に形成され、前記ｐ- 層中に
所定のピッチで埋込まれたｐ+ 層と、アノード電極に接
するｎ+ 短絡層を具備し、 前記所定のピッチで埋込まれたｐ+ 層は互いにｐ- 層中
に広がる空乏層によって静電容量的に結合され、実質的
に空乏化されたｐ- 層中において実質的にアノード電極
とほぼ同電位になされるかもしくは埋込まれたｐ+ 層に
対して切込まれた溝内に充鎭された金属層を介してアノ
ード電極と接触して同電位になされ、高抵抗層に対向し
て実質的なアノード領域として働くことを特徴とする請
求項４記載の埋込み構造もしくは切込み構造を有する静
電誘導ダイオード。 - 【請求項７】前記カソード領域は所定の厚さＷn の実質
的に空乏化されたｎ- 層中に形成され、前記ｎ- 層中に
所定のピッチで埋込まれたｎ+ 層と、カソード電極に接
するｐ+ 短絡層を具備し、 前記所定のピッチで埋込まれたｎ+ 層は互いにｎ- 層中
に広がる空乏層によって静電容量的に結合され、実質的
に空乏化されたｎ- 層中において実質的にカソード電極
とほぼ同電位になされるかもしくは埋込まれたｎ+ 層に
対して切込まれた溝内に充鎭された金属層を介してカソ
ード電極と接触して同電位になされ、高抵抗層に対向し
て実質的なカソード領域として働くことを特徴とする請
求項５記載の埋込み構造もしくは切込み構造を有する静
電誘導ダイオード。 - 【請求項８】前記所定のピッチで埋込まれたｐ+ 層と高
抵抗層との間には電界緩和領域となる所定の厚さのｐ-
層を具備することを特徴とする請求項６記載の埋込み構
造もしくは切込み構造を有する静電誘導ダイオード。 - 【請求項９】前記所定のピッチで埋込まれたｎ+ 層と高
抵抗層との間には電界緩和領域となる所定の厚さのｎ-
層を具備することを特徴とする請求項７記載の埋込み構
造もしくは切込み構造を有する静電誘導ダイオード。 - 【請求項１０】前記アノード電極に接して更にｐ+ 層を
具備することを特徴とする請求項６記載の埋込み構造も
しくは切込み構造を有する静電誘導ダイオード。 - 【請求項１１】前記カソード電極に接して更にｎ+ 層を
具備することを特徴とする請求項７記載の埋込み構造も
しくは切込み構造を有する静電誘導ダイオード。 - 【請求項１２】前記所定のピッチにて埋込まれたｐ+ 層
はその中央部の領域においてＰ+ アノード領域と短絡
し、前記ｐ+ アノード領域とｐ+ 埋込み層はｐ+ 拡散層
もしくは切込まれた溝内に充鎭された金属層によってＴ
字形状の領域を形成するとともに、該Ｔ字形状に挟まれ
たｎ- もしくはｐ- 層からなる高抵抗領域は実質的に空
乏化され、前記所定のピッチにて埋込まれたｐ+ 層間の
部分において幅が狭く形成されるとともに、前記ｐ+ ア
ノード領域間において相対的に幅が広く形成され、前記
ｐ+ アノード領域間にはｎ+ 短絡層が形成されることを
特徴とする請求項４記載の埋込み構造もしくは切込み構
造を有する静電誘導ダイオード。 - 【請求項１３】前記所定のピッチにて埋込まれたｎ+ 層
はその中央部の領域においてｎ+ カソード領域と短絡
し、前記ｎ+ カソード領域とｎ+ 埋込み層はｎ+ 拡散層
もしくは切込まれた溝内に充鎭された金属層によってＴ
字形状の領域を形成するとともに、該Ｔ字形状に挟まれ
たｎ- もしくはｐ- 層からなる高抵抗領域は実質的に空
乏化され、前記所定のピッチにて埋込まれたｎ+ 層間の
部分において幅が狭く形成されるとともに、前記ｎ+ カ
ソード領域間において相対的に幅が広く形成され、前記
ｎ+ カソード領域間にはｐ+ 短絡層が形成されることを
特徴とする請求項４記載の埋込み構造もしくは切込み構
造を有する静電誘導ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210751A JP2808213B2 (ja) | 1992-07-15 | 1992-07-15 | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210751A JP2808213B2 (ja) | 1992-07-15 | 1992-07-15 | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637335A true JPH0637335A (ja) | 1994-02-10 |
| JP2808213B2 JP2808213B2 (ja) | 1998-10-08 |
Family
ID=16594526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210751A Expired - Fee Related JP2808213B2 (ja) | 1992-07-15 | 1992-07-15 | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808213B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| JP2002141515A (ja) * | 2000-10-31 | 2002-05-17 | Fuji Electric Co Ltd | 半導体装置 |
| JP2013021142A (ja) * | 2011-07-12 | 2013-01-31 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2013051346A (ja) * | 2011-08-31 | 2013-03-14 | Toyota Central R&D Labs Inc | ダイオード、半導体装置およびｍｏｓｆｅｔ |
| JP2015109369A (ja) * | 2013-12-05 | 2015-06-11 | 株式会社豊田中央研究所 | 縦型半導体装置 |
| DE102012207878B4 (de) | 2011-05-12 | 2018-06-21 | Infineon Technologies Austria Ag | Halbleiterbauelement mit verbesserter Softness |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108387A (en) * | 1977-02-07 | 1978-09-21 | Gen Electric | Junction semiconductor and method of producing same |
| JPS553858A (en) * | 1978-06-26 | 1980-01-11 | Kureha Chem Ind Co Ltd | Desulfurization method of exhaust gas |
| JPS5568680A (en) * | 1978-11-17 | 1980-05-23 | Fuji Electric Co Ltd | High speed silicon semiconductor element |
| JPS56138957A (en) * | 1981-03-07 | 1981-10-29 | Semiconductor Res Found | Electrostatic induction type semiconductor device |
| JPS62128532A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0484466A (ja) * | 1990-07-27 | 1992-03-17 | Nec Kansai Ltd | ダイオード |
-
1992
- 1992-07-15 JP JP4210751A patent/JP2808213B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108387A (en) * | 1977-02-07 | 1978-09-21 | Gen Electric | Junction semiconductor and method of producing same |
| JPS553858A (en) * | 1978-06-26 | 1980-01-11 | Kureha Chem Ind Co Ltd | Desulfurization method of exhaust gas |
| JPS5568680A (en) * | 1978-11-17 | 1980-05-23 | Fuji Electric Co Ltd | High speed silicon semiconductor element |
| JPS56138957A (en) * | 1981-03-07 | 1981-10-29 | Semiconductor Res Found | Electrostatic induction type semiconductor device |
| JPS62128532A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0484466A (ja) * | 1990-07-27 | 1992-03-17 | Nec Kansai Ltd | ダイオード |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| JP2002141515A (ja) * | 2000-10-31 | 2002-05-17 | Fuji Electric Co Ltd | 半導体装置 |
| JP4655350B2 (ja) * | 2000-10-31 | 2011-03-23 | 富士電機システムズ株式会社 | 半導体装置 |
| DE102012207878B4 (de) | 2011-05-12 | 2018-06-21 | Infineon Technologies Austria Ag | Halbleiterbauelement mit verbesserter Softness |
| JP2013021142A (ja) * | 2011-07-12 | 2013-01-31 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2013051346A (ja) * | 2011-08-31 | 2013-03-14 | Toyota Central R&D Labs Inc | ダイオード、半導体装置およびｍｏｓｆｅｔ |
| JP2015109369A (ja) * | 2013-12-05 | 2015-06-11 | 株式会社豊田中央研究所 | 縦型半導体装置 |
| WO2015083434A1 (ja) * | 2013-12-05 | 2015-06-11 | トヨタ自動車株式会社 | 縦型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808213B2 (ja) | 1998-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7696600B2 (en) | IGBT device and related device having robustness under extreme conditions | |
| US10319844B2 (en) | Semiconductor device | |
| JP2004022941A (ja) | 半導体装置 | |
| JP3447884B2 (ja) | 高耐圧半導体素子 | |
| JPH11345969A (ja) | 電力用半導体装置 | |
| JPS6221275B2 (ja) | ||
| JP3779401B2 (ja) | ダイオードの駆動方法 | |
| JPH10209432A (ja) | 半導体デバイスの改良 | |
| JPH09246570A (ja) | 半導体装置 | |
| JPH098301A (ja) | 電力用半導体装置 | |
| JPH0637335A (ja) | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード | |
| JP2797046B2 (ja) | プレーナ構造を有する静電誘導ダイオード | |
| JP4031371B2 (ja) | 高耐圧半導体素子 | |
| JPS6123667B2 (ja) | ||
| JP3168530B2 (ja) | 波型バッファ構造を有する半導体装置 | |
| JP3435246B2 (ja) | プレーナゲート構造を有する逆導通サイリスタ | |
| JP3551153B2 (ja) | 半導体装置 | |
| JPH06291320A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2003078139A (ja) | 電力用半導体装置 | |
| JPH09153611A (ja) | 半導体装置 | |
| JP3399218B2 (ja) | 半導体装置 | |
| JP3284019B2 (ja) | 電力用半導体装置 | |
| JPH0794730A (ja) | 過電圧保護機能内蔵型半導体装置 | |
| JP3589091B2 (ja) | 半導体装置 | |
| JPH0685244A (ja) | 静電誘導バッファ構造を有する半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |