JP2002141515A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】順電圧−逆回復損失のトレードオフの改善と、
且つ、逆回復発振現象の抑制とを両立できる半導体装置
を提供すること。 【解決手段】一方の主面寄りに埋め込み層でｎ+ ストッ
パ層４を形成したｎ型半導体基板１００を用いて、この
主面側にｎ+ カソード層２を形成し、他方の主面側にｐ
+ アノード層３を形成し、ｎ+ カソード層２上とｐ+ ア
ノード層３上に、カソード電極５とアノード電極６をそ
れぞれ形成する。ｎ+ カソード層２とｐ+ アノード層２
に挟まれた領域がｎ- ドリフト層１となる。このｎ+ ス
トッパ層４は、印加電圧でｐ+ アノード層３側からｎ-
ドリフト層１へ広がる空乏層の伸びを停止させる。ま
た、このｎ+ ストッパ層４はｎ+ カソード層２とは電気
的に接続せず、浮遊状態となっている。
且つ、逆回復発振現象の抑制とを両立できる半導体装置
を提供すること。 【解決手段】一方の主面寄りに埋め込み層でｎ+ ストッ
パ層４を形成したｎ型半導体基板１００を用いて、この
主面側にｎ+ カソード層２を形成し、他方の主面側にｐ
+ アノード層３を形成し、ｎ+ カソード層２上とｐ+ ア
ノード層３上に、カソード電極５とアノード電極６をそ
れぞれ形成する。ｎ+ カソード層２とｐ+ アノード層２
に挟まれた領域がｎ- ドリフト層１となる。このｎ+ ス
トッパ層４は、印加電圧でｐ+ アノード層３側からｎ-
ドリフト層１へ広がる空乏層の伸びを停止させる。ま
た、このｎ+ ストッパ層４はｎ+ カソード層２とは電気
的に接続せず、浮遊状態となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、ソフトリカバリ
ー特性を有するダイオードなどの半導体装置に関する。
ー特性を有するダイオードなどの半導体装置に関する。
【０００２】
【従来の技術】近年のパワー半導体デバイスの低損失化
・高速スイッチング化および周辺回路の低インダクタン
ス化、スナバレス化（スナバ回路を設置しないこと）な
どにより、ＩＧＢＴ（絶縁ゲート型バイポーラトランジ
スタ）などのパワー半導体デバイスと組み合わせて、フ
リーホイーリングダイオード（ＦＷＤ）として使用され
るダイオードの逆回復過程での逆回復耐量、逆回復損
失、ソフトスイッチングなどの特性の改善が強く求めら
れている。特に、放射ノイズ（ＥＭＣノイズ）低減のた
めに、ソフトスイッチング化が不可欠となっている。
・高速スイッチング化および周辺回路の低インダクタン
ス化、スナバレス化（スナバ回路を設置しないこと）な
どにより、ＩＧＢＴ（絶縁ゲート型バイポーラトランジ
スタ）などのパワー半導体デバイスと組み合わせて、フ
リーホイーリングダイオード（ＦＷＤ）として使用され
るダイオードの逆回復過程での逆回復耐量、逆回復損
失、ソフトスイッチングなどの特性の改善が強く求めら
れている。特に、放射ノイズ（ＥＭＣノイズ）低減のた
めに、ソフトスイッチング化が不可欠となっている。
【０００３】図１９は、従来ダイオードであるｐｉｎダ
イオードの要部断面図である。ｎ型半導体基板５００の
一方の主面側にｐ+ アノード層５３が形成され、他方の
主面側にｎ+ カソード層５２が形成されている。ｐ+ ア
ノード層５３とｎ+ カソード層５２に挟まれたｎ型半導
体基板２００はｎ- ドリフト層５１となる。またｐ+ア
ノード層５３上とｎ+ カソード層５２うえにアノード電
極５６とカソード電極５５が形成されている。
イオードの要部断面図である。ｎ型半導体基板５００の
一方の主面側にｐ+ アノード層５３が形成され、他方の
主面側にｎ+ カソード層５２が形成されている。ｐ+ ア
ノード層５３とｎ+ カソード層５２に挟まれたｎ型半導
体基板２００はｎ- ドリフト層５１となる。またｐ+ア
ノード層５３上とｎ+ カソード層５２うえにアノード電
極５６とカソード電極５５が形成されている。
【０００４】ダイオードが順バイアスされた場合、ｐ+
アノード層５３からｎ- ドリフト層５１に正孔が注入さ
れ、ｎ+ カソード層５２からｎ- ドリフト層５１に電気
的中性条件を満たすように電子が注入される。この順バ
イアス状態から逆バイアス状態に遷移する過程におい
て、逆回復過程を通る。この逆回復過程では、順バイア
ス時にｎドリフト層５１に注入されていた過剰キャリア
が消滅するまでの短時間の間、逆方向に電流が流れ続け
る。この電流のことを逆回復電流という。
アノード層５３からｎ- ドリフト層５１に正孔が注入さ
れ、ｎ+ カソード層５２からｎ- ドリフト層５１に電気
的中性条件を満たすように電子が注入される。この順バ
イアス状態から逆バイアス状態に遷移する過程におい
て、逆回復過程を通る。この逆回復過程では、順バイア
ス時にｎドリフト層５１に注入されていた過剰キャリア
が消滅するまでの短時間の間、逆方向に電流が流れ続け
る。この電流のことを逆回復電流という。
【０００５】この逆回復過程で、ダイオードに振動した
逆電圧波形が現れる場合がある。この逆回復発振現象
（リンギング現象ともいう）は、逆回復過程において、
掃き出される前記の蓄積した過剰キャリアが急激に減少
することで発生する。過剰キャリアが急激に減少する原
因は、印加電圧に応じてｐ+ アノード層５３からｎ- ド
リフト層５１に広がる空乏層がｎ+ カソード層５２に到
達する、所謂、パンチスルーすることである。また、ｎ
+ カソード層５２近傍のｎ- ドリフト層５１に分布する
過剰キャリアが少ない場合には、パンチスルーする直前
に逆回復発振現象が発生することも知られている。
逆電圧波形が現れる場合がある。この逆回復発振現象
（リンギング現象ともいう）は、逆回復過程において、
掃き出される前記の蓄積した過剰キャリアが急激に減少
することで発生する。過剰キャリアが急激に減少する原
因は、印加電圧に応じてｐ+ アノード層５３からｎ- ド
リフト層５１に広がる空乏層がｎ+ カソード層５２に到
達する、所謂、パンチスルーすることである。また、ｎ
+ カソード層５２近傍のｎ- ドリフト層５１に分布する
過剰キャリアが少ない場合には、パンチスルーする直前
に逆回復発振現象が発生することも知られている。
【０００６】従来のダイオードにおいてソフトリカバリ
ーにする手法として、ｎ- ドリフト層５１を厚くするこ
とで、空乏層のパンチスルー電圧を印加電圧より高く
し、ｎ + カソード層５２に空乏層が到達しないようにす
ることで、ｎ+ カソード層５２近傍のｎ- ドリフト層５
１に蓄積した過剰キャリアを残留させ、時間を掛けてこ
の残留キャリアを消滅させる第１の手法がある。また、
図２０に示すショットキー接合５８とｐｎ接合５９を有
するＭＰＳ（Ｍｅｒｇｅ Ｐｉｎ Ｓｃｈｏｔｔｋｙ）
構造としたり、Ｐｔによるライフタイムコントロールを
行うことで、ｎ+カソード層３側の過剰キャリアを高く
するなどの第２の手法がある。
ーにする手法として、ｎ- ドリフト層５１を厚くするこ
とで、空乏層のパンチスルー電圧を印加電圧より高く
し、ｎ + カソード層５２に空乏層が到達しないようにす
ることで、ｎ+ カソード層５２近傍のｎ- ドリフト層５
１に蓄積した過剰キャリアを残留させ、時間を掛けてこ
の残留キャリアを消滅させる第１の手法がある。また、
図２０に示すショットキー接合５８とｐｎ接合５９を有
するＭＰＳ（Ｍｅｒｇｅ Ｐｉｎ Ｓｃｈｏｔｔｋｙ）
構造としたり、Ｐｔによるライフタイムコントロールを
行うことで、ｎ+カソード層３側の過剰キャリアを高く
するなどの第２の手法がある。
【０００７】さらに、特開２０００−３１５０４号公報
に開示されている図２１に示す拡散によりｎ+ ストッパ
層５４を設けて、空乏層の伸びを、このｎ+ ストッパ層
５４で抑えて、過剰キャリアを残存させる第３の手法が
ある。
に開示されている図２１に示す拡散によりｎ+ ストッパ
層５４を設けて、空乏層の伸びを、このｎ+ ストッパ層
５４で抑えて、過剰キャリアを残存させる第３の手法が
ある。
【０００８】
【発明が解決しようとする課題】しかし、第１の手法
は、ｎ- ドリフト層５１が厚くなるために、順電圧−逆
回復損失のトレードオフ特性を著しく悪化させる。ま
た、第２の手法は、小さな電流での逆回復過程におい
て、過剰キャリアが急激に減少し、逆回復発振現象が現
れる。
は、ｎ- ドリフト層５１が厚くなるために、順電圧−逆
回復損失のトレードオフ特性を著しく悪化させる。ま
た、第２の手法は、小さな電流での逆回復過程におい
て、過剰キャリアが急激に減少し、逆回復発振現象が現
れる。
【０００９】また、第３の手法は、順電圧−逆回復損失
のトレードオフ特性および逆回復発振現象において第１
および第２の手法よりは優れているが、しかし、まだ十
分とはいえない。この発明の目的は、前記の課題を解決
して、順電圧−逆回復損失のトレードオフの改善と、且
つ、逆回復発振現象の抑制とを両立できる半導体装置を
提供することにある。
のトレードオフ特性および逆回復発振現象において第１
および第２の手法よりは優れているが、しかし、まだ十
分とはいえない。この発明の目的は、前記の課題を解決
して、順電圧−逆回復損失のトレードオフの改善と、且
つ、逆回復発振現象の抑制とを両立できる半導体装置を
提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型半導体基板の一方の主面に形成される
高濃度の第１導電型の第１半導体層と、他方の主面に形
成される高濃度の第２導電型の第２半導体層と、前記第
１半導体層と前記第２半導体層に挟まれた前記第１導電
型半導体基板内に、前記第１半導体層寄りに、該第１半
導体層とは離して形成される複数個の高濃度の第１導電
型ストッパ層を有する構成とする。
めに、第１導電型半導体基板の一方の主面に形成される
高濃度の第１導電型の第１半導体層と、他方の主面に形
成される高濃度の第２導電型の第２半導体層と、前記第
１半導体層と前記第２半導体層に挟まれた前記第１導電
型半導体基板内に、前記第１半導体層寄りに、該第１半
導体層とは離して形成される複数個の高濃度の第１導電
型ストッパ層を有する構成とする。
【００１１】また、前記第１導電型ストッパ層の横幅よ
り狭い幅で、該第１導電型ストッパ層と前記第１半導体
層とを電気的に接続するとよい。前記第１導電型ストッ
パ層の横幅より狭い幅で、前記の一方の主面から前記第
１導電型ストッパ層に達するトレンチ溝を形成し、該ト
レンチ溝の底面および側面に形成された絶縁膜を介して
ポリシリコンで前記トレンチ溝を充填するとよい。
り狭い幅で、該第１導電型ストッパ層と前記第１半導体
層とを電気的に接続するとよい。前記第１導電型ストッ
パ層の横幅より狭い幅で、前記の一方の主面から前記第
１導電型ストッパ層に達するトレンチ溝を形成し、該ト
レンチ溝の底面および側面に形成された絶縁膜を介して
ポリシリコンで前記トレンチ溝を充填するとよい。
【００１２】また、第１導電型半導体基板の一方の主面
に形成される高濃度の第１導電型の第１半導体層と、他
方の主面に形成される高濃度の第２導電型の第２半導体
層と、前記第１半導体層と前記第２半導体層に挟まれた
前記第１導電型半導体基板内に、前記第１半導体層寄り
に、該第１半導体層とは離して形成される複数個の高濃
度の第１導電型ストッパ層を有し、該第１導電型ストッ
パ層と前記第１半導体層とを電気的に接続する構成とす
る。
に形成される高濃度の第１導電型の第１半導体層と、他
方の主面に形成される高濃度の第２導電型の第２半導体
層と、前記第１半導体層と前記第２半導体層に挟まれた
前記第１導電型半導体基板内に、前記第１半導体層寄り
に、該第１半導体層とは離して形成される複数個の高濃
度の第１導電型ストッパ層を有し、該第１導電型ストッ
パ層と前記第１半導体層とを電気的に接続する構成とす
る。
【００１３】また、前記第１導電型ストッパ層の横幅よ
り狭い幅で、該第１導電型ストッパ層と前記第１半導体
層とを電気的に接続するとよい。また、前記第１導電型
ストッパ層と前記第１半導体層とを、高濃度の第１導電
型の第３半導体層で、電気的に接続するとよい。また、
前記第１導電型ストッパ層と前記第１半導体層とを、前
記第１導電型半導体基板の一方の主面から掘り下げられ
たトレンチ溝に充填された高濃度ドープされたポリシリ
コンで、電気的に接続するとよい。
り狭い幅で、該第１導電型ストッパ層と前記第１半導体
層とを電気的に接続するとよい。また、前記第１導電型
ストッパ層と前記第１半導体層とを、高濃度の第１導電
型の第３半導体層で、電気的に接続するとよい。また、
前記第１導電型ストッパ層と前記第１半導体層とを、前
記第１導電型半導体基板の一方の主面から掘り下げられ
たトレンチ溝に充填された高濃度ドープされたポリシリ
コンで、電気的に接続するとよい。
【００１４】また、前記第１導電型ストッパ層と前記第
１半導体層とを、前記トレンチ溝に充填された高濃度ド
ープされたポリシリコンと、トレンチ溝の側面に形成さ
れた高濃度の第１導電型の第４半導体層で、電気的に接
続するとよい。また、前記第１導電型ストッパ層と前記
第１半導体層とを、側面が絶縁膜で被覆された前記トレ
ンチ溝に充填された高濃度ドープされたポリシリコン
で、電気的に接続するとよい。
１半導体層とを、前記トレンチ溝に充填された高濃度ド
ープされたポリシリコンと、トレンチ溝の側面に形成さ
れた高濃度の第１導電型の第４半導体層で、電気的に接
続するとよい。また、前記第１導電型ストッパ層と前記
第１半導体層とを、側面が絶縁膜で被覆された前記トレ
ンチ溝に充填された高濃度ドープされたポリシリコン
で、電気的に接続するとよい。
【００１５】また、前記第１導電型ストッパ層は、前記
トレンチ溝の底面から高濃度の第１導電型不純物を導入
するとよい。また、前記第１導電型ストッパ層は、トレ
ンチ溝底面からの第１導電型不純物のイオン注入もしく
は熱拡散で形成するとよい。前記のように、第１導電型
ストッパ層をｎ- ドリフト層（第１半導体層と第２半導
体層に挟まれた第１導電型半導体基板のこと）に設ける
ことで、順電圧−逆回復損失のトレードオフを改善し、
且つ、逆回復発振現象を抑制することができる。
トレンチ溝の底面から高濃度の第１導電型不純物を導入
するとよい。また、前記第１導電型ストッパ層は、トレ
ンチ溝底面からの第１導電型不純物のイオン注入もしく
は熱拡散で形成するとよい。前記のように、第１導電型
ストッパ層をｎ- ドリフト層（第１半導体層と第２半導
体層に挟まれた第１導電型半導体基板のこと）に設ける
ことで、順電圧−逆回復損失のトレードオフを改善し、
且つ、逆回復発振現象を抑制することができる。
【００１６】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の要部断面図である。一方の主面寄りに埋め
込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１
００を用いて、この主面側にｎ+ カソード層２を形成
し、他方の主面側にｐ+ アノード層３を形成し、ｎ+ カ
ソード層２上とｐ+ アノード層３上に、カソード電極５
とアノード電極６をそれぞれ形成する。ｎ+ カソード層
２とｐ+ アノード層２に挟まれた領域がｎ- ドリフト層
１となる。このｎ+ ストッパ層４は、印加電圧でｐ+ ア
ノード層３側からｎ- ドリフト層１へ広がる空乏層の伸
びを停止させる。また、このｎ+ ストッパ層４はｎ+ カ
ソード層２とは電気的に接続せず、浮遊状態となってい
る。また、このｎ+ ストッパ層４を、定格電圧を印加し
ても完全に空乏化しないような濃度や空間的な大きさに
すると好ましい。
半導体装置の要部断面図である。一方の主面寄りに埋め
込み層でｎ+ ストッパ層４を形成したｎ型半導体基板１
００を用いて、この主面側にｎ+ カソード層２を形成
し、他方の主面側にｐ+ アノード層３を形成し、ｎ+ カ
ソード層２上とｐ+ アノード層３上に、カソード電極５
とアノード電極６をそれぞれ形成する。ｎ+ カソード層
２とｐ+ アノード層２に挟まれた領域がｎ- ドリフト層
１となる。このｎ+ ストッパ層４は、印加電圧でｐ+ ア
ノード層３側からｎ- ドリフト層１へ広がる空乏層の伸
びを停止させる。また、このｎ+ ストッパ層４はｎ+ カ
ソード層２とは電気的に接続せず、浮遊状態となってい
る。また、このｎ+ ストッパ層４を、定格電圧を印加し
ても完全に空乏化しないような濃度や空間的な大きさに
すると好ましい。
【００１７】図２は、この半導体装置の逆回復過程につ
いて説明する図である。逆回復過程とは、半導体装置を
順バイアスして、順電流を流した後、逆バイアスして、
半導体装置をオフ状態に移行する過程をいう。順バイア
スでｎ- ドリフト層１に蓄積された過剰キャリアは、逆
バイアス（カソード電極プラス、アノード電極マイナ
ス）されると、空乏層３３が広がるにつれて正孔はｐ+
アノード層３へ、電子はｎ+ カソード層２へ掃き出され
る。この空乏層３３の伸びは、ｎ+ ストッパ層４により
停止させられる。そのため、空乏層の先端３４はｎ+ カ
ソード層２に到達しないので、ｎ- ドリフト層１のｎ+
カソード層２付近には過剰キャリア（過剰電子３１と過
剰正孔３２）が残留する。この残留した過剰キャリアの
減少は、再結合で徐々に消滅する分と、拡散により、過
剰電子３１はｎ+ カソード層２へ、過剰正孔３２は空乏
層３３へ徐々に掃き出される分がある。この残留した過
剰キャリアが無くなって逆回復過程は終了する。
いて説明する図である。逆回復過程とは、半導体装置を
順バイアスして、順電流を流した後、逆バイアスして、
半導体装置をオフ状態に移行する過程をいう。順バイア
スでｎ- ドリフト層１に蓄積された過剰キャリアは、逆
バイアス（カソード電極プラス、アノード電極マイナ
ス）されると、空乏層３３が広がるにつれて正孔はｐ+
アノード層３へ、電子はｎ+ カソード層２へ掃き出され
る。この空乏層３３の伸びは、ｎ+ ストッパ層４により
停止させられる。そのため、空乏層の先端３４はｎ+ カ
ソード層２に到達しないので、ｎ- ドリフト層１のｎ+
カソード層２付近には過剰キャリア（過剰電子３１と過
剰正孔３２）が残留する。この残留した過剰キャリアの
減少は、再結合で徐々に消滅する分と、拡散により、過
剰電子３１はｎ+ カソード層２へ、過剰正孔３２は空乏
層３３へ徐々に掃き出される分がある。この残留した過
剰キャリアが無くなって逆回復過程は終了する。
【００１８】このｎ- ドリフト層１にある過剰キャリア
が徐々に減少することにより、逆回復電流をソフトリカ
バリー波形にすることができて、逆回復発振現象を抑制
することができる。また、ｎ+ ストッパ層４があるため
に、ｎ- ドリフト層１の厚さを薄くできるので、順電圧
−逆回復損失のトレードオフを改善できる。図３は、図
１の半導体装置の製造方法で、同図（ａ）から同図
（ｃ）は工程順に示した要部工程断面図である。
が徐々に減少することにより、逆回復電流をソフトリカ
バリー波形にすることができて、逆回復発振現象を抑制
することができる。また、ｎ+ ストッパ層４があるため
に、ｎ- ドリフト層１の厚さを薄くできるので、順電圧
−逆回復損失のトレードオフを改善できる。図３は、図
１の半導体装置の製造方法で、同図（ａ）から同図
（ｃ）は工程順に示した要部工程断面図である。
【００１９】まず、一方の主面に近接して埋め込み層で
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達しない深さ
で、ｎ+ カソード層２を形成し、他方の主面側に、ｎ+
ストッパ層４に到達しない深さで、ｐ+ アノード層３を
形成する（同図（ｂ））。
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達しない深さ
で、ｎ+ カソード層２を形成し、他方の主面側に、ｎ+
ストッパ層４に到達しない深さで、ｐ+ アノード層３を
形成する（同図（ｂ））。
【００２０】つぎに、ｎ+ カソード層２上とｐ+ アノー
ド層３上にカソード電極５とアノード電極６を形成する
（同図（ｃ））。図４は、この発明の第２実施例の半導
体装置の要部断面図である。ｎ型半導体基板２００の一
方の主面側に、ｎ+ カソード層２を形成し、ｎ+ カソー
ド層２を貫通し、ｎ型半導体基板２００の表面から所定
の深さにトレンチ溝を形成する。このトレンチ溝の側面
に酸化膜などの絶縁膜８を被覆し、トレンチ溝の底部か
らｎ+ ストッパ層９を形成し、トレンチ溝の底面を絶縁
膜１０で被覆する。ｎ型半導体基板１００の他方の主面
側にｐ+ アノード層３を形成し、前記のトレンチ溝に高
濃度不純物がドープされたポリシリコン１１を充填す
る。ｎ+ カソード層２上とｐ+ アノード層３上にカソー
ド電極５とアノード電極６をそれぞれ形成する。この場
合も、図１と同様の効果が期待される。
ド層３上にカソード電極５とアノード電極６を形成する
（同図（ｃ））。図４は、この発明の第２実施例の半導
体装置の要部断面図である。ｎ型半導体基板２００の一
方の主面側に、ｎ+ カソード層２を形成し、ｎ+ カソー
ド層２を貫通し、ｎ型半導体基板２００の表面から所定
の深さにトレンチ溝を形成する。このトレンチ溝の側面
に酸化膜などの絶縁膜８を被覆し、トレンチ溝の底部か
らｎ+ ストッパ層９を形成し、トレンチ溝の底面を絶縁
膜１０で被覆する。ｎ型半導体基板１００の他方の主面
側にｐ+ アノード層３を形成し、前記のトレンチ溝に高
濃度不純物がドープされたポリシリコン１１を充填す
る。ｎ+ カソード層２上とｐ+ アノード層３上にカソー
ド電極５とアノード電極６をそれぞれ形成する。この場
合も、図１と同様の効果が期待される。
【００２１】図５は、図４の半導体装置の製造方法で、
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。ｎ型半導体基板２００の一方の主面側に、
ｎ+ カソード層２を形成し、ｎ+ カソード層２を貫通
し、ｎ型半導体基板２００の表面から所定の深さにトレ
ンチ溝７を形成する。その後、このトレンチ溝７の側面
に酸化膜などの絶縁膜８を被覆する（同図（ａ））。
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。ｎ型半導体基板２００の一方の主面側に、
ｎ+ カソード層２を形成し、ｎ+ カソード層２を貫通
し、ｎ型半導体基板２００の表面から所定の深さにトレ
ンチ溝７を形成する。その後、このトレンチ溝７の側面
に酸化膜などの絶縁膜８を被覆する（同図（ａ））。
【００２２】つぎに、トレンチ溝７の底部からイオン注
入と熱拡散、または、不純物ドープと拡散により、ｎ+
ストッパ層９を形成し、トレンチ溝７の底面を絶縁膜１
０で被覆する。その後、ｎ型半導体基板１００の他方の
主面側にｐ+ アノード層３を形成する（同図（ｂ）。つ
ぎに、トレンチ溝７に高濃度不純物がドープされたポリ
シリコン８を充填する。その後、ｎ+ カソード層２上と
ｐ+ アノード層３上にカソード電極５とアノード電極６
をそれぞれ形成する（同図（ｃ））。
入と熱拡散、または、不純物ドープと拡散により、ｎ+
ストッパ層９を形成し、トレンチ溝７の底面を絶縁膜１
０で被覆する。その後、ｎ型半導体基板１００の他方の
主面側にｐ+ アノード層３を形成する（同図（ｂ）。つ
ぎに、トレンチ溝７に高濃度不純物がドープされたポリ
シリコン８を充填する。その後、ｎ+ カソード層２上と
ｐ+ アノード層３上にカソード電極５とアノード電極６
をそれぞれ形成する（同図（ｃ））。
【００２３】図６は、この発明の第３実施例の半導体装
置の要部断面図である。これは、前記の従来技術である
第３の手法の半導体装置を改良したものである。埋め込
み層でｎ+ ストッパ層を形成したｎ型半導体基板１００
のｎ+ ストッパ層４までの距離が短い主面側に、ｎ+ カ
ソード層２を形成し、ｎ+ ストッパ層４の横方向幅Ｌ１
より狭い幅Ｌ２で接し、ｎ+ ストッパ層４に達するｎ+
拡散層１２を形成する。他方の主面側にｐ+ アノード層
３を形成し、ｎ+ カソード層２上とｐ+ アノード層３上
にカソード電極５とアノード電極６をそれぞれ形成す
る。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領
域が、ｎ- ドリフト層１となる。ｎ+ ストッパ層４は、
ｎ+ カソード層２とはｎ+ 拡散層１２により電気的に接
続している点が図１と異なる。
置の要部断面図である。これは、前記の従来技術である
第３の手法の半導体装置を改良したものである。埋め込
み層でｎ+ ストッパ層を形成したｎ型半導体基板１００
のｎ+ ストッパ層４までの距離が短い主面側に、ｎ+ カ
ソード層２を形成し、ｎ+ ストッパ層４の横方向幅Ｌ１
より狭い幅Ｌ２で接し、ｎ+ ストッパ層４に達するｎ+
拡散層１２を形成する。他方の主面側にｐ+ アノード層
３を形成し、ｎ+ カソード層２上とｐ+ アノード層３上
にカソード電極５とアノード電極６をそれぞれ形成す
る。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領
域が、ｎ- ドリフト層１となる。ｎ+ ストッパ層４は、
ｎ+ カソード層２とはｎ+ 拡散層１２により電気的に接
続している点が図１と異なる。
【００２４】このように、ｎ+ 拡散層の幅Ｌ２より、ｎ
+ ストッパ層の幅Ｌ１を広くすることで、従来技術であ
る第３の手法の構造と比べると、さらにソフトリカバリ
ー波形となるため、逆回復発振現象が抑制される。ソフ
トリカバリー波形となるは、隣接するｎ+ ストッパ層の
間隔Ｗ１を狭めて、空乏層の伸びを効率よく停止させ、
且つ、ｎ+ 拡散層で挟まれるｎ- ドリフト層の幅Ｗ２を
第３の手法の構造より広げることができ、その結果、残
留する過剰キャリアを第３の手法よりも多くできるため
である。
+ ストッパ層の幅Ｌ１を広くすることで、従来技術であ
る第３の手法の構造と比べると、さらにソフトリカバリ
ー波形となるため、逆回復発振現象が抑制される。ソフ
トリカバリー波形となるは、隣接するｎ+ ストッパ層の
間隔Ｗ１を狭めて、空乏層の伸びを効率よく停止させ、
且つ、ｎ+ 拡散層で挟まれるｎ- ドリフト層の幅Ｗ２を
第３の手法の構造より広げることができ、その結果、残
留する過剰キャリアを第３の手法よりも多くできるため
である。
【００２５】図７は、図６の半導体装置の製造方法で、
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。まず、一方の主面に近接して埋め込み層で
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達し、ｎ+ スト
ッパ層の幅Ｌ１より狭い幅Ｌ２で接するｎ+ 拡散層１２
を形成し、その後、ｎ+ ストッパ層４に到達しない深さ
で、ｎ+ カソード層２を形成する。他方の主面側にｎ+
ストッパ層４に到達しない深さでｐ+ アノード層３を形
成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれ
た領域が、ｎ- ドリフト層１である（同図（ｂ））。
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。まず、一方の主面に近接して埋め込み層で
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達し、ｎ+ スト
ッパ層の幅Ｌ１より狭い幅Ｌ２で接するｎ+ 拡散層１２
を形成し、その後、ｎ+ ストッパ層４に到達しない深さ
で、ｎ+ カソード層２を形成する。他方の主面側にｎ+
ストッパ層４に到達しない深さでｐ+ アノード層３を形
成する。ｎ+ カソード層２とｐ+ アノード層３に挟まれ
た領域が、ｎ- ドリフト層１である（同図（ｂ））。
【００２６】つぎに、ｎ+ カソード層２上とｐ+ アノー
ド層３上にカソード電極５とアノード電極６を形成する
（同図（ｃ））。図８は、この発明の第４実施例の半導
体装置の要部断面図である。図６との違いは、ｎ+ 拡散
層１２の代わりに、トレンチ溝を堀り、高濃度不純物を
ドープしたポリシリコン１１をそのトレンチ溝に充填し
て、ｎ+ ストッパ層４とｎ+ カソード層２を電気的に接
続している点である。図６の半導体装置と同様の効果が
期待できる。
ド層３上にカソード電極５とアノード電極６を形成する
（同図（ｃ））。図８は、この発明の第４実施例の半導
体装置の要部断面図である。図６との違いは、ｎ+ 拡散
層１２の代わりに、トレンチ溝を堀り、高濃度不純物を
ドープしたポリシリコン１１をそのトレンチ溝に充填し
て、ｎ+ ストッパ層４とｎ+ カソード層２を電気的に接
続している点である。図６の半導体装置と同様の効果が
期待できる。
【００２７】図９は、図８の半導体装置の製造方法で、
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。まず、一方の主面に近接して埋め込み層で
ｎストッパ層４を形成したｎ型半導体基板１００を準備
する（同図（ａ））。つぎに、ｎ型半導体基板１００の
一方の主面側に、ｎ+ ストッパ層４に到達しない深さで
ｎ+ カソード層２を、形成する。他方の主面側にｎ+ ス
トッパ層４に到達しない深さでｐ+ アノード層２を形成
する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた
領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ
層４に到達する深さでトレンチ溝７を形成する（同図
（ｂ））。
同図（ａ）から同図（ｃ）は工程順に示した要部工程断
面図である。まず、一方の主面に近接して埋め込み層で
ｎストッパ層４を形成したｎ型半導体基板１００を準備
する（同図（ａ））。つぎに、ｎ型半導体基板１００の
一方の主面側に、ｎ+ ストッパ層４に到達しない深さで
ｎ+ カソード層２を、形成する。他方の主面側にｎ+ ス
トッパ層４に到達しない深さでｐ+ アノード層２を形成
する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた
領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ
層４に到達する深さでトレンチ溝７を形成する（同図
（ｂ））。
【００２８】つぎに、トレンチ溝７に高濃度不純物をド
ープしたポリシリコン１１を充填する。その後、ｎ+ カ
ソード層２上とｐ+ アノード層３上にカソード電極５と
アノード電極６を形成する（同図（ｃ））。図１０は、
この発明の第５実施例の半導体装置の要部断面図であ
る。図８との違いは、トレンチ溝７の側面にｎ+ 層１３
を形成している点である。図６の半導体装置と同様の効
果が期待できる。また、この半導体装置では、空乏層の
先端がｎ+ ストッパ層４を乗り越えた場合、図６、図８
の半導体装置では、ｎ+ 拡散層１２やポリシリコン１１
に空乏層が接するために、パンチスルーして、耐圧の確
保が困難となる。これに対して、ｎ+ 層１３があると、
例え、空乏層の先端がｎ + ストッパ層４を乗り越えても
ｎ+ 層１３が空乏層の伸びを停止させるので、パンチス
ルーが起こらず、耐圧の確保が容易になる。
ープしたポリシリコン１１を充填する。その後、ｎ+ カ
ソード層２上とｐ+ アノード層３上にカソード電極５と
アノード電極６を形成する（同図（ｃ））。図１０は、
この発明の第５実施例の半導体装置の要部断面図であ
る。図８との違いは、トレンチ溝７の側面にｎ+ 層１３
を形成している点である。図６の半導体装置と同様の効
果が期待できる。また、この半導体装置では、空乏層の
先端がｎ+ ストッパ層４を乗り越えた場合、図６、図８
の半導体装置では、ｎ+ 拡散層１２やポリシリコン１１
に空乏層が接するために、パンチスルーして、耐圧の確
保が困難となる。これに対して、ｎ+ 層１３があると、
例え、空乏層の先端がｎ + ストッパ層４を乗り越えても
ｎ+ 層１３が空乏層の伸びを停止させるので、パンチス
ルーが起こらず、耐圧の確保が容易になる。
【００２９】図１１は、図１０の半導体装置の製造方法
で、同図（ａ）から同図（ｃ）は工程順に示した要部工
程断面図である。まず、一方の主面に近接して埋め込み
層でｎ+ ストッパ層４を形成したｎ型半導体基板１００
を準備する（同図（ａ））。つぎに、ｎ型半導体基板１
００の一方の主面側にｎ+ ストッパ層４に到達しない深
さでｎ+ カソード層２を形成する。他方の主面側にｎ+
ストッ層４に到達しない深さでｐ+ アノード層３を形成
する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた
領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ
層４に到達する深さでトレンチ溝７を形成し、このトレ
ンチ溝７の側面にｎ+ 層１３を形成する（同図
（ｂ））。
で、同図（ａ）から同図（ｃ）は工程順に示した要部工
程断面図である。まず、一方の主面に近接して埋め込み
層でｎ+ ストッパ層４を形成したｎ型半導体基板１００
を準備する（同図（ａ））。つぎに、ｎ型半導体基板１
００の一方の主面側にｎ+ ストッパ層４に到達しない深
さでｎ+ カソード層２を形成する。他方の主面側にｎ+
ストッ層４に到達しない深さでｐ+ アノード層３を形成
する。ｎ+ カソード層２とｐ+ アノード層３に挟まれた
領域がｎ- ドリフト層１である。その後、ｎ+ ストッパ
層４に到達する深さでトレンチ溝７を形成し、このトレ
ンチ溝７の側面にｎ+ 層１３を形成する（同図
（ｂ））。
【００３０】つぎに、このトレンチ溝７に高濃度不純物
をドープしたポリシリコン１１を充填する。その後、ｎ
+ カソード層２上とｐ+ アノード層３上にカソード電極
５とアノード電極６を形成する（同図（ｃ））。図１２
は、この発明の第６実施例の半導体装置の要部断面図で
ある。図１０との違いは、トレンチ溝の側面に絶縁膜１
４を形成している点である。この場合も、ｎ+ カソード
層２とｎ+ ストッパ層４とはカソード電極５とポリシリ
コン１１を介して電気的に接続する。
をドープしたポリシリコン１１を充填する。その後、ｎ
+ カソード層２上とｐ+ アノード層３上にカソード電極
５とアノード電極６を形成する（同図（ｃ））。図１２
は、この発明の第６実施例の半導体装置の要部断面図で
ある。図１０との違いは、トレンチ溝の側面に絶縁膜１
４を形成している点である。この場合も、ｎ+ カソード
層２とｎ+ ストッパ層４とはカソード電極５とポリシリ
コン１１を介して電気的に接続する。
【００３１】この場合は、図１０よりも、トレンチ溝の
側面に形成される絶縁膜１４があるために、残留した過
剰キャリアのうち、電子はポリシリコン１１からは掃き
出されず、ｎ+ カソード層２からのみ掃き出されるため
に、残留した過剰キャリアの掃き出しが遅くなり、その
結果、図６、図８、図１０の半導体装置よりも逆回復電
流はソフトリカバリー波形となる。
側面に形成される絶縁膜１４があるために、残留した過
剰キャリアのうち、電子はポリシリコン１１からは掃き
出されず、ｎ+ カソード層２からのみ掃き出されるため
に、残留した過剰キャリアの掃き出しが遅くなり、その
結果、図６、図８、図１０の半導体装置よりも逆回復電
流はソフトリカバリー波形となる。
【００３２】また、この半導体装置では、空乏層の先端
がｎ+ ストッパ層４を乗り越えた場合、絶縁層１４があ
るため、パンチスルーが起こらず、耐圧の確保が容易に
なる。図１３は、図１２の半導体装置の製造方法で、同
図（ａ）から同図（ｃ）は工程順に示した要部工程断面
図である。
がｎ+ ストッパ層４を乗り越えた場合、絶縁層１４があ
るため、パンチスルーが起こらず、耐圧の確保が容易に
なる。図１３は、図１２の半導体装置の製造方法で、同
図（ａ）から同図（ｃ）は工程順に示した要部工程断面
図である。
【００３３】まず、一方の主面に近接して埋め込み層で
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達しない深さで
ｎ+ カソード層２を形成する。他方の主面側にｎ+ スト
ッパ層４に到達しない深さでｐ+ アノード層３を形成す
る。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領
域がｎ- ドリフト層１である。その後、ｎ+ ストッパ層
４に到達する深さでトレンチ溝７を形成し、このトレン
チ溝７の側面に絶縁膜１４を形成する（同図（ｂ））。
ｎ+ ストッパ層４を形成したｎ型半導体基板１００を準
備する（同図（ａ））。つぎに、ｎ型半導体基板１００
の一方の主面側にｎ+ ストッパ層４に到達しない深さで
ｎ+ カソード層２を形成する。他方の主面側にｎ+ スト
ッパ層４に到達しない深さでｐ+ アノード層３を形成す
る。ｎ+ カソード層２とｐ+ アノード層３に挟まれた領
域がｎ- ドリフト層１である。その後、ｎ+ ストッパ層
４に到達する深さでトレンチ溝７を形成し、このトレン
チ溝７の側面に絶縁膜１４を形成する（同図（ｂ））。
【００３４】つぎに、このトレンチ溝７に高濃度不純物
をドープしたポリシリコン１１を充填する。その後、ｎ
+ カソード層２上とｐ+ アノード層３上にカソード電極
５とアノード電極６を形成する（同図（ｃ））。図１４
は、図１２の半導体装置の他の製造方法で、同図（ａ）
から同図（ｃ）は工程順に示した要部工程断面図であ
る。これは、ｎ+ ストッパ層を拡散で形成する方法であ
る。
をドープしたポリシリコン１１を充填する。その後、ｎ
+ カソード層２上とｐ+ アノード層３上にカソード電極
５とアノード電極６を形成する（同図（ｃ））。図１４
は、図１２の半導体装置の他の製造方法で、同図（ａ）
から同図（ｃ）は工程順に示した要部工程断面図であ
る。これは、ｎ+ ストッパ層を拡散で形成する方法であ
る。
【００３５】まず、ｎ型半導体基板２００の一方の主面
側にｎ+ カソード層２を形成した後、ｎ型半導体基板２
００に達する所定の深さのトレンチ溝７を形成する。そ
の後、このトレンチ溝７の側面に絶縁膜１４を形成する
（同図（ａ））。つぎに、トレンチ溝７の底面から、ｎ
型半導体基板２００に、ｐ型不純物をイオン注入し、熱
拡散して、ｎ+ ストッパ層９を形成する。その後、他方
の主面側にｐ+ アノード層２をｎ+ ストッパ層４に到達
しない深さでｐ+ アノード層３を形成する。勿論、トレ
ンチ溝７の底面から拡散のみでｎ+ ストッパ層９を形成
しても構わない（同図（ｂ））。
側にｎ+ カソード層２を形成した後、ｎ型半導体基板２
００に達する所定の深さのトレンチ溝７を形成する。そ
の後、このトレンチ溝７の側面に絶縁膜１４を形成する
（同図（ａ））。つぎに、トレンチ溝７の底面から、ｎ
型半導体基板２００に、ｐ型不純物をイオン注入し、熱
拡散して、ｎ+ ストッパ層９を形成する。その後、他方
の主面側にｐ+ アノード層２をｎ+ ストッパ層４に到達
しない深さでｐ+ アノード層３を形成する。勿論、トレ
ンチ溝７の底面から拡散のみでｎ+ ストッパ層９を形成
しても構わない（同図（ｂ））。
【００３６】つぎに、トレンチ溝７に高濃度不純物をド
ープしたポリシリコン１１を充填する。その後、ｎ+ カ
ソード層２上とｐ+ アノード層３上にカソード電極５と
アノード電極６を形成する（同図（ｃ））。尚、同図
（ｃ）の工程前にトレンチ溝７の底面にも絶縁膜を被覆
し、同図（ｃ）の工程に移行すると、ｎ+ ストッパ層９
が電気的に浮遊している状態である図３の半導体装置が
出来上がる。
ープしたポリシリコン１１を充填する。その後、ｎ+ カ
ソード層２上とｐ+ アノード層３上にカソード電極５と
アノード電極６を形成する（同図（ｃ））。尚、同図
（ｃ）の工程前にトレンチ溝７の底面にも絶縁膜を被覆
し、同図（ｃ）の工程に移行すると、ｎ+ ストッパ層９
が電気的に浮遊している状態である図３の半導体装置が
出来上がる。
【００３７】つぎに、本発明の図１０の構造と、図１９
の従来のｐｉｎ構造とをシミュレーションで特性比較を
した。その結果を図１５から図１８に示す。尚、本発明
品と従来品の耐圧は４．５ｋＶである。図１５は、内部
電界強度分布を示す図で、同図（ａ）は本発明品、同図
（ｂ）は従来品である。図中において、ｐ+ アノード層
端位置をＡ、ｎ+ ストッパ層先端位置をＢ、空乏層先端
位置をＣ、ｎ+ カソード層端位置をＤとする。内部電界
強度分布は、４５００Ｖの逆電圧を印加した場合であ
る。
の従来のｐｉｎ構造とをシミュレーションで特性比較を
した。その結果を図１５から図１８に示す。尚、本発明
品と従来品の耐圧は４．５ｋＶである。図１５は、内部
電界強度分布を示す図で、同図（ａ）は本発明品、同図
（ｂ）は従来品である。図中において、ｐ+ アノード層
端位置をＡ、ｎ+ ストッパ層先端位置をＢ、空乏層先端
位置をＣ、ｎ+ カソード層端位置をＤとする。内部電界
強度分布は、４５００Ｖの逆電圧を印加した場合であ
る。
【００３８】従来品では、図１９のＹ２−Ｙ２線上の電
界は、ｐ+ アノード層端位置Ａからｎ+ カソード層端位
置Ｄまでのｎ- ドリフト層５１全体に分布していること
から、空乏層がｎ+ カソード層５２にパンチスルーして
いることが分かる。一方、本発明品では、図１０のＹ１
−Ｙ１線上では、空乏層がｎ+ ストッパ層４にパンチス
ルーしているが、Ｙ２−Ｙ２線上では空乏層先端位置Ｃ
は、ｎ+ ドリフト層端位置Ｂと、ｎ+ カソード層端位置
Ｄの間にありパンチスルーしない領域が存在する。
界は、ｐ+ アノード層端位置Ａからｎ+ カソード層端位
置Ｄまでのｎ- ドリフト層５１全体に分布していること
から、空乏層がｎ+ カソード層５２にパンチスルーして
いることが分かる。一方、本発明品では、図１０のＹ１
−Ｙ１線上では、空乏層がｎ+ ストッパ層４にパンチス
ルーしているが、Ｙ２−Ｙ２線上では空乏層先端位置Ｃ
は、ｎ+ ドリフト層端位置Ｂと、ｎ+ カソード層端位置
Ｄの間にありパンチスルーしない領域が存在する。
【００３９】電界分布は、Ｙ１−Ｙ１線上、Ｙ２−Ｙ２
線上とも、ｎ+ ストッパ層先端位置Ｂまでは緩やかに減
少する。Ｙ１−Ｙ１線上では、ｎ+ ストッパ層端位置Ｂ
で極めて高い電界が狭い場所で発生する。一方、Ｙ２−
Ｙ２線上では、ｎ+ ストッパ層端位置Ｂから電界は急激
に減少する。半導体装置は、定格電圧以内で使用される
ので、本発明品は、常に、空乏化されない箇所が、ｎ+
カソード層２側のｎ- ドリフト層１内に存在することに
なる。
線上とも、ｎ+ ストッパ層先端位置Ｂまでは緩やかに減
少する。Ｙ１−Ｙ１線上では、ｎ+ ストッパ層端位置Ｂ
で極めて高い電界が狭い場所で発生する。一方、Ｙ２−
Ｙ２線上では、ｎ+ ストッパ層端位置Ｂから電界は急激
に減少する。半導体装置は、定格電圧以内で使用される
ので、本発明品は、常に、空乏化されない箇所が、ｎ+
カソード層２側のｎ- ドリフト層１内に存在することに
なる。
【００４０】図１６は、本発明品と従来品の耐圧波形を
示す図である。従来品は、３種類であり、ｎ- ドリフト
層１を、図１５のＡ−Ｂ間に等しい厚さにしたものをＮ
ｏ１、図１５のＡ−Ｃ間に等しい厚さにしたものをＮｏ
２、図１５のＡ−Ｄ間に等しい厚さにしたものをＮｏ３
とした３種類である。本発明品は、従来品のＮｏ１とほ
ぼ同じ耐圧波形で、耐圧は４５００Ｖを確保している。
示す図である。従来品は、３種類であり、ｎ- ドリフト
層１を、図１５のＡ−Ｂ間に等しい厚さにしたものをＮ
ｏ１、図１５のＡ−Ｃ間に等しい厚さにしたものをＮｏ
２、図１５のＡ−Ｄ間に等しい厚さにしたものをＮｏ３
とした３種類である。本発明品は、従来品のＮｏ１とほ
ぼ同じ耐圧波形で、耐圧は４５００Ｖを確保している。
【００４１】図１７は、本発明品と従来品の順電圧−逆
回復損失のトレードオフを示す図である。従来品は図１
６で示した３種類である。本発明品は、Ｎｏ３と同じ厚
さのｎ- ドリフト層１であるにも係わらず、Ｎｏ２とほ
とんど同じトレードオフを示した。図１８は、本発明品
と従来品の逆回復電圧・電流波形を示す図で、同図
（ａ）は、電流波形、同図（ｂ）は電圧波形である。従
来品は、図１７で、本発明品とほぼ同じトレードオフを
示したＮｏ２である。
回復損失のトレードオフを示す図である。従来品は図１
６で示した３種類である。本発明品は、Ｎｏ３と同じ厚
さのｎ- ドリフト層１であるにも係わらず、Ｎｏ２とほ
とんど同じトレードオフを示した。図１８は、本発明品
と従来品の逆回復電圧・電流波形を示す図で、同図
（ａ）は、電流波形、同図（ｂ）は電圧波形である。従
来品は、図１７で、本発明品とほぼ同じトレードオフを
示したＮｏ２である。
【００４２】従来品は、逆回復過程が開始される時点か
ら２μｓ後に激しい電圧振動が発生しているが、本発明
品では、約１．６μｓ後に小さな電圧跳ね上がりはある
が、殆ど電圧振動はなく、逆回復発振現象は効果的に抑
制されている。これは、本発明品では、空乏層が広がら
ない領域に過剰キャリアが残存しており、急激に電流が
減少することが抑制されているためである。尚、図１５
から図１８に示した結果は、他の実施例でも同様であ
る。
ら２μｓ後に激しい電圧振動が発生しているが、本発明
品では、約１．６μｓ後に小さな電圧跳ね上がりはある
が、殆ど電圧振動はなく、逆回復発振現象は効果的に抑
制されている。これは、本発明品では、空乏層が広がら
ない領域に過剰キャリアが残存しており、急激に電流が
減少することが抑制されているためである。尚、図１５
から図１８に示した結果は、他の実施例でも同様であ
る。
【００４３】
【発明の効果】この発明によれば、離散したｎ+ ストッ
パ層を、ｎ- ドリフト層内に設けることで、順電圧−逆
回復損失のトレードオフを改善し、且つ、逆回復電流を
ソフトリカバリー化ができて、逆回復発振現象の抑制を
図ることができる。また、このｎ+ ストッパ層の横幅よ
り狭い幅で、ｎ+ ストッパ層とｎ+ カソード層を電気的
に接続することで、第３の手法の半導体装置よりも、一
層、逆回復電流のソフトリカバリー化ができて、逆回復
発振現象の抑制を図ることができる。
パ層を、ｎ- ドリフト層内に設けることで、順電圧−逆
回復損失のトレードオフを改善し、且つ、逆回復電流を
ソフトリカバリー化ができて、逆回復発振現象の抑制を
図ることができる。また、このｎ+ ストッパ層の横幅よ
り狭い幅で、ｎ+ ストッパ層とｎ+ カソード層を電気的
に接続することで、第３の手法の半導体装置よりも、一
層、逆回復電流のソフトリカバリー化ができて、逆回復
発振現象の抑制を図ることができる。
【００４４】さらに、電気的に接続する箇所の側面を絶
縁膜で被覆することで、さらに逆回復電流のソフトリカ
バリー化ができて、逆回復発振現象の抑制を図ることが
できる。
縁膜で被覆することで、さらに逆回復電流のソフトリカ
バリー化ができて、逆回復発振現象の抑制を図ることが
できる。
【図１】この発明の第１実施例の半導体装置の要部断面
図
図
【図２】図１の半導体装置の逆回復過程について説明す
る図
る図
【図３】図１の半導体装置の製造方法で、同図（ａ）か
ら同図（ｃ）は工程順に示した要部工程断面図
ら同図（ｃ）は工程順に示した要部工程断面図
【図４】この発明の第２実施例の半導体装置の要部断面
図
図
【図５】図４の半導体装置の製造方法で、同図（ａ）か
ら同図（ｄ）は工程順に示した要部工程断面図
ら同図（ｄ）は工程順に示した要部工程断面図
【図６】この発明の第３実施例の半導体装置の要部断面
図
図
【図７】図６の半導体装置の製造方法で、同図（ａ）か
ら同図（ｄ）は工程順に示した要部工程断面図
ら同図（ｄ）は工程順に示した要部工程断面図
【図８】この発明の第４実施例の半導体装置の要部断面
図
図
【図９】図８の半導体装置の製造方法で、同図（ａ）か
ら同図（ｄ）は工程順に示した要部工程断面図
ら同図（ｄ）は工程順に示した要部工程断面図
【図１０】この発明の第５実施例の半導体装置の要部断
面図
面図
【図１１】図１０の半導体装置の製造方法で、同図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１２】この発明の第６実施例の半導体装置の要部断
面図
面図
【図１３】図１２の半導体装置の製造方法で、同図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１４】図１２の半導体装置の他の製造方法で、同図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
（ａ）から同図（ｄ）は工程順に示した要部工程断面図
【図１５】内部電界強度分布を示す図で、（ａ）は本発
明品、（ｂ）は従来品の内部電界強度分布図
明品、（ｂ）は従来品の内部電界強度分布図
【図１６】本発明品と従来品の耐圧波形を示す図
【図１７】本発明品と従来品の順電圧−逆回復損失のト
レードオフを示す図
レードオフを示す図
【図１８】本発明品と従来品の逆回復電圧・電流波形を
示す図で、（ａ）は、電流波形図、（ｂ）は電圧波形図
示す図で、（ａ）は、電流波形図、（ｂ）は電圧波形図
【図１９】ｐｉｎダイオードの要部断面図
【図２０】ショットキー接合とｐｎ接合を有するＭＰＳ
構造ダイオード図
構造ダイオード図
【図２１】ｎ+ ストッパ層を設けたダイオード図
１ ｎ- ドリフト層 ２ ｎ+ カソード層 ３ ｐ+ アノード層 ４ ｎ+ ストッパ層 ５ カソード電極 ６ アノード電極 ７ トレンチ溝 ８、１４ 絶縁膜 ９ ｎ+ ストッパ層 １０ 絶縁膜（トレンチ溝の底面） １１ ポリシリコン １２ ｎ+ 拡散層 １３ ｎ+ 層 ３１ 過剰電子 ３２ 過剰正孔 ３３ 空乏層 ３４、３５ 空乏層の先端 １００、２００ ｎ型半導体基板 Ｌ１ ｎ+ ストッパ層の幅 Ｌ２ ｎ+ 拡散層の幅 Ｗ１ ｎ+ ストッパ層の間隔 Ｗ２ ｎ+ 拡散層の間隔
Claims (10)
- 【請求項１】第１導電型半導体基板の一方の主面に形成
される高濃度の第１導電型の第１半導体層と、他方の主
面に形成される高濃度の第２導電型の第２半導体層と、
前記第１半導体層と前記第２半導体層に挟まれた前記第
１導電型半導体基板内に、前記第１半導体層寄りに、該
第１半導体層とは離して形成される複数個の高濃度の第
１導電型ストッパ層を有することを特徴とする半導体装
置。 - 【請求項２】前記第１導電型ストッパ層の横幅より狭い
幅で、前記の一方の主面から前記第１導電型ストッパ層
に達するトレンチ溝を形成し、該トレンチ溝の底面およ
び側面に形成された絶縁膜を介してポリシリコンで前記
トレンチ溝を充填することを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】第１導電型半導体基板の一方の主面に形成
される高濃度の第１導電型の第１半導体層と、他方の主
面に形成される高濃度の第２導電型の第２半導体層と、
前記第１半導体層と前記第２半導体層に挟まれた前記第
１導電型半導体基板内に、前記第１半導体層寄りに、該
第１半導体層とは離して形成される複数個の高濃度の第
１導電型ストッパ層を有し、該第１導電型ストッパ層と
前記第１半導体層とを電気的に接続することを特徴とす
る半導体装置。 - 【請求項４】前記第１導電型ストッパ層の横幅より狭い
幅で、該第１導電型ストッパ層と前記第１半導体層とを
電気的に接続することを特徴とする請求項３に記載の半
導体装置。 - 【請求項５】前記第１導電型ストッパ層と前記第１半導
体層とを、高濃度の第１導電型の第３半導体層で、電気
的に接続することを特徴とする請求項４に記載の半導体
装置。 - 【請求項６】前記第１導電型ストッパ層と前記第１半導
体層とを、前記第１導電型半導体基板の一方の主面から
掘り下げられたトレンチ溝に充填された高濃度ドープさ
れたポリシリコンで、電気的に接続することを特徴とす
る請求項４に記載の半導体装置。 - 【請求項７】前記第１導電型ストッパ層と前記第１半導
体層とを、前記第１導電型半導体基板の一方の主面から
掘り下げられたトレンチ溝に充填された高濃度ドープさ
れたポリシリコンと、トレンチ溝の側面に形成された高
濃度の第１導電型の第４半導体層で、電気的に接続する
ことを特徴とする請求項４に記載の半導体装置。 - 【請求項８】前記第１導電型ストッパ層と前記第１半導
体層とを、側面が絶縁膜で被覆された、前記第１導電型
半導体基板の一方の主面から掘り下げられたトレンチ溝
に充填された高濃度ドープされたポリシリコンで、電気
的に接続することを特徴とする請求項４に記載の半導体
装置。 - 【請求項９】前記第１導電型ストッパ層は、前記第１導
電型半導体基板の一方の主面から掘り下げられたトレン
チ溝の底面から高濃度の第１導電型不純物を導入して形
成することを特徴とする請求項２または８のいずれかに
記載の半導体装置。 - 【請求項１０】前記第１導電型ストッパ層は、前記第１
導電型半導体基板の一方の主面から掘り下げられたトレ
ンチ溝の底面からの第１導電型不純物のイオン注入もし
くは熱拡散で形成することを特徴とする請求項９に記載
の半導体装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192597A (ja) * | 2009-02-17 | 2010-09-02 | Toyota Motor Corp | 半導体装置、スイッチング装置、及び、半導体装置の制御方法。 |
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| JP2016025236A (ja) * | 2014-07-22 | 2016-02-08 | 富士電機株式会社 | 半導体装置 |
| CN106531812A (zh) * | 2017-01-05 | 2017-03-22 | 江苏中科君芯科技有限公司 | 具有软恢复特性的快恢复二极管结构 |
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| JP2000031504A (ja) * | 1998-07-13 | 2000-01-28 | Hitachi Ltd | ソフトリカバリーダイオード |
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2000
- 2000-10-31 JP JP2000331844A patent/JP4655350B2/ja not_active Expired - Fee Related
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