CN117832284B - 一种功率器件及其制造方法 - Google Patents

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Abstract

本申请提供一种功率器件及其制造方法，功率器件包括：衬底、外延层、至少一个半导体结构、控制结构层、第一电极和第二电极。衬底和外延层为N型掺杂的氧化镓，这样衬底和外延层就能够实现电流导通功能。P型掺杂的半导体结构设置于外延层中，构成电场屏蔽结构，利用电场屏蔽结构阻挡控制结构层受到高电场的影响，以形成耐高电压的功率器件。控制结构层包括接触层，接触层和外延层之间的能带势垒小于目标阈值，接触层和外延层具有较小的能带势垒，容易产生导通电流。衬底和外延层为N型掺杂形成导通电流也较为容易，这样功率器件就具有较小的正向导通电阻，从而具有较小的开启电压，施加较小的电压就能够产生较大的导通电流，大大降低了正向损耗。

Description

一种功率器件及其制造方法
技术领域
本发明涉及半导体领域，特别涉及一种功率器件及其制造方法。
背景技术
随着半导体相关技术的发展，半导体器件的种类也越来越多。半导体器件包括功率器件，又称为电力电子器件（Power Electronic Device），简单来说，就是进行功率处理的，具有处理高电压，大电流能力的半导体器件。典型的功率处理，包括变频、变压、变流、功率管理等等。
当前功率器件通常采用宽禁带半导体材料，例如氧化镓，但是当前氧化镓无法形成P型掺杂，导致只能通过构造异质PN结从而形成功率器件。这样的功率器件异质PN结的能带势垒较大，正向导通电阻较大，需要较大的开启电压，从而导致较大的正向损耗。
发明内容
有鉴于此，本申请的目的在于提供一种功率器件及其制造方法，该功率器件具有较小的能带势垒，较小的正向导通电阻，较小的开启电压，降低正向损耗。
为实现上述目的，本申请有如下技术方案：
本申请提供了一种功率器件，所述功率器件包括：
衬底和位于衬底一侧表面的外延层，所述衬底和所述外延层为N型掺杂的氧化镓；
至少一个P型掺杂的半导体结构，所述半导体结构设置于所述外延层中，所述半导体结构和所述外延层构成电场屏蔽结构；
控制结构层，所述控制结构层位于所述外延层远离所述衬底的一侧表面，所述控制结构层包括接触层，所述接触层的表面和所述外延层的表面接触，所述接触层和所述外延层之间的能带势垒小于目标阈值；
第一电极和第二电极，所述第一电极设置于所述衬底远离所述外延层的一侧表面，所述第二电极设置于所述控制结构层远离所述衬底的一侧表面。
作为一种可选的实施方式，所述控制结构层包括沟道层、栅极和绝缘层；所述接触层包括凹槽，在垂直于所述衬底所在平面的方向上，所述凹槽和所述半导体结构在所述衬底上的投影交叠，所述绝缘层设置于所述栅极和所述第二电极之间。
作为一种可选的实施方式，所述栅极设置在凹槽中，所述栅极贯穿所述接触层或所述凹槽靠近所述外延层的底部设置有屏蔽层，所述栅极被所述接触层和所述沟道层围绕，所述沟道层设置于所述接触层远离所述衬底的一侧表面。
作为一种可选的实施方式，所述沟道层设置于所述凹槽，相邻的所述凹槽之间为凸起，所述栅极设置于所述凸起远离所述衬底的一侧，在垂直于所述衬底所在平面的方向上，所述栅极和所述沟道层在所述衬底上的投影交叠。
作为一种可选的实施方式，所述接触层的表面和所述第二电极的表面接触，所述接触层包括至少一个P型重掺杂层，所述P型重掺杂层的表面和所述第二电极接触。
作为一种可选的实施方式，在平行于所述衬底所在平面的方向上，所述半导体结构呈阵列分布。
作为一种可选的实施方式，在垂直于所述衬底所在平面的方向上，所述半导体结构的数量为至少2个，至少2个所述半导体结构分布于不同的平面。
作为一种可选的实施方式，在垂直于所述衬底所在平面的方向上，分布于不同的平面的半导体结构在所述衬底的投影部分交叠或不交叠。
作为一种可选的实施方式，所述半导体结构的材料为氧化物，所述氧化物为氧化镍、氧化亚铜和氧化锡中的至少一个，所述接触层的材料为氮化镓或硅。
本申请提供了一种功率器件的制造方法，包括：
在衬底的一侧形成外延层，所述衬底和所述外延层为N型掺杂的氧化镓；
在所述外延层中形成至少一个沟槽，在所述沟槽中填充P型掺杂的半导体材料，形成P型掺杂的半导体结构，所述半导体结构和所述外延层构成电场屏蔽结构；
键合所述外延层和接触层，所述接触层位于所述外延层远离所述衬底的一侧表面，在所述接触层中形成控制结构，所述接触层和所述控制结构构成控制结构层，所述接触层和所述外延层之间的能带势垒小于目标阈值；
形成第一电极和第二电极，所述第一电极设置于所述衬底远离所述外延层的一侧表面，所述第二电极设置于所述控制结构层远离所述衬底的一侧表面。
本申请提供了一种功率器件，功率器件包括：衬底、外延层、至少一个半导体结构、控制结构层、第一电极和第二电极，第一电极设置于衬底远离外延层的一侧表面，第二电极设置于控制结构层远离衬底的一侧表面，第一电极和第二电极用于施加电压导通功率器件。外延层位于衬底的一侧表面，衬底和外延层的材料相同，衬底和外延层为N型掺杂的氧化镓，这样衬底和外延层就能够实现电流导通功能。半导体结构为P型掺杂的结构，半导体结构设置于外延层中，这样半导体结构和外延层就构成异质PN结，异质PN结能够形成电场屏蔽效果，即半导体结构和外延层就构成电场屏蔽结构，实现利用电场屏蔽结构阻挡控制结构层受到高电场的影响，最终形成耐高电压的功率器件。控制结构层位于外延层远离衬底的一侧表面，控制结构层用于实现功率器件的开启和关断。控制结构层包括接触层，接触层的表面和外延层的表面接触，接触层和外延层之间的能带势垒小于目标阈值，这样接触层和外延层具有较小的能带势垒，很容易在接触层和外延层中产生导通电流，并且衬底和外延层为N型掺杂形成导通电流也较为容易，这样功率器件就具有较小的正向导通电阻，从而具有较小的开启电压，施加较小的电压就能够产生较大的导通电流，大大降低了正向损耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种功率器件的结构示意图；
图2示出了本申请实施例提供的另一种功率器件的结构示意图；
图3示出了本申请实施例提供的又一种功率器件的结构示意图；
图4示出了本申请实施例提供的一种氧化镓和硅的能带示意图；
图5示出了本申请实施例提供的又一种功率器件的结构示意图；
图6示出了本申请实施例提供的又一种功率器件的结构示意图；
图7示出了本申请实施例提供的又一种功率器件的结构示意图；
图8示出了本申请实施例提供的一种功率器件的制造方法的流程示意图；
图9-图15示出了根据本申请实施例提供的功率器件的制造方法制造功率器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
巴利伽优值（Baliga’s figure-of-merit，BFOM）是用来表示半导体材料电力电子方面适用程度的指标，巴利伽优值可以表示为：BFOM=εμE3，其中，ε是介电常数，μ是迁移率，E是半导体的击穿场强。巴利伽优值和半导体材料的禁带宽度（Eg）的六次方成正相关，因此较大的禁带宽度意味着宽带隙半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，从而实现更加优秀和理想的电力电子应用。在宽禁带半导体材料中，氧化镓（Ga2O3）具有4.8eV的禁带宽度、8MV/cm的理想击穿电场强度和高达3400的巴利伽优值，大约是氮化镓（GaN）的4倍，碳化硅（SiC）的10倍，是制作高耐压器件的理想材料。然而当前氧化镓无法形成P型掺杂，这使得无法通过形成氧化镓的同质PN结来构造双极型功率器件和实现高耐压，因此氧化镓材料在功率器件方面的运用受到了很大限制。
为了克服氧化镓缺乏有效P型掺杂而带来的反向耐压和正向双极导通问题，通常采用P型掺杂的氧化物与N型掺杂的氧化镓形成异质PN结，以此来提高功率器件的反向电压和降低功率器件正向导通电阻与反向漏电流。
但是当前P型掺杂的氧化物为非晶材料，载流子散射严重，并且载流子迁移率较低。氧化镓中的空穴质量较大，空穴寿命较短，正向导通电阻较大，结合非晶材料的载流子问题，导致功率器件的电荷调制效应不明显，抗浪涌和雪崩耐量能力较差，此外，P型掺杂的氧化物和氧化镓构成的异质PN结的能带势垒较大，需要较大的开启电压才能实现二者的导通，从而导致功率器件具有较大的正向损耗。
基于此，本申请提供了一种功率器件，功率器件包括：衬底、外延层、至少一个半导体结构、控制结构层、第一电极和第二电极，第一电极设置于衬底远离外延层的一侧表面，第二电极设置于控制结构层远离衬底的一侧表面，第一电极和第二电极用于施加电压导通功率器件。外延层位于衬底的一侧表面，衬底和外延层的材料相同，衬底和外延层为N型掺杂的氧化镓，这样衬底和外延层就能够实现电流导通功能。半导体结构为P型掺杂的结构，半导体结构设置于外延层中，这样半导体结构和外延层就构成异质PN结，异质PN结能够形成电场屏蔽效果，即半导体结构和外延层就构成电场屏蔽结构，实现利用电场屏蔽结构阻挡控制结构层受到高电场的影响，最终形成耐高电压的功率器件。控制结构层位于外延层远离衬底的一侧表面，控制结构层用于实现功率器件的开启和关断。控制结构层包括接触层，接触层的表面和外延层的表面接触，接触层和外延层之间的能带势垒小于目标阈值，这样接触层和外延层具有较小的能带势垒，很容易在接触层和外延层中产生导通电流，并且衬底和外延层为N型掺杂形成导通电流也较为容易，这样功率器件就具有较小的正向导通电阻，从而具有较小的开启电压，施加较小的电压就能够产生较大的导通电流，大大降低了正向损耗。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种功率器件的结构示意图，本申请实施例提供的功率器件包括：衬底110、外延层120、至少一个半导体结构130、控制结构层140、第一电极150和第二电极160。
在本申请的实施例中，衬底110的材料和外延层120的材料相同，可以是氧化镓，这样衬底110和外延层120之间的结合较好，缺陷较少，从而提高功率器件的性能。衬底110和外延层120可以是N型掺杂的氧化镓，通过N型掺杂提高载流子浓度，降低导通电阻，从而实现较小的正向导通电阻。衬底110和外延层120的材料为氧化镓，氧化镓具有较高的禁带宽度，可以作为功率器件的耐高电压材料。
在一些实施例中，外延层120的掺杂浓度可以大于或等于衬底110的掺杂浓度。例如，外延层120的掺杂浓度可以是2E16cm-3。
作为一种示例，外延层120可以利用外延工艺形成，外延工艺可以是氢化物气相外延（Hydride Vapor Phase Epitaxy，HVPE）工艺。外延层120的厚度可以是10微米。
在本申请的实施例中，半导体结构130可以为P型掺杂的结构，并且半导体结构130设置在外延层120中。由于半导体结构130为P型掺杂，外延层120为N型掺杂，因此半导体结构130和外延层120构成异质PN结，异质PN结能够形成电场屏蔽效果，即半导体结构130和外延层120就构成电场屏蔽结构，实现利用电场屏蔽结构阻挡控制结构层140受到高电场的影响，即利用电场屏蔽结构将高电场限制在外延层120中，控制结构层140不受高电压影响，最终形成耐高电压的功率器件。
在一些实施例中，半导体结构130的材料可以是氧化物，氧化物可以是氧化镍（NiO）、氧化亚铜（Cu2O）和氧化锡（SnO）中的至少一个。
在一些实施例中，半导体结构130在外延层120中的设置位置和设置数量，可以影响电场屏蔽效果：
作为一种可能的实现方式，在平行于衬底110所在平面的方向上，半导体结构130的数量为多个，多个半导体结构130呈阵列分布，参考图1所示。也就是说，在平行于衬底110所在平面的同一平面上，半导体结构130可以间隔排布，这样可以实现均匀的电场屏蔽效果。
作为另一种可能的实现方式，在垂直于衬底110所在平面的方向上，半导体结构130的数量为至少2个，至少2个半导体结构130分布于不同的平面，参考图2所示。也就是说，半导体结构130可以不仅仅只在平行于衬底110所在平面的同一平面设置，还可以设置在不同平面，并且同一平面的多个半导体结构130呈阵列分布，这样相当于在垂直于衬底110所在平面的方向上，在外延层120的不同平面都设置半导体结构130，从而进一步提高电场屏蔽效果。
作为一种示例，可以在外延层120靠近衬底110的一侧设置多个半导体结构130，多个半导体结构130处于同一平面，在外延层120靠近控制结构层140的一侧设置多个半导体结构130，多个半导体结构130处于同一平面。
作为又一种可能的实现方式，在垂直于衬底110所在平面的方向上，半导体结构130的数量为至少2个，至少2个半导体结构130分布于不同的平面，分布于不同的平面的半导体结构130在衬底110的投影部分交叠或不交叠，参考图3所示。也就是说，在垂直于衬底110所在平面的方向上，分布于不同的平面的半导体结构130不正对，而是交错排布，并且同一平面的多个半导体结构130呈阵列分布，这样可以实现外延层120的不同位置都可以具有电场屏蔽效果，从而实现最优的电场屏蔽效果。
在一个实施例中，在垂直于衬底110所在平面的方向上，半导体结构130和外延层120的表面具有一段距离，即半导体结构130可以位于外延层120中部，参考图2或图3所示。
在另一个实施例中，在垂直于衬底110所在平面的方向上，半导体结构130远离衬底110的一侧表面和外延层120远离衬底110的一侧表面可以齐平，参考图1所示。
在本申请的实施例中，控制结构层140位于外延层120远离衬底110的一侧表面，控制结构层140包括控制结构和接触层141，控制结构用于控制功率器件的开启和关断。接触层141的表面和外延层120的表面接触，这样控制结构可以利用接触层141实现和外延层120的导通。
接触层141的材料为半导体材料，接触层141的材料可以选择缺陷密度低的材料，以便降低载流子损失，提高功率器件的性能。接触层141和外延层120之间的能带势垒小于目标阈值，目标阈值可以根据设计的最小施加电压进行确定。例如目标阈值可以为1电子伏特（eV）。这样接触层141的材料可以为氮化镓或硅（Si），氮化镓和氧化镓之间的能带势垒较低，硅和氧化镓之间的能带势垒也较低，这样接触层141和外延层120具有较小的能带势垒，很容易在接触层141和外延层120中产生导通电流。
下面以接触层141的材料为硅为示例进行详细介绍：
参考图4所示，为氧化镓和硅的能带图。由图4可以看出，硅和氧化镓的导带之差只有0.05eV，能带势垒较小，对电子的阻碍能力很弱，因此当在氧化镓一侧加高电压时，硅中的电子会很轻易地越过氧化镓和硅形成的异质结势垒，到达氧化镓中，从而产生导通电流。由于氧化镓的禁带宽度较大，通过N型重掺杂浓度可以提高载流子浓度，降低导通电阻，也能够耐高电压，因此结合较小的能带势垒以及较宽的禁带宽度，最终实现较小的正向导通电阻，从而具有较小的开启电压，施加较小的电压就能够产生较大的导通电流，大大降低了正向损耗。
在本申请的实施例中，控制结构可以是多种半导体结构，例如可以是金属氧化物半导体场效应管（Metal Oxide Semiconductor Field Effect Transistor，MOSFET），具体可以是沟槽型MOSFET，也可以是平面MOSFET，又如还可以是肖特基势垒二极管（SchottkyBarrier Diode，SBD）。
作为一种可能的实现方式，控制结构为MOSFET，此时控制结构层140可以包括沟道层142、栅极143和绝缘层144，其中，栅极143用于控制沟道层142进行导通，绝缘层144设置于栅极143和第二电极160之间，用于隔离栅极143和第二电极160。
作为一种示例，栅极143的材料可以是多晶硅，绝缘层144的材料可以是氧化硅。沟道层142的材料可以和接触层141的材料相同，沟道层142可以进行P型掺杂，以提高载流子浓度。例如，沟道层142的材料可以是P型掺杂的硅。
接触层141包括至少一个凹槽，在垂直于衬底110所在平面的方向上，凹槽和半导体结构130在衬底110上的投影交叠，凹槽中通常设置栅极143或沟道层142，这样半导体结构130就和栅极143或沟道层142在衬底110上的投影交叠，从而实现对控制结构的较高的电场屏蔽效果。
在一个实施例中，若控制结构为沟槽型MOSFET，则栅极143设置在凹槽中，参考图1所示，栅极143被接触层141和沟道层142围绕，沟道层142设置于接触层141远离衬底110的一侧表面，这样栅极143控制沟道层142导通后载流子就可以通过接触层141流入至外延层120。此时控制结构层140可以还包括P型重掺杂层145和N型重掺杂层146，P型重掺杂层145和N型重掺杂层146用于形成掺杂类型不同的阱区，以便实现欧姆接触。P型重掺杂层145和N型重掺杂层146的材料和接触层141的材料相同，即P型重掺杂层145和N型重掺杂层146是对接触层141进行掺杂得到的。P型重掺杂层145的掺杂浓度高于沟道层142的掺杂浓度。P型重掺杂层145位于不同控制结构的沟道层142之间，P型重掺杂层145位于接触层141远离衬底110的一侧表面，P型重掺杂层145和半导体结构130在衬底110上的投影不交叠。N型重掺杂层146围绕栅极143，N型重掺杂层146位于沟道层142远离衬底110的一侧表面。P型重掺杂层145和第二电极160接触，部分N型重掺杂层146和第二电极160接触。
在实际应用中，凹槽靠近衬底110一侧的底部以及凹槽的侧壁还设置有栅极氧化物147，栅极氧化物147隔离栅极143和接触层141、沟道层142、P型重掺杂层145以及N型重掺杂层146。
栅极143可以贯穿接触层141，栅极143和半导体结构130之间可以直接接触，参考图1所示。凹槽靠近外延层120的底部还可以设置有屏蔽层148，参考图5所示，即栅极143和半导体结构130之间可以利用栅极氧化物147以及屏蔽层148进行分隔。屏蔽层148的材料可以和接触层141的材料相同，屏蔽层148可以是对接触层141进行P型掺杂得到，这样屏蔽层148可以降低凹槽底部受高电场的影响，进一步降低高电场对控制结构的影响。
在另一个实施例中，若控制结构为平面MOSFET，则沟道层142设置在凹槽中，参考图6所示，相邻的凹槽之间为凸起，栅极143设置于凸起远离衬底110的一侧，在垂直于衬底110所在平面的方向上，栅极143和沟道层142在衬底110上的投影交叠，也就是说，栅极143利用和沟道层142交叠的部分控制沟道层142进行导通。此时控制结构层140可以还包括P型重掺杂层145和N型重掺杂层146，P型重掺杂层145和N型重掺杂层146用于形成掺杂类型不同的阱区，以便实现欧姆接触。P型重掺杂层145和N型重掺杂层146的材料和接触层141的材料相同，即P型重掺杂层145和N型重掺杂层146是对接触层141进行掺杂得到的。P型重掺杂层145的掺杂浓度高于沟道层142的掺杂浓度。P型重掺杂层145和N型重掺杂层146也设置于凹槽中，位于沟道层142远离衬底110的一侧表面，并且沟道层142围绕P型重掺杂层145和N型重掺杂层146。N型重掺杂层146被P型重掺杂层145围绕。P型重掺杂层145位于相邻的控制结构之间。P型重掺杂层145和第二电极160接触，部分N型重掺杂层146和第二电极160接触。
在实际应用中，栅极143和凸起的表面之间还设置有栅极氧化物147，栅极氧化物147隔离栅极143和沟道层142以及N型重掺杂层146。
作为另一种可能的实现方式，控制结构为肖特基势垒二极管，此时接触层141的表面和第二电极160的表面直接接触，这样就构成了肖特基势垒，参考图7所示。接触层141包括至少一个P型重掺杂层145，P型重掺杂层145的表面和第二电极160直接接触。P型重掺杂层145可以在接触层141中阵列分布。P型重掺杂层145的材料和接触层141的材料相同，即P型重掺杂层145是对接触层141进行掺杂得到的。
由以上叙述可知，控制结构层140中的控制器件可以具有多种结构，这样可以满足功率器件多种场景的应用。
在本申请的实施例中，第一电极150设置于衬底110远离外延层120的一侧表面，第二电极160设置于控制结构层140远离衬底110的一侧表面，第一电极150和第二电极160用于施加电压导通功率器件。
在一些实施例中，当控制结构为MOSFET时，第一电极150可以为源极，第二电极160可以为漏极。第一电极150和第二电极160的材料可以为导电性好的材料，例如金属材料。
作为一种示例，第一电极150和第二电极160的材料可以为钛、铝或金。
在一些实施例中，功率器件在平行于衬底110所在平面上的截面可以是圆形或多边形，圆形可以是正圆或椭圆，多边形可以是矩形或六边形，以适应多种应用场景。
在一些实施例中，除了可以利用氧化镓形成耐压结构，还可以利用碳化硅作为外延层120形成耐压结构，接触层141为硅，最终构成功率器件，也能够实现耐高电压的效果，但是氧化镓作为外延层120材料成本更便宜，且能承受更高的电压。
在本申请的实施例中，当接触层141的材料为硅，栅极氧化物147的材料为氧化硅时，接触层141的缺陷密度较低，栅极氧化物147和接触层141之间的界面态密度较小，从而实现沟道层142较高的载流子迁移率，也方便调节阈值电压实现器件的开始和关断。此外，由于凹槽底部受到电场屏蔽结构或屏蔽层148的电场屏蔽作用，使得凹槽底部的电场强度大大减弱，提高了栅极氧化物147的可靠性，进而提高功率器件的性能。
当功率器件处于雪崩状态时，电场屏蔽结构的异质结势垒被率先击穿，半导体结构130中的空穴可以通过接触层141以及沟道层142流向第二电极160，同时沟道层142和外延层120在更高的电场强度下也会发生雪崩击穿，空穴和电子分别流向第二电极160和第一电极150，从而使得功率器件安全工作，也就是功率器件具有较强的抗浪涌和抗雪崩能力。
由此可见，本申请实施例提供的功率器件，半导体结构和外延层构成电场屏蔽结构，实现利用电场屏蔽结构阻挡控制结构层受到高电场的影响，最终形成耐高电压的功率器件。控制结构层位于外延层远离衬底的一侧表面，控制结构层用于实现功率器件的开启和关断。这样利用氧化镓制作耐压结构，利用半导体材料制造控制结构，形成的功率器件可以很好地避免氧化镓目前无P型掺杂带来的困扰，具有更小的工艺难度，同时利用外延层和接触层之较小的能带势垒可以提供较大的正向导通电流，以此来满足功率器件的高电压大电流性能需求。
基于以上实施例提供的功率器件，本申请实施例还提供了一种功率器件的制造方法，参考图8所示，为本申请实施例提供的一种功率器件的制造方法的流程示意图。
本申请实施例提供的功率器件的制造方法包括以下步骤：
S101，在衬底110的一侧形成外延层120。
在本申请的实施例中，衬底110的材料和外延层120的材料相同，可以是氧化镓，这样衬底110和外延层120之间的结合较好，缺陷较少，从而提高功率器件的性能。衬底110和外延层120可以是N型掺杂的氧化镓，通过N型掺杂提高载流子浓度，降低导通电阻，从而实现较小的正向导通电阻。衬底110和外延层120的材料为氧化镓，氧化镓具有较高的禁带宽度，可以作为功率器件的耐高电压材料。
可以在衬底110的一侧形成外延层120，外延层120可以利用外延工艺形成，外延工艺可以是氢化物气相外延（Hydride Vapor Phase Epitaxy，HVPE）工艺。外延层120的厚度可以是10微米。
S102，在外延层120中形成至少一个沟槽，在沟槽中填充P型掺杂的半导体材料，形成P型掺杂的半导体结构130，参考图9所示。
在本申请的实施例中，为实现将半导体结构130设置在外延层120中，可以在外延层120中形成至少一个沟槽，具体可以利用刻蚀工艺形成沟槽，而又在沟槽中填充P型掺杂的半导体材料，形成P型掺杂的半导体结构130。
由于半导体结构130为P型掺杂，外延层120为N型掺杂，因此半导体结构130和外延层120构成异质PN结，异质PN结能够形成电场屏蔽效果，即半导体结构130和外延层120就构成电场屏蔽结构，实现利用电场屏蔽结构阻挡控制结构层140受到高电场的影响，即利用电场屏蔽结构将高电场限制在外延层120中，控制结构层140不受高电压影响，最终形成耐高电压的功率器件。
S103，键合外延层120和接触层141，在接触层141中形成控制结构，接触层141和控制结构构成控制结构层140。
在本申请的实施例中，接触层141的材料为半导体材料，接触层141的材料可以选择缺陷密度低的材料，以便降低载流子损失，提高功率器件的性能。
接触层141和外延层120之间的能带势垒小于目标阈值，目标阈值可以根据设计的最小施加电压进行确定。例如目标阈值可以为1电子伏特（eV）。这样接触层141的材料可以为氮化镓或硅（Si），氮化镓和氧化镓之间的能带势垒较低，硅和氧化镓之间的能带势垒也较低，这样接触层141和外延层120具有较小的能带势垒，很容易在接触层141和外延层120中产生导通电流。
可以利用智能剥离（Smart-cut）技术形成接触层141，例如可以剥离1微米厚度的接触层141，而后利用化学机械研磨（CMP）工艺对接触层141进行平坦化。
在本申请的实施例中，可以键合外延层120和接触层141，参考图10所示，这样后续外延层120可以作为耐压结构，以及可以在接触层141中形成控制结构，接触层141和控制结构构成控制结构层140。
控制结构可以是多种半导体结构，例如可以是金属氧化物半导体场效应管（MetalOxide Semiconductor Field Effect Transistor，MOSFET），具体可以是沟槽型MOSFET，也可以是平面MOSFET，又如还可以是肖特基势垒二极管（Schottky Barrier Diode，SBD）。
不同控制结构的形成工艺步骤不同，下面以控制结构为沟槽型MOSFET为例进行说明：
可以对接触层141进行掺杂，从而形成沟道层142、P型重掺杂层145和N型重掺杂层146，参考图11所示。沟道层142的材料和接触层141的材料相同，沟道层142可以进行P型掺杂，以提高载流子浓度。例如，沟道层142的材料可以是P型掺杂的硅。P型重掺杂层145和N型重掺杂层146用于形成掺杂类型不同的阱区，以便实现欧姆接触。P型重掺杂层145和N型重掺杂层146的材料和接触层141的材料相同，即P型重掺杂层145和N型重掺杂层146是对接触层141进行掺杂得到的。P型重掺杂层145的掺杂浓度高于沟道层142的掺杂浓度。P型重掺杂层145位于不同控制结构的沟道层142之间，P型重掺杂层145位于接触层141远离衬底110的一侧表面，P型重掺杂层145和半导体结构130在衬底110上的投影不交叠。N型重掺杂层146位于沟道层142远离衬底110的一侧表面。P型重掺杂层145上后续可以形成第二电极160。
可以对N型重掺杂层146、沟道层142和接触层141进行刻蚀形成凹槽，参考图12所示，凹槽可以贯穿接触层141，也可以保留部分厚度的接触层141，即凹槽不贯穿接触层141。若凹槽贯穿接触层141，则后续栅极143可以直接和外延层120或半导体结构130接触。若保留部分厚度的接触层141，可以通过对这部分接触层141进行掺杂，形成屏蔽层148，参考图13所示。具体的，屏蔽层148可以是对接触层141进行P型掺杂得到，这样屏蔽层148可以降低凹槽底部受高电场的影响，进一步降低高电场对控制结构的影响。
可以在凹槽侧壁和底部形成栅极氧化物147，具体可以利用热氧化工艺形成栅极氧化物147。而后在凹槽中填充栅极143，参考图14所示，栅极143的材料可以是多晶硅。之后在栅极143上方形成绝缘层144，具体可以利用沉积工艺形成一整个膜层的绝缘层144，而后利用刻蚀工艺刻蚀去除不同控制结构之间的绝缘层144和栅极氧化物147，例如可以刻蚀去除和P型重掺杂层145交叠的绝缘层144和栅极氧化物147。
S104，形成第一电极150和第二电极160，参考图15所示。
在本申请的实施例中，在得到控制结构之后，可以在衬底110远离外延层120的一侧表面形成第一电极150，在控制结构层140远离衬底110的一侧表面形成第二电极160。
在一些实施例中，当控制结构为MOSFET时，第一电极150可以为源极，第二电极160可以为漏极。第一电极150和第二电极160的材料可以为导电性好的材料，例如金属材料。
作为一种示例，第一电极150和第二电极160的材料可以为钛、铝或金。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于结构实施例，所以描述得比较简单，相关之处参见结构实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (6)

1.一种功率器件，其特征在于，所述功率器件包括：
衬底和位于衬底一侧表面的外延层，所述衬底和所述外延层为N型掺杂的氧化镓；
至少一个P型掺杂的半导体结构，所述半导体结构设置于所述外延层中，所述半导体结构和所述外延层构成电场屏蔽结构, 利用电场屏蔽结构将高电场限制在外延层中；
控制结构层，所述控制结构层位于所述外延层远离所述衬底的一侧表面，所述控制结构层包括接触层，所述接触层的表面和所述外延层的表面接触，所述接触层和所述外延层之间的能带势垒小于目标阈值，目标阈值根据设计的最小施加电压进行确定，接触层的材料为氮化镓或硅；
第一电极和第二电极，所述第一电极设置于所述衬底远离所述外延层的一侧表面，所述第二电极设置于所述控制结构层远离所述衬底的一侧表面；
所述控制结构层包括沟道层、栅极和绝缘层；所述接触层包括凹槽，在垂直于所述衬底所在平面的方向上，所述凹槽和所述半导体结构在所述衬底上的投影交叠，所述绝缘层设置于所述栅极和所述第二电极之间；
所述栅极设置在凹槽中，所述栅极贯穿所述接触层至所述接触层和所述外延层接触的表面或所述凹槽靠近所述外延层的底部设置有屏蔽层，屏蔽层用于降低凹槽底部受高电场的影响；
所述栅极被所述接触层和所述沟道层围绕，所述沟道层设置于所述接触层远离所述衬底的一侧表面。
2.根据权利要求1所述的功率器件，其特征在于，在平行于所述衬底所在平面的方向上，所述半导体结构呈阵列分布。
3.根据权利要求1-2任意一项所述的功率器件，其特征在于，在垂直于所述衬底所在平面的方向上，所述半导体结构的数量为至少2个，至少2个所述半导体结构分布于不同的平面。
4.根据权利要求3所述的功率器件，其特征在于，在垂直于所述衬底所在平面的方向上，分布于不同的平面的半导体结构在所述衬底的投影部分交叠或不交叠。
5.根据权利要求1-4任意一项所述的功率器件，其特征在于，所述半导体结构的材料为氧化物，所述氧化物为氧化镍、氧化亚铜和氧化锡中的至少一个。
6.一种功率器件的制造方法，其特征在于，包括：
在衬底的一侧形成外延层，所述衬底和所述外延层为N型掺杂的氧化镓；
在所述外延层中形成至少一个沟槽，在所述沟槽中填充P型掺杂的半导体材料，形成P型掺杂的半导体结构，所述半导体结构和所述外延层构成电场屏蔽结构, 利用电场屏蔽结构将高电场限制在外延层中；
键合所述外延层和接触层，所述接触层位于所述外延层远离所述衬底的一侧表面，在所述接触层中形成控制结构，所述接触层和所述控制结构构成控制结构层，所述接触层和所述外延层之间的能带势垒小于目标阈值，目标阈值根据设计的最小施加电压进行确定，接触层的材料为氮化镓或硅；
形成第一电极和第二电极，所述第一电极设置于所述衬底远离所述外延层的一侧表面，所述第二电极设置于所述控制结构层远离所述衬底的一侧表面；
所述控制结构层包括沟道层、栅极和绝缘层；所述接触层包括凹槽，在垂直于所述衬底所在平面的方向上，所述凹槽和所述半导体结构在所述衬底上的投影交叠，所述绝缘层设置于所述栅极和所述第二电极之间；
所述栅极设置在凹槽中，所述栅极贯穿所述接触层至所述接触层和所述外延层接触的表面或所述凹槽靠近所述外延层的底部设置有屏蔽层，屏蔽层用于降低凹槽底部受高电场的影响；
所述栅极被所述接触层和所述沟道层围绕，所述沟道层设置于所述接触层远离所述衬底的一侧表面。
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