JP2005327912A - 半導体装置 - Google Patents

Abstract

【課題】 耐圧の向上や歩留まりの向上をはかることが可能な半導体装置を提供する。
【解決手段】 第１の導電部１２を有する下部領域と、第２の導電部５２を有する上部領域と、下部領域と上部領域との間に設けられ、第１導電型の第１のエピタキシャル層２１と、第１のエピタキシャル層内に設けられた第２導電型の第１のドーピング層２２とを有する第１の半導体領域２０と、第１の半導体領域と上部領域との間に設けられ、第１導電型の第２のエピタキシャル層３１と、第２のエピタキシャル層内に設けられた第２導電型の第２のドーピング層３２とを有する第２の半導体領域３０と、を備え、第１のドーピング層のパターンと第２のドーピング層のパターンとは、第１の半導体領域と第２の半導体領域との境界面に平行な方向において互いにずれている。
【選択図】 図４

Description

本発明は、半導体装置に関する。

電力用の半導体装置として、上部電極と下部電極との間に形成された第１導電型（例えばｎ型）の高抵抗半導体層（ドリフト層）内に、第２導電型（例えばｐ型）のドーピング層（フローティングドーピング層）を形成したものが知られている（特許文献１及び特許文献２参照）。ドーピング層を設けることにより、上部電極と下部電極との間に逆方向電圧を印加したときの最大電界強度を低下させることができ、耐圧の向上及びオン抵抗の低減（オン電流の増加）をはかることが可能である。

例えば特許文献２では、上述したような構造を得るために、以下のような方法が記載されている。まず、半導体基板上にｎ^- 型エピタキシャル層（ドリフト層）を形成する。続いて、ｎ^- 型エピタキシャル層の表面領域の一部にｐ型不純物をイオン注入し、複数のｐ型ドーピング層（ｐ型フローティングドーピング層）を形成する。以後、同様にｎ^- 型エピタキシャル層及びｐ型ドーピング層の形成を繰り返すことにより、ｎ^- 型エピタキシャル層及びｐ型ドーピング層で形成された半導体層が複数積層された半導体装置が得られる。各半導体層に形成されたｐ型ドーピング層のパターンは、互いに整合している。

以上のようにして得られた半導体装置は、理論的には耐圧の向上及びオン抵抗の低減をはかることが可能である。しかしながら、実際には理論通りの耐圧向上効果を得ることは困難であり、また歩留まりが悪化するといった問題も生じる。したがって、従来は、特性や信頼性にすぐれた電力用の半導体装置を得ることが困難であった。
特開平９−１９１１０９号公報 特開２００１−２７４３９５号公報

本発明は、上記従来の課題に対してなされたものであり、耐圧の向上や歩留まりの向上をはかることが可能な半導体装置を提供することを目的としている。

本発明の一視点に係る半導体装置は、第１の導電部を有する下部領域と、第２の導電部を有する上部領域と、前記下部領域と上部領域との間に設けられ、第１導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層内に設けられた第２導電型の第１のドーピング層とを有する第１の半導体領域と、前記第１の半導体領域と前記上部領域との間に設けられ、第１導電型の第２のエピタキシャル層と、前記第２のエピタキシャル層内に設けられた第２導電型の第２のドーピング層とを有する第２の半導体領域と、を備え、前記第１のドーピング層のパターンと前記第２のドーピング層のパターンとは、前記第１の半導体領域と第２の半導体領域との境界面に平行な方向において互いにずれていることを特徴とする。

本発明によれば、ドーピング層のパターンが互いにずれているため、ドーピング層の形成の際に生成される欠陥の伝搬を抑制することができ、耐圧の向上や歩留まりの向上をはかることが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
図１〜図４は、本発明の第１の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。なお、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明を行う。

まず、図１に示すように、低抵抗のｎ⁺ 型ＳｉＣ基板（半導体基板）１１上に、ｎ^- 型ＳｉＣ層２１をエピタキシャル成長させる。続いて、所定のマスク（図示せず）を用いて、ｎ^- 型エピタキシャル層２１の表面領域の一部に選択的にＡｌイオン（ｐ型不純物）をイオン注入し、ｎ^- 型エピタキシャル層２１の一部をｐ型に変換する。このようにして、ｎ^- 型エピタキシャル層（ドリフト層）２１内に複数のｐ型ドーピング層（ｐ型フローティングドーピング層）２２が形成された半導体領域２０が形成される。

次に、図２に示すように、半導体領域２０上に、ｎ^- 型ＳｉＣ層３１をエピタキシャル成長させる。続いて、所定のマスク（図示せず）を用いて、ｎ^- 型エピタキシャル層３１の表面領域の一部に選択的にＡｌイオンをイオン注入し、ｎ^- 型エピタキシャル層３１の一部をｐ型に変換する。このようにして、ｎ^- 型エピタキシャル層（ドリフト層）３１内に複数のｐ型ドーピング層（ｐ型フローティングドーピング層）３２が形成された半導体領域３０が形成される。ｐ型ドーピング層３２のパターンは、ｐ型ドーピング層２２のパターンとオーバーラップしないように形成する。

次に、図３に示すように、半導体領域３０上に、ｎ^- 型ＳｉＣ層４１をエピタキシャル成長させる。続いて、所定のマスク（図示せず）を用いて、ｎ^- 型エピタキシャル層４１の表面領域の一部に選択的にＡｌイオンをイオン注入し、ｎ^- 型エピタキシャル層４１の一部をｐ型に変換する。このようにして、ｎ^- 型エピタキシャル層（ドリフト層）４１内に複数のｐ型ドーピング層（ｐ型フローティングドーピング層）４２が形成された半導体領域４０が形成される。ｐ型ドーピング層４２のパターンは、ｐ型ドーピング層２２のパターン及びｐ型ドーピング層３２のパターンのいずれともオーバーラップしないように形成する。

次に、図４に示すように、半導体領域４０上に、ｎ^- 型ＳｉＣ層５１をエピタキシャル成長させる。続いて、ｎ⁺ 型ＳｉＣ基板１１の裏面に下部電極（第１の導電部）１２を形成し、ｎ^- 型エピタキシャル層５１上に上部電極（第２の導電部）５２を形成する。下部電極１２はオーミック接触のカソードとして機能し、上部電極５２はショットキー接触のアノードとして機能する。

以上のようにして、ｎ⁺ 型ＳｉＣ基板１１及び下部電極１２で形成された下部領域と、ｎ^- 型エピタキシャル層５１及び上部電極５２で形成された上部領域との間に、複数の半導体領域２０、３０及び４０が積層されたショットキーバリアダイオードが形成される。

図５は、ｐ型ドーピング層２２、３２及び４２の各パターンの平面的な配置関係を示した図である。図４及び図５に示すように、ｐ型ドーピング層２２、３２及び４２の各パターンは、隣接する半導体領域の境界面に平行な方向において、互いにオーバーラップしないように配置されている。

このように、ｐ型ドーピング層２２、３２及び４２のパターンが互いにオーバーラップしないように配置されたショットキーバリアダイオードでは、逆方向耐圧を向上させることが可能である。以下、このような特性向上効果について説明する。

本実施形態の比較例として、ｐ型ドーピング層２２、３２及び４２のパターンが互いに整合したショットキーバリアダイオードを作製した。ｐ型ドーピング層２２、３２及び４２のパターン配置以外は、本実施形態のショットキーバリアダイオードの構造及び製造方法と同様である。その結果、比較例のショットキーバリアダイオードでは、逆方向耐圧が理論値を大幅に下回っているのに対し、本実施形態のショットキーバリアダイオードでは、理論値にほぼ近い逆方向耐圧を得ることができた。具体的には、本実施形態のショットキーバリアダイオードでは、比較例のショットキーバリアダイオードの耐圧の１．５倍程度の耐圧を得ることができた。順方向特性については、両者ともほぼ同等の特性であった。

ｐ型ドーピング層はイオン注入によって形成されるため、ｐ型ドーピング層にはイオン注入の際に生じた結晶欠陥が多く含まれている。そのため、ｎ^- 型エピタキシャル層のｐ型ドーピング層の直上に形成された部分では、ｐ型ドーピング層の欠陥が引き継がれている。したがって、１層目のｐ型ドーピング層に整合して２層目のｐ型ドーピング層を形成する、すなわち１層目のｐ型ドーピング層の直上のｎ^- 型エピタキシャル層の欠陥を多く含んだ部分に対して、イオン注入によって２層目のｐ型ドーピング層を形成すると、２層目のｐ型ドーピング層には１層目のｐ型ドーピング層よりも多くの結晶欠陥が生成されると考えられる。したがって、比較例のショットキーバリアダイオードでは、下層側のｐ型ドーピング層の欠陥が上層側のｐ型ドーピング層に順次増幅されながら伝搬することとなり、逆方向耐圧が理論値を大幅に下回るものと考えられる。また、このような欠陥に起因して歩留まりも低下すると考えられる。

本実施形態のショットキーバリアダイオードでは、ｐ型ドーピング層２２、３２及び４２のパターンが互いにオーバーラップしないように配置されているため、上述したような欠陥の伝搬を防止することができる。その結果、本実施形態のショットキーバリアダイオードでは、理論値にほぼ近い逆方向耐圧を得ることが可能となり、耐圧の向上及び歩留まりの向上をはかることが可能となる。

（実施形態２）
図６は、本発明の第２の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。本実施形態は、第１の実施形態で説明したのと同様の基本構造を、プレーナ型の電力用ＭＯＳＦＥＴに適用したものである。なお、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。

本実施形態では、ｎ^- 型エピタキシャル層５１を形成した後、ｎ^- 型エピタキシャル層５１の表面領域の一部にｐ型不純物を導入してｐ型ベース層５４を形成する。さらに、ｐ型ベース層５４の一部にｎ型不純物を導入してｎ型ソース層（第２の導電部）５５を形成する。ｎ^- 型エピタキシャル層５１及びｐ型ベース層５４上には、ゲート絶縁膜５６を介してゲート電極５７を形成し、ｎ⁺ 型ＳｉＣ基板１１の裏面にはドレイン電極（第１の導電部）１４を形成する。

このようにして、ｎ⁺ 型ＳｉＣ基板１１及びドレイン電極１４で形成された下部領域と、ｎ^- 型エピタキシャル層５１、ｐ型ベース層５４、ｎ型ソース層５５、ゲート絶縁膜５６及びゲート電極５７で形成された上部領域との間に、複数の半導体領域２０、３０及び４０が設けられたプレーナ型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が得られる。

なお、本実施形態では、ｎ^- 型エピタキシャル層２１の不純物濃度よりもｎ^- 型エピタキシャル層３１及び４１の不純物濃度の方が高くなるようにした。また、ｎ^- 型エピタキシャル層２１の厚さよりもｎ^- 型エピタキシャル層３１及び４１の厚さの方が薄くなるようにした。これにより、オン抵抗を小さくすることができるとともに、高耐圧化を維持することも可能である。

以上のように、本実施形態においても、第１の実施形態と同様、ｐ型ドーピング層２２、３２及び４２のパターンが互いにオーバーラップしないように配置されているため、下層側の欠陥の上層側への伝搬を防止することができる。その結果、第１の実施形態と同様、耐圧の向上及び歩留まりの向上をはかることが可能となる。

なお、上述した第１及び第２の実施形態では、ｐ型ドーピング層２２、３２及び４２のパターンが互いにオーバーラップしないように配置されていたが、ｐ型ドーピング層のパターンは互いにずれて配置されていればよく、多少のオーバーラップがあってもよい。ただし、下層側の欠陥の上層側への伝搬をより確実に抑制する観点から、ｐ型ドーピング層のパターンが互いにオーバーラップしないように配置されている方がより望ましい。

また、上述した第１及び第２の実施形態では、ｐ型ドーピング層２２、３２及び４２のパターンすべてが互いにオーバーラップしないように（互いにずれて）配置されていたが、厚さ方向で隣接する２層間でｐ型ドーピング層のパターンが互いにオーバーラップしないように（互いにずれて）配置されていればよい。例えば、ｐ型ドーピング層２２のパターンとｐ型ドーピング層４２のパターンとは互いに整合していてもよい。ただし、下層側の欠陥の上層側への伝搬をより確実に抑制する観点から、ｐ型ドーピング層のパターンすべてが互いにオーバーラップしないように（互いにずれて）配置されている方がより望ましい。

また、上述した第１及び第２の実施形態では、ｎ^- 型エピタキシャル層及びｐ型ドーピング層で形成された半導体領域を３層設けたが、半導体領域は少なくとも２層以上であればよい。

また、上述した第１及び第２の実施形態において、ｐ型ドーピング層２２、３２及び４２のパターンはいずれも、第１の導電部（第１の実施形態では下部電極１２、第２の実施形態ではドレイン電極１４）と第２の導電部（第１の実施形態では上部電極５２、第２の実施形態ではｎ型ソース層５５）に挟まれた領域（第１の導電部のパターンと第２の導電部のパターンがオーバーラップする領域）において、少なくとも１以上設けられていることが望ましい。

また、上述した第１及び第２の実施形態において、ｐ型ドーピング層２２、３２及び４２のキャリア濃度（不純物濃度）は、１×１０²⁰ｃｍ^-3程度以下であることが望ましい。キャリア濃度が１×１０²⁰ｃｍ^-3程度を越えると、イオン注入によって生じた欠陥を熱処理によって十分に回復させることが困難だからである。また、ｐ型ドーピング層２２、３２及び４２のキャリア濃度は、ｎ^- 型エピタキシャル層２１、３１及び４１のキャリア濃度の５倍程度以上であることが望ましい。

また、上述した第１及び第２の実施形態では、半導体としてＳｉＣを例に説明したが、Ｓｉ等の他の半導体を用いることも可能である。

また、上述した第１及び第２の実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。

さらに、上述した第１及び第２の実施形態では、それぞれショットキーバリアダイオード及びプレーナ型ＭＯＳＦＥＴを例に説明したが、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴ等の半導体装置を用いることも可能である。例えば、第２の実施形態で説明した図６の構成において、ｎ⁺ 型ＳｉＣ基板１１の代わりにｐ⁺ 型ＳｉＣ基板を用いることにより、ＩＧＢＴを構成することが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係り、ドーピング層のパターンの平面的な配置を示した図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。

符号の説明

１１…ｎ⁺ 型ＳｉＣ基板 １２…下部電極（カソード）
１４…ドレイン電極
２０、３０、４０…半導体領域
２１、３１、４１、５１…ｎ^- 型エピタキシャル層
２２、３２、４２…ｐ型ドーピング層
５２…上部電極（アノード） ５４…ｐ型ベース層
５５…ｎ型ソース層 ５６…ゲート絶縁膜
５７…ゲート電極

Claims (5)

1. 第１の導電部を有する下部領域と、
   第２の導電部を有する上部領域と、
   前記下部領域と上部領域との間に設けられ、第１導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層内に設けられた第２導電型の第１のドーピング層とを有する第１の半導体領域と、
   前記第１の半導体領域と前記上部領域との間に設けられ、第１導電型の第２のエピタキシャル層と、前記第２のエピタキシャル層内に設けられた第２導電型の第２のドーピング層とを有する第２の半導体領域と、
   を備え、
   前記第１のドーピング層のパターンと前記第２のドーピング層のパターンとは、前記第１の半導体領域と第２の半導体領域との境界面に平行な方向において互いにずれている
   ことを特徴とする半導体装置。
2. 前記第１のドーピング層のパターンと前記第２のドーピング層のパターンとは、前記境界面に平行な方向において互いにオーバーラップしていない
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２の半導体領域と前記上部領域との間に設けられ、第１導電型の第３のエピタキシャル層と、前記第３のエピタキシャル層内に設けられた第２導電型の第３のドーピング層とを有する第３の半導体領域をさらに備え、
   前記第１のドーピング層のパターンと前記第２のドーピング層のパターンと前記第３のドーピング層のパターンとは、前記境界面に平行な方向において互いにずれている
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記下部領域は、前記第１の導電部と前記第１の半導体領域との間に設けられた半導体基板をさらに有し、
   前記上部領域は、前記第２の導電部と前記第２の半導体領域との間に設けられた第１導電型の上部エピタキシャル層をさらに有する
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記下部領域は、前記第１の導電部と前記第１の半導体領域との間に設けられた半導体基板をさらに有し、
   前記上部領域は、前記第２の導電部を構成する第１導電型のソース層と前記第２の半導体領域との間に設けられた第１導電型の上部エピタキシャル層と、前記ソース層と前記上部エピタキシャル層との間に設けられた第２導電型のベース層と、前記上部エピタキシャル層及び前記ベース層上にゲート絶縁膜を介して形成されたゲート電極とをさらに有する
   ことを特徴とする請求項１に記載の半導体装置。

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