CN116547789A - 具有沟槽底部屏蔽结构的沟槽半导体装置 - Google Patents

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W·基姆
D·J·里克腾沃纳
N·伊斯拉米
柳世衡
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Abstract

半导体装置和形成包括可以改善装置可靠性和/或装置功能的多晶硅层的半导体装置的方法。示例装置可以包括：宽带隙半导体层结构，其包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。

Description

具有沟槽底部屏蔽结构的沟槽半导体装置
相关申请的交叉引用
本申请要求2020年9月11日向美国专利商标局提交的美国专利申请No.17/018,305的优先权权益，并且上述申请的全部内容出于所有目的通过引用并入本文。
技术领域
本发明涉及功率半导体装置，更具体而言，涉及具有栅极沟槽的功率半导体装置以及制造这种装置的方法。
背景技术
金属绝缘半导体场效应晶体管(“MISFET”)是可以被用作开关装置的众所周知的类型的半导体晶体管。MISFET是三端装置，其具有栅极、漏极和源极端子以及半导体主体。源极区域和漏极区域形成在半导体主体中，由沟道区域隔开，并且栅极电极(其可以充当栅极端子或电连接到栅极端子)部署成与沟道区域相邻。MISFET可以通过向栅极电极施加偏置电压而被接通或关断。当MISFET接通时(即，它处于其“导通状态”)，电流通过MISFET的源极区域和漏极区域之间的沟道区域传导。当偏置电压从栅极电极移除(或降低到阈值电平以下)时，电流停止通过沟道区域传导。举例来说，n型MISFET具有n型源极和漏极区域以及p型沟道。因此，n型MISFET具有“n-p-n”设计。当向栅极电极施加足以在p型沟道区域中产生导电n型反型层的栅极偏置电压时，n型MISFET接通，所述导电n型反型层电连接n型源极区域和漏极区域，从而允许其间的多数载流子传导。功率MISFET的栅极电极通常通过薄栅极介电层与沟道区域隔开。
在一些应用中，MISFET可能需要承载大电流和/或能够阻断高电压。这种MISFET通常被称为“功率”MISFET。本领域已知各种各样的其它功率半导体装置，包括例如双极结晶体管(“BJT”)、绝缘栅双极晶体管(“IGBT”)、结势垒肖特基二极管、栅极关断晶体管(“GTO”)，MOS控制的晶闸管和其它各种装置。这些功率半导体装置通常由宽带隙半导体材料制成，诸如基于碳化硅(“SiC”)或氮化镓(“GaN”)的半导体材料。在本文中，宽带隙半导体材料是指带隙大于1.40eV的半导体材料。
功率半导体装置可以具有横向结构或垂直结构。在具有横向结构的装置中，装置的端子(例如，功率MOSFET装置的漏极、栅极和源极端子)位于半导体层结构的同一主表面(即顶部或底部)上。作为对照，在具有垂直结构的装置中，在半导体层结构的每个主表面上提供至少一个端子(例如，在垂直MOSFET装置中，源极可以在半导体层结构的顶表面上并且漏极可以在半导体层结构的底表面上)。半导体层结构可以包括或可以不包括下面的衬底。在本文中，术语“半导体层结构”是指包括诸如半导体衬底和/或半导体外延层之类的一个或多个半导体层的结构。
常规的功率半导体装置通常具有半导体衬底，诸如具有第一导电类型的碳化硅衬底(例如，n型衬底)，其上形成具有第一导电类型(例如，n型)的外延层结构。该外延层结构的一部分(其可以包括一个或多个单独的层)用作功率半导体装置的漂移区域。该装置通常包括“有源区域”，其包括一个或多个具有诸如p-n结的结的功率半导体装置。有源区域可以形成在漂移区域上和/或漂移区域中。有源区域充当主结，用于在反向偏置方向上阻断电压并在正向偏置方向上提供电流。功率半导体装置还可以在与有源区域相邻的终端区域中具有边缘终端。一个或多个功率半导体装置可以形成在衬底上，并且每个功率半导体装置通常将具有其自己的边缘终端。在衬底被完全处理之后，所得结构可以被切割以分离单独的边缘端接的功率半导体装置。功率半导体装置可以具有单位单元(unit cell)结构，其中每个功率半导体装置的有源区域包括多个单独的“单位单元”装置，这些装置彼此平行部署并且一起用作单个功率半导体装置。
功率半导体装置被设计用于阻断(在正向或反向阻断状态下)或通过(在正向操作状态下)大电压和/或电流。例如，在阻断状态下，功率半导体装置可以被设计为承受数百或数千伏特的电势。但是，随着所施加的电压接近或超过装置被设计为阻断的电压水平，非少量水平的电流可能开始流过功率半导体装置。这种通常被称为“泄漏电流”的电流会是非常不希望的。如果电压增加到超过装置的设计电压阻断能力，泄漏电流可能开始流动，该设计电压阻断能力可能随着漂移区域的掺杂和厚度等等而变化。泄漏电流也可能由于其它原因而出现，诸如装置的边缘终端和/或主要结的故障。如果施加到装置的电压增加到超过击穿电压达到临界水平，那么增加的电场可能导致半导体装置内电荷载流子的不可控且非期望的失控生成，从而导致被称为雪崩击穿的情况。
功率半导体装置也可能在低于装置的设计击穿电压的电压水平下开始允许非少量泄漏电流流动。特别地，泄漏电流可能开始在有源区域的边缘处流动，在有源区域的边缘处可能由于电场拥挤效应出现高电场。为了减少这种电场拥挤(以及由此产生的增加的泄漏电流)，可以提供包围功率半导体装置的有源区域的部分或全部的上述边缘终端。这些边缘终端可以将电场扩散到更大的区域，从而减少电场拥挤。
包括MOSFET晶体管的垂直功率半导体装置可以具有标准栅极电极设计，其中晶体管的栅极电极形成在半导体层结构的顶部上，或者，替代地，可以将栅极电极埋在半导体层结构内的沟槽中。具有掩埋栅极电极的MOSFET通常被称为栅极沟槽MOSFET。在标准栅极电极设计的情况下，每个单位单元晶体管的沟道区域被水平部署在栅极电极下方。作为对照，在栅极沟槽MOSFET设计中，沟道是垂直部署的。栅极沟槽MOSFET可以提供增强的性能，但通常需要更复杂的制造过程。
发明内容
根据本发明构思的一些实施例，可以提供一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。
在一些实施例中，该装置可以包括在每个多晶硅层上的氧化物层。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，并且每个栅极结构包括栅极氧化物。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
在一些实施例中，该装置可以包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域在阱区域中。在一些实施例中，每个栅极沟槽包括第三长度部分，该第三长度部分包括在其第一侧壁上的多晶硅层。在一些实施例中，该装置可以包括在栅极沟槽的第一侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域在阱区域中。在一些实施例中，宽带隙半导体包括碳化硅。在一些实施例中，该装置可以包括在每个栅极沟槽的底表面、第一侧壁和第二侧壁上的下氧化物层，并且多晶硅层可以在下氧化物层上。在一些实施例中，该装置可以包括在多晶硅层上的上氧化物层。
根据本发明构思的一些实施例，可以提供一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于多个栅极沟槽中的相应栅极沟槽下方。
在一些实施例中，多个栅极沟槽包括：第一栅极沟槽，各自具有在其底表面下方的相应的多晶硅层；以及第二栅极沟槽，在其底表面下方没有多晶硅层。在一些实施例中，该装置可以包括在每个第二栅极沟槽中的栅极结构。在一些实施例中，装置的每个栅极沟槽可以包括多个多晶硅层中的相应多晶硅层。在一些实施例中，该装置可以包括在每个栅极沟槽中的栅极结构。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。在一些实施例中，该装置可以包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域在阱区域中。在一些实施例中，该装置可以包括在每个多晶硅层上的氧化物层。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，该装置可以包括在每个栅极沟槽的第一侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域在阱区域中。在一些实施例中，宽带隙半导体包括碳化硅。
根据本发明构思的一些实施例，可以提供一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括沿着栅极沟槽的长度交替的多个第一长度部分和多个第二长度部分；以及多个多晶硅层，每个多晶硅层位于第一长度部分中的相应栅极沟槽的第二侧壁上。每个栅极沟槽的第二长度部分可以没有多晶硅层。
在一些实施例中，该装置可以包括在每个栅极沟槽内的氧化物层。在一些实施例中，氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。在一些实施例中，栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
根据本发明构思的一些实施例，可以提供一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，并且多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽；多个多晶硅层，每个多晶硅层位于多个栅极沟槽中的相应第一栅极沟槽下方；多个栅极电极，每个栅极电极布置在多个栅极沟槽中的相应第二栅极沟槽内。每个栅极沟槽的第二长度部分可以没有多晶硅层。
在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应第一栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸。在一些实施例中，该装置可以包括在第二栅极沟槽的第一侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域可以在阱区域中。在一些实施例中，宽带隙半导体包括碳化硅。
根据本发明构思的一些实施例，提供了一种形成半导体装置的方法。该方法可以包括：在衬底上形成宽带隙半导体层结构，该半导体层结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中形成多个栅极沟槽，栅极沟槽彼此间隔开，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及沿着各栅极沟槽的第二侧壁形成多晶硅层。
在一些实施例中，该方法可以包括在多晶硅层上形成氧化物层。在一些实施例中，该方法可以包括在每个栅极沟槽的底表面、第一侧壁和第二侧壁上形成下氧化物层，其中形成多晶硅层包括在下氧化物层上形成多晶硅层。在一些实施例中，该方法可以包括在多晶硅层上形成上氧化物层。在一些实施例中，该方法可以包括在相应栅极沟槽内形成栅极结构，其中每个栅极结构包括栅极电极。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该方法可以包括在半导体层结构的第一主表面上形成第一源极/漏极接触并且在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。在一些实施例中，沟道区域形成在栅极沟槽的第一侧壁中和栅极沟槽的第二长度部分的第二侧壁中。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域可以在阱区域中。在一些实施例中，沟道区域形成在栅极沟槽的第一侧壁中。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域可以在阱区域中。在一些实施例中，宽带隙半导体包括碳化硅。
根据本公开的一些实施例，可以提供一种形成半导体装置的方法。该方法可以包括在衬底上形成宽带隙半导体层结构，该半导体层结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中形成多个栅极沟槽，栅极沟槽彼此间隔开，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及在至少一些栅极沟槽的底部处形成多晶硅层。
在一些实施例中，多个栅极沟槽包括：第一栅极沟槽，每个第一栅极沟槽在其底表面上具有相应多晶硅层；以及第二栅极沟槽，在其底表面上没有多晶硅层。在一些实施例中，该方法还可以包括在每个第二栅极沟槽中形成栅极结构。在一些实施例中，在半导体装置的每个栅极沟槽中形成多晶硅层。在一些实施例中，该方法可以包括在每个栅极沟槽中形成栅极结构。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应栅极沟槽的长度。在一些实施例中，每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。在一些实施例中，该方法可以包括在每个多晶硅层上形成氧化物层。在一些实施例中，该方法可以包括在半导体层结构的第一主表面上形成第一源极/漏极接触并且在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
根据本公开的一些实施例，可以提供一种形成半导体装置的方法。该方法可以包括：在衬底上形成宽带隙半导体层结构，该半导体层结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中形成多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括沿着栅极沟槽的长度交替的多个第一长度部分和多个第二长度部分；以及形成多个多晶硅层，每个多晶硅层位于第一长度部分中的相应栅极沟槽的第二侧壁上。每个栅极沟槽的第二长度部分可以没有多晶硅层。
在一些实施例中，该方法可以包括在每个栅极沟槽内形成氧化物层。在一些实施例中，氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。在一些实施例中，该方法可以包括在相应栅极沟槽内形成栅极结构，其中栅极结构包括栅极电极。在一些实施例中，栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该方法可以包括在半导体层结构的第一主表面上形成第一源极/漏极接触并且在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
根据本公开的一些实施例，提供了一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个源极沟槽，每个源极沟槽具有底表面、第一侧壁、第二侧壁和上开口；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及多个多晶硅层，每个多晶硅层位于多个源极沟槽中的相应源极沟槽下方。
在一些实施例中，多个源极沟槽包括第一源极沟槽，每个第一源极沟槽在其底表面下方具有相应的多晶硅层，并且其中每个栅极沟槽在其底表面下方没有多晶硅层。在一些实施例中，该装置可以包括在每个栅极沟槽中的栅极结构。在一些实施例中，每个栅极沟槽和每个源极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且每个多晶硅层延伸相应的源极沟槽的长度。在一些实施例中，该装置可以包括在每个栅极沟槽的第一和第二侧壁中的沟道区域。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且沟道区域在阱区域中。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
根据本公开的一些实施例，提供了一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括多个第一长度部分、多个第二长度部分和多个第三长度部分；多个第一多晶硅层，每一第一多晶硅层位于第一长度部分中的相应栅极沟槽的第一侧壁上；以及多个第二多晶硅层，每个第二多晶硅层位于第二长度部分中的相应栅极沟槽的第二侧壁上。第三长度部分中的每个栅极沟槽的第一和第二侧壁可以没有第一和第二多晶硅层。
在一些实施例中，该装置可以包括在每个栅极沟槽内的氧化物层。氧化物层可以在每个栅极沟槽的第一长度部分中具有第一横截面、在每个栅极沟槽的第二长度部分中具有第二横截面，并且在每个栅极沟槽的第三长度部分中具有第三横截面。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。栅极电极可以在每个栅极沟槽的第一长度部分中具有第一横截面、在每个栅极沟槽的第二长度部分中具有第二横截面，并且在每个栅极沟槽的第三长度部分中具有第三横截面。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
根据本公开的一些实施例，提供了一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；在半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括多个第一长度部分和多个第二长度部分；以及多个多晶硅层，每个第一多晶硅层在第一长度部分中的相应栅极沟槽的第一和第二侧壁上。在第二长度部分中的每个栅极沟槽的第一和第二侧壁可以没有多晶硅层。
在一些实施例中，该装置可以包括在每个栅极沟槽内的氧化物层。氧化物层可以在每个栅极沟槽的第一长度部分中具有第一横截面并且在每个栅极沟槽的第二长度部分中具有第二横截面。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。栅极电极可以在每个栅极沟槽的第一长度部分中具有第一横截面，并且在每个栅极沟槽的第二长度部分中具有第二横截面。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
根据本公开的一些实施例，提供了一种装置。该装置可以包括：宽带隙半导体层结构，该结构包括具有第一导电类型的漂移区域；位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，并且每个栅极沟槽暴露漂移区域的侧表面；以及多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第一和第二侧壁的至少部分上。
在一些实施例中，该装置可以包括在每个栅极沟槽内的氧化物层。在一些实施例中，该装置可以包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。在一些实施例中，半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。在一些实施例中，该装置可以包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。在一些实施例中，宽带隙半导体包括碳化硅。
附图说明
图1A是栅极沟槽功率MOSFET的示意性横截面图，示出了理想的栅极沟槽和注入屏蔽件。
图1B是栅极沟槽功率MOSFET的示意性横截面图，示出了可能导致暴露的沟道和漂移区域的栅极沟槽和注入屏蔽件。
图2A-2C是解决由图1B的栅极沟槽功率MOSFET呈现的问题的第一相关技术途径的示意性横截面图。
图3A-3C是解决由图1B的栅极沟槽功率MOSFET呈现的问题的第二相关技术途径的示意性横截面图。
图4A-4F是根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图5A-5G是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图6A-6D是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图7是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图8是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图9-13是图示根据本发明构思的实施例的制造栅极沟槽功率半导体装置的方法的流程图。
图14是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
图15A-15B是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。
具体实施方式
在大多数情况下，MISFET包括形成为氧化物层(例如，氧化硅层)的栅极介电层。具有氧化物栅极介电层的MISFET被称为金属氧化物半导体场效应晶体管或“MOSFET”。如下面将进一步详细讨论的，这些装置中的氧化物栅极介电层在受到高电场时可能容易受到损坏。因此，包括栅极沟槽的功率MOSFET(和其它功率半导体装置)通常具有形成在栅极沟槽下方的有助于在反向阻断操作期间降低氧化物栅极介电层中的电场水平的屏蔽区域。由于氧化物栅极介电层由于其优异的电特性而几乎总是被使用，因此下面对本发明的实施例的讨论将集中于MOSFET而不是MISFET，但是应该认识到的是，本文描述的根据本发明的实施例的技术同样适用于具有由除氧化物之外的材料形成的栅极介电层的装置。
SiC栅极沟槽MOSFET垂直功率装置因其固有的可以使得需要低到中等反向阻断电压水平(例如，650-1200V)的功率开关操作更高效操作的较低特定导通电阻而具有吸引力。沟槽MOSFET垂直功率装置在导通状态操作期间可能表现出较低特定电阻，因为沟道形成在栅极沟槽的侧壁上，并且沟槽设计减小了装置的整体间距，从而允许提高集成度。此外，已经发现在沟槽MOSFET的侧壁沟道中的载流子迁移率比平面(例如，横向结构)装置的沟道中对应的载流子迁移率高2-4倍。这种增加的载流子迁移率也增强了电流密度。但是，SiC栅极沟槽MOSFET垂直功率装置可能会遇到氧化物可靠性问题，因为沟槽的底部边缘处存在尖锐的高场角，这随着时间的推移会击穿栅极氧化物，最终导致装置失效。
图1A是第一宽带隙功率MOSFET 100A的示意性横截面图。如图1A中所示，功率MOSFET 100A包括重掺杂(n+)n型碳化硅衬底110。轻掺杂(n-)碳化硅漂移区域120设置在衬底110上。中等掺杂p型碳化硅层170形成在n型漂移区域120的上表面上。中等掺杂p型碳化硅层170例如可以通过外延生长形成。该中等掺杂p型碳化硅层170可以为装置100提供p阱172。晶体管沟道可以形成在p阱172中，如下面将讨论的。重掺杂n+碳化硅源极层160可以形成在p型碳化硅层170的上部区域中。重掺杂n+碳化硅源极层160可以例如通过离子注入形成。
衬底110、漂移区域120、中等掺杂的p型层170和重掺杂的n+碳化硅源极层160连同形成于其中的各种区域/图案构成MOSFET 100A的半导体层结构106。
在半导体层结构106中形成栅极沟槽180。栅极沟槽180可以延伸穿过重掺杂的n+碳化硅源极层160和中等掺杂的p型层170并进入到漂移区域120中。栅极绝缘层182可以形成在每个栅极沟槽180的底表面和侧壁上。栅极电极184可以形成在每个栅极绝缘层182上以填充相应的栅极沟槽180。垂直沟道区域178设置在与栅极绝缘层182p相邻的p阱172中。
可以在重掺杂的n型源极区域160上形成源极接触(未示出)。可以在衬底110的下表面上形成漏极接触(未示出)。栅极接触(未示出)可以形成在栅极电极184上。
如果通常实现为氧化硅层的栅极绝缘层182经历过高的电场，那么栅极绝缘层182会随着时间退化并且最终无法将栅极电极184与半导体层绝缘结构，这会导致装置故障。栅极绝缘层182的角(例如，栅极绝缘层182从垂直表面过渡到横向表面的区域)特别容易受到这种高电场的影响。为了提高栅极绝缘层182的可靠性，功率MOSFET 100包括在栅极沟槽180下方的深屏蔽图案140。深屏蔽图案140可以是通过离子注入形成在n型漂移区域120的上表面中的重掺杂的(p+)碳化硅图案。
深屏蔽图案140可以非常有效地保护栅极绝缘层182的角在反向阻断操作期间免受高电场的影响。深屏蔽图案140可以为栅极绝缘层182提供屏蔽，并且可以提供由于利用两个侧壁面进行电流传导而带来的期望的装置性能。
功率MOSFET 100A的深屏蔽图案140可以在形成栅极沟槽180之后并且在栅极沟槽180中形成栅极绝缘层182和栅极电极184之前形成。可以使用离子注入来形成深屏蔽图案140。注入离子的深度与注入的能量直接相关，即，以较高能量注入到半导体层中的离子趋向于在层中行进的更深。因此，经由离子注入形成深屏蔽图案(其厚度可以为1-5微米)需要高能量注入。
当掺杂剂离子被注入到半导体层中时，离子损坏半导体层的晶格，并且这种损坏通常只能通过热退火部分修复。此外，晶格损伤量也与注入能量直接相关，较高能量的注入往往比较低能量的注入造成更多的晶格损伤，并且离子注入的均匀性也往往随着注入深度的增加而降低。因此，为了形成具有良好的随着深度的掺杂均匀性和/或可接受的晶格损伤水平的注入区域，可能需要执行多个连续的外延生长/离子注入步骤以形成深注入。这会显著增加制造过程的复杂性和成本，并且在许多情况下可能不是商业上可行的选项。
此外，由于在栅极沟槽180的形成期间碳化硅层160、170和120的各向异性蚀刻，深屏蔽图案140的形成可能具有挑战性。其中图1A图示了理想的沟槽180和深屏蔽图案140，图1B是功率MOSFET 100B在经由离子注入190形成深屏蔽图案140期间的示意性横截面图，该离子注入190可以由电流形成技术产生。如可以看到的，由于各向异性蚀刻，沟槽180B的侧壁是倾斜的(即，不垂直的)。由于倾斜和侧壁以及离子散射效应，p型离子将在形成p+深屏蔽图案140期间被注入到形成栅极沟槽180的侧壁的半导体区域中。到装置的这些区域中的p型离子注入改变这些区域的有效掺杂水平。此外，由于漂移区域120是轻掺杂(n-)区域(例如，比重掺杂(p+)深屏蔽图案140低几个数量级)，因此漂移区域120的上部中的n型掺杂剂可以至少部分地通过将p型掺杂剂意外掺杂到沟槽侧壁中来补偿，这可能在用于形成深屏蔽图案140的离子注入步骤期间发生。这可能导致JEFT电阻的增加(由于注入补偿性p型离子会降低有效n型掺杂水平)，并且在一些情况下，如图1B中所示，p型掺杂剂可能会完全淹没漂移区域120的背景n型掺杂，使得形成将重掺杂(p+)深屏蔽图案140连接到中等掺杂p型层170的p型夹紧区域144。如果发生这种情况，那么电流流动被夹断，使得功率MOSFET 100B无法使用或性能严重下降。
确保在深屏蔽图案140的形成期间由p阱172和深屏蔽图案140之间的沟槽180暴露的漂移区域120的侧壁不会无意地掺杂有p型掺杂剂的现有途径将在下面参考图2A-3C进行描述。图2A-2C分别图示了形成功率MOSFET的第一相关技术途径的操作200A至200C，该第一相关技术途径解决了由图1B的栅极沟槽功率MOSFET所呈现的问题。在图2A中所示的操作200A之前，可以在装置的上表面上形成沟槽蚀刻氧化物掩模210，并且可以通过蚀刻形成栅极沟槽180。在图2A的操作200A中，并且在沟槽蚀刻氧化物掩模210仍然存在的情况下，可以通过氧化被栅极沟槽180暴露的重掺杂n+碳化硅源极层160、中等掺杂p型层170和轻掺杂n-碳化硅漂移区域120的部分来形成侧壁氧化物掩模220。该侧壁氧化物掩模可以通过热氧化形成。
在图2B中所示的操作200B中，可以执行离子注入190以在沟槽180的底部处暴露的轻掺杂n-碳化硅漂移区域120的部分内注入重掺杂(p+)碳化硅深屏蔽图案240。也可以在沟槽蚀刻氧化物掩模210和侧壁氧化物掩模220的暴露表面上执行离子注入190，使得沟槽蚀刻氧化物掩模210的一部分211和侧壁氧化物掩模220的一部分221被注入有p型掺杂剂。
在图2C中所示的操作200C中，氧化物掩模210和220可以分别与在操作200B中受到离子注入的部分211和221一起被剥离。氧化物掩模210和220的去除确保了轻掺杂n-碳化硅漂移区域120的被沟槽暴露的部分120S基本上没有被反掺杂有p型掺杂剂，因此可以避免图1B的功率MOSFET 100B的问题。
图2A-2C的途径的一个优点是，当装置形成在具有暴露的(0001)面的SiC晶片上时，晶体朝向效应将导致侧壁氧化物掩模220比在栅极沟槽180的底部处暴露的漂移区域120的部分上形成的氧化物更快地形成。另一方面，图2A-2C的途径的缺点是在操作200C之后形成的所得的栅极沟槽180W比在图2A中的操作200A之前形成的原始栅极沟槽180更宽和更深。因此，深屏蔽图案240的宽度小于栅极沟槽180的宽度，这意味着深屏蔽图案240将不会延伸为覆盖后续形成在栅极沟槽180W中的栅极绝缘层的底角，并且因此深屏蔽图案对栅极绝缘层的最脆弱部分提供较少的保护。此外，在操作200A中形成侧壁氧化物掩模220可能导致窗台表面220L(参见图2A)，其在操作200B中可能会使注入在非预期方向上散射，例如导致沟道区域的较重p型掺杂(这需要更厚的侧壁氧化物掩模220，进一步加宽所得的栅极沟槽180W)。
图3A-3C图示了形成功率MOSFET的方法的第二相关技术途径，该第二相关技术途径解决了图1B的栅极沟槽功率MOSFET所呈现的问题。在图3A中所示的操作300A之前，在重掺杂n+碳化硅源极层160和中等掺杂p型层170的上表面上形成沟槽蚀刻氧化物掩模210，并且通过蚀刻形成栅极沟槽180。在图3A的操作300A中，并且在沟槽蚀刻氧化物掩模210仍然存在的情况下，侧壁氧化物掩模320可以通过在被栅极沟槽180暴露的重掺杂n+碳化硅源极层160、中等掺杂p型层170和轻掺杂n-碳化硅漂移区域120的部分上以及在沟槽蚀刻氧化物掩模210的上表面上沉积掩模材料(例如，SiO2)来形成。
在图3B中所示的操作300B中，可以执行离子注入190以在轻掺杂n-碳化硅漂移区域120内注入重掺杂(p+)碳化硅深屏蔽图案340。离子注入190还可以对沟槽蚀刻氧化物掩模210和侧壁氧化物掩模320的暴露表面执行，导致沟槽蚀刻氧化物掩模210的一部分和侧壁氧化物掩模220的一部分321被注入离子。
在图3C中所示的操作300C中，可以剥离氧化物掩模210和320，连同其在操作300B中经历离子注入的部分。与图2A-2C的操作一样，去除氧化物掩模210和320导致轻掺杂n-碳化硅漂移区域120的部分120S基本上不受重掺杂(p+)碳化硅深屏蔽图案340影响，并且因此可以避免图1B的功率MOSFET 100B的问题。
图3A-3C的途径提供的优点在于，在图3C的操作300C之后得到的栅极沟槽具有与在图3A的操作300A之前蚀刻的原始栅极沟槽180相同的宽度，因为，与操作200A-C不同，漂移区域120、p型层170和源极层160的材料没有被热氧化。也有利地避免了类似于表面200L的台阶表面。但是，图3A-3C的途径的缺点在于沉积侧壁掩模材料以形成侧壁氧化物掩模320可能导致被施加到栅极沟槽180的底部(例如，在栅极沟槽180暴露的漂移区域120的上表面上)的掩模比沿着栅极沟槽180的侧壁更厚。栅极沟槽180的底部中的这个较厚的掩模可能阻止用于形成重掺杂(p+)碳化硅深屏蔽图案340的离子注入达到可能无法接受的程度。另一方面，减薄侧壁氧化物掩模320(例如，通过沉积较少的材料)可能潜在需要重新蚀刻栅极沟槽180以去除漂移区域120、p型层170和源极层160的侧壁中的注入材料，再次导致比在图3A中的操作300A之前形成的原始栅极沟槽180更宽和更深的栅极沟槽。
如上所述，深屏蔽区域的形成可能是耗时的，并且可能导致对半导体装置结构的注入损坏。根据本发明的实施例，提供了栅极沟槽宽带隙功率半导体装置，诸如功率MOSFET和功率IGBT，其在栅极沟槽下方没有深沟槽屏蔽图案。替代地，掺杂的多晶硅材料可以用作屏蔽材料以屏蔽栅极沟槽的底部的部分和栅极沟槽的侧壁的部分。使用高掺杂多晶硅作为阻挡材料，可以简化形成栅极沟槽宽带隙功率半导体装置的操作，并且可以减少对装置的注入损坏。由此，本公开的示例实施例可以减少或避免图1B、2A-C和3A-C的途径的缺点。此外，在一些实施例中，掺杂多晶硅区域可以连接到功率半导体装置的源极，这在装置处于阻断操作模式时可能是有利的。
用于形成掺杂多晶硅阻挡区域的新途径可以减少或者甚至消除在p阱沟道和深屏蔽图案之间的漂移区域的部分中的注入p型掺杂剂。因此，与使用上面关于图1B的功率MOSFET 100B所讨论的技术形成的装置相比，根据本发明的实施例的装置可以表现出提高的性能。此外，根据本发明的实施例的途径可以避免如图2A-C中更宽和/或更深的栅极沟槽，或者避免如图3A-C中出现的形成深屏蔽图案的困难。
现在将参考图4A-13描述本发明的实施例。应该认识到的是，可以以任何方式组合本文公开的不同实施例的特征以提供许多附加的实施例。因此，例如，本文描述的任何MOSFET实施例的特征可以并入到IGBT实施例中，反之亦然。因此，应该认识到的是，下面关于具体示例描述了本发明构思的各种特征，但是这些特征可以被添加到其它实施例和/或用于代替其它实施例的示例特征以提供许多附加的实施例。因此，本发明应该被理解为包括这些不同的组合。
图4A-4D是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。更具体而言，图4A是栅极沟槽功率MOSFET装置的半导体层结构的上表面的平面图。图4B是沿着图4A的线B—B截取的横截面图，并且图4C是对应的透视图。图4D是沿着图4A中的线B-B截取的横截面图，其示出了在栅极材料490(其未在图4A-4C中示出)已经形成在栅极沟槽中之后的装置。另外，为了更好地图示和解释栅极沟槽功率MOSFET装置，在图4A和4C中省略了氧化物层455(下面讨论)。
参见图4A-D，栅极沟槽功率MOSFET装置400可以包括半导体层结构406。半导体装置可以包括重掺杂(n+)n型碳化硅衬底410。轻掺杂(n-)碳化硅漂移区域420可以经由外延生长形成在衬底410上。在n型碳化硅漂移区域420的上表面形成中等掺杂p型层。经由离子注入在中等掺杂p型层的上部区域中形成重掺杂(n+)n碳化硅区域。重掺杂(n+)n型碳化硅区域可以是源极区域。上述各层都可以在单个外延生长处理中生长，其中处理停止以在n型掺杂和p型掺杂之间切换(其中随后的离子注入步骤用于在中等掺杂p型层的上部区域中形成重掺杂(n+)n型碳化硅区域)。上述层构成半导体层结构406。
栅极沟槽480可以被蚀刻到半导体层结构406的上表面中。虽然图4B-D中仅示出了一个栅极沟槽480，但是应该认识到的是，通常提供多个栅极沟槽480，其中每个栅极沟槽480沿着第一方向(例如，从n型碳化硅层的上表面朝向衬底410)延伸，并且栅极沟槽480沿着第二方向彼此间隔开，使得栅极沟槽480在长度上彼此平行延伸。栅极沟槽480可以在可以与第一方向垂直的第三方向上在长度上延伸，并且可以与衬底410的上表面平行。
每个栅极沟槽480可以延伸穿过重掺杂n型碳化硅层，以便将该碳化硅层转换成最终将用作功率MOSFET的源极区域的多个间隔开的区域464。每个栅极沟槽480也可以延伸穿过中等掺杂的p型碳化硅层，以便将该层转换成多个p阱472。每个栅极沟槽480也可以延伸到n型漂移区域420的上表面中。
如图4B中可见，栅极沟槽480的蚀刻可以导致其不平行的侧壁表面。换句话说，侧壁可以相对于衬底410的上表面的法线(垂直线)成角度。
在栅极沟槽480的蚀刻之后，可以在半导体层结构406的上表面的顶部上沉积多晶硅层450。多晶硅层450可以是高掺杂的p型多晶硅层。多晶硅层450可以沿着栅极沟槽480的一个侧壁沉积，并且可以与栅极沟槽480的侧壁共形。多晶硅层450可以是与栅极沟槽480的长度方向平行延伸的连续层。多晶硅层450例如可以通过在装置上覆盖形成多晶硅层并使用蚀刻掩模选择性地蚀刻覆盖的多晶硅层来形成。替代地，可以首先形成掩模并且可以将多晶硅层选择性地沉积到掩模中的开口中。也可以使用其它技术。
换句话说，多晶硅层450可以沉积在n型漂移区域420的侧壁和p型碳化硅层的侧壁上，这两者都经由蚀刻的栅极沟槽480暴露。在一些实施例中，可以使用光处理在栅极沟槽480的侧壁上定义多晶硅层450。在一些示例实施例中，如图4B中所见，多晶硅层450也可以沉积在栅极沟槽480的底部的一部分上(例如，在栅极沟槽480暴露的n型漂移区域420的上表面上)，以及沉积在p阱472的上部上。在一些实施例中，多晶硅层450的厚度可以在100纳米(nm)至500nm的范围内，但本公开不限于此。
参考图4A和4C，栅极沟槽480和多晶硅层450可以沿着装置400的长度和/或半导体层结构406的长度不间断地延伸。
在沉积多晶硅层450之后，可以形成氧化物层455。如图4B中所示，氧化物层455可以形成在多晶硅层的上表面和碳化硅半导体层结构406的暴露部分上/中。在一些实施例中，氧化物层455可以通过在含氧环境中经由退火来氧化多晶硅层450和暴露的碳化硅来形成。应该认识到的是，当通过热氧化形成氧化物层455时，多晶硅层450可以比暴露的碳化硅表面氧化得更快(并且暴露的碳化硅表面也可以以不同的速率氧化，这取决于晶体结构的哪个面被暴露)，因此氧化物层455可能具有不均匀的厚度。附加地或替代地，氧化物层455可以通过沉积形成。可以去除氧化物层455的任何不需要的部分(例如，在栅极沟槽480外部的氧化的碳化硅表面)。在形成多晶硅层450和氧化物层455之后，可以进行进一步的处理(例如，形成栅极绝缘层、栅极电极和接触)以形成功率MOSFET。例如，可以形成图4D中所示的栅极电极490。
图4A-4D的装置避免了上面讨论的图2A-3C的缺点，并且避免了将离子注入到n型漂移区域420中可能引起的潜在问题。多晶硅层450的形成还可以减少操作次数和/或简化装置制造。
图4E和4F是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。图4E是横截面图，并且图4F是对应的透视图。图4E和4F图示了在一些实施例中多晶硅层450可以形成在栅极沟槽480的任一侧上。事实上，在一些实施例中，一些栅极沟槽480可以具有形成在“右”侧壁上的多晶硅层450，而装置中的其它栅极沟槽480可以具有形成在“左”侧壁上的多晶硅层450(即，一些栅极沟槽可以具有图4B-4D的设计，而其它具有图4E-4F的设计)。因此，这些装置的栅极沟槽480可以具有不包括多晶硅层450的第一侧壁(对于一些栅极沟槽可以是左侧壁并且对于其它栅极沟槽可以是右侧壁)和其上形成有多晶硅层450的第二侧壁(同样，对于一些栅极沟槽可以是左侧壁并且对于其它栅极沟槽可以是右侧壁)。
图14是图示根据本发明构思的其它实施例的栅极沟槽功率MOSFET 1400的示意图。图14图示了在一些实施例中栅极沟槽480可以被蚀刻为相对于n型漂移区域420的上表面更深地延伸到n型漂移区域420中。可以形成或沉积多晶硅层1450以完全覆盖栅极沟槽480的第一侧壁并且部分地覆盖栅极沟槽480的第二侧壁。多晶硅层1450也可以完全覆盖栅极沟槽480的底表面。栅极沟槽480和多晶硅层1450可以沿着装置400的长度和/或半导体层结构406的长度不间断地延伸。
图5A-E是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意图。更具体而言，图5A是栅极沟槽功率MOSFET装置的上表面的平面图，并且图5B、5C、5D和5E是横截面图。图5B是沿着图5A中的线B—B截取的。图5C是沿着图5A中的线C—C截取的。图5D和5E分别对应于图5B和5C，但也包括栅极材料590，为了更好地图示栅极沟槽内的多晶硅层，已从图5A-5C中排除了栅极材料590。此外，为了更好地图示和解释栅极沟槽功率MOSFET装置，在图5A、5B和5C中省略了氧化物层555。
参考图5A-E，栅极沟槽功率MOSFET装置500可以包括半导体层结构506。在形成时，半导体层结构506可以与图4A-D的半导体层结构406相同，因此这里将省略对其的进一步描述。
栅极沟槽480可以被蚀刻到半导体层结构506的上表面中。栅极沟槽480可以与图4A-D的栅极沟槽480相同，因此这里将省略对其的进一步描述。
多晶硅层550可以沉积在半导体层结构506的上表面的顶部上。多晶硅层550可以是高掺杂p型多晶硅层。多晶硅层550可以沿着栅极沟槽480的一个侧壁在非连续区域中沉积，每个非连续区域可以与栅极沟槽480的侧壁共形。换句话说，可以存在栅极沟槽480的沉积多晶硅层550的第一区域480-1，并且可以存在栅极沟槽480的没有多晶硅层550的第二区域480-2。栅极沟槽480的第一区域480-1可以与栅极沟槽480的第二区域480-2在第三方向上(例如，在栅极沟槽480在长度上延伸的方向上)交替。栅极沟槽480的每个第一区域480-1可以位于栅极沟槽480的一对相邻的第二区域480-2之间，和/或栅极沟槽480的每个第二区域480-2可以位于栅极沟槽480的一对相邻的第一区域480-1之间。在一些示例实施例中，图案化的掩模层和/或光处理可以用于在栅极沟槽480的第一区域480-1中沉积多晶硅层550。
第一区域480-1中的多晶硅层550可以沉积在沟槽480的侧壁之一上。例如，如图5B中所示，栅极沟槽480的每个侧壁由n型漂移区域420的暴露部分和p阱472之一形成。在一些示例实施例中，如图5B中所见，多晶硅层550也可以沉积在栅极沟槽480的第一部分480-1的底部的一部分上(例如，在栅极沟槽480暴露的n型漂移区域420的上表面上)，以及沉积在p阱472的与栅极沟槽480的第一部分480-1相邻的上部上。在一些实施例中，多晶硅层450的厚度可以在100纳米(nm)至500nm的范围内，但本公开不限于此。
在蚀刻栅极沟槽480的第一区域480-1中沉积多晶硅层550之后，可以形成氧化物层555。氧化物层555可以包括形成在多晶硅层550上(或者换句话说，形成在蚀刻的栅极沟槽480的第一区域480-1中的多晶硅层550上)的第一部分555-1。氧化物层555还可以包括形成在半导体层结构506的部件上(例如暴露在栅极沟槽480的第二区域480-2中的漂移区域420、p阱472和重掺杂n型碳化硅区域464的表面上)的第二部分555-2。例如，栅极沟槽的第一区域480-1中的多晶硅层550可以在含氧环境中经由退火被氧化，产生氧化物层555的第一部分555-1。在栅极沟槽的第二区域480-2中，在第二区域480-2中暴露的漂移区域420、p型碳化硅层470和重掺杂n型碳化硅区域464的表面可以在含氧环境中经由退火被氧化，产生氧化物层555的第二部分555-2。附加地或替代地，氧化物层455可以通过沉积形成。氧化物层555的第一部分555-1可以具有与氧化物层的第二部分555-2不同的横截面。出于上文关于图4A-D的实施例所讨论的相同原因，氧化物层555在不同区域中可以具有不同厚度。
在形成多晶硅层450和氧化物层555之后，可以进行进一步处理(例如，形成栅极绝缘层、栅极电极和接触)以形成功率MOSFET。例如，可以形成图5D和5E中所示的栅极电极590。与氧化物层555一样，栅极电极590在栅极沟槽的第一区域480-1中的横截面590-1可以与第二区域480-2中的横截面590-2不同。
图5A-5E的示例实施例可以提供，在栅极沟槽480的侧壁没有多晶硅层550的第二区域480-2中，沟道可以沿着该侧壁传导电流，例如经由在那里形成的p阱。注意的是，在图5A中，相邻栅极沟槽中的多晶硅层被显示为对齐的。应该认识到的是，本发明的实施例不限于这样的布置。例如，在其它实施例中，相邻沟槽中的多晶硅层455可以彼此完全偏移(即，使得在图5A的视图的水平方向上多晶硅层的任何部分都不对齐)或者可以部分彼此偏移。
图5F和5G是图示根据本发明构思的其它实施例的栅极沟槽功率MOSFET的示意图。图5F是横截面图，并且图5G包括栅极材料590，为了更好地图示图5F的栅极沟槽内的多晶硅层，已从图5F中排除了栅极材料590。图5F和5G图示了在一些实施例中多晶硅层550可以形成在栅极沟槽480的任一侧上。此外，在一些实施例中，栅极沟槽480可以设置有第一区域480-1(如图5B中所见)、第二区域480-2(如图5C中所见)和第三区域480-3(如图5G中所见)。在栅极沟槽480的第一区域480-1中，多晶硅层550可以形成在栅极沟槽480的第一侧壁480-R上。在栅极沟槽480的第三区域480-3中，多晶硅层550可以形成在栅极沟槽480的第二侧壁480-L上。在第二区域480-2中，栅极沟槽的第一和第二侧壁480-R、480-L可以都没有多晶硅层550。在第一和第三区域480-1和480-3中，沟道可以经由没有多晶硅层550的侧壁传导电流，并且在第二区域480-2中(其中栅极沟槽480的两个侧壁都没有多晶硅层550)，沟道可以沿着两个侧壁传导电流，例如经由在那里形成的p阱。
图15A和15B是图示根据本发明构思的其它实施例的栅极沟槽功率MOSFET 1500的示意图。图15A和15B图示了在一些实施例中，在第一区域480-1中，多晶硅层1550可以形成在栅极沟槽480的两侧，并且在第二区域480-2中，栅极沟槽的第一侧壁和第二侧壁可以都没有多晶硅层1550。在第一区域480-1中，没有电流可以传导，因为两个侧壁都被多晶硅层1550覆盖，并且在第二区域480-2(其中栅极沟槽480的两个侧壁都没有多晶硅层1550)中，沟道可以沿着两个侧壁传导电流，例如经由在那里形成的p阱。
图6A-6B是图示根据本发明构思的实施例的栅极沟槽功率MOSFET装置600的示意性横截面图。图6C和6D是栅极沟槽功率MOSFET装置600'的横截面图，并且图示了具有与图6A和6B中所示的横截面不同的横截面的装置的区域。
参考图6A和6B，栅极沟槽功率MOSFET装置600可以类似于参考图4A-4D描述的栅极沟槽功率MOSFET装置400，不同之处在于MOSFET装置600还包括位于栅极沟槽480的侧壁与多晶硅层450之间的附加氧化物层654。
栅极沟槽功率MOSFET装置600可以包括其中形成有栅极沟槽480的半导体层结构406。半导体层结构406和栅极沟槽480可以分别与图4A-D的实施例的半导体层结构406和栅极沟槽相同，因此这里将省略对其的进一步描述。
在沉积多晶硅层450之前，可以形成下氧化物层654。例如，暴露在栅极沟槽480中的漂移区域420、p型阱472和重掺杂n型碳化硅区域464的表面可以在含氧环境中经由退火被氧化，从而产生下氧化物层654。附加地或替代地，下氧化物层654可以通过沉积形成。
多晶硅层450可以沉积在半导体层结构506的上表面的顶部上和/或下氧化物层654的上表面上。多晶硅层450可以与上面参考图4A-D的实施例讨论的多晶硅层450相同，不同之处在于图6A-B的实施例中多晶硅层450形成在下氧化物层654上而不是直接形成在下面的半导体层结构606上。由此，这里将省略对多晶硅层450的进一步描述。
在沉积多晶硅层450之后，可以形成上氧化物层655。例如，多晶硅层450和半导体层结构606的暴露表面可以在含氧环境中经由退火被氧化。附加地或替代地，上氧化物层655可以通过沉积形成。上氧化物层655可以经由与下氧化物层654不同的处理形成。在形成多晶硅层450和上氧化物层655之后，可以进行进一步的处理(例如，形成栅极绝缘层、栅极电极和接触)以形成功率MOSFET。例如，可以形成图6B中所示的栅极电极490。
栅极沟槽功率MOSFET装置600与图4A-D的栅极沟槽功率MOSFET装置400对应，其中增加了下氧化物层654。应该认识到的是，图5A-D的栅极沟槽功率MOSFET装置500可以类似地被修改以包括下氧化物层654以提供栅极沟槽功率MOSFET装置600'。图6A-D图示了这样的栅极沟槽功率MOSFET装置600'。特别地，上面讨论的图6A-B图示了包括多晶硅层450的装置600'的横截面(并且因此对应于图5B和5D的横截面)。图6C和6D图示了不包括多晶硅层450的装置600'的横截面(并且因此对应于图5C和5E的横截面)。
如图6C-D中所示，在整个栅极沟槽480(包括其不包括多晶硅层550的部分480-2)中形成下氧化物层。
在形成下氧化物层654之后，多晶硅层550可以沿着栅极沟槽480的一个侧壁在非连续区域中沉积，每个非连续区域可以与栅极沟槽480的侧壁共形。换句话说，可以存在栅极沟槽480的沉积多晶硅层550的第一区域480-1，并且可以存在栅极沟槽480的没有多晶硅层550的第二区域480-2。栅极沟槽480的第一区域480-1可以在第三方向(例如，在栅极沟槽480在长度上延伸的方向)上与栅极沟槽480的第二区域480-2交替。栅极沟槽480的每个第一区域480-1可以位于栅极沟槽480的一对相邻的第二区域480-2之间，和/或栅极沟槽480的每个第二区域480-1可以位于栅极沟槽480的一对相邻的第一区域480-1之间。在一些示例实施例中，图案化的掩模层和/或光处理可以用于在栅极沟槽480的第一区域480-1中沉积多晶硅层550。
如上所述，具有栅极沟槽480的第一区域480-1的栅极沟槽功率MOSFET 650的部分可以与图6A-B中所示的栅极沟槽功率MOSFET 600相同，并且参考了其上面的描述。在蚀刻的栅极沟槽480的第一区域480-1中沉积多晶硅层之后，可以形成上氧化物层655。上氧化物层655可以包括形成在多晶硅层550上(或者换句话说，形成在蚀刻栅极沟槽480的第一区域480-1中的多晶硅层上)的第一部分。上氧化物层655也可以包括形成在半导体层结构的部件上(例如形成在暴露在栅极沟槽480的第二区域480-2中的漂移区域420、p型阱472和重掺杂的n型碳化硅区域464的表面上)的第二部分。
添加下氧化物层654可以提供附加的益处，即当向漏极施加高电压时阻止向多晶硅层450的空穴注入。
图7是图示根据本发明构思的实施例的栅极沟槽功率MOSFET 700的示意性横截面图。
栅极沟槽功率MOSFET装置700可以包括半导体层结构706。半导体层结构706可以类似于图4A-D的半导体层结构406。例如，半导体层结构706可以包括重掺杂(n+)n型碳化硅衬底410、经由外延生长形成在衬底410上的轻掺杂(n-)碳化硅漂移区域420、形成在n型碳化硅漂移区域420的上表面上的中等掺杂p阱472，以及经由离子注入形成在相应中等掺杂p阱472的上部区域中的重掺杂(n+)n型碳化硅区域464。
栅极沟槽480可以被蚀刻到半导体层结构706的上表面中。虽然图7中仅示出了一个栅极沟槽480，但是应该认识到的是，通常提供多个栅极沟槽480，其中每个栅极沟槽480沿着第一方向延伸(例如，从n型碳化硅层的上表面朝向衬底410)，并且栅极沟槽480沿着第二方向彼此间隔开，使得栅极沟槽480彼此平行延伸。栅极沟槽480可以与图4A-D的实施例的栅极沟槽480基本相同，不同之处在于本实施例中的栅极沟槽可以更深地延伸到半导体层结构706中。每个栅极沟槽480也可以延伸到n型漂移区域420的上表面中。
多晶硅层750可以沉积在栅极沟槽480的底部处。多晶硅层750可以填充栅极沟槽的底部部分。多晶硅层750可以是与栅极沟槽480的长度方向平行延伸的连续层。换句话说，多晶硅层750可以沉积在栅极沟槽480暴露的n型漂移区域420的上表面上，但是p阱472的侧壁可以没有多晶硅层750。可以使用光处理来在栅极沟槽480的底部上限定多晶硅层750。
在一些实施例中，并且参考图5B-5E，多晶硅层750也可以沿着栅极沟槽480的一个侧壁在栅极沟槽480的至少第一区域480-1中沉积。
在沉积多晶硅层750之后，可以形成氧化物层755。例如，多晶硅层750和半导体层结构606的暴露表面可以在含氧环境中经由退火被氧化。附加地或替代地，氧化物层755可以通过沉积形成。在形成多晶硅层750和氧化物层755之后，可以进行进一步的处理(例如，形成栅极绝缘层、栅极电极和接触)以形成功率MOSFET。例如，如图7中所见，可以形成金属间介电层785、源极接触796、漏极接触765和栅极电极490。
图8是图示根据本发明构思的实施例的栅极沟槽功率MOSFET的示意性横截面图。栅极沟槽功率MOSFET装置800可以包括半导体层结构806。半导体层结构806可以类似于图4A-D的半导体层结构406。例如，半导体层结构806可以包括重掺杂(n+)n型碳化硅衬底410、经由外延生长形成在衬底410上的轻掺杂(n-)碳化硅漂移区域420、形成在n型碳化硅漂移区域420的上表面上的中等掺杂p型层，以及经由离子注入形成在中等掺杂p型层470的上部区域中的重掺杂(n+)n型碳化硅层。碳化硅区域464可以是源极区域。上述各层都可以在单个外延生长处理中生长，其中处理停止以在n型掺杂和p型掺杂之间切换。
可以将多个栅极沟槽480蚀刻到半导体层结构806的上表面中(图8中仅示出了一个栅极沟槽480)。每个栅极沟槽480沿着第一方向(例如，从n型碳化硅层的上表面朝向衬底410)延伸，并且栅极沟槽480沿着第二方向彼此间隔开，使得栅极沟槽480彼此平行延伸。栅极沟槽480可以在第三方向上在长度上延伸，第三方向可以与第一方向垂直，并且可以与衬底410的上表面平行。此外，多个源极沟槽481可以被蚀刻到半导体层结构806的上表面中(图8中示出了两个源极沟槽481)。源极沟槽481可以在用于形成栅极沟槽480的相同蚀刻处理中形成，或者可以至少部分地在不同的蚀刻处理中形成。例如，源极沟槽481可以形成得比栅极沟槽480深，使得形成在源极沟槽481的底部中的多晶硅层(下文描述)可以为栅极沟槽480的底部提供更好的保护。沟槽480、481可以延伸穿过重掺杂的n型碳化硅层，以便将重掺杂的n型碳化硅层转换成最终将用作功率MOSFET的源极区域460的多个间隔开的区域464。沟槽480、481也可以延伸穿过中等掺杂的p型碳化硅层，以便将中等掺杂的p型碳化硅层转换成多个p阱472。沟槽480、481也可以延伸到n型漂移区域420的上表面中。
可以在每个栅极沟槽480中形成氧化物层855。例如，可以经由在含氧环境中的退火来氧化半导体层结构706的暴露表面。附加地或替代地，氧化物层855可以通过沉积形成。在形成氧化物层855之后，可以在栅极沟槽480中形成栅极电极890，并且可以在栅极电极上方形成金属间介电层785。对应的氧化物层855也可以形成在源极沟槽481(未示出)中，其之后可以可选地被去除。接下来，可以在每个源极沟槽481的底部沉积多晶硅层850。多晶硅层850可以是平行于源极沟槽481的长度方向延伸的连续层。然后可以在源极沟槽内和装置顶部之上沉积源金属化796，以形成源极接触。
图9-13是图示根据本发明构思的实施例的制造栅极沟槽功率半导体装置的方法的流程图。
参考图9和图4A-4D，操作可以从形成宽带隙半导体层结构开始(方框900)。半导体层结构可以包括衬底和通过外延生长在衬底上生长的和/或通过离子注入形成的多个半导体层。半导体层结构可以包括具有第一导电类型的漂移区域。半导体层结构还可以包括在漂移区域上的具有第二导电类型的阱区域和在阱区域的上部中的具有第一导电类型的源极区域。在一些实施例中，半导体层结构可以包括具有第一导电类型的电流扩展层。在半导体层结构的上表面中形成多个栅极沟槽(方框910)。栅极沟槽可以在第一方向上延伸并且可以在与第一方向垂直的第二方向上彼此间隔开。每个栅极沟槽可以在与第一方向垂直的第三方向上在长度上延伸。每个栅极沟槽可以具有底表面、在第一方向上延伸的第一侧壁和在第一方向上延伸的第二侧壁。可以在栅极沟槽的侧壁(例如，第二侧壁)上形成多晶硅层(方框920)。在一些实施例中，多晶硅层可以沉积在半导体层结构的一个或多个上表面上。可以氧化多晶硅层和/或半导体层结构的一个或多个上表面或者可以沉积氧化物，从而产生氧化物层(方框930)。可以在半导体层结构的顶表面和底表面上形成诸如栅极绝缘层、栅极电极和接触的附加部件以完成装置(方框940)。
参考图10和图5A-5E，操作可以从形成宽带隙半导体层结构开始(方框1000)。半导体层结构可以以与上面参考图9的方框900所描述的相同的方式形成，因此将省略对其的进一步描述。在半导体层结构的上表面中形成多个栅极沟槽(方框1010)。栅极沟槽可以以与上面参考图9的方框910所描述的相同的方式形成，因此将省略对其的进一步描述。可以在栅极沟槽的侧壁(例如，第二侧壁)的第一区域上形成多晶硅层(方框1020)。换句话说，多晶硅层可以形成在栅极沟槽的第一区域中。侧壁和栅极沟槽的第二区域可以没有多晶硅层。多晶硅层可以沉积在半导体层结构的一个或多个上表面上。可以氧化多晶硅层和/或半导体层结构的一个或多个上表面或者可以沉积氧化物，从而产生氧化物层(方框1030)。氧化物层可以在栅极沟槽的第一部分中具有第一横截面并且在栅极沟槽的第二部分中具有不同的第二横截面。可以在半导体层结构的顶表面和底表面上形成诸如栅极绝缘层、栅极电极和接触的附加部件以完成装置(方框1040)。栅极电极可以在栅极沟槽的第一部分中具有第一横截面并且在栅极沟槽的第二部分中具有不同的第二横截面。
参考图11和图6A-6D，操作可以从形成宽带隙半导体层结构开始(方框1100)。半导体层结构可以以与上面参考图9的方框900所描述的相同的方式形成，因此将省略对其的进一步描述。在半导体层结构的上表面中形成多个栅极沟槽(方框1110)。栅极沟槽可以以与上面参考图9的方框910所描述的相同的方式形成，因此将省略对其的进一步描述。可以氧化半导体层结构的一个或多个上表面或者可以沉积氧化物，从而产生下氧化物层(方框1120)。可以在栅极沟槽的侧壁(例如，第二侧壁)上形成多晶硅层(方框1130)。多晶硅层可以沉积在半导体层结构的一个或多个上表面上。在一些实施例中，多晶硅层可以是在第三方向上延伸栅极沟槽的长度的连续区域。在其它实施例中，多晶硅层可以形成在栅极沟槽的第一区域中，并且栅极沟槽的第二区域可以没有多晶硅层。可以氧化多晶硅层和/或半导体层结构的一个或多个上表面，从而产生上氧化物层(方框1140)。可以在半导体层结构的顶表面和底表面上形成诸如栅极绝缘层、栅极电极和接触的附加部件以完成装置(方框1150)。
参考图12和图7，操作可以从形成宽带隙半导体层结构开始(方框1200)。半导体层结构可以以与上面参考图9的方框900所描述的相同的方式形成，因此将省略对其的进一步描述。在半导体层结构的上表面中形成多个栅极沟槽(方框1210)。栅极沟槽可以以与上面参考图9的方框910所描述的相同的方式形成，因此将省略对其的进一步描述。可以在每个栅极沟槽的底部(例如，第二侧壁)上形成多晶硅层(方框1220)。在一些实施例中，可以沉积多晶硅层。可以氧化多晶硅层和/或半导体层结构的一个或多个上表面或者可以沉积氧化物，从而产生氧化物层(方框1230)。可以在半导体层结构的顶表面和底表面上形成诸如栅极绝缘层、栅极电极和接触的附加部件以完成装置(方框1240)。
参考图13和图8，操作可以从形成宽带隙半导体层结构开始(方框1300)。半导体层结构可以包括衬底和通过外延生长在衬底上生长和/或通过离子注入形成的多个半导体层。半导体层结构可以包括具有第一导电类型的漂移区域。半导体层结构还可以包括在漂移区域上的具有第二导电类型的阱区域和在阱区域的上部中的具有第一导电类型的源极区域。在一些实施例中，半导体层结构可以包括具有第一导电类型的电流扩展层。在半导体层结构的上表面中形成多个栅极沟槽(方框1310)。栅极沟槽可以在第一方向上延伸并且可以在与第一方向垂直的第二方向上彼此间隔开。每个栅极沟槽可以在与第一方向垂直的第三方向上在长度上延伸。每个栅极沟槽可以具有底表面、在第一方向上延伸的第一侧壁和在第一方向上延伸的第二侧壁。多个栅极沟槽可以包括可以在第二方向上交替的第一栅极沟槽和第二栅极沟槽。可以在每个第一栅极沟槽的底部(例如，第二侧壁)上形成多晶硅层(方框1320)。在一些实施例中，可以沉积多晶硅层。可以氧化多晶硅层和/或半导体层结构的一个或多个上表面或者可以沉积氧化物，从而产生氧化物层(方框1330)。可以在半导体层结构的顶表面和底表面上形成诸如栅极绝缘层、栅极电极和接触的附加部件以完成装置(方框1340)。例如，栅极电极可以形成在每个第二栅极沟槽中。
在上面的描述中，每个示例实施例都具有特定的导电类型。应该认识到的是，可以通过简单地反转上述每个实施例中的n型和p型层的导电性来形成相反导电类型的装置。因此，应该认识到的是，对于每个不同的装置结构(例如，MOSFET、IGBT等)，本发明涵盖n沟道和p沟道装置。在本文中，在接触可以是源极接触或漏极接触的情况下，它可以被称为“源极/漏极接触”。
虽然以上关于功率MOSFET和功率IGBT实施方式描述了本发明，但是应该认识到的是，本文描述的技术同样适用于具有栅极沟槽的其它类似垂直功率装置。因此，本发明的实施例不限于MOSFET和IGBT，并且本文公开的技术可以用于任何适当的栅极沟槽装置。
以上主要关于基于碳化硅的功率半导体装置讨论了本发明。但是，应该认识到的是，本文使用碳化硅作为示例并且可以在任何适当的宽带隙半导体材料系统中形成本文讨论的装置。作为示例，在上述任一个实施例中，可以使用基于氮化镓的半导体材料(例如，氮化镓、氮化铝镓等)来代替碳化硅。
还应该认识到的是，可以组合本文描述的不同实施例的不同特征以提供附加的实施例。例如，上面关于一个实施例讨论了可以使用结终端延伸来代替保护环。这在本文公开的每个实施例中都是如此。同样，在任何实施例中可以包括或省略栅极沟槽下方的屏蔽区域。任何实施例还可以包括具有不同掺杂剂浓度的阱区域，包括较低掺杂的沟道区域。
以上已经参考附图描述了本发明的实施例，在附图中示出了本发明的实施例。但是，应该认识到的是，本发明可以以许多不同的形式实施并且不应被解释为限于上述实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分地传达给本领域的技术人员。相同的数字始终指代相同的元素。
应该理解的是，虽然贯穿本说明书使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区域分开来。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。术语“和/或”包括一个或多个相关联的列出的项目的任何和所有组合。
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地另有说明。还应该理解的是，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”在本文中使用时，指定了所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组。
应该理解的是，当诸如层、区域或衬底的元件被称为在另一个元件“上”或延伸到另一个元件“上”时，它可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在中间元件。作为对照，当元件被称为“直接在”在另一个元件“上”或“直接”延伸“到”另一个元件“上”时，不存在中间元件。还应该理解的是，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。作为对照，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
诸如“下方”或“上方”或“上”或“下”或“顶部”或“底部”的相关术语可以在本文中用于描述一个元件、层或区域与另一个元件、层或区域的如各图中所示的关系。应该理解的是，这些术语旨在涵盖除了各图中描绘的朝向之外的装置不同朝向。
本发明的实施例在本文中参考作为本发明的理想化实施例(和中间结构)的示意图的横截面图来描述。为清楚起见，可能夸大了附图中层和区域的厚度。此外，由于例如制造技术和/或公差等原因，预计相对于图示的形状有变化。还参考了流程图描述了本发明的实施例。应该认识到的是，流程图中所示的步骤不需要以所示的顺序执行。
本发明的一些实施例是参考半导体层和/或区域描述的，这些半导体层和/或区域被表征为具有诸如n型或p型的导电类型，其是指层和/或区域中的多数载流子浓度。因此，n型材料具有带负电电子的多数平衡浓度，而p型材料具有带正电空穴的多数平衡浓度。某种材料可能会标有“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--等)，以指示与另一层或区域相比相对较大的(“+”)或较小(“-”)的多数载流子浓度。但是，这样的符号并不意味着层或区域中存在特定浓度的多数或少数载流子。
在附图和说明书中，已经公开了本发明的典型实施例，虽然采用了特定术语，但它们仅用于一般和描述性意义，而不是为了限制目的，本发明的范围在以下权利要求中阐述。

Claims (105)

1.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及
多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第二侧壁上。
2.如权利要求1所述的装置，还包括在每个多晶硅层上的氧化物层。
3.如权利要求1或权利要求2所述的装置，还包括在相应栅极沟槽内的栅极结构，其中每个栅极结构包括栅极氧化物。
4.如权利要求1-3中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
5.如权利要求1-4中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
6.如权利要求1-5中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应的栅极沟槽的长度。
7.如权利要求1-6中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
8.如权利要求7所述的装置，还包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。
9.如权利要求8所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
10.如权利要求7-9中的任一项所述的装置，其中每个栅极沟槽包括第三长度部分，第三长度部分包括在其第一侧壁上的多晶硅层。
11.如权利要求1-10中的任一项所述的装置，还包括在栅极沟槽的第一侧壁中的沟道区域。
12.如权利要求11所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域在阱区域中。
13.如权利要求1-12中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
14.如权利要求1-13中的任一项所述的装置，还包括在每个栅极沟槽的底表面、第一侧壁和第二侧壁上的下氧化物层，其中多晶硅层在下氧化物层上。
15.如权利要求14所述的装置，还包括在多晶硅层上的上氧化物层。
16.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及
多个多晶硅层，每个多晶硅层位于所述多个栅极沟槽中的相应栅极沟槽下方。
17.如权利要求16所述的装置，其中所述多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽，第一栅极沟槽各自在其底表面下方具有相应的多晶硅层，并且第二栅极沟槽在其底表面下方没有多晶硅层。
18.如权利要求16或权利要求17所述的装置，还包括在每个第二栅极沟槽中的栅极结构。
19.如权利要求16-18中的任一项所述的装置，其中所述装置的每个栅极沟槽包括所述多个多晶硅层中的相应多晶硅层。
20.如权利要求19所述的装置，还包括在每个栅极沟槽中的栅极结构。
21.如权利要求19或权利要求20所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应栅极沟槽的长度。
22.如权利要求16-21中的任一项所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
23.如权利要求16-22所述的装置，还包括在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中的沟道区域。
24.如权利要求23所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
25.如权利要求16-24中的任一项所述的装置，还包括在每个多晶硅层上的氧化物层。
26.如权利要求16-25中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
27.如权利要求16-26中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
28.如权利要求16-27中的任一项所述的装置，还包括在每个栅极沟槽的第一侧壁中的沟道区域。
29.如权利要求28所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
30.如权利要求16-29中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
31.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括沿着栅极沟槽的长度交替的多个第一长度部分和多个第二长度部分；以及
多个多晶硅层，每个多晶硅层位于相应栅极沟槽的在第一长度部分中的第二侧壁上，
其中每个栅极沟槽的第二长度部分没有多晶硅层。
32.如权利要求31所述的装置，还包括在每个栅极沟槽内的氧化物层。
33.如权利要求31或权利要求32所述的装置，其中氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
34.如权利要求32或权利要求33所述的装置，还包括在相应栅极沟槽内的栅极结构，其中所述栅极结构包括栅极电极。
35.如权利要求34所述的装置，其中栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
36.如权利要求31-35中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
37.如权利要求31-36中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
38.如权利要求31-37中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
39.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，并且所述多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽；
多个多晶硅层，每个多晶硅层位于所述多个栅极沟槽中的相应第一栅极沟槽下方；
多个栅极电极，每个栅极电极布置在所述多个栅极沟槽中的相应第二栅极沟槽内；
其中每个栅极沟槽的第二长度部分没有多晶硅层。
40.如权利要求39所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应第一栅极沟槽的长度。
41.如权利要求40或权利要求41所述的装置，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸。
42.如权利要求39-41中的任一项所述的装置，还包括在第二栅极沟槽的第一侧壁中的沟道区域。
43.如权利要求42所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
44.如权利要求39-43中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
45.一种形成半导体装置的方法，所述方法包括：
在衬底上形成宽带隙半导体层结构，所述半导体层结构包括具有第一导电类型的漂移区域；
在所述半导体层结构的上部中形成多个栅极沟槽，所述栅极沟槽彼此间隔开，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及
沿着每个栅极沟槽的第二侧壁形成多晶硅层。
46.如权利要求45所述的方法，还包括在多晶硅层上形成氧化物层。
47.如权利要求45或权利要求46所述的方法，还包括：
在每个栅极沟槽的底表面、第一侧壁和第二侧壁上形成下氧化物层，
其中形成多晶硅层包括在下氧化物层上形成多晶硅层。
48.如权利要求47所述的方法，还包括在多晶硅层上形成上氧化物层。
49.如权利要求45-48中的任一项所述的方法，还包括在相应栅极沟槽内形成栅极结构，其中每个栅极结构包括栅极电极。
50.如权利要求45-49中的任一项所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
51.如权利要求45-50中的任一项所述的方法，还包括在半导体层结构的第一主表面上形成第一源极/漏极接触，以及在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。
52.如权利要求45-51中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应栅极沟槽的长度。
53.如权利要求45-52中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
54.如权利要求53所述的方法，其中在栅极沟槽的第一侧壁中和在栅极沟槽的第二长度部分的第二侧壁中形成沟道区域。
55.如权利要求54所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
56.如权利要求45-55中的任一项所述的方法，还包括在栅极沟槽的第一侧壁中形成的沟道区域。
57.如权利要求56所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
58.如权利要求45-57中的任一项所述的方法，其中宽带隙半导体包括碳化硅。
59.一种形成半导体装置的方法，所述方法包括：
在衬底上形成宽带隙半导体层结构，所述半导体层结构包括具有第一导电类型的漂移区域；
在半导体层结构的上部中形成多个栅极沟槽，所述栅极沟槽彼此间隔开，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及
在至少一些栅极沟槽的底部处形成多晶硅层。
60.如权利要求59所述的方法，其中所述多个栅极沟槽包括第一栅极沟槽和第二栅极沟槽，每个第一栅极沟槽在其底表面上具有相应多晶硅层，并且第二栅极沟槽在其底表面上没有多晶硅层。
61.如权利要求59或权利要求60所述的方法，还包括在每个第二栅极沟槽中形成栅极结构。
62.如权利要求59-61中的任一项所述的方法，其中在半导体装置的每个栅极沟槽中形成多晶硅层。
63.如权利要求62所述的方法，还包括在每个栅极沟槽中形成栅极结构。
64.如权利要求59-63中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应栅极沟槽的长度。
65.如权利要求59-64中的任一项所述的方法，其中每个栅极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个栅极沟槽包括包含相应多晶硅层的第一长度部分和没有相应多晶硅层的第二长度部分。
66.如权利要求59-65中的任一项所述的方法，还包括在每个多晶硅层上形成氧化物层。
67.如权利要求59-66中的任一项所述的方法，还包括在半导体层结构的第一主表面上形成第一源极/漏极接触，以及在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。
68.如权利要求59-67中的任一项所述的方法，其中宽带隙半导体包括碳化硅。
69.一种方法，包括：
在衬底上形成宽带隙半导体层结构，半导体层结构包括具有第一导电类型的漂移区域；
在半导体层结构的上部中形成多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括沿着栅极沟槽的长度交替的多个第一长度部分和多个第二长度部分；以及
形成多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第一长度部分中的第二侧壁上，
其中每个栅极沟槽的第二长度部分没有多晶硅层。
70.如权利要求69所述的方法，还包括在每个栅极沟槽内形成氧化物层。
71.如权利要求69或权利要求70所述的方法，其中所述氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
72.如权利要求69-71中的任一项所述的方法，还包括在相应栅极沟槽内形成栅极结构，其中所述栅极结构包括栅极电极。
73.如权利要求72所述的方法，其中所述栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
74.如权利要求69-73中的任一项所述的方法，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
75.如权利要求69-74中的任一项所述的方法，还包括在半导体层结构的第一主表面上形成第一源极/漏极接触，以及在半导体层结构的与第一主表面相对的第二主表面上形成第二源极/漏极接触。
76.如权利要求69-75中的任一项所述的方法，其中宽带隙半导体包括碳化硅。
77.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个源极沟槽，每个源极沟槽具有底表面、第一侧壁、第二侧壁和上开口；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口；以及
多个多晶硅层，每个多晶硅层位于所述多个源极沟槽中的相应源极沟槽下方。
78.如权利要求77所述的装置，其中所述多个源极沟槽包括第一源极沟槽，所述第一源极沟槽各自具有在其底表面下方的相应多晶硅层，并且其中每个栅极沟槽没有在其底表面下方的多晶硅层。
79.如权利要求77或权利要求78所述的装置，还包括在每个栅极沟槽中的栅极结构。
80.如权利要求77-79中的任一项所述的装置，其中每个栅极沟槽和每个源极沟槽在与半导体层结构的上表面平行的方向上在长度上延伸，并且其中每个多晶硅层延伸相应源极沟槽的长度。
81.如权利要求77-80中的任一项所述的装置，还包括在每个栅极沟槽的第一侧壁和第二侧壁中的沟道区域。
82.如权利要求81所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域，并且其中沟道区域位于阱区域中。
83.如权利要求77-82中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
84.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括多个第一长度部分、多个第二长度部分和多个第三长度部分；
多个第一多晶硅层，每个第一多晶硅层位于相应栅极沟槽的在第一长度部分中的第一侧壁上；
多个第二多晶硅层，每个第二多晶硅层位于相应栅极沟槽的在第二长度部分中的第二侧壁上，
其中每个栅极沟槽的在第三长度部分中的第一侧壁和第二侧壁没有第一多晶硅层和第二多晶硅层。
85.如权利要求84所述的装置，还包括在每个栅极沟槽内的氧化物层。
86.如权利要求84或权利要求85所述的装置，其中氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面、在每个栅极沟槽的第二长度部分中的第二横截面，以及在每个栅极沟槽的第三长度部分中的第三横截面。
87.如权利要求84-86中的任一项所述的装置，还包括在相应栅极沟槽内的栅极结构，其中所述栅极结构包括栅极电极。
88.如权利要求87所述的装置，其中所述栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面、在每个栅极沟槽的第二长度部分中的第二横截面，以及在每个栅极沟槽的第三长度部分中的第三横截面。
89.如权利要求84-88中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
90.如权利要求84-89中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
91.如权利要求84-90中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
92.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，每个栅极沟槽包括多个第一长度部分和多个第二长度部分；以及
多个多晶硅层，每个第一多晶硅层位于相应栅极沟槽的在第一长度部分中的第一侧壁和第二侧壁上；
其中每个栅极沟槽的在第二长度部分中的第一侧壁和第二侧壁没有多晶硅层。
93.如权利要求92所述的装置，还包括在每个栅极沟槽内的氧化物层。
94.如权利要求93所述的装置，其中氧化物层包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
95.如权利要求92-94中的任一项所述的装置，还包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。
96.如权利要求95所述的装置，其中所述栅极电极包括在每个栅极沟槽的第一长度部分中的第一横截面和在每个栅极沟槽的第二长度部分中的第二横截面。
97.如权利要求92-96中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
98.如权利要求92-97中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
99.如权利要求92-98中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
100.一种装置，包括：
宽带隙半导体层结构，包括具有第一导电类型的漂移区域；
位于半导体层结构的上部中的多个栅极沟槽，每个栅极沟槽具有底表面、第一侧壁、第二侧壁和上开口，并且每个栅极沟槽暴露漂移区域的侧表面；以及
多个多晶硅层，每个多晶硅层位于相应栅极沟槽的第一侧壁和第二侧壁中的每一个的至少部分上。
101.如权利要求100所述的装置，还包括在每个栅极沟槽内的氧化物层。
102.如权利要求100或权利要求101所述的装置，还包括在相应栅极沟槽内的栅极结构，其中栅极结构包括栅极电极。
103.如权利要求100-102中的任一项所述的装置，其中半导体层结构包括具有与第一导电类型不同的第二导电类型的阱区域。
104.如权利要求100-103中的任一项所述的装置，还包括在半导体层结构的第一主表面上的第一源极/漏极接触和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极接触。
105.如权利要求100-104中的任一项所述的装置，其中宽带隙半导体包括碳化硅。
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