CN111009470A - 具有SiC半导体本体的半导体器件和制造半导体器件的方法 - Google Patents

具有SiC半导体本体的半导体器件和制造半导体器件的方法 Download PDF

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C.莱恩德茨
A.毛德
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Abstract

本发明涉及具有SiC半导体本体的半导体器件和制造半导体器件的方法。本发明提供一种碳化硅衬底（700），其中碳化硅衬底（700）具有沟槽（750），该沟槽（750）从碳化硅衬底（700）的主表面（701）延伸到碳化硅衬底（700）中并且在沟槽底部（751）具有沟槽宽度（wg）。在碳化硅衬底（700）中构造屏蔽区（140），其中屏蔽区（140）沿着沟槽底部（751）延伸。在至少一个大致平行于沟槽底部（751）延伸的掺杂剂平面（105）中，屏蔽区（140）中在横向第一宽度（w1）上的掺杂剂浓度与掺杂剂浓度的最大值的偏差不超过10％。第一宽度（w1）小于沟槽宽度（wg）并且是沟槽宽度（wg）的至少30％。

Description

具有SiC半导体本体的半导体器件和制造半导体器件的方法
技术领域
本发明涉及具有SiC半导体本体的半导体器件、特别是具有低导通电阻和高抗压强度的半导体开关以及用于制造半导体器件的方法。
背景技术
功率半导体器件在高抗压强度下承载相对高的负载电流。在垂直结构的功率半导体器件中，负载电流在半导体本体的两个彼此相对的主表面之间流动，其中电流承载能力可以通过半导体本体的水平范围和在半导体本体中构造的漂移区的垂直范围上的耐压强度来进行调节。在功率半导体开关、如MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极型晶体管）中，栅电极通过栅极电介质电容式耦合到体区并且例如通过在体区中暂时形成的反型沟道来开关负载电流。在由具有固有高击穿场强的材料、诸如碳化硅（SiC）构成的半导体本体中，栅极电介质在截止情况下遭受强电场，使得可以规定栅极电介质的击穿强度，可以通过漂移区的垂直范围来调节半导体开关的耐压强度直至该击穿强度的电压。
通常力求的是在不牺牲导通电阻的情况下进一步改善半导体器件的击穿强度。
发明内容
本公开内容涉及一种用于制造半导体器件的方法。提供碳化硅衬底，其中该碳化硅衬底具有从碳化硅衬底的主表面延伸到碳化硅衬底中并且在沟槽底部具有沟槽宽度的沟槽。在碳化硅衬底中，构造屏蔽区，其中屏蔽区沿沟槽底部延伸。在至少一个大致平行于沟槽底部延伸的掺杂剂平面内，屏蔽区内在横向第一宽度上的掺杂剂浓度与该掺杂剂平面内的屏蔽区内的掺杂剂浓度的最大值的偏差不超过10％。第一宽度小于沟槽宽度，并且是沟槽宽度的至少30％。
本公开内容还涉及可以包括SiC半导体本体和栅电极结构的半导体器件。栅电极结构可以从SiC半导体本体的第一表面延伸到SiC半导体本体中，并且可以具有导电连接结构。在底部，栅电极结构具有结构宽度。在SiC半导体本体中，可以沿着底部构造屏蔽区。导电连接结构和屏蔽区可以形成接触。屏蔽区可以具有第一宽度的中央区段。在至少一个近似平行于底部延伸的掺杂剂平面内，屏蔽区的中央区段内的掺杂剂浓度与该掺杂剂平面内的屏蔽区中的掺杂剂浓度的最大值的偏差不超过10％。屏蔽区的中央区段具有第一宽度，该第一宽度小于结构宽度并且是结构宽度的至少30％。
本领域技术人员根据以下详细描述和附图得出所公开的主题的其他特征和优点。
附图说明
附图促成了对半导体器件的实施例和用于制造半导体器件的方法的实施例地更深入的理解，这些附图一并包括在本公开内容内并构成本公开内容的一部分。附图仅示出了实施例，并且与说明书一起解释实施例的原理。这里描述的半导体器件和这里描述的方法因此不限于这些实施例的描述。通过理解以下详细描述以及下面描述的实施例的组合，即使这些组合没有明确描述，也得出其他实施例和预期优点。附图中所示的元件和结构不一定彼此严格按比例示出。相同的附图标记表示相同或彼此相应的元件和结构。
图1是用于示出根据一个实施例的用于制造半导体器件的方法的简化示意流程图。
图2A-2D示意性示出了碳化硅衬底的垂直横截面图和掺杂剂平面中的屏蔽区的横向掺杂剂分布，以示出根据一种实施方式的用于制造SiC半导体器件的方法。
图3A-3L示出了用于示出根据一种实施方式的方法的碳化硅衬底的示意性垂直横截面图，其中用于构造屏蔽区的掺杂剂原子借助注入掩模被引入到栅极沟槽中。
图4A-4B示出了用于示出根据一种实施方式的方法的碳化硅衬底的示意性垂直横截面图，其中用于构造屏蔽区和JFET子区域的掺杂剂原子借助注入掩模被引入到栅极沟槽中。
图5A-5B示出了根据另一实施方式的SiC半导体器件的水平和垂直横截面。
图6-8分别示出了根据其他实施例的SiC半导体器件的垂直横截面。
图9A-9B借助垂直横截面阐明了根据一个实施例的SiC半导体器件中的电场以及对比器件中的电场。
具体实施方式
在以下详细描述中参考附图，所述附图构成本公开内容的一部分，并且在所述附图中为了阐明目的而示出半导体器件和用于制造半导体器件的方法的特定实施例。不言而喻，存在其他实施例。同样不言而喻，在不违背权利要求的限定的情况下，可以对实施例进行结构和/或逻辑上的改变。在这方面，实施例的描述是非限制性的。特别地，除非上下文另有说明，否则下文中描述的实施例的特征可以与所描述的实施例中其他实施例的特征组合。
术语“有”，“包含”，“包括”，“具有”和类似术语在下文中是开放式术语，其一方面表明所述元件或特征的存在，另一方面不排除存在其他元件或特征。除非上下文另有明确说明，否则不定冠词和定冠词均包括复数和单数。
安全运行范围（英文：safe operating area：安全工作区，SOA）限定了可以预期半导体器件的可靠运行的环境和运行条件。典型地，安全运行范围通过指定半导体器件数据表中的环境和运行条件的最大值来限定，例如最大持续负载电流、最大脉冲负载电流、最大栅极电压，最大反向电压等。
术语或表述“电连接”描述了电连接元件之间的低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体的连接。术语“电耦合”包括：在“电耦合”元件之间可以存在一个或多个位于其间的并且适合于信号传输的元件，例如以下元件，所述元件是可控的，使得所述元件可以暂时在第一状态下建立低电阻连接并且在第二状态下产生高电阻去耦。
在下文中，表述“形成接触”应理解成，在半导体器件在SOA内运行时在形成接触的两个结构之间，至少一种载流子可以从一个结构流入到另外的结构。换言之：在两个结构之间存在接触。典型地，结构直接彼此相邻。以下区域在下文中也称为“接触区域”：即在该区域中结构形成接触，例如彼此相邻。
欧姆接触表示例如两个结构之间的具有低电阻且没有整流作用的过渡。例如，欧姆接触可以形成在金属结构和半导体材料的足够高掺杂的结构之间。欧姆接触区域表示接触区域，例如欧姆接触的接触面。
作为肖特基接触，在下文中表示在半导体材料和金属结构之间具有整流作用的过渡，其中例如选择半导体材料的掺杂和金属结构的逸出功，使得在沿界面平衡的情况下，在半导体材料中形成耗尽区。肖特基接触区域表示接触区域，例如肖特基接触的接触面。
除了掺杂剂类型之外，一些附图还通过“ - ”或“+”说明来示出相对掺杂剂浓度。例如，名称“n-”表示掺杂剂浓度低于“n”掺杂区的掺杂剂浓度，而“n+”掺杂区具有高于“n”掺杂区的掺杂剂浓度。只要没有另作说明，相对掺杂剂浓度的说明不意味着，具有相同相对掺杂剂浓度说明的掺杂区必须具有相同的绝对掺杂剂浓度。因此，两个不同的“n”掺杂区可以具有相同的或不同的绝对掺杂剂浓度。
如果为物理参量限定了具有一个极限值或两个极限值的说明的值范围，则术语“从”和“到”或“小于”和“大于”一并包括相应的极限值。因此，“从......到”类型的说明被理解为“从至少......到最多”。相应地，“小于......”（“大于......”）类型的说明被理解为“至多......”（“至少......”）。
缩写IGFET（绝缘栅场效应晶体管）表示电压控制的半导体开关，并且除了MOSFET（金属氧化物半导体FET）之外还包括这样的FET，其栅电极具有掺杂的半导体材料和/或其栅极电介质不具有氧化物或不仅仅由氧化物组成。
具有相同掺杂类型（导电类型）和不同掺杂剂浓度的两个彼此相邻的掺杂区沿过渡面形成单极结（英文：unipolar junction），例如n / n +或p / p +结。在单极结处，垂直于结延伸的掺杂剂分布具有阶梯或拐点，在该阶梯或拐点处，掺杂剂分布从凹形曲线变为凸形曲线或从凸形曲线变为凹形曲线。
一个实施例涉及一种用于制造半导体器件的方法。该方法可以包括提供碳化硅衬底，其中该碳化硅衬底具有从碳化硅衬底的主表面延伸到碳化硅衬底中并且在沟槽底部具有沟槽宽度的沟槽。在碳化硅衬底中，可以构造屏蔽区，其中屏蔽区可以沿着沟槽底部延伸。
屏蔽区沿沟槽底部“延伸”的表述不限制屏蔽区的主延伸方向。更确切地说，这可以解释为：屏蔽区沿着沟槽底部延伸和/或屏蔽区的横向总宽度对应于沟槽宽度的至少80％。屏蔽区的主延伸方向可以沿垂直方向延伸。例如，屏蔽区可以垂直上经过待制造的半导体器件的漂移区的大部分、例如至少60％延伸。
在至少一个大致平行于沟槽底部延伸的掺杂剂平面内，屏蔽区内在横向第一宽度上的掺杂剂浓度与该掺杂剂平面内的屏蔽区内的掺杂剂浓度的最大值的偏差不能超过±10％。典型地，掺杂剂平面内的屏蔽区内在横向第一宽度上的掺杂剂浓度与该掺杂剂平面内的屏蔽区内的掺杂剂浓度的最大值的偏差不超过±5％或±1％。换句话说，屏蔽区的至少一个水平掺杂剂分布具有第一宽度的台面，其中在台面内，掺杂剂浓度最大波动±10％、例如最大波动±5％或±1％。在横向第一宽度上的屏蔽区的区域可以是屏蔽区的中央区段。
沟槽底部可以在底部平面中具有平坦区段。底部平面可以平行于主表面延伸或者底部平面和主表面可以成0°和10°之间的角度，例如0°和5°之间的角度。掺杂剂平面可以平行于底部平面延伸，或者底部平面和掺杂剂平面可以成0°和10°之间的角度，例如0°和5°之间的角度。
第一宽度可以小于沟槽宽度，例如比沟槽宽度小至少50nm或至少150nm和/或至少2％或至少5％。例如，第一宽度可以是沟槽宽度的至多99％，至多95％或至多90％。第一宽度可以是沟槽宽度的至少30％。
在中央区段之外，屏蔽区内的掺杂剂浓度可以在横向方向上急剧下降，使得屏蔽区不能或只能很小范围地横向突出超过栅电极结构。例如，屏蔽区的横向总宽度与沟槽宽度偏差至多±20％或至多±10％。屏蔽区不减小或仅略微减小电流分布区的横截面，该电流分布区可以横向邻接栅电极结构。
根据一个实施方式，掺杂剂平面可以连接屏蔽区中垂直掺杂剂分布的横向相邻的局部最大值。沟槽底部和掺杂剂平面之间的距离在此可以对应于掺杂剂原子进入碳化硅衬底的侵入深度，其中侵入深度（英文：projected range，投影范围）取决于掺杂剂原子的动能并且说明从照射表面出发的掺杂剂原子的平均作用范围。例如，该距离可以在20nm至500nm的范围内，典型地在50nm至300nm的范围内。
根据该实施方式，例如屏蔽区中在越过横向第一宽度的最大掺杂剂浓度可以具有掺杂剂台面，在该掺杂剂台面中掺杂剂浓度波动了屏蔽区中最大值的至多±10％，例如至多±5％或±1％。
根据一个实施方式，可以在沟槽中构造场电介质，其中沟槽底部处的场电介质具有横向第二宽度的开口。第二宽度可以小于第一宽度。第一和第二宽度可以沿相同的横向方向限定。
朝向开口的场电介质的边缘可以由屏蔽区的中央区段的至少一部分完全屏蔽。因此，可以有效地相对背面电极的电位屏蔽朝向开口的场电介质的区段。可以避免场电介质的直接邻接开口的区段中的高电场强度。
根据一个实施方式，沿着沟槽的侧壁的场电介质可以具有侧壁区段，该侧壁区段具有第一层厚度th1，并且该开口可以具有第二宽度w2，对此可以适用：
w2 <（wg - 2 * th1），
其中wg等于沟槽宽度。用语言表达是：第二宽度小于沟槽宽度和第一层厚度的两倍的差。这可以导致朝向开口的场电介质的边缘可以有效地被屏蔽区的以下区段屏蔽，在该区段中掺杂剂浓度不下降。
场电介质的侧壁区段可以延伸到沟槽底部。因此，侧壁区段的一部分可以覆盖沟槽底部和/或终止于沟槽底部。场电介质可以具有两个，例如同样构造的侧壁区段，其中每个侧壁区段沿着场电介质的侧壁延伸。
可能的是，场电介质的底部区段从侧壁区段开始沿沟槽底部横向延伸。底部区段可以与侧壁区段相关联，即与其直接连接。在多个侧壁区段的情况下，底部区段可以与每个侧壁区段相关联，其中底部区段从与其关联的侧壁区段开始沿着沟槽底部延伸。场电介质可以具有例如两个侧壁区段和两个底部区段。
侧壁区段可以连同与其关联的底部区段一起形成L形。场电介质的沿沟槽底部延伸的部分可以由底部区段和侧壁区段的覆盖沟槽底部的部分形成。底部区段可以布置在侧面区段和沟槽底部中的开口之间。例如，开口和侧壁区段之间的距离可以借助底部区段桥接。
底部区段可以沿沟槽底部具有横向底部宽度。垂直于底部宽度，底部区段可以具有第二层厚度。底部宽度可以至少部分地、特别是完全地补偿开口的第二宽度和沟槽宽度和第一层厚度的两倍之间的差。底部宽度可以对应于沟槽宽度和第二宽度之间的差的一半减去第一层厚度：
wb = 1/2 *（wg-w2）-th1，
其中wb是底部区段的底部宽度。换句话说，底部宽度和第一层厚度之和可以对应于沟槽宽度和第二宽度之差的一半。
沟槽宽度、第二宽度、第一层厚度和（可选地）底部宽度的上述关系式中的相应因子2和相反因子1/2可以依据的是，场电介质可以具有两个侧壁区段，其中侧壁区段可以构造在沟槽的相对的侧壁处。
沟槽的两个侧壁区段可以不同地构造。与沟槽的侧壁区段的数量无关，不同沟槽的侧壁区段可以不同地构造，其中如果沟槽具有多个侧壁区段，则沟槽的侧壁区段可以相同或不同地构造。
例如，两个侧壁区段可以具有不同的第一层厚度，其中对于每一个第一层厚度，可以独立地满足沟槽宽度和第二宽度的差的上述关系。
每个侧壁区段可以与底部区段相关联。不同侧壁区段的底部区段可以具有不同或相同的底部宽度。在第一种情况下可能的是，侧壁区段的第一层厚度与针对不同的侧面区段（并因此也不同的底部区段）的与侧壁区段相关联的底部区段的底部宽度之和保持不变。因此，较厚的侧壁区段可以例如通过较窄的底部区段来补偿，并且反之亦然。在第二种情况下，其中不同的底部区段具有相同的底部宽度，可能的是，侧壁区段的第一层厚度与针对不同的侧面区段的与侧壁区段相关联的底部区段的底部宽度之和是不同的。例如，在这种情况下，开口没有相对于沟槽居中地构造。
屏蔽区的其中掺杂剂浓度均匀地高的中央区段可以横向延伸超过场电介质中的开口。朝向开口的场电介质的边缘可以被屏蔽区的中央区段完全覆盖。可以有效地相对漏极电位屏蔽在可以在场电介质中的开口区域中邻接屏蔽区的导电结构、屏蔽区和场电介质之间的边缘。屏蔽区的中央区段可以降低场电介质中的最大电场强度和/或场电介质击穿的概率。
根据一个实施方式，构造屏蔽区可以包括构造注入掩模，其中注入掩模在沟槽底部比在沟槽侧壁处更薄地构造，并且其中掺杂剂原子通过沟槽底部和/或通过沟槽底部处的注入掩膜引入。
例如，构造注入掩模可以包括氧化物的热生长，其中热氧化物在沟槽底部以比在侧壁处更慢的速率生长。可以在没有附加的光刻工艺的情况下构造屏蔽区。
当将掺杂剂原子引入屏蔽区的情况下，注入掩模可以在很大程度上防止掺杂剂原子通过沟槽侧壁的散布。例如，散布到体区中的这种掺杂剂原子可以影响用于在体区中形成反型沟道的阈值电压。散布到电流分布区中的掺杂原子可以提高电流分布区的电阻，进而提高半导体器件的导通电阻。注入掩模可以防止掺杂剂原子加载到这样的掺杂区，所述掺杂剂原子的量和精确定位在碳化硅衬底中经受大的波动。通过注入掩模，例如结合所使用的注入能量，也可以精确调节屏蔽区中的第一宽度。
根据一个实施方式，构造屏蔽区可以包括构造注入掩模，其中沟槽底部处的注入掩模可以具有第三宽度的注入掩模开口并且掺杂剂原子可以通过注入掩模开口引入。第三宽度大于第一宽度，其中可以通过第三宽度和注入的工艺参数精确地调节第一宽度。
引入掺杂剂原子可以包括一个或多个离子注入工艺，其中每个离子注入工艺可以包括在不同注入角度且相同的加速能量情况下的多个注入，并且其中离子注入工艺关于所使用的加速能量不同。每个注入工艺可以包括在至少两个不同的注入角度情况下的注入，所述至少两个不同的注入角度可以关于沟槽的中间平面对称。
根据一个实施方式（按照该实施方式，掺杂剂平面连接屏蔽区中垂直掺杂剂分布的横向相邻的局部最大值），可能的是，第一宽度与第三宽度和掺杂剂平面距沟槽底部的平均距离的两倍之间的差的偏差不超过±10％ 。沟槽底部和掺杂剂平面之间的平均距离可以对应于离子注入期间掺杂剂离子的平均侵入深度。通过第三宽度和侵入深度，可以精确调节第一宽度和因此沟槽底部下面的屏蔽区的均匀并且重掺杂的中央区段的横向范围，并且针对场电介质中的开口进行调整。
根据一个实施方式，构造注入掩模可以包括在侧壁和在沟槽的沟槽底部处构造注入掩模层并且在沟槽底部处去除注入掩模层的一个区段，其中注入掩模层的剩余区段可以形成注入掩模。
构造注入掩模尤其可以包括共形注入掩模层的各向异性蚀刻，其中第一宽度可以精确地经由共形注入掩模层的层厚度和沟槽的宽度来调节。共形层（英文：conformallayer，共形层）覆盖具有均匀层厚度的结构化的底层，该层厚度在很大程度上与底层的子区段彼此间的定向无关。共形层的层厚度可以具有轻微波动，该轻微波动相对于共形层的平均层厚度是小的（例如，至多是平均层厚度的±10％）。例如可以通过薄膜沉积方法、例如CVD（化学气相沉积）构造共形层。
根据一个实施方式，引入掺杂剂原子可以包括在至少两个不同的加速能量下的注入，其中注入掩模开口的宽度可以在这些注入之间进行改变。
特别地，在注入掩模开口的宽度较小的情况下可以以较高的加速能量实现注入并且在注入掩模开口的宽度较大的情况下可以以较低的加速能量实施注入。
较高加速能量的注入可以构造垂直延伸的JFET（结型场效应晶体管）结构。可以设计低加速能量注入，使得场电介质的开口与屏蔽区的横向外边缘具有足够的距离。
根据一个实施方式，可以在构造场电介质之前去除注入掩模。场电介质和注入掩模可以彼此独立地构造，并根据相应的要求进行选择。
根据一个实施方式，构造场电介质可以包括构造场电介质层，其中场电介质层衬垫沟槽并且去除场电介质层在沟槽底部处的区段。
根据一个实施方式，去除场电介质层的区段可以包括在场电介质层上构造蚀刻掩模，其中沟槽底部上的蚀刻掩模可以具有第二宽度的蚀刻掩模开口。可以通过蚀刻掩模的层厚度精确地调节第二宽度。
例如，蚀刻掩模可以是层、特别是共形层，其覆盖、例如完全覆盖场电介质的侧壁区段和沟槽底部处的场电介质的待产生的底部区段。蚀刻掩模的层厚度可以对应于底部区段的底部宽度。
根据一个实施方式，导电连接结构可以构造在沟槽中，其中连接结构和屏蔽区可以形成接触。
连接结构可以利用诸如金属或半导体（例如非常重掺杂或变性的半导体、诸如多晶硅）的导电材料形成。连接结构可以包含多个层，其中直接彼此相邻的层由不同的材料构成。
连接结构和屏蔽区之间的接触可以是欧姆接触，该欧姆接触使得能够通过连接结构将载流子从屏蔽区导出到负载电极。
另一实施例涉及一种半导体器件，其可以包括SiC半导体本体和栅电极结构。栅电极结构可以从SiC半导体本体的第一表面延伸到SiC半导体本体中并且具有导电连接结构。在底部，栅电极结构具有结构宽度。在SiC半导体本体中，可以沿着底部构造屏蔽区。可以在导电连接结构和屏蔽区之间形成接触，例如欧姆接触或具有非线性特征曲线的接触，例如肖特基接触。
屏蔽区可以具有第一宽度的中央区段。在至少一个大致平行于沟槽底部延伸的掺杂剂平面中，中央区段中的掺杂剂浓度与掺杂剂平面中最大值的偏差不超过±10％，通常不超过±5％或不超过±1％。第一宽度小于结构宽度，并且是结构宽度的至少30％。
可以利用方法的在此描述的实施例制造半导体器件的实施例。也就是说，结合方法的实施例描述的所有特征可以相应地针对半导体器件公开，并且反之亦然。例如，栅电极结构的底部可以从制造方法的沟槽底部得出。 SiC半导体本体可以从碳化硅衬底得出。结构宽度可以对应于沟槽宽度。
中央区段的第一宽度可以通过注入掩模中的开口的宽度来调节，该开口在用于制造半导体器件的方法中被用于将掺杂剂原子通过沟槽的沟槽底部引入，以便构造屏蔽区，其中在沟槽中构造有栅电极结构。
在中央区段之外，屏蔽区中的掺杂剂浓度可以在横向方向上急剧下降，使得屏蔽区不能或只能很小范围地横向突出超过栅电极结构。屏蔽区不减小或仅小范围减小电流分布区的横截面，该电流分布区可以横向邻接栅电极结构。
在引入掺杂剂原子来构造屏蔽区期间，可以抑制掺杂剂原子通过沟槽侧壁到横向邻接栅电极结构的掺杂区中的散布，栅电极结构构造在该沟槽中。
根据一个实施方式，掺杂剂平面可以连接屏蔽区中的垂直掺杂剂分布的局部最大值。沟槽底部和掺杂剂平面之间的平均距离在此可以对应于掺杂剂原子进入碳化硅衬底的侵入深度。根据该实施方式，屏蔽区中在越过横向第一宽度的最大掺杂剂浓度可以具有掺杂剂台面，在该掺杂剂台面中掺杂剂浓度波动了掺杂剂平面中最大值的至多±10％，例如至多±5％或至多±1％。
根据一个实施方式，第一宽度可以小于结构宽度与在掺杂剂平面和底部之间的平均距离的两倍之间的差，例如等于或小于结构宽度与在掺杂剂平面和底部之间的平均距离的二点五倍或三倍之间的差。因此，构造屏蔽区可以包括离子注入，其中注入掩模覆盖沟槽的侧壁并且至少部分地防止在不期望的位置引入掺杂剂离子。例如，在构造栅电极的沟槽之后并且在沟槽中构造栅电极之前构造屏蔽区的情况下，可以减小或完全避免掺杂剂通过沟槽侧壁和通过沟槽底部的外部区段侵入到体区或侵入到漂移区或电流分布区的朝向漏极侧连接到体区上的区段。
根据一个实施方式，栅电极结构可以具有场电介质。场电介质可以沿着栅电极结构的侧壁具有第一层厚度th1的侧壁区段。连接结构可以在底部具有第二宽度w2，第二宽度可以小于底部的栅电极结构的结构宽度w0与第一层厚度的两倍之间的差：w2 <（w0-2 *th1）。
连接结构和屏蔽区之间的接触可以完全由屏蔽区的中央区段和/或由连接结构在底部处的端部区域形成。在这种情况下，连接结构和屏蔽区之间的接触区域可以完全沿着屏蔽区和/或连接结构的端部区域延伸。
屏蔽区的中央区段相对于背面电极的电位屏蔽接触区域和场电介质的直接邻接接触区域的区段。场电介质的该区段例如可以是底部区段。可以避免场电介质的直接邻接接触区域的区段中的高电场强度。在半导体器件在SOA中运行时，接触区域相对于屏蔽区的外边缘的横向收缩可以减小场电介质中的最大电场强度，降低场电介质的击穿概率并且提高半导体器件的可靠性。
根据一个实施方式，沿着底部的场电介质可以具有第二层厚度的底部区段，第二层厚度等于或小于第一层厚度。底部区段可以在连接结构的一部分和屏蔽区之间构造在底部的外部区段中。屏蔽区、特别是其中心区域可以与场电介质、特别是场电介质的底部区段横向重叠。底部区段可以使连接结构和屏蔽区之间的接触区域从屏蔽区的中央区段的横向外边缘收缩，其中可以减小沿着接触区域在场电介质的区段中出现的电场。场电介质的第二层厚度可以在距离上变化，例如层厚度可以朝向连接结构减小。
根据一个实施方式，可以在SiC半导体本体中构造JFET子区域。 JFET子区域和屏蔽区可以形成单极结。屏蔽区构造在栅电极结构和JFET子区域之间。在单极结处，JFET子区域具有小于第一宽度的第四横向宽度。
通过JFET子区域的横向收缩可以实现具有相对大的垂直范围的JFET子区域，而不减小或者比仅仅小的范围多地减小可以横向邻接JFET子区域的电流分布区的横截面。
根据另一实施方式，栅电极结构可以具有栅电极和分离电介质，其中栅电极构造在第一表面和连接结构之间，并且其中分离电介质构造在栅电极和连接结构之间。
在这里描述的方法和/或这里描述的半导体器件的至少一个实施方式中，以下特征中的至少一个可以适用（如果可应用）：
（i）场电介质的底部区段可以从侧壁区段开始沿着底部和/或沿着沟槽底部延伸。
（ii）底部区段可以布置在侧壁区段和沟槽底部中的开口之间。
（iii）底部区段的底部宽度和侧壁区段的第一层厚度的差可以对应于沟槽宽度和第二宽度的差的一半。
（iv）场电介质的侧壁区段可以与场电介质的底部区段一起形成L形。
（v）场电介质的侧壁区段可以与场电介质的底部区段一体地构造。
（vi）屏蔽区、例如其中央区段可以与场电介质、例如场电介质的底部区段横向重叠。
（vii）底部区段可以部分地覆盖屏蔽区的中央区段。
（viii）连接结构和屏蔽区可以彼此直接相邻。
根据图1，用于制造半导体器件的方法包括：提供碳化硅衬底（902），其中碳化硅衬底具有沟槽并且沟槽从碳化硅衬底的主表面延伸到碳化硅衬底中并且在沟槽底部具有沟槽宽度。在碳化硅衬底中，构造屏蔽区（904），其中屏蔽区沿沟槽底部延伸。在至少一个大致平行于沟槽底部延伸的掺杂剂平面中，屏蔽区中在横向第一宽度上的掺杂剂浓度与该掺杂剂平面中的掺杂剂浓度的最大值的偏差不超过10％，不超过5％或不超过1％。第一宽度小于沟槽宽度，并且是沟槽宽度的至少30％。
图2A至2D涉及由碳化硅衬底700制造半导体器件的方法。
碳化硅衬底700可以具有SiC晶体或由这样的SiC晶体组成。 SiC晶体的多晶型例如可以是15R或六方多晶型，例如2H，4H或6H。除了主要成分、硅和碳之外，碳化硅衬底700可以具有掺杂剂原子，例如氮（N），磷（P），铍（Be），硼（B），铝（Al），和/或镓（Ga）。此外，碳化硅衬底700可以具有杂质，例如氧，氢，氟和/或溴。
碳化硅衬底700可以构成所谓的半导体晶片，即近似圆形的扁平圆盘，该圆盘在圆盘的正面具有主表面701并且在圆盘的背面具有背侧表面702，其中背侧表面702和主表面701彼此平行地定向。
主表面701可以是平坦的或肋状的。对于肋状主表面的情况，经过肋状主表面的中间平面在下文中适合作为主表面701。
主表面701的表面法线704限定了垂直方向。正交于表面法线704的方向是横向和水平方向。碳化硅衬底700的直径可对应于半导体晶片的行业标准，例如为2英寸（51mm），3英寸（76mm），4英寸（100mm），125mm或200mm。
碳化硅衬底700例如可以具有重掺杂的基础衬底和在基础衬底上生长的外延层，其中外延层可以具有多个不同掺杂的子层和掺杂区。可以在一个或多个子层的区段中构造掺杂区。
在碳化硅衬底700中构造从主表面701延伸到碳化硅衬底700中的沟槽750。
图2A示出具有沟槽底部751和侧壁752的沟槽750，所述侧壁将沟槽底部751与第一主表面701连接。侧壁752可以垂直地定向，或者可以垂直地倾斜。沟槽750可以条带状构造，其中沟槽750沿正交于横截面平面方向的长度大于沟槽750的平行于横截面平面的沟槽宽度wg。相邻的沟槽750可以以彼此分别相同的中心距（英文：pitch，间距）p1来构造。
在沟槽140下面分别构造屏蔽区140并且在沟槽750中分别构造场电介质159，该场电介质在沟槽底部751具有开口158。
图2B和2C示出屏蔽区 140，其可以分别从沟槽底部751沿垂直方向延伸到碳化硅衬底700中，并且相对于沟槽750的中心轴对称地构造。屏蔽区140和在碳化硅衬底700中构造的漂移结构可以形成pn结。屏蔽区140分别具有第一宽度w1的中央区段145。在平行或大致平行于沟槽底部751的掺杂剂平面105中，在中央区段145内，掺杂剂浓度与掺杂剂平面105中的中央区段145内的最大值的偏差至多为10％或至多为5％或至多为1％。
在中央区段145以外，屏蔽区140中的掺杂剂浓度可以在横向方向上急剧下降。第一宽度w1小于沟槽宽度wg并且小于沟槽底部751的平面中屏蔽区140的横向总宽度w11。屏蔽区140的总宽度w11可以小于或等于沟槽宽度wg。屏蔽区140的总宽度w11可以采取500nm至3微米的范围内的值。
场电介质159至少在沟槽750的下部区段覆盖侧壁752和沟槽底部751的外部区段。可以相对于沟槽750的中心轴对称构造的开口158使沟槽底部751的中央区段暴露。开口158具有第二宽度w2，第二宽度w2小于第一宽度w1。在沟槽750中构造的导电连接结构157在开口158的区域中直接邻接屏蔽区140。
根据图2C，场电介质159可以具有沿着沟槽750的侧壁752之一构造的至少一个侧壁区段1593。侧壁区段1593具有第一层厚度th1并且在沟槽底部751的区段中从侧壁752开始直至对应于第一层厚度th1的距离，直接邻接沟槽底部751。场电介质159可以具有两个侧壁区段1593，它们构造在沟槽750的两个彼此相对的侧壁的752上，其中两个侧壁区段1593可以具有不同的第一层厚度th1或者相同的第一层厚度th1。
场电介质159可以具有至少一个底部区段1592，该底部区段可以从侧壁区段1593之一开始横向沿着沟槽底部751延伸，其中底部区段1593可以直接与侧壁区段1593连接。底部区段1592延伸经过从开口158的边缘直至侧壁区段1593的底部宽度wb并且具有第二层厚度th2，其可以等于、大于或小于第一层厚度th1。横向的底部宽度wb可以采取30nm至400nm范围内的值，例如100nm至300nm范围内的值。
侧壁区段1593和底部区段1592可以是一体的，即形成一体式结构的连续区段。底部区段1592和侧壁区段1593可以由相同材料或不同材料构成。在垂直于沟槽750的垂直横截面中，侧壁区段1593和底部区段1592可以一起具有L形横截面面积。
场电介质159可以具有两个底部区段1592，其中两个底部区段1592可以具有不同的第二层厚度th2或相同的第二层厚度th2。底部区段1592可以相对于开口158不对称或对称地构造。
具有沟槽宽度wg的沟槽750中的所有底部区段1592的总底部宽度由沟槽宽度wg减去侧壁区段1593的第一层厚度th1和开口158的第二宽度w2得出。对于具有相同第一层厚度th1的对称构造的侧壁区段1593和对称开口158，各个底部区段1592的底部宽度wb由沟槽宽度wg与第二宽度w2之间的差的一半减去第一层厚度th1得出：
wb = 1/2 *（wg-w2）-th1，
屏蔽区140的中央区段145的外边缘与场电介质159中的开口158之间的距离Δw为至少25nm且至多300nm，例如至少75nm。
构造屏蔽区140可以包括在掺杂剂离子的一个或多个加速电压下的离子注入。碳化硅衬底700中的所注入的掺杂剂离子的平均作用范围限定了侵入深度。屏蔽区140中的垂直掺杂剂分布可以通过高斯分布或通过两个或更多个高斯分布的叠加来描述。垂直掺杂剂分布的局部或全局最大值到沟槽底部751的距离对应于由注入的加速电压预给定的侵入深度。
掺杂剂平面105可以距沟槽底部751一定距离地将屏蔽区140中的垂直掺杂剂分布的横向相邻局部最大值的位置彼此连接，例如将屏蔽区140中的绝对最大值的位置或由相同注入产生的这种局部最大值的位置彼此连接。
图2D示出了图2C的掺杂剂平面105中的横向掺杂剂分布。注入到屏蔽区140中的掺杂剂类型可以超过屏蔽区140的横向总宽度w11。在横向第一宽度w1上，掺杂剂浓度与掺杂剂平面105中的最大掺杂剂浓度的偏差不超过10％。
横向第一宽度w1小于横向总宽度w11，并且可以等于或小于沟槽宽度wg和侵入深度d3的两倍之间的差，例如等于或小于沟槽宽度wg与侵入深度的2.5倍或3倍之间的差。
屏蔽区140的相对高且均匀掺杂的中央区段145相对负载电极的电位有效地屏蔽场电介质159、连接结构157与屏蔽区140之间的边缘，该负载电极位于碳化硅衬底的背向主表面701的背面上。
图3A-3L示出具有栅电极结构的实施例，该栅电极结构除了导电栅电极之外还具有导电连接结构，该导电连接结构与栅电极结构下方的掺杂的屏蔽区并且与碳化硅衬底的正面上的正面金属化部电连接或电耦合。
图3A示出了碳化硅衬底700，其基于六方SiC晶体类型、例如 4H-SiC并且其<0001>晶向相对于主表面701上的表面法线704倾斜了角度偏差α（英文：offset angle，偏移角）。角度偏差α可以在2°和8°之间，例如大约4°。
选择图3A-3L的横截面平面，使得<0001>晶向在正交于横截面平面且正交于主表面701定向的平面中相对于表面法线704倾斜了角度偏差α。 <11-20>晶向在正交于横截面平面且正交于主表面701定向的平面中相对于横截面平面的表面法线倾斜了角度偏差α。 <1-100>晶向平行于横截面平面和平行于主表面701延伸。在图2A-2C，3A-3L，4A-4B，5A-5B，6和8中所示的实施例中，<1-100>晶向分别垂直于沟槽和/或栅电极结构的主延伸方向延伸。然而，替代地也可能的是，<11-20>晶向垂直于沟槽和/或栅电极结构的主延伸方向延伸（例如参见图7）。对于碳化硅衬底700的其他特性，也参考对图2A至2C的描述。
碳化硅衬底700可以具有基础衬底705和/或外延层707。基础衬底705可以是例如借助锯切或通过晶片分离方法从单晶碳化硅晶体上分离的碳化硅晶片。基础衬底705可以是重掺杂的，例如重n掺杂的。然而，碳化硅衬底700也可以没有基础衬底705，例如因为基础衬底在外延层707生长之后已经从外延层上去除。
外延层707可以通过外延方法构造在基础衬底705的工艺表面上。外延层707可以具有漂移层结构730，其可以具有与基础衬底705相同的导电类型或者与基础衬底705的导电类型互补的导电类型。
漂移层结构730可以具有轻掺杂的漂移层731和可选的电流分布层737，其中漂移层731可以构造在基础衬底705和电流分布层737之间。漂移层731和可选的电流分布层737具有相同的导电类型。在可选的电流分布层737中的平均掺杂剂浓度高于在漂移层731中的平均掺杂剂浓度。例如，在可选的电流分布层737中的平均掺杂剂浓度可以至少是漂移层731中的平均掺杂剂浓度的两倍。
在漂移层结构730的与基础衬底705相对的一侧上，可以构造具有与漂移层结构730的导电类型相反的导电类型的体结构720。例如，体结构720可以通过外延生长在漂移层结构730上，或者通过在外延层707的先前生长的上部区段中引入掺杂剂原子来构造。体结构120可以形成连续层或包括多个彼此横向分离的体阱。与下文中构造的沟槽的宽度相比，体阱的横向范围可以是相对大的。
沿着主表面701的区段，漂移层731的导电类型的重掺杂的源极阱711可以构造在主表面701和体结构720之间。具有源极阱711的主表面701的区段可以对应于最终的SiC半导体器件的晶体管单元区域。主表面701的另一区段可以将具有源极阱111的区段彼此横向分离。所述另一区段可以包括切槽区域（英文：kerf，切槽）和最终的半导体器件的边缘终止区，其中在边缘终止区中可以构造用于横向场减小的结构。
根据示出的实施例，体结构720是p导通的并且漂移层结构730是n导通的。根据其他实施例，体结构720可以是n导通的并且漂移层结构730p可以是p导通的。
在主表面701上，通过光刻方法构造具有掩模开口791的沟槽掩模790。利用各向异性蚀刻方法，例如化学物理干式蚀刻方法，沟槽掩模790的结构尺寸稳定地转移到碳化硅衬底700，其中构造沟槽750,所述沟槽可以在掩模开口791下方从由主表面701平面限定的平面791通过源极结构111和体结构720延伸到漂移层结构730中。
图3B示出了具有掩模开口791的沟槽掩模790。沟槽掩模790可以具有由一种材料构成的唯一层或由不同材料构成的两个或更多个子层。根据一个实施方式，沟槽掩模790具有碳，例如石墨，硅，氧化硅和/或氮化硅。
沟槽750可以条带状地构造，其中沟槽750沿正交于横截面平面方向的长度大于沟槽750平行于横截面平面的沟槽宽度wg。相邻的沟槽750可以彼此以中心距来构造,其中各相邻沟槽750沿碳化硅衬底的中心距可以是相同的或可以变化。图3A的体结构720在沟槽750之间的区段构成体区120。图3A的源极阱711在沟槽750之间的区段构成源极结构111。沟槽底部751可以具有平行于主表面701的区段。沟槽750的侧壁752可以垂直定向和/或平行于具有相对高的载流子迁移率的（1-100）晶格平面来定向。侧壁752和沟槽底部751之间的过渡可以是倒圆的。
构造注入掩模740，其屏蔽侧壁752以免引入掺杂剂原子并允许通过沟槽底部751的至少一个区段的注入。例如，构造注入掩模740包括热氧化和/或掩模层的沉积和结构化。
图3C示出了注入掩模740,其覆盖具有层厚度d1的沟槽底部751和具有层厚度d2的侧壁752，其中在沟槽底部的层厚度d1可以小于在侧壁处的层厚度d2。根据其他实施例，可以构造注入掩模740，其仅选择性地覆盖侧壁752并暴露沟槽底部751。这可以被认为是在沟槽底部751处具有消失层厚度d1的注入掩模740，如在图3D的右半部分中所示那样。这种注入掩模例如可以通过图3C的注入掩模740的各向同性蚀刻，通过从上面去除图3C的注入掩模740（间隔物蚀刻）或通过沉积共形注入掩模层连同随后的间隔物蚀刻来构造。
在注入掩模740覆盖的情况下，通过沟槽底部751引入掺杂剂原子。掺杂剂原子的引入可以包括在不同注入能量下的多个注入，其中在沟槽底部751处的注入掩模740的开口可以在不同的注入之间变化。
注入掩模740防止掺杂剂原子通过侧壁752散布到体区120和电流分布层737中。
沟槽底部751的用于引入掺杂剂原子的区段具有横向第三宽度w3。根据图3D的实施例，第三宽度w3可以对应于注入掩模740的在沟槽底部751的相对的侧壁752处的两个区段之间的横向距离，其中注入掩模740的两个区段在其间限定掩膜开口。注入掩模740的掩模开口的第三宽度w3，和/或注入掩模740在沟槽底部751处的减薄区段的宽度以及所注入的掺杂剂原子的侵入深度限定屏蔽区 140的中央区段的横向第一宽度w1。在屏蔽区的中央区段145中，在以距沟槽底部751一定距离平行于或大致平行于沟槽底部751延伸的掺杂剂平面 105中，掺杂剂浓度与中央区段145中掺杂剂平面105中最大值的偏差不超过10％，不超过5％或不超过1％。
图3D示出了分别从沟槽底部751延伸到碳化硅衬底700中的屏蔽区140。图3C的电流分布层737的在沟槽750之间和在屏蔽区140之间的区段形成电流分布区137。屏蔽区140的中央区段145具有第一宽度w1，第一宽度w1小于沟槽宽度wg。可以在至少800℃和至多2200℃或至多1900℃时进行的热处理可以激活引入到屏蔽区140中的掺杂剂原子并且对注入损伤进行退火。在热处理期间，注入掩模740可以停止使用或由耐温材料构成的牺牲掩模来替换。去除注入掩模740。
图3E示出了在去除图3D的注入掩模740之后的沟槽750和沟槽750下方的屏蔽区140。
在沟槽750中，可以形成覆盖侧壁752和沟槽底部751的场电介质层259。场电介质层259的形成可以包括热氧化和/或一个或多个介电层的沉积。
图3F示出了以均匀的层厚度覆盖侧壁752和沟槽底部751的场电介质层259。根据另一实施方式，场电介质层259的在沟槽底部751处的层厚度可小于在侧壁752处的层厚度。
可以构造覆盖场电介质层259的共形蚀刻掩模层260。选择蚀刻掩模层260的层厚度，使得蚀刻掩模层260不完全填充沟槽750。构造蚀刻掩模层260可包括沉积一个或多个层。
图3G示出了共形蚀刻掩模层260，其以均匀的层厚度覆盖沟槽750中的场电介质层259的区段和沟槽掩模790。层厚度可以对应于场电介质的底部区段的之后的底部宽度。蚀刻掩模层的材料可以是氧化硅，氮化硅，碳，多晶硅和/或非晶硅。蚀刻掩模层260和场电介质层259可以由不同材料形成。例如化学物理干式蚀刻方法的各向异性蚀刻方法可以从上方去除蚀刻掩模层260的材料。在将场电介质层259的在沟槽底部751处的区段暴露之后并且在完全去除蚀刻掩模层260的材料之前，结束蚀刻掩模层260的去除。
图3H示出了由图3G的蚀刻掩模层260的剩余区段形成的蚀刻掩模760，其在沟槽750的中央区段中具有蚀刻掩模开口761。蚀刻掩模开口761的宽度限定第二宽度w2。
在蚀刻掩模760覆盖的情况下，去除场电介质层259的由蚀刻掩模开口761暴露的区段。此后，去除蚀刻掩模760。
图3I示出了在利用开口158暴露沟槽底部751的中央区段的蚀刻之后的场电介质层259。开口158具有第二宽度w2，第二宽度w2小于屏蔽区140的中央区段145的第一宽度w1。沉积重掺杂的多晶硅和/或一个或多个金属层，其中填充沟槽750。
图3J示出了填充沟槽750的第一掺杂半导体材料257。第一掺杂半导体材料257在沟槽750中回归到体区120的下边缘下方。回归的第一半导体材料257形成导电连接结构157。在连接结构157上构造分离电介质156。构造分离电介质156可以包括连接结构157的上部的热氧化和/或一个或多个介电层的沉积。
在沟槽750的上部区段中，在第一掺杂半导体材料257回归之后，去除场电介质层259的上部区段并形成栅极电介质151。形成栅极电介质151可以包括热氧化和/或一个或多个介电层的沉积。
图3K示出了沟槽750的下部区段中的导电连接结构157。图3J的场电介质层259的在沟槽750的下部区段中的区段形成场电介质159。导电连接结构157直接邻接屏蔽区140。屏蔽区140和连接结构157形成欧姆接触。连接结构157可以包括金属结构，例如在与屏蔽区140的界面处的硅化物。分离电介质156覆盖连接结构157。
沉积第二掺杂半导体材料。去除第二掺杂半导体材料的在沟槽750外部的区段。
图3L示出了在沟槽750的上部区段中由沉积的第二掺杂半导体材料形成的栅电极155。
图4A-4B涉及通过沟槽底部751设置多个注入的实施方式，其中注入使用注入掩模，所述注入掩模的注入掩模开口不一样大。
在根据图3B的沟槽750中，例如通过共形掩模层的间隔物蚀刻来构造具有第一注入掩模开口7411的第一注入掩模7401，该第一注入掩模开口7411在沟槽底部751具有第三宽度w3。用于屏蔽区140的掺杂剂原子通过第一注入掩模开口7411引入。
图4A示出了沟槽750下方的屏蔽区140。在沟槽750中，构造具有第二注入掩模开口7412的第二注入掩模7402，该第二注入掩模开口7412在沟槽底部751具有第四宽度w4，其中第四宽度w4小于第三宽度w3。构造第二注入掩模7402例如可以包含另一共形掩模层的间隔物蚀刻，其中第二掩模层可以在第一注入掩模7401上构造或其中第一注入掩模7401可以先前已被去除。可以通过第二注入掩模开口7412引入用于构造JFET子区域148的掺杂剂原子。
图4B示出了JFET子区域148，其分别可以与屏蔽区140形成单极结并且从屏蔽区140进一步延伸到漂移区层731中。根据其他实施例，可以首先引入用于JFET子区域148的掺杂剂原子以及稍后引入用于屏蔽区140的掺杂剂原子。
用于具有高加速能量和侵入深度的注入的较窄的注入掩模开口允许构造具有相对大的垂直范围的JFET子区域148，其不通过横向扩散而减少电流分布区137的横向横截面面积。即使在高加速能量下，相对厚的第二注入掩模7402也防止掺杂剂原子通过沟槽750的侧壁散布到体区120和电流分布区137中。
用于具有低加速能量和浅侵入深度的注入的较宽的注入掩模开口允许在栅电极结构150的底部152处构造用于场电介质159的关键子区域的有效屏蔽区140。
图5A-5B和6-8示出了半导体器件500，其例如可以源自参考图1、2A-2B、3A-3L和4A-4B描述的方法。
在图5A-5B中，半导体器件500具有SiC半导体本体100。根据其他实施方式，可以设置具有其他半导体材料的半导体本体，所述其他半导体材料具有另外的带隙。半导体器件500可以是IGFET，IGBT或MCD（MOS控制二极管）。半导体材料例如可以是具有六方晶格的结晶碳化硅，例如2H-SiC，6H-SiC或4H-SiC。
SiC半导体本体100的正面上的第一表面101可以与SiC晶体的主晶格平面共面，其中第一表面101是平面的。根据另一实施方式，第一表面101相对于主晶格平面的取向倾斜了角度偏差α，其中角度偏差的绝对值可以是至少2°并且至多8°，例如大约4°。然后，第一表面101可以是平坦的或肋状的。在肋状的第一表面101的情况下，第一表面101可以具有平行的第一表面区段和平行的第二表面区段。第一表面区段彼此错位并且相对于水平中间平面倾斜角度偏差α。第二表面区段相对于第一表面区段倾斜地延伸并连接第一表面区段，使得第一表面的横截面线形成锯齿线。
平行于平坦的第一表面101或平行于肋状第一表面101的中间平面的方向是水平方向和横向方向。平坦的第一表面101上或肋状第一表面101的中间平面上的法线104限定垂直方向。 <0001>晶向在正交于图 5B的横截面平面的平面中倾斜角度偏差α。 <1-100>晶向在横截面中并且平行于第一表面101延伸。
在SiC半导体本体100的背面，第二表面102平行于第一表面101延伸。第一表面101和第二表面102之间的SiC半导体本体100的总厚度可以在几百nm到几百μm的范围内。
在正面，沿第一表面101构造晶体管单元TC。在晶体管单元TC和第二表面102之间，构造有漂移结构130。漂移结构130可以具有重掺杂的基础区段139和轻掺杂的漂移区131。基础区段139直接邻接第二表面102。漂移区131构造在晶体管单元TC和基础区段139之间。沿着第二表面102，基础区段139中的掺杂剂浓度足够高，以便与金属形成欧姆接触。
如果半导体器件500是IGFET或MCD，则基础区段139和漂移区131具有相同的导电类型。如果半导体器件500是反向截止IGBT，则基础区段139和漂移区131具有互补的导电类型。如果半导体器件500是反向导通IGBT，则基础区段139可以包括两种导电类型的区域，所述区域分别从漂移区131延伸到第二表面102。
漂移区131可以构造在外延层中。漂移区131中的平均掺杂剂浓度可以在1E15cm-3至5E16cm-3的范围内。漂移结构130可以具有另外的掺杂区，例如场停止区、漂移区131的导电类型的势垒区和/或反掺杂区。
在所示的实施例中，漂移结构130具有电流分布区137，其可以直接邻接漂移区131并且构造在漂移区131和第一表面101之间。电流分布区137中的平均掺杂剂浓度是漂移区131中的平均掺杂剂浓度的至少150％，或例如是漂移区131中的平均掺杂剂浓度的至少两倍高。然而，漂移结构130也可以没有电流分布区137。在这种情况下，漂移区131可以直接邻接体区120。
漂移区131可以直接邻接基础区段139或缓冲层，其中缓冲层和漂移区131形成单极结。缓冲层的垂直范围可以是约1μm。缓冲层中的平均掺杂剂浓度可以在3E17cm-3至1E18cm-3的范围内。缓冲层可以减小半导体本体100中的机械应力，有助于减少半导体本体中的缺陷密度，和/或可以有助于在漂移结构130中形成期望的电场分布。
晶体管单元TC沿着栅电极结构150构造，所述栅电极结构150从第一表面101延伸到SiC半导体本体100和漂移结构130中。SiC半导体本体100的在相邻栅电极结构150之间的区段形成半导体台面170。
栅电极结构150沿着垂直于图5B的横截面平面的第一水平方向的纵向范围大于栅电极结构150沿着图5B的横截面平面中的第二水平方向的宽度。栅电极结构150例如可以构造为从晶体管单元区域的一侧延伸到相对侧的长条带，其中栅电极结构150的长度可以高达几百μm或几mm。
栅电极结构150可以分别彼此以相等的距离构造，其中相邻栅电极结构150的中心距可以在1μm至10μm的范围内，例如从2μm至5μm。栅电极结构150的垂直范围可以在300nm至5μm的范围内，例如在500nm至2μm的范围内。
在所示实施例中，栅电极结构150的纵向侧上的侧壁与第一表面101垂直定向。根据栅电极结构150的纵向轴线与晶轴具有不同取向的其他实施例，侧壁可以相对于垂直方向倾斜，使得侧壁之一和法线104之间的角度等于角度偏差α或与该角度偏差α的偏差不超过±1°（例如参见图7），其中栅电极结构150的至少一个纵向侧壁位于具有高载流子迁移率的主晶格平面中。通常，栅电极结构150的至少一个纵向侧壁可以位于晶格平面（11-20），（ - 1-120），（1-100）和/或（-1100）之一中。
在半导体台面170中，可以沿着相邻的栅电极结构150的侧壁构造从第一表面101延伸到半导体本体100中的源极区110。在每个半导体台面170中，构造体区120，其将源极区110与至少部分地在半导体台面170中构造的电流分布区137分开。体区120可以分别邻接两个相邻的栅电极结构150。
体区120和电流分布区137形成第一pn结pn1。体区120和源极区110形成第二pn结pn2。
栅电极结构150具有导电栅电极155。栅电极155例如可以具有重掺杂的多晶硅和/或含金属层。栅电极155可以与栅极金属化部连接，其中栅极金属化部可以形成栅极端子或者可以与栅极端子连接。
栅极电介质151将栅电极155与体区120分开。栅极电介质151可以具有半导体电介质或由半导体电介质组成。半导体电介质例如可以是热生长或沉积的半导体氧化物、例如氧化硅，半导体氮化物、例如沉积或热形成的氮化硅和/或半导体氮氧化物、例如氮氧化硅。栅极电介质151也可以具有另一种沉积的介电材料或所提及的材料的任意组合。
根据一个实施方式，栅极电介质151具有氧化硅，其在沉积之后被密封和/或部分氮化。可以选择栅极电介质151的材料和厚度th0，使得晶体管单元TC的阈值电压是在1到8V的范围内的电压。
层间电介质210可以将栅电极155与第一负载电极310分离。接触结构315可以从第一负载电极310延伸穿过层间电介质210中的开口到达或者进入SiC半导体本体100。接触结构315在部件正面上的源极区110、体区120和第一负载电极310之间形成低电阻电连接。SiC半导体本体100的背面上的基础区段139和第二负载电极320沿着部件背面上的第二表面102形成欧姆接触。
栅电极结构150还具有导电连接结构157。导电连接结构157例如可以具有重掺杂的多晶硅和/或含金属层，例如硅化物。连接结构157与一个电位或网络节点连接，该网络节点的电位在器件运行中不同于栅极端子的电位和第二负载端子L2上的电位。例如，连接结构157与第一负载端子L1连接，与半导体器件500的辅助端子连接，或与内部网络节点连接。
分离电介质156将栅电极155和连接结构157分离。分离电介质156可以具有沉积的氧化硅，热形成的氧化硅，氮化硅，氮氧化硅和/或另一种沉积的介电材料。
场电介质159在横向方向上将连接结构157与漂移结构130分离。场电介质159可以具有沉积的氧化硅，热形成的氧化硅，氮化硅，氮氧化硅和/或另一种沉积的介电材料。
场电介质159可以具有沿着栅电极结构150的侧壁构造的并且将连接结构157与电流分布区137分离的侧壁区段1593。侧壁区段1593的第一层厚度th1可以大于栅极电介质151的厚度th0。例如，场电介质159的侧壁区段1593的第一层厚度th1是栅极电介质151的厚度th0的至少120％、例如至少150％。
场电介质159可以具有第二层厚度th2的底部区段1592，其中第二层厚度th2可以等于第一层厚度th1或者小于第一层厚度th1。底部区段1592可以在连接结构157和屏蔽区140之间构造在底部152的外部区段中，并且具有中心开口158。
底部区段1592和侧壁区段1593可以彼此直接连接。例如，底部区段1592和侧壁区段1593彼此一体地构造，即一件式制成。例如，底部区段1592和侧壁区段1593由一种或多种相同材料组成。底部区段1592可以具有底部宽度wb。
沿着栅电极结构150的底部，可以构造屏蔽区140，其直接邻接栅电极结构150。屏蔽区 140与漂移结构130、例如与漂移区131形成pn结pn。屏蔽区140中的平均掺杂剂浓度可以在1E17 cm-3至2E19 cm-3的范围内，例如在8E17cm-3至8E18 cm-3的范围内。
屏蔽区140具有中央区段145，其具有沿着栅电极结构150的底部152的第一宽度w1。在中央区段145中，在与底部152平行或大致平行的掺杂剂平面中的屏蔽区140中的掺杂剂浓度与掺杂剂平面中掺杂剂浓度所具有的最大值的偏差不大于10％，例如不大于5％或不大于1％。中央区段145可以相对于栅电极结构150的中心轴对称地构造。在中央区段145的外部，屏蔽区140中的掺杂剂浓度在横向方向上急剧下降。第一宽度w1小于栅电极结构150的结构宽度w0，其中结构宽度w0对应于底部152的横向范围。屏蔽区140可以完全位于栅电极结构150的垂直投影内，使得电流分布区 137的横向横截面面积不通过屏蔽区140减小。
在具有第二宽度w2的接触区域OC中，栅电极结构150的连接结构157与邻接该栅电极结构150的屏蔽区140形成欧姆接触。第二宽度w2可以小于结构宽度w0与场电介质159的侧壁区段1593的第一层厚度th1的两倍之间的差。因此，屏蔽区140的中央区段145不仅完全覆盖接触区域OC而且完全覆盖场电介质159的以下这样的区段，所述区段直接连接到接触区域OC上并且减小场电介质159的底部区段1592中的最大电场强度。
接触区域OC可以横向由底部区段1592限制。底部区段1592可以直接与屏蔽区140的中央区段145邻接。例如，底部区段1592在垂直方向上覆盖屏蔽区140的中央区段145的区域和/或与屏蔽区140的中央区段145横向重叠。
特别地，接触区域OC不延伸到侧壁和底部之间的过渡。由于底部处的开口减小，接触区域OC收缩，其中连接结构157通过该开口接触屏蔽区140。
第一负载电极310可以形成第一负载端子L1或者与第一负载端子L1电连接。第一负载端子L1可以是MCD的阳极端子，IGFET的源极端子或IGBT的发射极端子。第二负载电极320可以形成第二负载端子L2或者与第二负载端子L2电连接。第二负载端子L2可以构成MCD的阴极端子，IGFET的漏极端子或IGBT的集电极端子。
在雪崩击穿的情况下，导电连接结构157以高效率将载流子、例如空穴从n型掺杂的漂移区131输送至第一负载电极310，其中所述空穴通过遮蔽区140和漂移结构130之间的pn结pn。雪崩电流从体区120旁边传导并且不能有助于偏置导通寄生双极晶体管，该寄生双极晶体管可以由源极区110，体区120和漂移结构130形成。
在图6的半导体器件500中，场电介质159的底部区段1592的第二层厚度th2小于侧壁区段1593的第一层厚度th1。例如，第二层厚度th2大约是第一层厚度th1的三分之一。屏蔽区140与JFET子区域148形成单极结jn，所述JFET子区域148从屏蔽区140延伸到漂移结构130中。JFET子区域148的沿着单极结jn的横向宽度w5可以小于第一宽度w1。
用于JFET子区域148的掺杂剂原子和用于屏蔽区140的掺杂剂原子可以通过使用不同宽度的注入掩模开口的注入来引入。用于具有高加速能量和侵入深度的注入的较窄的注入掩模开口允许构造具有相对大的垂直范围的JFET子区域148，所述JFET子区域148不减小电流分布区137的横向横截面面积。用于具有低加速能量和浅侵入深度的注入的较宽的注入掩模开口允许在栅电极结构150的底部152处构造用于场电介质159的关键子区域的有效屏蔽区140。
图7示出了一种实施方式，其中栅电极结构150的侧壁分别位于（11-20）晶格平面中。栅电极结构150沿<1-100>晶向延伸，该<1-100>晶向正交于横截面平面并且平行于第一表面101。栅电极结构150的侧壁可以倾斜地构造，即在侧壁与第一表面101的表面法线104之间的角度不为零。
屏蔽区140可以沿着栅电极结构150的整个纵向范围构造或仅分区段地构造。替代地或附加地，可以设置没有屏蔽区140的整个栅电极结构150。在没有屏蔽区140的情况下，连接结构157和漂移结构130（例如连接结构157和电流分布区137的区段）可以在肖特基接触区域SC中形成肖特基接触。肖特基接触区域SC的横向范围w6可以对应于接触区域OC的第二宽度w2，或者可以独立于第二宽度w2来选择。
肖特基接触比包括第一pn结pn1的体二极管具有更低的启动电压。在半导体装置500的反向偏置状态中，单极载流子电流经过肖特基接触和连接结构157流至第一负载电极310。在半导体器件500在SOA中运行时，可通过漂移结构130避免双极电流并且例如防止SiC晶体的由双极电流所促使的退化。同时，至少在电流值不太高的情况下，在半导体器件500的反向偏置状态下电流流动时的电压降减小。然而，在高电流值的情况下，pn结同样开始导通并且由于双极注入而减小进一步的电压上升。
图8示出了在侧壁和底部152之间具有倒圆的过渡的栅电极结构150。底部152处的结构宽度w0在一个平面中测量，在该平面中从第一表面101起开始弯曲。
图9A示出了在根据图8的半导体器件500的场电介质159中有效的电场。图9B示出了在相同截止电压下的对比器件的场电介质159中有效的电场。在对比部件中，第一宽度w1近似等于第二宽度w2，使得欧姆接触区域OC是过宽的，以便在高截止电压下可以由屏蔽区140充分屏蔽。在场电介质159的端部区段中，达到临界场强。相反，如果接触区域OC的外边缘横向足够宽地从屏蔽区140的外边缘收缩，则场电介质159中的电场保持非临界。
尽管在此已说明和描述了特定实施方式，但对于本领域技术人员来说显而易见的是，在不偏离本发明的范围的情况下，可针对所示出和描述的特定实施方式进行各种替代和/或等效设计。因此，本申请应该涵盖在此所讨论的特定实施方式的任何调整或变化。因此有意的是，仅由权利要求及其等同物限制本发明。

Claims (20)

1.一种用于制造半导体器件的方法，其具有：
提供碳化硅衬底（700），其中所述碳化硅衬底（700）具有沟槽（750），所述沟槽（750）从所述碳化硅衬底（700）的主表面（701）延伸到所述碳化硅衬底（700）中并且在沟槽底部（751）具有沟槽宽度（wg）;
在所述碳化硅衬底（700）中构造屏蔽区（140），其中所述屏蔽区（140）沿着所述沟槽底部（751）延伸，在至少一个大致平行于所述沟槽底部（751）延伸的掺杂剂平面（105）中，所述屏蔽区（140）中在横向第一宽度（w1）上的掺杂剂浓度与所述掺杂剂平面（105）中掺杂剂浓度的最大值的偏差不超过10％；并且
所述第一宽度（w1）小于所述沟槽宽度（wg）并且是所述沟槽宽度（wg）的至少30％。
2.根据权利要求1所述的方法，其中所述掺杂剂平面（105）连接所述屏蔽区（740）中垂直掺杂剂分布的横向相邻的局部最大值。
3.根据前述权利要求中任一项所述的方法，还具有：
在所述沟槽（750）中构造场电介质（159），其中所述场电介质（159）在所述沟槽底部（751）具有第二宽度（w2）的开口（158），并且所述第二宽度（w2）小于所述第一宽度（w1）。
4.根据权利要求3所述的方法，其中所述场电介质（159）沿着所述沟槽（750）的侧壁（752）具有第一层厚度（th1）的侧壁区段（1593），所述开口（158）具有第二宽度（w2），并且其中所述第二宽度（w2）小于所述沟槽宽度（wg）与所述第一层厚度（th1）的两倍的差。
5. 根据前述权利要求中任一项所述的方法，其中构造所述屏蔽区（140）包括：
构造注入掩模（740），其中所述注入掩模（740）在所述沟槽底部（751）比在所述沟槽（750）的侧壁（752）处更薄地构造，并且
通过所述沟槽底部（751）引入掺杂剂原子。
6. 根据前述权利要求中任一项所述的方法，其中构造所述屏蔽区（140）包括：
构造注入掩模（740），其中所述注入掩模（740）在所述沟槽底部（751）处具有第三宽度（w3）的注入掩模开口（741），其中所述第三宽度（w3）大于所述第一宽度（w1）;并且
通过所述注入掩模开口（741）引入掺杂剂原子。
7.根据权利要求6所述的方法，其中所述掺杂剂平面（105）连接所述屏蔽区（740）中垂直掺杂剂分布的横向相邻的局部最大值，并且所述第一宽度（w1）与所述第三宽度（w3）和所述掺杂剂平面（105）距所述沟槽底部（751）的距离（d3）的两倍之间的差的偏差不超过±10％。
8. 根据权利要求6或7所述的方法，其中构造所述注入掩模（740）包括：
在所述沟槽（750）的侧壁（752）和沟槽底部（751）上构造注入掩模层;和
去除所述注入掩模层在所述沟槽底部（751）处的区段，其中所述注入掩模层的剩余区段形成所述注入掩模（740）。
9.根据权利要求5-8中任一项所述的方法，其中掺杂剂原子的引入包括在至少两种不同的加速能量下的注入，并且在所述注入之间改变所述注入掩模开口（741）的宽度。
10.根据权利要求5-9中任一项所述的方法，其中在构造所述场电介质（159）之前去除所述注入掩模（740）。
11. 根据权利要求10所述的方法，其中构造所述场电介质（159）包括：
构造场电介质层（259），其中所述场电介质层（259）衬垫所述沟槽（750），和
去除所述场电介质层（259）在所述沟槽底部（751）处的区段。
12. 根据权利要求11所述的方法，其中去除所述场电介质层（259）的所述区段包括：
在所述场电介质层（259）上构造蚀刻掩模（760），其中所述蚀刻掩模（760）在所述沟槽底部（751）上具有第二宽度（w2）的蚀刻掩模开口（761），和
去除所述场电介质层（259）的在所述蚀刻掩模开口（761）下方的区段。
13.根据前述权利要求中任一项所述的方法，还具有：
在所述沟槽（750）中构造导电连接结构（157），其中在所述连接结构（157）和所述屏蔽区（140）之间形成接触。
14.一种半导体器件，其具有：
SiC半导体本体（100）和栅电极结构（150），其中所述栅电极结构（150）从所述SiC半导体本体（100）的第一表面（101）延伸到所述SiC半导体本体（100）中，以及导电连接结构（157），其中所述导电连接结构（157）在底部（152）处具有结构宽度（w0），
沿着所述底部（152）在所述SiC半导体本体（100）中构造有屏蔽区（140），
所述屏蔽区（140）具有横向第一宽度（w1）的中央区段（145），
在至少一个大致平行于所述底部（152）延伸的掺杂剂平面（105）中，所述中央区段（145）中的掺杂剂浓度与所述掺杂剂平面（105）中的所述屏蔽区（140）中的掺杂剂浓度的最大值的偏差不超过10％，
在所述导电连接结构（157）和所述屏蔽区（140）之间构造有接触（OC），以及
所述第一宽度（w1）小于所述结构宽度（w0）并且是所述结构宽度（w0）的至少30％。
15.根据权利要求14所述的半导体器件，其中所述掺杂剂平面（105）连接所述屏蔽区（140）中垂直掺杂剂分布的横向相邻的局部最大值。
16.根据权利要求15所述的半导体器件，其中所述第一宽度（w1）小于所述结构宽度（w0）与所述掺杂剂平面（105）和所述底部（152）之间的平均距离的两倍之间的差。
17.根据权利要求14-16之一所述的半导体器件，其中所述栅电极结构（150）具有场电介质（159），所述场电介质（159）沿着所述栅电极结构（150）的侧壁（153）具有第一层厚度（th1）的侧壁区段（1593），所述连接结构（157）在所述底部（152）处具有第二宽度（w2），其中所述第二宽度（w2）小于所述栅电极结构（150）在所述底部（152）处的结构宽度（w0）与所述第一层厚度（th1）的两倍之间的差。
18.根据权利要求17所述的半导体器件，其中所述场电介质（159）沿着所述底部（152）具有第二层厚度（th2）的底部区段（1592），所述第二层厚度（th2）至多等于所述第一层厚度（th1），并且其中所述底部区段（1592）在所述连接结构（157）的一部分和所述屏蔽区（140）之间构造在所述底部（152）的外部区段中。
19.根据权利要求14-18之一所述的半导体器件，其中在所述SiC半导体本体（100）中构造有JFET子区域（148），所述JFET子区域（148）和所述屏蔽区（140）形成单极结（jn），所述屏蔽区（140）构造在所述栅电极结构（150）和所述JFET子区域（148）之间，所述JFET子区域（148）沿着所述单极结（jn）具有横向第五宽度（w5），并且所述第五宽度（w5）小于所述第一宽度（w1）。
20.根据权利要求14-19之一所述的半导体器件，其中所述栅电极结构（150）具有栅电极（155）和分离电介质（156），其中所述栅电极（155）构造在所述第一表面（101）和所述连接结构（157）之间，并且所述分离电介质（156）构造在所述栅电极（155）和所述连接结构（157）之间。
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