JP5013436B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置に関し、特にトレンチに埋め込まれたゲート電極を有する電力用半導体装置に関する。
電力用半導体装置には、大容量の電力を制御するための無接点のスイッチとして用いられるものがある。このような大容量の装置は、たとえば、省エネルギー化が進むエアコン、冷蔵庫、洗濯機などの家電製品のインバータ回路に応用されたり、新幹線や地下鉄などの電車のモータ制御に応用されたりしている。さらに近年では地球環境を考え、電力用半導体装置は、電気モータとエンジンとを併用して走るハイブリッド・カーのインバータ・コンバータ制御用に応用されたり、太陽光発電または風力発電用のコンバータ用途に応用されたりしている。このように電力用半導体装置の応用分野は広がってきている。
上記のような電力用半導体装置として、たとえばＩＧＢＴ(Insulated Gate Bipolar Transistor)がある。ＩＧＢＴは、大電流を低損失で制御する代表的なスイッチング素子である。
ここでＩＧＢＴの動作原理について簡単に述べる。
第１にターンオンについて説明する。ゲート−エミッタ間に十分な正の電圧（たとえば＋１５Ｖ）が印加されることにより、ＩＧＢＴの表面側に位置するＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)がターンオンする。するとコレクタｐ+層と、ｎ-ドリフト層との間が順バイアスされ、ｐ+層からｎ-層へ正孔の注入が起こる。すると注入された正孔の電荷量に対応する量の電子がｎ-ドリフト層に集中し、ｎ-ドリフト層の抵抗低下(電導度変調)が起こる。これによりＩＧＢＴはオン状態になる。
第２にターンオフについて説明する。ゲート−エミッタ間の電圧が低下させられると、ＩＧＢＴの表面側に位置するＭＯＳＦＥＴがターンオフする。するとコレクタｐ+層からの正孔注入が停止し、ｎ-ドリフト層が空乏化することで、すでに注入されていた正孔はエミッタ側へ流出し、電流が遮断される。
ここで上記オン状態での電導度変調によるｎ-ドリフト層の抵抗低下はデバイスの低抵抗化を意味し，そのときのコレクタ−エミッタ間の電圧を「オン電圧」と呼ぶ。またターンオフ時の残留正孔による電流がスイッチングロスとなる。つまり低抵抗化のため正孔および電子(総称してキャリアと呼ぶ)がｎ-ドリフト層内に注入されるほど、ターンオフ時にキャリアの残留によるロス（スイッチングロス）が増すことになる。すなわちオン電圧とスイッチングロスとの間にはトレードオフの関係が存在する。
このトレードオフ特性を改善するために、微細化技術を用いてトランジスタセル密度を向上させたトレンチ型ＩＧＢＴが開示されている。トレンチ型ＩＧＢＴは、半導体層上に形成されたトレンチの中にゲート絶縁膜を介して埋め込まれたゲート電極を有する。トレンチを形成するための技術は、たとえば特開平６−２９１１７８号公報（特許文献１）に開示されている。またＩＧＢＴ以外に、ドリフト層内のキャリア密度を向上させたＣＳＴＢＴ(Carrier Stored Trench-gate Bipolar Transistor)およびＩＥＧＴ(Injection Enhanced Gate Transistor)などが開発されている。
ところで負荷短絡やアーム短絡など予期せぬ動作が発生した場合、大電流・高電圧がＩＧＢＴに印加される。このような場合でもＩＧＢＴ素子は、ある程度のエネルギーまでは耐え得る必要がある。短絡発生時にゲートがオフしコレクタ電圧が上昇、電流が減衰する過程では、ｎ-ドリフト層に蓄積されたキャリア(正孔)が、ｄｖ／ｄｔ、すなわちコレクタ−エミッタ間電圧の時間微分値に対応して排出される。そのときの正孔電流経路がＭＯＳＦＥＴのｎｐｎ寄生トランジスタのベース領域を通過して流れた場合、ＩＧＢＴがラッチアップしやすくなるという問題がある。
ラッチアップを防止するための技術としては、たとえば特開２００８−２１９１８号公報（特許文献２）に開示されているものがある。この公報によれば半導体装置は、第１導電型のコレクタ層と、第２導電型の半導体層と、第１導電型のベース領域と、第２導電型のエミッタ領域と、第１のトレンチと、第１のゲート電極と、第２のトレンチと、第２のゲート電極と、ベース領域とエミッタ領域とに接続されたエミッタ電極と、コレクタ層に接続されたコレクタ電極とを有する。半導体層はコレクタ層上に形成されている。ベース領域は半導体層の表面に形成されている。エミッタ領域はベース領域の表面の一部に形成されている。第１のトレンチは、エミッタ領域の表面から半導体層に到達するまで掘り下げられている。第１のゲート電極は、第１のトレンチ内に第１の絶縁膜を介して埋め込まれている。第２のトレンチは、エミッタ領域以外のベース領域の表面から半導体層に到達するまで掘り下げられている。第２のゲート電極は、第２のトレンチ内に第２の絶縁膜を介して埋め込まれている。第２のトレンチは第１のトレンチよりも深い。
特開平６−２９１１７８号公報 特開２００８−２１９１８号公報
上記特開２００８−２１９１８号公報の技術によれば、ＩＧＢＴの本来のゲート電極である第１のゲート電極に加えて、第２のゲート、すなわちラッチアップ防止のための専用のゲートを別途設けなければならない。この結果、ＩＧＢＴの構造が大きく変わるために、ＩＧＢＴの電気的特性も大きく変動してしまうという問題がある。
本発明は、上記課題に鑑みてなされたものであり、その目的は、ラッチアップの発生を防止することができる電力用半導体装置を提供することである。
本発明の電力用半導体装置は、第１および第２の電極と、半導体層と、ゲート絶縁膜と、ゲート電極とを有する。半導体層は第１の電極上に設けられている。半導体層は、第１導電型の第１の層と、第２導電型の第２の層と、第３の層とを有する。第１の層は第１の電極上に設けられている。第２の層は第１の層上に設けられている。第３の層は、第２の層上に設けられている。第３の層は、第１導電型の第１の領域と、第２導電型の第２の領域とを有する。第２の電極は、第１および第２の領域の各々と接触している。半導体層の第１の電極に面する面と反対の面上にトレンチが形成されている。ゲート絶縁膜は、トレンチの内壁を被覆している。ゲート電極はゲート絶縁膜を介してトレンチに埋め込まれている。ゲート電極は、第１の領域および第２の層を貫通して第１の層に侵入する第１の部分と、第２の領域および第２の層を貫通して第１の層に侵入する第２の部分とを含む。第１の部分が第１の層に侵入する深さに比して、第２の部分が第１の層に深く侵入している。
本発明の電力用半導体装置によれば、ゲート電極の第２の部分は、ゲート電極の第１の部分が第１の層に侵入する深さに比して、第１の層に深く侵入している。これにより第２の部分の近傍を流れる電流が大きくなり、逆に第１の部分の近傍を流れる電流が小さくなる。よって第１の領域の直下において第２の層内を面内方向に流れる電流を小さくすることができる。これによりラッチアップの発生を防止することができる。
本発明の実施の形態１における電力用半導体装置の構成を概略的に示す部分平面図である。 図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。 図１の線ＩＩＩ−ＩＩＩに沿う概略的な部分断面図である。 図１の線ＩＶ−ＩＶに沿う概略的な部分断面図である。 図１の線Ｖ−Ｖに沿う概略的な部分断面図である。 図３の矢印ＶＩに沿う不純物濃度プロファイルを概略的に示す図である。 図４の矢印ＶＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 図３の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 図４の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 ＩＧＢＴのトレンチの深さと電界の強度プロファイルとの関係のシミュレーション結果を示すグラフである。 比較例の電力用半導体装置の構成を概略的に示す部分平面図である。 図１１の線ＸＩＩ−ＸＩＩに沿う概略的な部分断面図である。 図１１の線ＸＩＩＩ−ＸＩＩＩに沿う概略的な部分断面図である。 図１１の線ＸＩＶ−ＸＩＶに沿う概略的な部分断面図である。 図１３の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 図１４の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す部分平面図である。 図１７の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略的な部分断面図である。 図１７の線ＸＩＸ−ＸＩＸに沿う概略的な部分断面図である。 図１７の線ＸＸ−ＸＸに沿う概略的な部分断面図である。 図１９の矢印ＸＸＩに沿う不純物濃度プロファイルを概略的に示す図である。 図２０の矢印ＸＸＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 図１９の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 図２０の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 本発明の実施の形態３における電力用半導体装置の構成を概略的に示す部分平面図である。 図２５の線ＸＸＶＩ−ＸＸＶＩに沿う概略的な部分断面図である。 図２５の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う概略的な部分断面図である。 図２５の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う概略的な部分断面図である。 本発明の実施の形態４における電力用半導体装置の構成を概略的に示す部分平面図である。 図２９の線ＸＸＸ−ＸＸＸに沿う概略的な部分断面図である。 図２９の線ＸＸＸＩ−ＸＸＸＩに沿う概略的な部分断面図である。 図２９の線ＸＸＸＩＩ−ＸＸＸＩＩに沿う概略的な部分断面図である。 図３１の矢印ＸＸＸＩＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 図３２の矢印ＸＸＸＩＶに沿う不純物濃度プロファイルを概略的に示す図である。 本発明の実施の形態５における電力用半導体装置の構成を概略的に示す部分平面図である。 図３５の線ＸＸＸＶＩ−ＸＸＸＶＩに沿う概略的な部分断面図である。 図３５の線ＸＸＸＶＩＩ−ＸＸＸＶＩＩに沿う概略的な部分断面図である。 図３５の線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿う概略的な部分断面図である。 図３７の矢印ＸＸＸＩＸに沿う不純物濃度プロファイルを概略的に示す図である。 図３８の矢印ＸＬに沿う不純物濃度プロファイルを概略的に示す図である。 図３７の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 図３８の一部拡大図であり、ターンオフ時の正孔電流の挙動を示す図である。 本発明の実施の形態６における電力用半導体装置の構成を概略的に示す部分平面図である。 図４３の線ＸＬＩＶ−ＸＬＩＶに沿う概略的な部分断面図である。 図４３の線ＸＬＶ−ＸＬＶに沿う概略的な部分断面図である。 図４３の線ＸＬＶＩ−ＸＬＶＩに沿う概略的な部分断面図である。 本発明の実施の形態７における電力用半導体装置の構成を概略的に示す部分平面図である。 図４７の線ＸＬＶＩＩＩ−ＸＬＶＩＩＩに沿う概略的な部分断面図である。 図４７の線ＸＬＩＸ−ＸＬＩＸに沿う概略的な部分断面図である。 図４７の線Ｌ−Ｌに沿う概略的な部分断面図である。 図４９の矢印ＬＩに沿う不純物濃度プロファイルを概略的に示す図である。 図５０の矢印ＬＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 本発明の実施の形態８における電力用半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態９における電力用半導体装置の構成を概略的に示す部分平面図である。 図５４の線ＬＶ−ＬＶに沿う概略的な部分断面図である。 図５４の線ＬＶＩ−ＬＶＩに沿う概略的な部分断面図である。 図５４の線ＬＶＩＩ−ＬＶＩＩに沿う概略的な部分断面図である。 図５４の線ＬＶＩＩＩ−ＬＶＩＩＩに沿う概略的な部分断面図である。 図５７の矢印ＬＩＸに沿う不純物濃度プロファイルを概略的に示す図である。 図５８の矢印ＬＸに沿う不純物濃度プロファイルを概略的に示す図である。 本発明の実施の形態１０における電力用半導体装置の構成を概略的に示す部分平面図である。 図６１の線ＬＸＩＩ−ＬＸＩＩに沿う概略的な部分断面図である。 図６１の線ＬＸＩＩＩ−ＬＸＩＩＩに沿う概略的な部分断面図である。 図６１の線ＬＸＩＶ−ＬＸＩＶに沿う概略的な部分断面図である。 図６１の線ＬＸＶ−ＬＸＶに沿う概略的な部分断面図である。 図６４の矢印ＬＸＶＩに沿う不純物濃度プロファイルを概略的に示す図である。 図６５の矢印ＬＸＶＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 本発明の実施の形態１１における電力用半導体装置の構成を概略的に示す部分平面図である。 図６８の線ＬＸＩＸ−ＬＸＩＸに沿う概略的な部分断面図である。 図６８の線ＬＸＸ−ＬＸＸに沿う概略的な部分断面図である。 図６８の線ＬＸＸＩ−ＬＸＸＩに沿う概略的な部分断面図である。 図６８の線ＬＸＸＩＩ−ＬＸＸＩＩに沿う概略的な部分断面図である。 図７１の矢印ＬＸＸＩＩＩに沿う不純物濃度プロファイルを概略的に示す図である。 図７２の矢印ＬＸＸＩＶに沿う不純物濃度プロファイルを概略的に示す図である。
以下、本発明の一実施の形態について図に基づいて説明する。
なお一部の図においてＸＹＺ座標系の座標軸が示されている。Ｘ方向はゲート電極の延在方向であり、Ｙ方向はトランジスタのストライプセルにおける各ストライプの延在方向であり、Ｚ方向は厚さ方向である。またＺ軸のゼロ点は第３の層（ｎ+ソース領域およびｐ+コンタクト領域）とエミッタ電極１１との界面の位置であり、Ｚ軸の正方向はゼロ点から半導体層の方へ向かう方向である。
（実施の形態１）
図１〜図５を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０１の構成について説明する。なお図１はＩＧＢＴ１０１のトランジスタセルをエミッタ側から示す図であり、また図１においては図を見やすくするために、後述されるエミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０１は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＶと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のｎ-ドリフト層８（第１の層）と、ｐ型（第２導電型）のｐベース層１４（第２の層）と、以下に説明する第３の層とを有する。
第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。ｎ+ソース領域２およびｐ+コンタクト領域３は、平面視（図１）において、トレンチ５Ｖと垂直方向にストライプ状に形成されている。すなわちｎ+ソース領域２およびｐ+コンタクト領域３によって、いわゆるストライプセルが構成されている。
ｐ+コレクタ層６は、コレクタ電極１２上に設けられている。ｎ+バッファ層７はｐ+コレクタ層６上に設けられている。ｎ-ドリフト層８はｎ+バッファ層７上に設けられている。すなわちｎ-ドリフト層８は、ｐ+コレクタ層６およびｎ+バッファ層７を介してコレクタ電極１２上に設けられている。ｐベース層１４はｎ-ドリフト層８上に設けられている。第３の層、すなわちｎ+ソース領域２およびｐ+コンタクト領域３は、ｐベース層１４上に設けられている。
上記の半導体層のコレクタ電極１２に面する面と反対の面（図１で示されている面）上にトレンチ５Ｖが形成されている。ゲート絶縁膜９は、トレンチ５Ｖの内壁を被覆している。ゲート電極ＥＶはゲート絶縁膜９を介してトレンチ５Ｖに埋め込まれている。
ゲート電極ＥＶは、ｎ+ソース領域２およびｐベース層１４を貫通してｎ-ドリフト層８に侵入する第１の部分１と、ｐ+コンタクト領域３およびｐベース層１４を貫通してｎ-ドリフト層８に侵入する第２の部分１３とを含む。また第１の部分１および第２の部分１３は一体に形成されている。すなわちゲート電極ＥＶは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
またゲート電極ＥＶの第１の部分１および第２の部分１３のそれぞれは、厚さＤ１およびＤ２（図２）を有する。厚さＤ２は厚さＤ１よりも大きい。よって第１の部分１（図３）がｎ-ドリフト層８に侵入する深さに比して、第２の部分１３（図４）がｎ-ドリフト層８に深く侵入している。トレンチ５Ｖのうち第１の部分１および第２の部分１３のそれぞれを埋め込む部分は、幅Ｗ１およびＷ２（図１）を有する。よってトレンチ５Ｖのうち第２の部分１３を埋め込む部分は、トレンチ５Ｖのうち第１の部分１を埋め込む部分に比して幅が広い。
エミッタ電極１１はエミッタコンタクト４（図３、図４）の位置でｎ+ソース領域２およびｐ+コンタクト領域３の各々と接触している。またエミッタ電極１１は層間絶縁膜１０によってゲート電極ＥＶと絶縁されている。
なお具体的な寸法としては、６００ＶクラスのＩＧＢＴでは、たとえば厚さＤ１が約６μｍ、厚さＤ２が約７μｍとされる。すなわちトレンチ５Ｖのうちゲート電極ＥＶの第１の部分１を埋め込む部分の深さが約６μｍ、トレンチ５Ｖのうちゲート電極ＥＶの第２の部分１３を埋め込む部分の深さが約７μｍとされる。またトレンチ５Ｖの幅Ｗ１が約１μｍ、幅Ｗ２が約１．４μｍとされる。
またｎ+ソース領域２およびｐ+コンタクト領域３の各々の厚さが約１μｍ、ｐベース層１４の厚さが約３μｍとされる。
図３および図６を参照して、矢印ＶＩ（図３）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ｎ-ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19ｃｍ3である。
図４および図７を参照して、矢印ＶＩＩ（図４）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ｎ-ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19 ／ｃｍ3である。
次にゲート電極ＥＶの形成方法の概略について説明する。
図１を参照して、まず半導体層が準備され、この半導体層上にトレンチ５Ｖの平面パターンに対応する開口部を有するエッチングマスクが形成される。次にこのエッチングマスクを用いて半導体層のエッチングが、たとえばドライエッチング法によって行なわれる。このエッチングの際、マイクロローディング効果によって、開口部の幅が広い部分の方が狭い部分に比して深くエッチングされる。すなわちトレンチ５Ｖの幅Ｗ１の部分に比して、トレンチ５Ｖの幅Ｗ２の部分の方が、より深くエッチングされる。具体的には、トレンチ５Ｖは、たとえば、幅Ｗ１＝１μｍの部分の深さが６μｍとなり、幅Ｗ２＝１．４μｍの部分の深さが７μｍとなり、マイクロローディング効果によって１μｍの深さの差が発生する。
次にトレンチ５Ｖの内壁を被覆するように、ゲート絶縁膜９が形成される。そしてゲート絶縁膜９を介してトレンチ５Ｖを埋めるように、ゲート電極ＥＶが形成される。
以上によりゲート電極ＥＶとして、トレンチ５Ｖの幅Ｗ１の部分の中に厚さＤ１を有する第１の部分１が形成され、かつトレンチ５Ｖの幅Ｗ２の部分の中に厚さＤ２を有する第２の部分１３が形成される。
次にＩＧＢＴ１０１の動作について説明する。
まずＩＧＢＴ１０１のオン状態について説明する。オン状態においては、コレクタ電極１２側からエミッタ電極１１側へ、矢印１５（図３）で示すように電流が流れる。
次にＩＧＢＴ１０１がターンオフされた際の正孔電流の挙動について説明する。理想的には、ターンオフ時の正孔電流は、矢印２０ｄ（図４）に示すようにＺ方向に沿ってｐ+コンタクト領域３へと抜ける。しかし実際には、正孔電流は、以下に説明するように、より複雑な流れ方をする。
主に図８を参照して、ターンオフのとき、ｎ-ドリフト層８に充満した正孔は、ｐベース層１４から延びる空乏層によってエミッタ電極１１（図３）側へ排出される。この際、ゲート電極ＥＶ（図２）の第１の部分１の底部に発生する強電界領域１６によって、一部の正孔電流は、図中矢印１７に示すように、第１の部分１の底部を経由して第１の部分１の側壁を通る。
図９を参照して、また他の一部の正孔電流は、ゲート電極ＥＶ（図２）の第２の部分１３の底部に発生する強電界領域１９によって、図中矢印２０に示すように、第２の部分１３の底部を経由して第２の部分１３の側壁を通り、エミッタ側へ流れる。
矢印１７（図８）および矢印２０（図９）の各々に対応する電流密度の値を比較すると、矢印１７に対応する電流密度の方が小さい値となる。この理由は、ゲート電極ＥＶ（図２）の第１の部分１の方が第２の部分１３の方よりも浅いことにより、強電界領域１６の電界の方が強電界領域１９の電界よりも小さくなるためである。以下に、この電界の大小関係の検証結果について説明する。
図１０を参照して、トレンチの深さが１．６μｍ、１．８μｍ、２．０μｍ、および２．２μｍのそれぞれの場合について、Ｚ方向（厚さ方向）に沿う位置（図９における破線矢印に沿う位置）におけるＺ方向の電界強度Ｅをシミュレーションした結果を、強度プロファイルＧ１〜Ｇ４として示す。その結果、ゲート絶縁膜９中での電界強度ＲＩ、およびトレンチ底部におけるｎ-ドリフト層８中での電界強度ＲＳのいずれも、トレンチの深さが浅い方が小さくなった。
上記説明したように強電界領域１６（図８）の電界の方が強電界領域１９（図９）の電界よりも小さいため、ターンオフ時の正孔電流は、矢印１７（図８）および矢印２０（図９）で示す経路のうち、主に矢印２０で示す経路を通る。すなわち上記の電界強度の差異によって、矢印１７で示す経路を通る正孔電流が小さくなる。
さらに図５を参照して、正孔電流のうち矢印１７（図８）で示す経路と通ってきたものは、さらに矢印１７ｍに示すように、シリコンメサ領域、すなわち１対のトレンチ５Ｖ（図１）に挟まれたｎ+ソース長ＳＬに渡る領域を流れる。この電流は、寄生ｎｐｎトランジスタ１２０において、ｐベース長ＢＬを有するベース領域を経由してエミッタ側へ流れる。つまりこの電流は寄生ｎｐｎトランジスタ１２０のベース電流に寄与する。
仮にこのベース電流が過大となったとすると、寄生ｎｐｎトランジスタ１２０においてコレクタ側からエミッタ側に向かってラッチアップ電流１２１が流れる。すなわちラッチアップが生じてしまう。特にピンチ抵抗１８（Ｒpin）が大きい場合、寄生ｎｐｎトランジスタ１２０の増幅率ｈFEが大きくなり、ラッチアップ破壊が生じることがある。
しかしながら本実施の形態によれば、上述したように矢印１７（図８）の経路を通る正孔電流が小さいので、矢印１７に引き続き流れる電流、すなわち矢印１７ｍ（図５）の経路を通る正孔電流が小さい。この結果、寄生ｎｐｎトランジスタ１２０を流れるベース電流が抑制されるので、ＩＧＢＴ１０１のラッチアップが抑制される。
なお矢印２０で示される正孔電流は、寄生ｎｐｎトランジスタ１２０が形成されていない領域を流れてエミッタ側へ排出されるので、ラッチアップの原因とはならない。
次に比較例のＩＧＢＴ１００について説明する。
図１１を参照して、比較例のＩＧＢＴ１００の半導体層にはトレンチ５Ｓが形成されている。トレンチ５Ｓの全体は幅Ｗ１を有する。すなわちトレンチ５Ｓは均一な幅を有する。
さらに図１２〜図１４を参照して、ゲート電極ＥＳはゲート絶縁膜９を介してトレンチ５Ｓ（図１１）に埋め込まれている。ゲート電極ＥＳの全体は厚さＤ１（図１２）を有する。すなわちゲート電極ＥＳは均一な厚さを有する。
図１５および図１６を参照して、上記の厚さの均一性によって、強電界領域１６Ｚ（図１５）と１９Ｚ（図１６）とは、ほぼ同様となる。このためターンオフ時に、矢印２０Ｚ（図１６）の経路だけでなく、矢印１７Ｚ（図１５）の経路にも大きな正孔電流が流れる。この結果、寄生ｎｐｎトランジスタ１２０（図５）のベース電流が過大となることで、ＩＧＢＴ１００がラッチアップしやすい。
特にターンオフ時間が速い場合、すなわちコレクタ・エミッタ間電圧の時間微分（ｄＶ／ｄｔ）が大きい場合は、スムーズに正孔電流がエミッタ側へ排出されず、ｐベース層１４に正孔の溜まりができるため、ＩＧＢＴ１００が破壊に至りやすい。また、コレクタ電流が大きい場合も、ｎ-ドリフト層８内に蓄積されるキャリア密度が大きいためにターンオフ時の正孔電流が大きくなるので、ＩＧＢＴ１００が破壊に至りやすい。
ラッチアップの発生の抑制のみを目的とするのであれば、ＩＧＢＴ１００のピンチ抵抗１８（図１５）が小さくされればよい。このためには、たとえば、第１にｎ+ソース長ＳＬを小さくするか、第２にｐベース長ＢＬを大きくするか、または第３にｐベース層１４の不純物濃度を高める、という３つの対策が考えられる。第１の対策においては、より高度の微細加工技術を要し、またｎ+ソース長ＳＬが過度に小さくされると閾値電圧およびオン電圧のばらつきが大きくなる。第２の対策は、チャネル抵抗を増加させることでオン電圧の上昇を招く。第３の対策は、閾値電圧を上昇させてしまう。このようにＩＧＢＴ１００のラッチアップの発生を単純な方法で抑制しようとすると、デバイスの基本特性に悪影響が生じる。
これに対して本実施の形態のＩＧＢＴ１０１によれば、ｎ+ソース長ＳＬ、ｐベース長ＢＬ、またはｐベース層１４の不純物濃度の調整に依存することなく、ラッチアップを防止することができる。すなわちデバイスの基本特性に関する上記のような悪影響を避けつつ、ラッチアップの発生を防止することができる。
またマイクロローディング効果を応用することにより、部分的に深さが異なるトレンチ５Ｖを、１回のトレンチエッチングで形成することができる。
なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０１（図２〜図４）の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。
（実施の形態２）
図１７〜図２０を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０２の構成について説明する。なお図１７はＩＧＢＴ１０２のトランジスタセルをエミッタ側から示す図であり、また図１７においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０２は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８Ｖ（第１の層）と、ｐ型（第２導電型）のｐベース層１４（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ドリフト層８Ｖはｎ+バッファ層７上に設けられている。すなわちドリフト層８Ｖは、ｐ+コレクタ層６およびｎ+バッファ層７を介してコレクタ電極１２上に設けられている。またドリフト層８Ｖは低濃度領域８ｍ（第１の低濃度領域）および高濃度領域８ｐ（第１の高濃度領域）を有する。高濃度領域８ｐは、図１８に示すように、低濃度領域８ｍのエミッタ電極１１側に埋め込まれており、低濃度領域８ｍの不純物濃度に比して高い不純物濃度を有する。
なお高濃度領域８ｐの厚さは、本実施の形態においては、たとえば７μｍである。また高濃度領域８ｐは、たとえば、ＭｅＶレベルの高エネルギーで、マスクパターンを用いてリンを注入することにより形成することができる。
ｐベース層１４はドリフト層８Ｖ上に設けられている。
上記の半導体層のコレクタ電極１２に面する面と反対の面（図１７で示されている面）上に、幅Ｗ１を有するトレンチ５Ｓが形成されている。ゲート絶縁膜９は、トレンチ５Ｓの内壁を被覆している。ゲート電極ＥＳはゲート絶縁膜９を介してトレンチ５Ｓに埋め込まれている。
ゲート電極ＥＳは、ｎ+ソース領域２およびｐベース層１４を貫通してドリフト層８Ｖに侵入する第１の部分（図１９で示される部分）と、ｐ+コンタクト領域３およびｐベース層１４を貫通してドリフト層８Ｖに侵入する第２の部分（図２０で示される部分）とを含む。これら第１および第２の部分は一体に形成されている。すなわちゲート電極ＥＳは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
またゲート電極ＥＳの第１の部分（図１９で示されている部分）は、ゲート絶縁膜９を介し、かつ高濃度領域８ｐを介さずに、ドリフト層８Ｖの低濃度領域８ｍに覆われている。またゲート電極ＥＳの第２の部分（図２０で示されている部分）は、ゲート絶縁膜９を介して、ドリフト層８Ｖの高濃度領域８ｐに覆われている。なおこの高濃度領域８ｐは低濃度領域８ｍに覆われている。
エミッタ電極１１はエミッタコンタクト４（図３、図４）の位置でｎ+ソース領域２およびｐ+コンタクト領域３の各々と接触している。またエミッタ電極１１は層間絶縁膜１０によってゲート電極ＥＳと絶縁されている。
図１９および図２１を参照して、矢印ＸＸＩ（図１９）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19 ／ｃｍ 3 である。
図２０および図２２を参照して、矢印ＸＸＩＩ（図２０）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｖの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、トレンチ５Ｓ（図１７）のうちｐ+コンタクト領域３を貫いている部分（図２０で示されている部分）の底部にのみ、高濃度領域８ｐが設けられている。これにより、強電界領域１６（図２３）の電界の方が強電界領域２３（図２４）の電界よりも小さくなる。このためターンオフ時の正孔電流は、矢印１７（図２３）および矢印２０（図２４）で示す経路のうち、主に矢印２０で示す経路を通る。すなわち上記の電界強度の差異によって、矢印１７で示す経路を通る正孔電流が小さくなる。この結果、実施の形態１の場合と同様の効果が得られる。すなわちＩＧＢＴ１０２のラッチアップが抑制される。
なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０２の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。
（実施の形態３）
図２５〜図２８を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０３の構成について説明する。なお図２５はＩＧＢＴ１０３のトランジスタセルをエミッタ側から示す図であり、また図２５においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０３は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＶと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８Ｖ（第１の層）と、ｐ型（第２導電型）のｐベース層１４（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ゲート電極ＥＶの第１の部分１（図２７で示されている部分）は、ゲート絶縁膜９を介し、かつ高濃度領域８ｐを介さずに、ドリフト層８Ｖの低濃度領域８ｍに覆われている。ゲート電極ＥＶの第２の部分１３（図２８で示されている部分）は、ゲート絶縁膜９を介して、ドリフト層８Ｖの高濃度領域８ｐ（第１の高濃度領域）に覆われている。高濃度領域８ｐは低濃度領域８ｍ（第１の低濃度領域）に覆われている。
なお高濃度領域８ｐの厚さは、本実施の形態においては、たとえば８μｍである。また高濃度領域８ｐは、たとえば、ＭｅＶレベルの高エネルギーで、マスクパターンを用いてリンを注入することにより形成することができる。
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態１および２と同様の効果が得られる。
（実施の形態４）
図２９〜図３４を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０４の構成について説明する。なお図２９はＩＧＢＴ１０４のトランジスタセルをエミッタ側から示す図であり、また図２９においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０４は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ドリフト層８Ｗ（第１の層）と、ｐ型（第２導電型）のｐベース層１４（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ドリフト層８Ｗはｎ+バッファ層７上に設けられている。すなわちドリフト層８Ｗは、ｐ+コレクタ層６およびｎ+バッファ層７を介してコレクタ電極１２上に設けられている。またドリフト層８Ｗは、ｎ型の低濃度領域８ｍ（第１の低濃度領域）と、ｎ型の高濃度領域８ｐ（第１の高濃度領域）と、ｐ型の低濃度領域２５とを有する。高濃度領域８ｐは、図３２に示すように、低濃度領域８ｍのエミッタ電極１１側に埋め込まれており、低濃度領域８ｍの不純物濃度に比して高い不純物濃度を有する。
低濃度領域２５は、図３１に示すように、低濃度領域８ｍのエミッタ電極１１側に配置されており、ｐベース層１４の不純物濃度に比して低い不純物濃度を有する。低濃度領域２５は、たとえば、ＭｅＶレベルの高エネルギーで、マスクパターンを用いてボロンを注入することにより形成することができる。
ｐベース層１４はドリフト層８Ｗ上に設けられている。
ゲート電極ＥＳは、ｎ+ソース領域２およびｐベース層１４を貫通してドリフト層８Ｗに侵入する第１の部分（図３１で示される部分）と、ｐ+コンタクト領域３およびｐベース層１４を貫通してドリフト層８Ｗに侵入する第２の部分（図３２で示される部分）とを含む。これら第１および第２の部分は一体に形成されている。すなわちゲート電極ＥＳは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
またゲート電極ＥＳの第２の部分（図３２で示されている部分）は、ゲート絶縁膜９を介して、ドリフト層８Ｗの高濃度領域８ｐに覆われている。なおこの高濃度領域８ｐは低濃度領域８ｍに覆われている。またゲート電極ＥＳの第１の部分（図３１で示されている部分）は、ゲート絶縁膜９を介し、ドリフト層８Ｗの低濃度領域２５に覆われている。
図３１および図３３を参照して、矢印ＸＸＸＩＩＩ（図３１）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｗの低濃度領域２５のピーク濃度は３×１０14／ｃｍ3、ドリフト層８Ｗの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図３２および図３４を参照して、矢印ＸＸＸＩＶ（図３２）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｗの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｗの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態２と同様の効果が得られる。さらに、ゲート電極ＥＳの第１の部分（図３１で示されている部分）が低濃度領域２５に覆われていることによって、チャネル長が延びている。このため、オン電圧を上昇させることなく、ターンオフ時のトレンチ底部の電界を緩和することができる。
なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０４の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。
（実施の形態５）
図３５〜図３８を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０５の構成について説明する。なお図３５はＩＧＢＴ１０５のトランジスタセルをエミッタ側から示す図であり、また図３５においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０５は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｖ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ｐベース層１４Ｖは、ドリフト層８上に設けられており、通常濃度ベース領域１４ｎ（通常濃度領域）と、高濃度ベース領域１４ｐ（第２の高濃度領域）とを有する。高濃度ベース領域１４ｐは、通常濃度ベース領域１４ｎの不純物濃度に比して高い不純物濃度を有する。
また通常濃度ベース領域１４ｎおよび高濃度ベース領域１４ｐのそれぞれは、図３６に示すように、半導体層において、ｎ+ソース領域２およびｐ+コンタクト領域３の直下に配置されている。すなわち通常濃度ベース領域１４ｎおよび高濃度ベース領域１４ｐは、ｎ+ソース領域２およびｐ+コンタクト領域３と同様に、ストライプ状に形成されている。
より詳しくは、通常濃度ベース領域１４ｎおよび高濃度ベース領域１４ｐのそれぞれは、エミッタ側においてｎ+ソース領域２およびｐ+コンタクト領域３と同様の平面形状を有する。またｐベース層１４Ｖは、エミッタ側からコレクタ側に向かうにつれて、通常濃度ベース領域１４ｎが高濃度ベース領域１４ｐに徐々に侵食していくような形状を有する。このような高濃度ベース領域１４ｐは、たとえば、開口部２６（図３５）を有するマスクパターンを用いて、１５０ｋｅＶのエネルギーでボロンを注入することにより形成することができる。
上記の半導体層のコレクタ電極１２に面する面と反対の面（図３５で示されている面）上に、幅Ｗ１を有するトレンチ５Ｓが形成されている。ゲート絶縁膜９は、トレンチ５Ｓの内壁を被覆している。ゲート電極ＥＳはゲート絶縁膜９を介してトレンチ５Ｓに埋め込まれている。
ゲート電極ＥＳは、ｎ+ソース領域２と通常濃度ベース領域１４ｎとを貫通してドリフト層８に侵入する第１の部分（図３７で示される部分）と、ｐ+コンタクト領域３および高濃度ベース領域１４ｐを貫通してドリフト層８に侵入する第２の部分（図３８で示される部分）とを含む。これら第１および第２の部分は一体に形成されている。すなわちゲート電極ＥＳは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
またゲート電極ＥＳの第１の部分（図３７で示されている部分）は、ゲート絶縁膜９を介して、通常濃度ベース領域１４ｎに覆われている。またゲート電極ＥＳの第２の部分（図３８で示されている部分）は、ゲート絶縁膜９を介して、高濃度ベース領域１４ｐに覆われている。
図３７および図３９を参照して、矢印ＸＸＸＩＸ（図３７）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの通常濃度ベース領域１４ｎのピーク濃度は５×１０17／ｃｍ3、ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図３８および図４０を参照して、矢印ＸＬ（図３８）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの高濃度ベース領域１４ｐのピーク濃度は１×１０18／ｃｍ3、ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ｐベース層１４Ｖ内において高濃度ベース領域１４ｐ（図４２）の部分はｐベース抵抗が低いため、矢印２９で示すように、正孔電流がエミッタ側へ流れやすくなる。その結果、ターンオフ時の正孔電流は、矢印２８（図４１）で示される経路よりも、矢印２９（図４２）で示される経路をより多く流れることになる。そのため、寄生ｎｐｎトランジスタ１２０（図５）のベースへ供給される電流が減ることになり、ＩＧＢＴ１０５のラッチアップが抑制される。
またｐベース層１４Ｖ内において、通常濃度ベース領域１４ｎ（図４１）の部分の不純物濃度は、比較例のＩＧＢＴ１００におけるｐベース層１４（図１５）の不純物濃度と同様とすることができる。これによりＩＧＢＴ１０５の電気的特性（閾値電圧など）を、比較例のＩＧＢＴ１００のものと同様とすることができる。
なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０５の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。
（実施の形態６）
図４３〜図４６を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０６の構成について説明する。なお図４３はＩＧＢＴ１０６のトランジスタセルをエミッタ側から示す図であり、また図４３においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０６は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＶと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｖ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ゲート電極ＥＶの第１の部分１（図４５で示されている部分）は、ゲート絶縁膜９を介して、通常濃度ベース領域１４ｎに覆われている。またゲート電極ＥＶの第２の部分１３（図４６で示されている部分）は、ゲート絶縁膜９を介して、高濃度ベース領域１４ｐに覆われている。
なお、上記以外の構成については、上述した実施の形態１または５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態５と同様の作用効果に加えて、さらに実施の形態１と同様の作用効果が得られる。よって、ＩＧＢＴ１０６のラッチアップがより抑制される。
（実施の形態７）
図４７〜図５０を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０７の構成について説明する。なお図４７はＩＧＢＴ１０７のトランジスタセルをエミッタ側から示す図であり、また図４７においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０７は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｗ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
ｐベース層１４Ｗは、ドリフト層８上に設けられており、ベース領域１４ｂおよびレトログレード領域１４ｑを有する。レトログレード領域１４ｑは、平面視（図４７）においてｐ+コンタクト領域３が位置する領域に設けられている。またレトログレード領域１４ｑは、半導体層のエミッタ電極１１側（図４８における上側）からベース領域１４ｂ中にレトログレード構造で形成されている。なおレトログレード構造の詳細については後述する。
なおレトログレード領域１４ｑは、たとえば、ＭｅＶレベルの高エネルギーで、開口部２６（図４７）を有するマスクパターンを用いてボロンを注入することにより形成することができる。
ゲート電極ＥＳは、ｎ+ソース領域２およびｐベース層１４Ｗのベース領域１４ｂを貫通してドリフト層８に侵入する第１の部分（図４９で示される部分）と、ｐ+コンタクト領域３およびｐベース層１４Ｗを貫通してドリフト層８に侵入する第２の部分（図５０で示される部分）とを含む。これら第１および第２の部分は一体に形成されている。すなわちゲート電極ＥＳは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
図４９および図５１を参照して、矢印ＬＩ（図４９）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｗのベース領域１４ｂのピーク濃度は５×１０17／ｃｍ3、ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図５０および図５２を参照して、矢印ＬＩＩ（図５０）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｗのベース領域１４ｂのピーク濃度は５×１０17／ｃｍ3、ｐベース層１４Ｗのレトログレード領域１４ｑのピーク濃度は１×１０18／ｃｍ3、ドリフト層８のピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。ｐベース層１４Ｗは、図５２の矢印に示すように、Ｚが大きくなるにつれて、すなわち深さが大きくなるにつれて、不純物濃度が増加するような不純物濃度プロファイル、すなわちレトログレードプロファイルを有する。言い換えれば、ｐベース層１４はレトログレード構造を有する。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、図５０におけるｐ+コンタクト領域３直下の領域にレトログレード領域１４ｑが設けられることによって、実施の形態５（図３８）と同様に、ラッチアップを防止する効果が得られる。またレトログレード構造によってｐベース層１４Ｗのうちｎ-ドリフト層８近傍の部分のｐベース抵抗を特に下げることができるので、この効果をより高めることができる。
なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０７の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。
（実施の形態８）
主に図５３を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０８は、実施の形態５の高濃度ベース領域１４ｐ（図３８）の代わりに高濃度ベース領域１４ｄを有している。高濃度ベース領域１４ｄは、高濃度ベース領域１４ｐと異なり、ゲート電極ＥＳよりも深く形成されている。
なお高濃度ベース領域１４ｄの平面パターンは、高濃度ベース領域１４ｐの平面パターンと同様である。
また、上記以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態５と同様にラッチアップを防止することができる。しかしながら、実効的なｎ-ドリフト層８の厚さＴｅ（図５３）が薄くなることによって主耐圧が低下してしまう。このような主耐圧の低下を防止するためには、図３８に示すように、ゲート電極ＥＳよりも浅く形成された高濃度ベース領域１４ｐを用いることが好ましい。
（実施の形態９）
図５４〜図５８を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０９の構成について説明する。なお図５４はＩＧＢＴ１０９のトランジスタセルをエミッタ側から示す図であり、また図５４においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１０９は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８Ｖ（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｖ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。ドリフト層８Ｖの構成は実施の形態２の場合とほぼ同様であり、ｐベース層１４Ｖの構成は実施の形態５の場合とほぼ同様である。
図５７および図５９を参照して、矢印ＬＩＸ（図５７）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの通常濃度ベース領域１４ｎピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図５８および図６０を参照して、矢印ＬＸ（図５８）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの高濃度ベース領域１４ｐのピーク濃度は１×１０18／ｃｍ3、ドリフト層８Ｖの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態２または５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態２と同様に、ラッチアップを防止する効果が得られる。また実施の形態５と同様の効果も得られるため、ラッチアップをより確実に防止することができる。
（実施の形態１０）
図６１〜図６５を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１１０の構成について説明する。なお図６１はＩＧＢＴ１１０のトランジスタセルをエミッタ側から示す図であり、また図６１においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１１０は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８Ｖ（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｗ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。ドリフト層８Ｖの構成は実施の形態２の場合とほぼ同様であり、ｐベース層１４Ｗの構成は実施の形態７の場合とほぼ同様である。
図６４および図６６を参照して、矢印ＬＸＶＩ（図６４）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｗのベース領域１４ｂのピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図６５および図６７を参照して、矢印ＬＸＶＩＩ（図６５）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｗのベース領域１４ｂのピーク濃度は５×１０17／ｃｍ3、ｐベース層１４Ｗのレトログレード領域１４ｑのピーク濃度は１×１０18／ｃｍ3、ドリフト層８Ｖの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態２または７の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態２と同様に、ラッチアップを防止する効果が得られる。また実施の形態７と同様の効果も得られるため、ラッチアップをより確実に防止することができる。
（実施の形態１１）
図６８〜図７２を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１１１の構成について説明する。なお図６８はＩＧＢＴ１１１のトランジスタセルをエミッタ側から示す図であり、また図６８においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
ＩＧＢＴ１１１は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＶと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ｎ型のドリフト層８Ｖ（第１の層）と、ｐ型（第２導電型）のｐベース層１４Ｖ（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
なおゲート電極ＥＶ、ドリフト層８Ｖ、およびｐベース層１４Ｖのそれぞれの構成は、実施の形態１、２、および５の場合とほぼ同様である。
図７１および図７３を参照して、矢印ＬＸＸＩＩＩ（図７１）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの通常濃度ベース領域１４ｎのピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
図７２および図７４を参照して、矢印ＬＸＸＩＶ（図７２）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４Ｖの高濃度ベース領域１４ｐのピーク濃度は１×１０18／ｃｍ3、ドリフト層８Ｖの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｖの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
なお、上記以外の構成については、上述した実施の形態１、２、または５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態５と同様に、ラッチアップを防止する効果が得られる。また実施の形態１および２と同様の効果も得られるため、ラッチアップをより確実に防止することができる。
なお上記各実施の形態の説明においては第１導電型がｎ型であり第２導電型がｐ型であるが、第１導電型がｐ型であり第２導電型がｎ型であってもよい。
また半導体層を得るために、たとえばエピタキシャル成長法またはＦＺ(Floating Zone)法によるウエハを使用することができる。
また電力用半導体装置は、ＩＧＢＴまたはＭＯＳＦＥＴに限定されるものではなく、たとえばＣＳＴＢＴであってもよい。
また電力用半導体装置は、たとえばシリコンデバイスであるが、これに限定されるものではなく、たとえば、近年開発が進められ、高効率が期待されるシリコンカーバイドデバイスであってもよい。
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
本発明は、トレンチに埋め込まれたゲート電極を有する電力用半導体装置に特に有利に適用され得る。
ＥＳ，ＥＶ ゲート電極、１ 第１の部分、２ ｎ+ソース領域（第１の領域）、３ ｐ+コンタクト領域（第２の領域）、４ エミッタコンタクト、５Ｓ，５Ｖ トレンチ、６ ｐ+コレクタ層（第４の層）、７ ｎ+バッファ層、８，８Ｖ，８Ｗ ドリフト層（第１の層）、８ｍ 低濃度領域（第１の低濃度領域）、８ｐ 高濃度領域（第１の高濃度領域）、９ ゲート絶縁膜、１０ 層間絶縁膜、１１ エミッタ電極（第２の電極）、１２ コレクタ電極（第１の電極）、１３ 第２の部分、１４，１４Ｖ，１４Ｗ ｐベース層（第２の層）、１４ｎ 通常濃度ベース領域（通常濃度領域）、１４ｄ，１４ｐ 高濃度ベース領域（第２の高濃度領域）、１０１〜１１１ ＩＧＢＴ（電力用半導体装置）。

Claims (13)

  1. 第１の電極と、
    前記第１の電極上に設けられた半導体層とを備え、
    前記半導体層の前記第１の電極に面する面と反対の面上にトレンチが形成されており、
    前記半導体層は、
    前記第１の電極上に設けられた第１導電型の第１の層と、
    前記第１の層上に設けられた第２導電型の第２の層と、
    前記第２の層上に設けられ、かつ前記第１導電型の第１の領域および前記第２導電型の第２の領域を有する第３の層とを含み、さらに
    前記第１および第２の領域の各々と接触する第２の電極と、
    前記トレンチの内壁を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極とを備え、
    前記ゲート電極は、前記第１の領域および前記第２の層を貫通して前記第１の層に侵入する第１の部分と、前記第２の領域および前記第２の層を貫通して前記第１の層に侵入する第２の部分とを含み、
    前記第１の部分が前記第１の層に侵入する深さに比して、前記第２の部分が前記第１の層に深く侵入している、電力用半導体装置。
  2. 前記トレンチのうち前記ゲート電極の前記第２の部分を埋め込む部分は、前記トレンチのうち前記ゲート電極の前記第１の部分を埋め込む部分に比して幅が広い、請求項１に記載の電力用半導体装置。
  3. 前記半導体層は、前記第１の電極および前記第１の層の間に、前記第２導電型の第４の層を含む、請求項１または２に記載の電力用半導体装置。
  4. 第１の電極と、
    前記第１の電極上に設けられた半導体層とを備え、
    前記半導体層の前記第１の電極に面する面と反対の面上にトレンチが形成されており、
    前記半導体層は、
    前記第１の電極上に設けられた第１導電型の第１の層と、
    前記第１の層上に設けられた第２導電型の第２の層と、
    前記第２の層上に設けられ、かつ前記第１導電型の第１の領域および前記第２導電型の第２の領域を有する第３の層とを含み、さらに
    前記第１および第２の領域の各々と接触する第２の電極と、
    前記トレンチの内壁を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極とを備え、
    前記ゲート電極は、前記第１の領域および前記第２の層を貫通して前記第１の層に侵入する第１の部分と、前記第２の領域および前記第２の層を貫通して前記第１の層に侵入する第２の部分とを含み、
    前記第１の層は、
    第１の低濃度領域と、
    前記ゲート絶縁膜を介して前記ゲート電極の前記第１および第２の部分のうち前記第２の部分のみを覆い、かつ前記第１の低濃度領域の不純物濃度に比して高い不純物濃度を有する第１の高濃度領域とを含む、電力用半導体装置。
  5. 前記半導体層は、前記第１の電極および前記第１の層の間に、前記第２導電型の第４の層を含む、請求項４に記載の電力用半導体装置。
  6. 前記第１の部分が前記第１の層に侵入する深さに比して、前記第２の部分が前記第１の層に深く侵入している、請求項４または５に記載の電力用半導体装置。
  7. 前記第２の層は、
    ベース領域と、
    平面視において前記第３の層の前記第１および第２の領域のうち前記第２の領域が位置する領域のみに設けられ、かつ前記半導体層の前記第２の電極側から前記ベース領域中にレトログレード構造で形成されたレトログレード領域とを含む、請求項４または５に記載の電力用半導体装置。
  8. 前記第２の層は、
    前記ゲート絶縁膜を介して前記第１の部分を覆う通常濃度領域と、
    前記ゲート絶縁膜を介して前記第２の部分を覆い、かつ前記通常濃度領域の不純物濃度に比して高い不純物濃度を有する第２の高濃度領域とを含む、請求項４または５に記載の電力用半導体装置。
  9. 前記第１の部分が前記第１の層に侵入する深さに比して、前記第２の部分が前記第１の層に深く侵入している、請求項８に記載の電力用半導体装置。
  10. 第１の電極と、
    前記第１の電極上に設けられた半導体層とを備え、
    前記半導体層の前記第１の電極に面する面と反対の面上にトレンチが形成されており、
    前記半導体層は、
    前記第１の電極上に設けられた第１の層と、
    前記第１の層上に設けられた第２導電型の第２の層と、
    前記第２の層上に設けられ、かつ前記第１導電型の第１の領域および前記第２導電型の第２の領域を有する第３の層とを含み、さらに
    前記第１および第２の領域の各々と接触する第２の電極と、
    前記トレンチの内壁を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極とを備え、
    前記ゲート電極は、前記第１の領域および前記第２の層を貫通して前記第１の層に侵入する第１の部分と、前記第２の領域および前記第２の層を貫通して前記第１の層に侵入する第２の部分とを含み、
    前記第１の層は、
    前記第１導電型の第１の低濃度領域と、
    前記ゲート絶縁膜を介して前記第２の部分を覆い、かつ前記第１の低濃度領域の不純物濃度に比して高い不純物濃度を有する前記第１導電型の第１の高濃度領域と、
    前記ゲート絶縁膜を介して前記第１の部分を覆い、かつ前記第２の層の不純物濃度に比して低い不純物濃度を有する前記第２導電型の第２の低濃度領域とを含む、電力用半導体装置。
  11. 前記半導体層は、前記第１の電極および前記第１の層の間に、前記第２導電型の第４の層を含む、請求項１０に記載の電力用半導体装置。
  12. 第１の電極と、
    前記第１の電極上に設けられた半導体層とを備え、
    前記半導体層の前記第１の電極に面する面と反対の面上にトレンチが形成されており、
    前記半導体層は、
    前記第１の電極上に設けられた第１導電型の第１の層と、
    前記第１の層上に設けられた第２導電型の第２の層と、
    前記第２の層上に設けられ、かつ前記第１導電型の第１の領域および前記第２導電型の第２の領域を有する第３の層とを含み、さらに
    前記第１および第２の領域の各々と接触する第２の電極と、
    前記トレンチの内壁を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチに埋め込まれたゲート電極とを備え、
    前記ゲート電極は、前記第１の領域および前記第２の層を貫通して前記第１の層に侵入する第１の部分と、前記第２の領域および前記第２の層を貫通して前記第１の層に侵入する第２の部分とを含み、
    前記第２の層は、
    前記ゲート絶縁膜を介して前記第１の部分を覆う通常濃度領域と、
    前記ゲート絶縁膜を介して前記第２の部分を覆い、かつ前記通常濃度領域の不純物濃度に比して高い不純物濃度を有する第２の高濃度領域とを含み、
    前記第１の部分が前記第１の層に侵入する深さに比して、前記第２の部分が前記第１の層に深く侵入している、電力用半導体装置。
  13. 前記半導体層は、前記第１の電極および前記第１の層の間に、前記第２導電型の第４の層を含む、請求項１２に記載の電力用半導体装置。
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