KR101213061B1 - 전력용 반도체장치 - Google Patents

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KR101213061B1
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Abstract

반도체층은, 제1도전형의 제1층(8)과, 제2도전형의 제2층과, 제3층을 갖는다. 제3층은, 제1도전형의 제1영역과, 제2도전형의 제2영역을 갖는다. 제2 전극(11)은, 제1 및 제2영역의 각각과 접촉하고 있다. 반도체층의 제1 전극(12)을 향하는 면과는 반대의 면 위에 트렌치가 형성되어 있다. 게이트 전극(EV)은 게이트 절연막(9)을 개재하여 트렌치에 매립되어 있다. 게이트 전극(EV)은, 제1영역 및 제2층을 관통해서 제1층 (8)에 침입하는 제1 부분(1)과, 제2영역 및 제2층을 관통해서 제1층 (8)에 침입하는 제2 부분(13)을 포함한다. 제1 부분(1)이 제1층(8)에 침입하는 깊이에 비해, 제2 부분(13)이 제1층(8)에 깊게 침입하고 있다.

Description

전력용 반도체장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, 전력용 반도체장치에 관한 것으로서, 특히 트렌치에 매립된 게이트 전극을 갖는 전력용 반도체장치에 관한 것이다.
전력용 반도체장치에는, 대용량의 전력을 제어하기 위한 무접점의 스위치로서 사용되는 것이 있다. 이와 같은 대용량의 장치는, 예를 들면, 에너지절약화가 진행되는 에어컨, 냉장고, 세탁기 등의 가전제품의 인버터 회로에 응용되거나, 신간센이나 지하철 등의 전차의 모터 제어에 응용되고 있다. 더구나 최근에는 지구환경을 생각하여, 전력용 반도체장치는, 전기 모터와 엔진을 병용해서 달리는 하이브리드?카의 인버터?컨버터 제어용에 응용되거나, 태양광 발전 또는 풍력 발전용의 컨버터 용도에 응용되고 있다. 이와 같이 전력용 반도체장치의 응용 분야는 넓어지고 있다.
상기한 것과 같은 전력용 반도체장치로서, 예를 들면 IGBT(Insulated Gate Bipolar Transistor)가 있다. IGBT는, 대전류를 저손실로 제어하는 대표적인 스위칭소자이다.
여기에서 IGBT의 동작 원리에 대해 간단하게 서술한다.
첫 번째로 턴온에 대해 설명한다. 게이트-에미터 사이에 충분한 양의 전압(예를 들면 +15V)이 인가됨으로써, IGBT의 표면측에 위치하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 턴온한다. 그러면 콜렉터 p+층과, n-드리프트층 사이가 순 바이어스되어, p+층으로부터 n-층으로 정공의 주입이 발생한다. 그러면 주입된 정공의 전하량에 대응하는 양의 전자가 n- 드리프트층에 집중하여, n- 드리프트층의 저항 저하(전도도 변조)가 발생한다. 이에 따라 IGBT는 온 상태가 된다.
두 번째로 턴오프에 대해 설명한다. 게이트-에미터 사이의 전압이 저하되면, IGBT의 표면측에 위치하는 MOSFET가 턴오프한다. 그러면 콜렉터 p+층으로부터의 정공 주입이 정지하여, n- 드리프트층이 공핍화함으로써, 이미 주입되어 있었던 정공은 에미터측으로 유출하여, 전류가 차단된다.
여기에서 상기 온 상태에서의 전도도 변조에 의한 n- 드리프트층의 저항 저하는 디바이스의 저저항화를 의미하고, 그 때의 콜렉터-에미터 사이의 전압을 「온 전압」으로 부른다. 또한 턴오프시의 잔류 정공에 의한 전류가 스위칭 로스로 된다. 즉 저저항화를 위해 정공 및 전자(총칭해서 캐리어로 부른다)가 n- 드리프트층 내에 주입될수록, 턴오프시에 캐리어의 잔류에 의한 손실(스위칭 로스)이 증가하게 된다. 즉 온 전압과 스위칭 로스 사이에는 트레이드오프의 관계가 존재한다.
이 트레이드오프 특성을 개선하기 위해, 미세화 기술을 사용해서 트랜지스터 셀 밀도를 향상시킨 트렌치형 IGBT가 개시되어 있다. 트렌치형 IGBT는, 반도체층 위에 형성된 트렌치 내부에 게이트 절연막을 개재하여 매립된 게이트 전극을 갖는다. 트렌치를 형성하기 위한 기술은, 예를 들면 일본국 6-291178호 공보에 개시되어 있다. 또한 IGBT 이외에, 드리프트층 내의 캐리어 밀도를 향상시킨 CSTBT(Carrier Stored Trench-gate Bipolar Transistor) 및 IEGT(Injection Enhanced Gate Transistor) 등이 개발되어 있다.
그런데 부하 단락이나 암(arm) 단락 등 예기치 않는 동작이 발생한 경우, 대전류?고전압이 IGBT에 인가된다. 이와 같은 경우에도 IGBT소자는, 어느 정도의 에너지까지는 견딜 수 있을 필요가 있다. 단락 발생시에 게이트가 오프하여 콜렉터 전압이 상승, 전류가 감쇠하는 과정에서는, n- 드리프트층에 축적된 캐리어(정공)가, dv/dt, 즉 콜렉터-에미터간 전압의 시간 미분값에 대응해서 배출된다. 그 때의 정공전류 경로가 MOSFET의 npn 기생 트랜지스터의 베이스 영역을 통과해서 흐른 경우, IGBT가 래치업하기 쉬워진다고 하는 문제가 있다.
래치업을 방지하기 위한 기술로서는, 예를 들면 일본국 특개 2008-021918호 공보에 개시되어 있는 것이 있다. 이 공보에 따르면 반도체장치는, 제1도전형의 콜렉터층과, 제2도전형의 반도체층과, 제1도전형의 베이스 영역과, 제2도전형의 에미터 영역과, 제1 트렌치와, 제1 게이트 전극과, 제2 트렌치와, 제2 게이트 전극과, 베이스 영역과 에미터 영역에 접속된 에미터 전극과, 콜렉터층에 접속된 콜렉터 전극을 갖는다. 반도체층은 콜렉터층 위에 형성되어 있다. 베이스 영역은 반도체층의 표면에 형성되어 있다. 에미터 영역은 베이스 영역의 표면의 일부에 형성되어 있다. 제1 트렌치는, 에미터 영역의 표면으로부터 반도체층에 도달할 때까지 파내져 있다. 제1 게이트 전극은, 제1 트렌치 내에 제1 절연막을 개재하여 매립되어 있다. 제2 트렌치는, 에미터 영역 이외의 베이스 영역의 표면으로부터 반도체층에 도달할 때까지 파내져 있다. 제2 게이트 전극은, 제2 트렌치 내에 제2 절연막을 개재하여 매립되어 있다. 제2 트렌치는 제1 트렌치보다도 깊다.
상기 일본국 특개 2008-021918호 공보의 기술에 따르면, IGBT의 본래의 게이트 전극인 제1 게이트 전극 이외에, 제2 게이트, 즉 래치업 방지를 위한 전용의 게이트를 별도 설치하지 않으면 안된다. 이 결과, IGBT의 구조가 크게 바뀌기 때문에, IGBT의 전기적 특성도 크게 변동해 버린다고 하는 문제가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 그 목적은, 래치업의 발생을 방지할 수 있는 전력용 반도체장치를 제공하는 것이다.
본 발명의 전력용 반도체장치는, 제1 및 제2 전극과, 반도체층과, 게이트 절연막과, 게이트 전극을 갖는다. 반도체층은 제1 전극 위에 설치되어 있다. 반도체층은, 제1도전형의 제1층과, 제2도전형의 제2층과, 제3층을 갖는다. 제1층은 제1 전극 위에 설치되어 있다. 제2층은 제1층 위에 설치되어 있다. 제3층은, 제2층 위에 설치되어 있다. 제3층은, 제1도전형의 제1영역과, 제2도전형의 제2영역을 갖는다. 제2 전극은, 제1 및 제2영역의 각각과 접촉되어 있다. 반도체층의 제1 전극을 향하는 면과 반대의 면 위에 트렌치가 형성되어 있다. 게이트 절연막은, 트렌치의 내벽을 피복하고 있다. 게이트 전극은 게이트 절연막을 개재하여 트렌치에 매립되어 있다. 게이트 전극은, 제1영역 및 제2층을 관통해서 제1층에 침입하는 제1 부분과, 제2영역 및 제2층을 관통해서 제1층에 침입하는 제2 부분을 포함한다. 제1 부분이 제1층에 침입하는 깊이에 비해, 제2 부분이 제1층에 깊게 침입하고 있다.
본 발명의 전력용 반도체장치에 따르면, 게이트 전극의 제2 부분은, 게이트 전극의 제1 부분이 제1층에 침입하는 깊이에 비해, 제1층에 깊게 침입하고 있다. 이에 따라 제2 부분의 근방을 흐르는 전류가 커지고, 반대로 제1 부분의 근방을 흐르는 전류가 작아진다. 따라서 제1영역의 바로 아래에 있어서 제2층 내부를 면내 방향으로 흐르는 전류를 작게 할 수 있다. 이에 따라 래치업의 발생을 방지할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 실시예 1에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 2～도 5는 도 1의, 선 II-II, 선 III-III, 선 IV-IV, 및 선 V-V의 각각에 따르는 개략적인 부분 단면도이다.
도 6은 도 3의 화살표 VI를 따른 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 7은 도 4의 화살표 VII을 따른 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 8 및 도 9는 도 3 및 도 4의 각각의 일부 확대도로서, 턴오프시의 정공 전류의 거동을 도시한 도면이다.
도 10은 IGBT의 트렌치의 깊이와 전계의 강도 프로파일의 관계의 시뮬레이션 결과를 나타낸 그래프이다.
도 11은 비교예의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 12～도 14는 도 11의, 선 XII-XII, 선 XIII-XIII, 및 선 XIV-XIV의 각각을 따르는 개략적인 부분 단면도이다.
도 15 및 도 16은 도 13 및 도 14의 각각의 일부 확대도이며, 턴오프시의 정공 전류의 거동을 도시한 도면이다.
도 17은 본 발명의 실시예 2에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 18～도 20은 도 17의, 선 XVIII-XVIII, 선 XIX-XIX, 및 선 XX-XX의 각각을 따르는 개략적인 부분 단면도이다.
도 21 및 도 22는 도 19의 화살표 XXI와, 도 20의 화살표 XXII의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 23 및 도 24는 도 19 및 도 20의 각각의 일부 확대도이며, 턴오프시의 정공 전류의 거동을 도시한 도면이다.
도 25는 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 26～도 28은 도 25의, 선 XXVI-XXVI, 선 XXVII-XXVII, 및 선 XXVIII-XXVIII의 각각을 따르는 개략적인 부분 단면도이다.
도 29는 본 발명의 실시예 4에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 30～도 32는 도 29의, 선 XXX-XXX, 선 XXXI-XXXI, 및 선 XXXII-XXXII을 따른 개략적인 부분 단면도이다.
도 33 및 도 34는 도 31의 화살표 XXXIII와, 도 32의 화살표 XXXIV의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 35는 본 발명의 실시예 5에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 36～도 38은 도 35의, 선 XXXVI-XXXVI, 선 XXXVII-XXXVII, 및 선 XXXVIII-XXXVIII의 각각을 따르는 개략적인 부분 단면도이다.
도 39 및 도 40은 도 37의 화살표 XXXIX와, 도 38의 화살표 XL의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 41 및 도 42는 도 37 및 도 38의 각각의 일부 확대도이며, 턴오프시의 정공 전류의 거동을 도시한 도면이다.
도 43은 본 발명의 실시예 6에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 44～도 46은 도 43의, 선 XLIV-XLIV, 선 XLV-XLV, 및 선 XLVI-XLVI의 각각을 따르는 개략적인 부분 단면도이다.
도 47은 본 발명의 실시예 7에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 48～도 50은 도 47의, 선 XLVIII-XLVIII, 선 XLIX-XLIX, 및 선 L-L의 각각을 따르는 개략적인 부분 단면도이다.
도 51 및 도 52는 도 49의 화살표 LI와, 도 50의 화살표 LII의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 53은 본 발명의 실시예 8에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이다.
도 54는 본 발명의 실시예 9에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 55～도 58은 도 54의, 선 LV-LV, 선 LVI-LVI, 선 LVII-LVII, 및 선 LVIII-LVIII의 각각을 따르는 개략적인 부분 단면도이다.
도 59 및 도 60은 도 57의 화살표 LIX와, 도 58의 화살표 LX의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 61은 본 발명의 실시예 10에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 62～도 65는 도 61의, 선 LXII-LXII, 선 LXIII-LXIII, 선 LXIV-LXIV, 및 선 LXV-LXV의 각각을 따르는 개략적인 부분 단면도이다.
도 66 및 도 67은 도 64의 화살표 LXVI와, 도 65의 화살표 LXVII의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
도 68은 본 발명의 실시예 11에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 평면도이다.
도 69～도 72는 도 68의, 선 LXIX-LXIX, 선 LXX-LXX, 선 LXXI-LXXI, 및 선 LXXII-LXXII의 각각을 따르는 개략적인 부분 단면도이다.
도 73 및 도 74는 도 71의 화살표 LXXIII와, 도 72의 화살표 LXXIV의 각각을 따르는 불순물 농도 프로파일을 개략적으로 도시한 도면이다.
이하, 본 발명의 일 실시예에 대해 도면에 근거하여 설명한다.
이때 일부의 도면에 있어서 XYZ 좌표계의 좌표축이 표시되어 있다. X 방향은 게이트 전극의 연장 방향이고, Y 방향은 트랜지스터의 스트라이프 셀에 있어서의 각 스트라이프의 연장 방향이며, Z 방향은 두께 방향이다. 또한, Z축의 제로점은 제3층(n+ 소스 영역 및 p+ 콘택 영역)과 에미터 전극 11의 계면의 위치이며, Z축의 양의 방향은 제로점에서 반도체층 쪽으로 향하는 방향이다.
(실시예 1)
도 1～도 5을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(101)의 구성에 대해 설명한다. 이때, 도 1은 IGBT(101)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 1에 있어서는 도면을 보기 쉽게 하기 위해, 후술하는 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(101)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 EV와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 n- 드리프트층(8)(제1층)과, p형(제2도전형)의 p베이스층(14)(제2층)과, 이하에서 설명하는 제3층을 갖는다.
제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다. n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, 평면에서 볼 때(도 1), 트렌치(5V)와 수직방향으로 스트라이프 형상으로 형성되어 있다. 즉 n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의해, 소위 스트라이프 셀이 구성되어 있다.
p+ 콜렉터층(6)은, 콜렉터 전극(12) 위에 설치되어 있다. n+ 버퍼층(7)은 p+ 콜렉터층(6) 위에 설치되어 있다. n- 드리프트층(8)은 n+ 버퍼층(7) 위에 설치되어 있다. 즉 n- 드리프트층(8)은, p+ 콜렉터층(6) 및 n+ 버퍼층(7)을 개재하여 콜렉터 전극(12) 위에 설치되어 있다. p 베이스층(14)은 n- 드리프트층(8) 위에 설치되어 있다. 제3층, 즉 n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, p 베이스층(14) 위에 설치되어 있다.
상기한 반도체층의 콜렉터 전극(12)을 향하는 면과 반대의 면(도 1에서 도시되어 있는 면) 위에 트렌치(5V)가 형성되어 있다. 게이트 절연막(9)은, 트렌치(5V)의 내벽을 피복하고 있다. 게이트 전극 EV는 게이트 절연막(9)을 개재하여 트렌치(5V)에 매립되어 있다.
게이트 전극 EV는, n+ 소스 영역(2) 및 p 베이스층(14)을 관통해서 n- 드리프트층(8)에 침입하는 제1 부분(1)과, p+ 콘택 영역(3) 및 p 베이스층(14)을 관통해서 n- 드리프트층(8)에 침입하는 제2 부분(13)을 포함한다. 또한 제1 부분(1) 및 제2 부분(13)은 일체로 형성되어 있다. 즉 게이트 전극 EV는, 평면에서 볼 때, n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의한 스트라이프 형t상의 배열을 가로지르도록 설치되어 있다. 이에 따라, n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, 서로 동전위가 되도록 구성되어 있다.
또한 게이트 전극 EV의 제1 부분(1) 및 제2 부분(13)의 각각은, 두께 D1 및 D2(도 2)를 갖는다. 두께 D2는 두께 D1보다도 크다. 따라서 제1 부분(1)(도 3)이 n- 드리프트층(8)에 침입하는 깊이에 비해, 제2 부분(13)(도 4)이 n- 드리프트층(8)에 깊게 침입하고 있다. 트렌치(5V) 중 제1 부분(1) 및 제2 부분(13)의 각각을 매립하는 부분은, 폭 W1 및 W2(도 1)를 갖는다. 따라서 트렌치(5V) 중 제2 부분(13)을 매립하는 부분은, 트렌치(5V) 중 제1 부분(1)을 매립하는 부분에 비해 폭이 넓다.
에미터 전극(11)은 에미터 콘택(4)(도 3, 도 4)의 위치에서 n+ 소스 영역(2) 및 p+ 콘택 영역(3)의 각각과 접촉하고 있다. 또한 에미터 전극(11)은 층간 절연막(10)에 의해 게이트 전극 EV와 절연되어 있다.
이때, 구체적인 치수로서는, 600V 클래스의 IGBT에서는, 예를 들면 두께 D1이 약 6μm, 두께 D2가 약 7μm로 된다. 즉 트렌치(5V) 중 게이트 전극 EV의 제1 부분(1)을 매립하는 부분의 깊이가 약 6μm, 트렌치(5V) 중 게이트 전극 EV의 제2 부분(13)을 매립하는 부분의 깊이가 약 7μm으로 된다. 또한 트렌치(5V)의 폭 W1이 약 1μm, 폭 W2가 약 1.4μm으로 된다.
또한 n+ 소스 영역(2) 및 p+ 콘택 영역(3)의 각각의 두께가 약 1μm, p 베이스층(14)의 두께가 약 3μm로 된다.
도 3 및 도 6을 참조하여, 화살표 VI(도 3)를 따른 불순물 농도 프로파일에 있어서의 피크 농도를 단위 체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, n- 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 4 및 도 7을 참조하여, 화살표 VII(도 4)을 따른 불순물 농도 프로파일에 있어서의 피크 농도를 단위 체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, n- 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
다음에 게이트 전극 EV의 형성방법의 개략에 대해 설명한다.
도 1을 참조하여, 우선 반도체층이 준비되고, 이 반도체층 위에 트렌치(5V)의 평면 패턴에 대응하는 개구부를 갖는 에칭 마스크가 형성된다. 다음에 이 에칭 마스크를 사용해서 반도체층의 에칭이, 예를 들면 드라이에칭법에 의해 행해진다. 이 에칭시에, 마이크로 로딩 효과에 의해, 개구부의 폭이 넓은 부분 쪽이 좁은 부분에 비해 깊게 에칭된다. 즉 트렌치(5V)의 폭 W1의 부분에 비해, 트렌치(5V)의 폭 W2의 부분 쪽이, 보다 깊게 에칭된다. 구체적으로는, 트렌치(5V)는, 예를 들면, 폭 W1=1μm의 부분의 깊이가 6μm이 되고, 폭 W2=1.4μm의 부분의 깊이가 7μm이 되어, 마이크로 로딩 효과에 의해 1μm의 깊이의 차이가 발생한다.
다음에, 트렌치(5V)의 내벽을 피복하도록, 게이트 절연막(9)이 형성된다. 그리고 게이트 절연막(9)을 개재하여 트렌치(5V)를 메우도록, 게이트 전극 EV가 형성된다.
이상에 의해 게이트 전극 EV로서, 트렌치(5V)의 폭 W1의 부분 중에 두께 D1을 갖는 제1 부분(1)이 형성되고, 또한 트렌치(5V)의 폭 W2의 부분 중에 두께 D2를 갖는 제2 부분(13)이 형성된다.
다음에 IGBT(101)의 동작에 대해 설명한다.
우선 IGBT(101)의 온 상태에 대해 설명한다. 온 상태에 있어서는, 콜렉터 전극(12)측으로부터 에미터 전극(11)측으로, 화살표 15(도 3)로 나타낸 것과 같이 전류가 흐른다.
다음에, IGBT(101)가 턴오프되었을 때의 정공 전류의 거동에 대해 설명한다. 이상적으로는, 턴오프시의 정공 전류는, 화살표 20d(도 4)에 나타낸 것과 같이 Z방향을 따라 p+ 콘택 영역(3)으로 빠져나간다. 그러나 실제로는, 정공 전류는, 이하에서 설명한 것과 같이, 보다 복잡한 흐름 방식을 따른다.
주로 도 8을 참조하여, 턴오프일 때, n- 드리프트층(8)에 충만한 정공은, p 베이스층(14)로부터 연장되는 공핍층에 의해 에미터 전극(11)(도 3)측으로 배출된다. 이때, 게이트 전극 EV(도 2)의 제1 부분(1)의 저부에 발생하는 강전계 영역(16)에 의해, 일부의 정공 전류는, 도면 중 화살표 17로 나타낸 것과 같이 제1 부분(1)의 저부를 경유해서 제1 부분(1)의 측벽을 통과한다.
도 9을 참조하여, 또한 다른 일부의 정공 전류는, 게이트 전극 EV(도 2)의 제2 부분(13)의 저부에서 발생하는 강전계 영역(19)에 의해, 도면 중 화살표 20으로 나타낸 것과 같이 제2 부분(13)의 저부를 경유해서 제2 부분(13)의 측벽을 통과하여, 에미터측으로 흐른다.
화살표 17(도 8) 및 화살표 20(도 9)의 각각에 대응하는 전류밀도의 값을 비교하면, 화살표 17에 대응하는 전류밀도 쪽이 작은 값으로 된다. 이 이유는, 게이트 전극 EV(도 2)의 제1 부분(1) 쪽이 제2 부분(13) 쪽보다도 얕은 것에 의해, 강전계 영역(16)의 전계 쪽이 강전계 영역(19)의 전계보다도 작아지기 때문이다. 이하에서, 이 전계의 대소 관계의 검증 결과에 대해 설명한다.
도 10을 참조하여, 트렌치의 깊이가 1.6μm, 1.8μm, 2.0μm, 및 2.2μm인 각각의 경우에 대해, Z 방향(두께 방향)을 따르는 위치(도 9에 있어서의 파선 화살표를 따르는 위치)에 있어서의 Z 방향의 전계강도 E를 시뮤레이션한 결과를, 강도 프로파일 G1～G4로서 나타낸다. 그 결과, 게이트 절연막(9) 중에서의 전계강도 RI, 및 트렌치 저부에 있어서의 n- 드리프트층(8) 중에서의 전계강도 RS 모두, 트렌치의 깊이가 얕은 쪽이 작아졌다.
상기 설명한 것과 같이 강전계 영역 16(도 8)의 전계 쪽이 강전계 영역 19(도 9)의 전계보다도 작기 때문에, 턴오프시의 정공 전류는, 화살표 17(도 8) 및 화살표 20(도 9)으로 나타낸 경로 중, 주로 화살표 20으로 나타낸 경로를 통과한다. 즉 상기한 전계강도의 차이에 의해, 화살표 17로 나타낸 경로를 통과하는 정공 전류가 작아진다.
더구나 도 5를 참조하여, 정공 전류 중 화살표 17(도 8)로 나타낸 경로로 통과해 왔던 것은, 화살표 17m으로 더 나타낸 것과 같이, 실리콘 메사 영역, 즉 1쌍의 트렌치(5V)(도 1)에 끼워진 n+ 소스 길이 SL에 걸치는 영역을 흐른다. 이 전류는, 기생 npn 트랜지스터(120)에 있어서, p 베이스 길이 BL을 갖는 베이스 영역을 경유해서 에미터측으로 흐른다. 즉 이 전류는 기생 npn 트랜지스터(120)의 베이스 전류에 기여한다.
가령 이 베이스 전류가 과대로 되었다고 하면, 기생 npn 트랜지스터(120)에 있어서 콜렉터측으로부터 에미터측을 향해 래치업 전류 121이 흐른다. 즉 래치업이 생겨 버린다. 특히 핀치 저항 18(Rpin)이 큰 경우, 기생 npn 트랜지스터(120)의 증폭율 hFE가 커져, 래치업 파괴가 생기는 일이 있다.
그렇지만 본 실시예에 따르면, 상기한 것과 같이 화살표 17(도 8)의 경로를 통과하는 정공 전류가 작으므로, 화살표 17에 계속해서 흐르는 전류, 즉 화살표 17m(도 5)의 경로를 통과하는 정공 전류가 작다. 이 결과, 기생 npn 트랜지스터(120)를 흐르는 베이스 전류가 억제되므로, IGBT(101)의 래치업이 억제된다.
이때 화살표 20으로 표시되는 정공 전류는, 기생 npn 트랜지스터(120)가 형성되어 있지 않은 영역을 흘러 에미터측으로 배출되므로, 래치업의 원인으로는 되지 않는다.
다음에 비교예의 IGBT(100)에 대해 설명한다.
도 11을 참조하여, 비교예의 IGBT(100)의 반도체층에는 트렌치(5S)가 형성되어 있다. 트렌치(5S)의 전체는 폭 W1을 갖는다. 즉 트렌치(5S)는 균일한 폭을 갖는다.
더구나 도 12～도 14을 참조하여, 게이트 전극 ES는 게이트 절연막(9)을 개재하여 트렌치(5S)(도 11)에 매립되어 있다. 게이트 전극 ES의 전체는 두께 D1(도 12)을 갖는다. 즉 게이트 전극 ES는 균일한 두께를 갖는다.
도 15 및 도 16을 참조하여, 상기한 두께의 균일성에 의해, 강전계 영역 16Z(도 15)와 19Z(도 16)는, 거의 동일하게 된다. 이 때문에 턴오프시에, 화살표 20Z(도 16)의 경로 뿐만 아니라, 화살표 17Z(도 15)의 경로에도 큰 정공 전류가 흐른다. 이 결과, 기생 npn 트랜지스터(120)(도 5)의 베이스 전류가 과대로 됨으로써, IGBT(100)가 래치업하기 쉽다.
특히 턴오프 시간이 빠른 경우, 즉 콜렉터?에미터간 전압의 시간 미분(dV/dt)이 큰 경우에는, 스무스하게 정공 전류가 에미터측으로 배출되지 않고, p 베이스층(14)으로 정공의 막힘이 생기기 때문에, IGBT(100)가 파괴에 이르기 쉽다. 또한, 콜렉터 전류가 큰 경우도, n- 드리프트층(8) 내부에 축적되는 캐리어 밀도가 크기 때문에 턴오프시의 정공 전류가 커지므로, IGBT(100)가 파괴에 이르기 쉽다.
래치업의 발생의 억제만을 목적으로 하는 것이라면, IGBT(100)의 핀치 저항 18(도 15)이 작아지면 된다. 이것을 위해서는, 예를 들면, 첫 번째로 n+ 소스 길이 SL을 작게 하거나지, 두 번째로 p 베이스 길이 BL을 크게 하거나, 또는 세 번째로 p 베이스층(14)의 불순물 농도를 높이거나 하는 3가지 대책이 고려된다. 제1 대책에 있어서는, 보다 고도한 미세가공기술을 필요로 하고, 또한 n+ 소스 길이 SL이 과도하게 작아지면 임계전압 및 온 전압의 격차가 커진다. 제2 대책은, 채널 저항을 증가시킴으로써 온 전압의 상승을 초래한다. 제3 대책은, 임계전압을 상승시켜 버린다. 이와 같이 IGBT(100)의 래치업의 발생을 단순한 방법으로 억제하려고 하면, 디바이스의 기본 특성에 악영향이 생긴다.
이에 대하여, 본 실시예의 IGBT(101)에 따르면, n+ 소스 길이 SL, p 베이스 길이 BL, 또는 p 베이스층(14)의 불순물 농도의 조정에 의존하지 않고, 래치업을 방지할 수 있다. 즉 디바이스의 기본 특성에 관한 상기한 것과 같은 악영향을 피하면서, 래치업의 발생을 방지할 수 있다.
또한 마이크로 로딩 효과를 응용함으로써, 부분적으로 깊이가 다른 트렌치(5V)를, 1회의 트렌치 에칭으로 형성할 수 있다.
이때, 본 실시예에 있어서는 IGBT에 대해 설명했지만, IGBT(101)(도 2～도 4)의 구조 중 p+ 콜렉터층(6)을 설치하지 않는 구조를 사용함으로써, 본 실시예와 동일한 효과를 MOSFET에 있어서 얻을 수 있다.
(실시예 2)
도 17～도 20을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(102)의 구성에 대해 설명한다. 이때 도 17은 IGBT(102)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 17에 있어서는 도를면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(102)은, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8V)(제1층)와, p형(제2도전형)의 p 베이스층(14)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
드리프트층(8V)는 n+ 버퍼층(7) 위에 설치되어 있다. 즉 드리프트층(8V)은, p+ 콜렉터층(6) 및 n+ 버퍼층(7)을 개재하여 콜렉터 전극(12) 위에 설치되어 있다. 또한 드리프트층(8V)는 저농도 영역(8m)(제1 저농도 영역) 및 고농도 영역(8p)(제1 고농도 영역)을 갖는다. 고농도 영역(8p)은, 도 18에 나타낸 것과 같이 저농도 영역(8m)의 에미터 전극(11)측에 매립되어 있고, 저농도 영역(8m)의 불순물 농도에 비해 높은 불순물 농도를 갖는다.
이때, 고농도 영역(8p)의 두께는, 본 실시예에 있어서는, 예를 들면 7μm이다. 또한 고농도 영역(8p)은, 예를 들면, MeV 레벨의 고에너지에서, 마스크 패턴을 사용해서 인을 주입함으로써 형성할 수 있다.
p 베이스층(14)은 드리프트층(8V) 위에 설치되어 있다.
상기한 반도체층의 콜렉터 전극(12)을 향하는 면과 반대의 면(도 17로 나타나 있는 면) 위에, 폭 W1을 갖는 트렌치(5S)가 형성되어 있다. 게이트 절연막(9)은, 트렌치(5S)의 내벽을 피복하고 있다. 게이트 전극 ES는 게이트 절연막(9)을 개재하여 트렌치(5S)에 매립되어 있다.
게이트 전극 ES는, n+ 소스 영역(2) 및 p 베이스층(14)을 관통해서 드리프트층(8V)에 침입하는 제1 부분(도 19에 도시되는 부분)과, p+ 콘택 영역(3) 및 p 베이스층(14)을 관통해서 드리프트층(8V)에 침입하는 제2 부분(도 20에 도시되는 부분)을 포함한다. 이들 제1 및 제2 부분은 일체로 형성되어 있다. 즉 게이트 전극 ES는, 평면에서 볼 때, n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의한 스트라이프 형태의 배열을 가로지르도록 설치되어 있다. 이에 따라 n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, 서로 동전위가 되도록 구성되어 있다.
또한 게이트 전극 ES의 제1 부분(도 19에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 또한 고농도 영역(8p)을 개재하지 않고, 드리프트층(8V)의 저농도 영역(8m)으로 덮여 있다. 또한 게이트 전극 ES의 제2 부분(도 20에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 드리프트층(8V)의 고농도 영역(8p)으로 덮여 있다. 이때 이 고농도 영역(8p)은 저농도 영역(8m)으로 덮여 있다.
에미터 전극(11)은 에미터 콘택(4)(도 3, 도 4)의 위치에서 n+ 소스 영역(2) 및 p+ 콘택 영역(3)의 각각과 접촉하고 있다. 또한 에미터 전극(11)은 층간 절연막(10)에 의해 게이트 전극 ES와 절연되어 있다.
도 19 및 도 21을 참조하여, 화살표 XXI(도 19)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 20 및 도 22를 참조하여, 화살표 XXII(도 20)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, 드리프트층(8V)의 고농도 영역(8p)의 피크 농도는 1×1015/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 트렌치(5S) (도 17) 중 p+ 콘택 영역(3)을 관통하고 있는 부분(도 20에 도시되어 부분)의 저부에만, 고농도 영역(8p)이 설치되어 있다. 이에 따라 강전계 영역(16)(도 23)의 전계쪽이 강전계 영역 23(도 24)의 전계보다도 작아진다. 이 때문에, 턴오프시의 정공 전류는, 화살표 17(도 23) 및 화살표 20(도 24)로 나타낸 경로 중, 주로 화살표 20으로 나타낸 경로를 통과한다. 즉 상기한 전계강도의 차이에 의해, 화살표 17로 나타낸 경로를 통과하는 정공 전류가 작아진다. 이 결과, 실시예 1의 경우와 동일한 효과가 얻어진다. 즉 IGBT(102)의 래치업이 억제된다.
이때, 본 실시예에 있어서는 IGBT에 대해 설명했지만, IGBT(102)의 구조 중 p+ 콜렉터층(6)을 설치하지 않는 구조를 사용함으로써, 본 실시예와 동일한 효과를 MOSFET에 있어서 얻을 수 있다.
(실시예 3)
도 25～도 28을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(103)의 구성에 대해 설명한다. 이때 도 25는 IGBT(103)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 25에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(103)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 EV와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8V)(제1층)과, p형(제2도전형)의 p 베이스층(14)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
게이트 전극 EV의 제1 부분(1)(도 27에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하고, 또한 고농도 영역(8p)을 개재하지 않고, 드리프트층(8V)의 저농도 영역(8m)으로 덮여 있다. 게이트 전극 EV의 제2 부분(13)(도 28에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 드리프트층(8V)의 고농도 영역(8p)(제1 고농도 영역)으로 덮여 있다. 고농도 영역(8p)은 저농도 영역(8m)(제1 저농도 영역)으로 덮여 있다.
이때 고농도 영역(8p)의 두께는, 본 실시예에 있어서는, 예를 들면 8μm이다. 또한 고농도 영역(8p)은, 예를 들면, MeV 레벨의 고에너지로, 마스크 패턴을 사용해서 인을 주입함으로써 형성할 수 있다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1 또는 2의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 1 및 2과 동일한 효과가 얻어진다.
(실시예 4)
도 29～도 34를 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(104)의 구성에 대해 설명한다. 이때 도 29는 IGBT(104)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 29에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10),및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(104)은, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, 드리프트층(8W)(제1층)과, p형(제2도전형)의 p 베이스층(14)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
드리프트층(8W)는 n+ 버퍼층(7) 위에 설치되어 있다. 즉 드리프트층(8W)은, p+ 콜렉터층(6) 및 n+ 버퍼층(7)을 개재하여 콜렉터 전극(12) 위에 설치되어 있다. 또한 드리프트층(8W)는, n형의 저농도 영역(8m)(제1 저농도 영역)과, n형의 고농도 영역(8p)(제1 고농도 영역)과, p형의 저농도 영역(25)을 갖는다. 고농도 영역(8p)은, 도 32에 나타낸 것과 같이, 저농도 영역(8m)의 에미터 전극(11)측에 매립되어 있고, 저농도 영역(8m)의 불순물 농도에 비해 높은 불순물 농도를 갖는다.
저농도 영역(25)은, 도 31에 나타낸 것과 같이, 저농도 영역(8m)의 에미터 전극(11)측에 배치되어 있고, p 베이스층(14)의 불순물 농도에 비해 낮은 불순물 농도를 갖는다. 저농도 영역(25)은, 예를 들면, MeV 레벨의 고에너지로, 마스크 패턴을 사용해서 붕소를 주입함으로써 형성할 수 있다.
p 베이스층(14)은 드리프트층(8W) 위에 설치되어 있다.
게이트 전극 ES는, n+ 소스 영역(2) 및 p 베이스층(14)을 관통해서 드리프트층(8W)에 침입하는 제1 부분(도 31에서 도시되는 부분)과, p+ 콘택 영역(3) 및 p 베이스층(14)을 관통해서 드리프트층(8W)에 침입하는 제2 부분(도 32에 도시되는 부분)을 포함한다. 이들 제1 및 제2 부분은 일체로 형성되어 있다. 즉 게이트 전극 ES는, 평면에서 볼 때, n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의한 스트라이프 형의 배열을 가로지르도록 설치되어 있다. 이에 따라 n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, 서로 동전위가 되도록 구성되어 있다.
또한 게이트 전극 ES의 제2 부분(도 32에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 드리프트층(8W)의 고농도 영역(8p)으로 덮여 있다. 이때 이 고농도 영역(8p)은 저농도 영역(8m)으로 덮여 있다. 또한 게이트 전극 ES의 제1 부분(도 31에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 드리프트층(8W)의 저농도 영역(25)으로 덮여 있다.
도 31 및 도 33을 참조하여, 화살표 XXXIII(도 31)을 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, 드리프트층(8W)의 저농도 영역(25)의 피크 농도는 3×1014/㎤, 드리프트층(8W)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 32 및 도 34를 참조하여, 화살표 XXXIV(도 32)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 피크 농도는 5×1017/㎤, 드리프트층(8W)의 고농도 영역(8p)의 피크 농도는 1×1015/㎤, 드리프트층(8W)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 2의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 2와 동일한 효과가 얻어진다. 더구나, 게이트 전극 ES의 제1 부분(도 31에 도시되어 있는 부분)이 저농도 영역(25)으로 덮여 있음으로써, 채널 길이가 연장되어 있다. 이 때문에, 온 전압을 상승시키지 않고, 턴오프시의 트렌치 저부의 전계를 완화할 수 있다.
이때 본 실시예에 있어서는 IGBT에 대해 설명했지만, IGBT(104)의 구조 중 p+ 콜렉터층(6)을 설치하지 않는 구조를 사용함으로써, 본 실시예와 동일한 효과를 MOSFET에 있어서 얻을 수 있다.
(실시예 5)
도 35～도 38을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(105)의 구성에 대해 설명한다. 이때, 도 35는 IGBT(105)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 35에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(105)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8)(제1층)과, p형(제2도전형)의 p 베이스층(14V)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
p 베이스층(14V)은, 드리프트층(8) 위에 설치되어 있고, 통상 농도 베이스 영역(14n)(통상 농도 영역)과, 고농도 베이스 영역(14p)(제2 고농도 영역)을 갖는다. 고농도 베이스 영역(14p)은, 통상 농도 베이스 영역(14n)의 불순물 농도에 비해 높은 불순물 농도를 갖는다.
또한 통상 농도 베이스 영역(14n) 및 고농도 베이스 영역(14p)의 각각은, 도 36에 나타낸 것과 같이, 반도체층에 있어서, n+ 소스 영역(2) 및 p+ 콘택 영역(3)의 바로 아래에 배치되어 있다. 즉 통상 농도 베이스 영역(14n) 및 고농도 베이스 영역(14p)은, n+ 소스 영역(2) 및 p+ 콘택 영역(3)과 마찬가지로, 스트라이프 형태로 형성되어 있다.
보다 상세하게는, 통상 농도 베이스 영역(14n) 및 고농도 베이스 영역(14p)의 각각은, 에미터측에 있어서 n+ 소스 영역(2) 및 p+ 콘택 영역(3)과 동일한 평면 형상을 갖는다. 또한 p 베이스층(14V)은, 에미터측에서 콜렉터측을 향함에 따라, 통상 농도 베이스 영역(14n)이 고농도 베이스 영역(14p)로 서서히 침식해 가는 것과 같은 형상을 갖는다. 이와 같은 고농도 베이스 영역(14p)는, 예를 들면, 개구부 26(도 35)을 갖는 마스크 패턴을 사용하여, 150keV의 에너지로 붕소를 주입함으로써 형성할 수 있다.
상기한 반도체층의 콜렉터 전극(12)을 향하는 면과는 반대의 면(도 35에 도시되어 있는 면) 위에, 폭 W1을 갖는 트렌치(5S)가 형성되어 있다. 게이트 절연막(9)은, 트렌치(5S)의 내벽을 피복하고 있다. 게이트 전극 ES는 게이트 절연막(9)을 개재하여 트렌치(5S)에 매립되어 있다.
게이트 전극 ES는, n+ 소스 영역(2)과 통상 농도 베이스 영역(14n)을 관통해서 드리프트층(8)에 침입하는 제1 부분(도 37에서 도시되는 부분)과, p+ 콘택 영역(3) 및 고농도 베이스 영역(14p)을 관통해서 드리프트층(8)에 침입하는 제2 부분(도 38에 도시되는 부분)을 포함한다. 이들 제1 및 제2 부분은 일체로 형성되어 있다. 즉 게이트 전극 ES는, 평면에서 볼 때, n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의한 스트라이프 형태의 배열을 가로지르도록 설치되어 있다. 이에 따라 n+ 소스 영역(2) 및 p+ 콘택 영역(3)은, 서로 동전위가 되도록 구성되어 있다.
또한 게이트 전극 ES의 제1 부분(도 37에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 통상 농도 베이스 영역(14n)으로 덮여 있다. 또한 게이트 전극 ES의 제2 부분(도 38에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 고농도 베이스 영역(14p)으로 덮여 있다.
도 37 및 도 39를 참조하여, 화살표 XXXIX(도 37)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 통상 농도 베이스 영역(14n)의 피크 농도는 5×1017/㎤, 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 38 및 도 40을 참조하여, 화살표 XL(도 38)을 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 고농도 베이스 영역(14p)의 피크 농도는 1×1018/㎤, 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, p 베이스층(14V) 내부에 있어서 고농도 베이스 영역(14p)(도 42)의 부분은 p 베이스 저항이 낮기 때문에, 화살표 29로 나타낸 것과 같이 정공 전류가 에미터측으로 흐르기 쉬워진다. 그 결과, 턴오프시의 정공 전류는, 화살표 28(도 41)로 표시되는 경로보다도, 화살표 29(도 42)로 표시되는 경로를 보다 많이 흐르게 된다. 그 때문에, 기생 npn 트랜지스터(120)(도 5)의 베이스에 공급되는 전류가 줄어들게 되어, IGBT(105)의 래치업이 억제된다.
또한 p 베이스층(14V) 내부에 있어서, 통상 농도 베이스 영역(14n)(도 41)의 부분의 불순물 농도는, 비교예의 IGBT(100)에 있어서의 p 베이스층(14)(도 15)의 불순물 농도와 동일하게 할 수 있다. 이에 따라 IGBT(105)의 전기적 특성(임계전압 등)을, 비교예의 IGBT(100)의 것과 동일하게 할 수 있다.
이때, 본 실시예에 있어서는 IGBT에 대해 설명했지만, IGBT(105)의 구조 중 p+ 콜렉터층(6)을 설치하지 않는 구조를 사용함으로써, 본 실시예와 동일한 효과를 MOSFET에 있어서 얻을 수 있다.
(실시예 6)
도 43～도 46을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(106)의 구성에 대해 설명한다. 이때, 도 43은 IGBT(106)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 43에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(106)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 EV와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8)(제1층)과, p형(제2도전형)의 p 베이스층(14V)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
게이트 전극 EV의 제1 부분(1)(도 45에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 통상 농도 베이스 영역(14n)으로 덮여 있다. 또한 게이트 전극 EV의 제2 부분(13)(도 46에 도시되어 있는 부분)은, 게이트 절연막(9)을 개재하여, 고농도 베이스 영역(14p)으로 덮여 있다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1 또는 5의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 5와 동일한 작용 효과 이외에, 실시예 1과 동일한 작용 효과가 더 얻어진다. 따라서, IGBT(106)의 래치업이 보다 억제된다.
(실시예 7)
도 47～도 50을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(107)의 구성에 대해 설명한다. 이때, 도 47은 IGBT(107)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 47에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10),및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(107)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8)(제1층)과, p형(제2도전형)의 p 베이스층(14W)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
p 베이스층(14W)는, 드리프트층(8) 위에 설치되어 있고, 베이스 영역(14b) 및 레트로그레이드(retrograde) 영역(14q)을 갖는다. 레트로그레이드 영역(14q)은, 평면에서 볼 때(도 47)에 있어서 p+ 콘택 영역(3)이 위치하는 영역에 설치되어 있다. 또한 레트로그레이드 영역(14q)은, 반도체층의 에미터 전극(11)측(도 48에 있어서의 상측)으로부터 베이스 영역(14b) 내부에 레트로그레이드 구조로 형성되어 있다. 이때 레트로그레이드 구조의 상세에 관해서는 후술한다.
이때 레트로그레이드 영역(14q)은, 예를 들면, MeV 레벨의 고에너지로, 개구부(26)(도 47)를 갖는 마스크 패턴을 사용해서 붕소를 주입함으로써 형성할 수 있다.
게이트 전극 ES는, n+ 소스 영역(2) 및 p 베이스층(14W)의 베이스 영역(14b)을 관통해서 드리프트층(8)에 침입하는 제1 부분(도 49에서 도시되는 부분)과, p+ 콘택 영역(3) 및 p 베이스층(14W)를 관통해서 드리프트층(8)에 침입하는 제2 부분(도 50에 도시되는 부분)을 포함한다. 이들 제1 및 제2 부분은 일체로 형성되어 있다. 즉 게이트 전극 ES는, 평면에서 볼 때, n+ 소스 영역(2) 및 p+ 콘택 영역(3)에 의한 스트라이프 형태의 배열을 로지르도록 설치되어 있다. 이에 따라 + 소스 영역(2) 및 p+ 콘택 영역(3)은, 서로 동전위가 되도록 구성되어 있다.
도 49 및 도 51을 참조하여, 화살표 LI(도 49)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14W)의 베이스 영역(14b)의 피크 농도는 5×1017/㎤, 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 50 및 도 52를 참조하여, 화살표 LII(도 50)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14)의 베이스 영역(14b)의 피크 농도는 5×1017/㎤, p 베이스층(14W)의 레트로그레이드 영역(14q)의 피크 농도는 1×1018/㎤, 드리프트층(8)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다. p 베이스층(14W)은, 도 52의 화살표로 나타낸 것과 같이, Z가 커짐에 따라, 즉 깊이가 커짐에 따라서, 불순물 농도가 증가하도록 하는 불순물 농도 프로파일, 즉 레트로그레이드 프로파일을 갖는다. 바꿔 말하면, p 베이스층(14W)은 레트로그레이드 구조를 갖는다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 도 50에 있어서의 p+ 콘택 영역(3) 바로 아래의 영역에 레트로그레이드 영역(14q)가 설치됨으로써, 실시예 5(도 38)와 마찬가지로, 래치업을 방지하는 효과가 얻어진다. 또한 레트로그레이드 구조에 의해 p 베이스층(14W) 중 n- 드리프트층(8) 근방의 부분의 p 베이스 저항을 특히 낮출 수 있으므로, 이 효과를 더욱 높일 수 있다.
이때 본 실시예에 있어서는 IGBT에 대해 설명했지만, IGBT(107)의 구조 중 p+ 콜렉터층(6)을 설치하지 않는 구조를 사용함으로써, 본 실시예와 동일한 효과를 MOSFET에 있어서 얻을 수 있다.
(실시예 8)
주로 도 53을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(108)는, 실시예 5의 고농도 베이스 영역(14p)(도 38) 대신에 고농도 베이스 영역(14d)을 갖고 있다. 고농도 베이스 영역(14d)은, 고농도 베이스 영역(14p)과 달리, 게이트 전극 ES보다도 깊게 형성되어 있다.
이때 고농도 베이스 영역(14d)의 평면 패턴은, 고농도 베이스 영역(14p)의 평면 패턴과 동일하다.
또한, 상기 이외의 구성에 대해서는, 전술한 실시예 5의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 5와 마찬가지로 래치업을 방지할 수 있다. 그렇지만, 실효적인 n-드리프트층(8)의 두께 Te(도 53)가 얇아짐으로써 주내압이 저하해 버린다. 이와 같은 주내압의 저하를 방지하기 위해서는, 도 38에 나타낸 것과 같이 게이트 전극 ES보다도 얕게 형성된 고농도 베이스 영역(14p)을 사용하는 것이 바람직하다.
(실시예 9)
도 54～도 58을 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(109)의 구성에 대해 설명한다. 이때 도 54는 IGBT(109)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 54에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(109)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8V)(제1층)과, p형(제2도전형)의 p 베이스층(14V)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다. 드리프트층(8V)의 구성은 실시예 2의 경우와 거의 동일하며, p 베이스층(14V)의 구성은 실시예 5의 경우와 거의 동일하다.
도 57 및 도 59를 참조하여, 화살표 LIX(도 57)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 통상 농도 베이스 영역(14n)의 피크 농도는 5×1017/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 58 및 도 60을 참조하여, 화살표 LX(도 58)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 고농도 베이스 영역(14p)의 피크 농도는 1×1018/㎤, 드리프트층(8V)의 고농도 영역(8p)의 피크 농도는 1×1015/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 2 또는 5의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 2와 마찬가지로, 래치업을 방지하는 효과가 얻어진다. 또한 실시예 5과 동일한 효과도 얻어지기 때문에, 래치업을 더욱 확실하게 방지할 수 있다.
(실시예 10)
도 61～도 65를 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(110)의 구성에 대해 설명한다. 이때, 도 61은 IGBT(110)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 61에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(110)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 ES와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8V)(제1층)과, p형(제2도전형)의 p 베이스층(14W)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다. 드리프트층(8V)의 구성은 실시예 2의 경우와 거의 동일하며, p 베이스층(14W)의 구성은 실시예 7의 경우와 거의 동일하다.
도 64 및 도 66을 참조하여, 화살표 LXVI(도 64)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14W)의 베이스 영역(14b)의 피크 농도는 5×1017/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 65 및 도 67을 참조하여, 화살표 LXVII(도 65)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14W)의 베이스 영역(14b)의 피크 농도는 5×1017/㎤, p 베이스층(14W)의 레트로그레이드 영역(14q)의 피크 농도는 1×1018/㎤, 드리프트층(8V)의 고농도 영역(8p)의 피크 농도는 1×1015/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 2 또는 7의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 2와 마찬가지로, 래치업을 방지하는 효과가 얻어진다. 또한 실시예 7과 동일한 효과도 얻어지기 때문에, 래치업을 더욱 확실하게 방지할 수 있다.
(실시예 11)
도 68～도 72를 참조하여, 본 실시예의 전력용 반도체장치로서의 IGBT(111)의 구성에 대해 설명한다. 이때 도 68은 IGBT(111)의 트랜지스터 셀을 에미터측에서 나타낸 도면이고, 또한 도 68에 있어서는 도면을 보기 쉽게 하기 위해, 에미터 전극(11), 층간 절연막(10), 및 게이트 절연막(9)이 도시되어 있지 않다.
IGBT(111)는, 콜렉터 전극(12)(제1 전극)과, 에미터 전극(11)(제2 전극)과, 게이트 절연막(9)과, 게이트 전극 EV와, 층간 절연막(10)과, 반도체층을 갖는다. 반도체층은, 콜렉터 전극(12) 위에 설치되어 있고, p형(제2도전형)의 p+ 콜렉터층(6)(제4층)과, n형(제1도전형)의 n+ 버퍼층(7)과, n형의 드리프트층(8V)(제1층)과, p형(제2도전형)의 p 베이스층(14V)(제2층)과, 제3층을 갖는다. 제3층은, n형의 n+ 소스 영역(2)(제1영역)과, p형의 p+ 콘택 영역(3)(제2영역)을 갖는다.
이때, 게이트 전극 EV, 드리프트층(8V), 및 p 베이스층(14V)의 각각의 구성은, 실시예 1, 2, 및 5의 경우와 거의 동일하다.
도 71 및 도 73을 참조하여, 화살표 LXXIII(도 71)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, n+ 소스 영역(2)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 통상 농도 베이스 영역(14n)의 피크 농도는 5×1017/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
도 72 및 도 74를 참조하여, 화살표 LXXIV(도 72)를 따르는 불순물 농도 프로파일에 있어서의 피크 농도를 단위체적당의 이온 개수로서 예시하면, p+ 콘택 영역(3)의 피크 농도는 1×1019/㎤, p 베이스층(14V)의 고농도 베이스 영역(14p)의 피크 농도는 1×1018/㎤, 드리프트층(8V)의 고농도 영역(8p)의 피크 농도는 1×1015/㎤, 드리프트층(8V)의 저농도 영역(8m)의 피크 농도는 1.5×1014/㎤, n+ 버퍼층(7)의 피크 농도는 1×1016/㎤, p+ 콜렉터층(6)의 피크 농도는 1×1019/㎤이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1, 2, 또는 5의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시예에 따르면, 실시예 5과 마찬가지로, 래치업을 방지하는 효과가 얻어진다. 또한 실시예 1 및 2과 동일한 효과도 얻어지기 때문에, 래치업을 더욱 확실하게 방지할 수 있다.
이때, 상기 각 실시예의 설명에 있어서는 제1도전형이 n형이며 제2도전형이 p형이지만, 제1도전형이 p형이며 제2도전형이 n형이어도 된다.
또한 반도체층을 얻기 위해, 예를 들면 에피택셜 성장법 또는 FZ(Floating Zone)법에 의한 웨이퍼를 사용할 수 있다.
또한 전력용 반도체장치는, IGBT 또는 MOSFET에 한정되는 것이 아니고, 예를 들면 CSTBT이어도 된다.
또한 전력용 반도체장치는, 예를 들면 실리콘 디바이스이지만, 이것에 한정되는 것이 아니고, 예를 들면, 최근 개발이 진행되고, 고효율이 기대되는 실리콘 카바이드 디바이스이어도 된다.
본 발명을 상세하게 설명하고 나타내 왔지만, 이것은 던자 예시를 위한 것으로, 한정적으로 해석되어서는 안되고, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.
ES, EV 게이트 전극, 1 제1 부분, 2 n+ 소스 영역(제1영역), 3 p+ 콘택 영역(제2영역), 4 에미터 콘택, 5S,5V 트렌치, 6 p+ 콜렉터층(제4층), 7 n+ 버퍼층, 8,8V,8W 드리프트층(제1층), 8m 저농도 영역(제1 저농도 영역), 8p 고농도 영역(제1 고농도 영역), 9 게이트 절연막, 10 층간 절연막, 11 에미터 전극(제2 전극), 12 콜렉터 전극(제1 전극), 13 제2 부분, 14,14V,14W p 베이스층(제2층), 14n 통상 농도 베이스 영역(통상 농도 영역), 14d,14p 고농도 베이스 영역(제2 고농도 영역), 101～111 IGBT(전력용 반도체장치).

Claims (17)

  1. 제1 전극과,
    상기 제1 전극 위에 설치된 반도체층을 구비하고,
    상기 반도체층의 상기 제1 전극을 향하는 면과는 반대의 면 위에 트렌치가 형성되어 있고,
    상기 반도체층은,
    상기 제1 전극 위에 설치된 제1도전형의 제1층과,
    상기 제1층 위에 설치된 제2도전형의 제2층과,
    상기 제2층 위에 설치되고, 또한 상기 제1도전형의 제1영역 및 상기 제2도전형의 제2영역을 갖는 제3층을 포함하고,
    상기 제1 및 제2영역의 각각과 접촉하는 제2 전극과,
    상기 트렌치의 내벽을 피복하는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 트렌치에 매립된 게이트 전극을 더 구비하고,
    상기 게이트 전극은, 상기 제1영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제1 부분과, 상기 제2영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제2 부분을 포함하고,
    상기 제1 부분이 상기 제1층에 침입하는 깊이에 비해, 상기 제2 부분이 상기 제1층에 깊게 침입하고 있는, 전력용 반도체장치.
  2. 제 1항에 있어서,
    상기 트렌치 중 상기 게이트 전극의 상기 제2 부분을 매립하는 부분은, 상기 트렌치 중 상기 게이트 전극의 상기 제1 부분을 매립하는 부분에 비해 폭이 넓은, 전력용 반도체장치.
  3. 제 1항에 있어서,
    상기 반도체층은, 상기 제1 전극 및 상기 제1층 사이에, 상기 제2도전형의 제4층을 포함하는, 전력용 반도체장치.
  4. 제1 전극과,
    상기 제1 전극 위에 설치된 반도체층을 구비하고,
    상기 반도체층의 상기 제1 전극을 향하는 면과는 반대의 면 위에 트렌치가 형성되어 있고,
    상기 반도체층은,
    상기 제1 전극 위에 설치된 제1도전형의 제1층과,
    상기 제1층 위에 설치된 제2도전형의 제2층과,
    상기 제2층 위에 설치되고, 또한 상기 제1도전형의 제1영역 및 상기 제2도전형의 제2영역을 갖는 제3층을 포함하고,
    상기 제1 및 제2영역의 각각과 접촉하는 제2 전극과,
    상기 트렌치의 내벽을 피복하는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 트렌치에 매립된 게이트 전극을 더 구비하고,
    상기 게이트 전극은, 상기 제1영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제1 부분과, 상기 제2영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제2 부분을 포함하고,
    상기 제1층은,
    제1 저농도 영역과,
    상기 게이트 절연막을 개재하여 상기 제2 부분을 덮고, 또한 상기 제1 저농도 영역의 불순물 농도에 비해 높은 불순물 농도를 갖는 제1 고농도 영역을 포함하는, 전력용 반도체장치.
  5. 제 4항에 있어서,
    상기 반도체층은, 상기 제1 전극 및 상기 제1층 사이에, 상기 제2도전형의 제4층을 포함하는, 전력용 반도체장치.
  6. 제 4항에 있어서,
    상기 제1 부분이 상기 제1층에 침입하는 깊이에 비해, 상기 제2 부분이 상기 제1층에 깊게 침입하고 있는, 전력용 반도체장치.
  7. 제 4항에 있어서,
    상기 제2층은,
    베이스 영역과,
    평면에서 볼 때 상기 제2영역이 위치하는 영역에 설치되고, 또한 상기 반도체층의 상기 제2 전극측으로부터 상기 베이스 영역 내부에 레트로그레이드 구조로 형성된 레트로그레이드 영역을 포함하는, 전력용 반도체장치.
  8. 제 4항에 있어서,
    상기 제2층은,
    상기 게이트 절연막을 개재하여 상기 제1 부분을 덮는 통상 농도 영역과,
    상기 게이트 절연막을 개재하여 상기 제2 부분을 덮고, 또한 상기 통상 농도 영역의 불순물 농도에 비해 높은 불순물 농도를 갖는 제2 고농도 영역을 포함하는, 전력용 반도체장치.
  9. 제 8항에 있어서,
    상기 제1 부분이 상기 제1층에 침입하는 깊이에 비해, 상기 제2 부분이 상기 제1층에 깊게 침입하고 있는, 전력용 반도체장치.
  10. 제1 전극과,
    상기 제1 전극 위에 설치된 반도체층을 구비하고,
    상기 반도체층의 상기 제1 전극을 향하는 면과는 반대의 면 위에 트렌치가 형성되어 있고,
    상기 반도체층은,
    상기 제1 전극 위에 설치된 제1층과,
    상기 제1층 위에 설치된 제2도전형의 제2층과,
    상기 제2층 위에 설치되고, 또한 제1도전형의 제1영역 및 상기 제2도전형의 제2영역을 갖는 제3층을 포함하고,
    상기 제1 및 제2영역의 각각과 접촉하는 제2 전극과,
    기 트렌치의 내벽을 피복하는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 트렌치에 매립된 게이트 전극을 더 구비하고,
    상기 게이트 전극은, 상기 제1영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제1 부분과, 상기 제2영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제2 부분을 포함하고,
    상기 제1층은,
    상기 제1도전형의 제1 저농도 영역과,
    상기 게이트 절연막을 개재하여 상기 제2 부분을 덮고, 또한 상기 제1 저농도 영역의 불순물 농도에 비해 높은 불순물 농도를 갖는 상기 제1도전형의 제1 고농도 영역과,
    상기 게이트 절연막을 개재하여 상기 제1 부분을 덮고, 또한 상기 제2층의 불순물 농도에 비해 낮은 불순물 농도를 갖는 상기 제2도전형의 제2 저농도 영역을 포함하는, 전력용 반도체장치.
  11. 제 10항에 있어서,
    상기 반도체층은, 상기 제1 전극 및 상기 제1층 사이에, 상기 제2도전형의 제4층을 포함하는, 전력용 반도체장치.
  12. 제1 전극과,
    상기 제1 전극 위에 설치된 반도체층을 구비하고,
    상기 반도체층의 상기 제1 전극을 향하는 면과는 반대의 면 위에 트렌치가 형성되어 있고,
    상기 반도체층은,
    상기 제1 전극 위에 설치된 제1도전형의 제1층과,
    상기 제1층 위에 설치된 제2도전형의 제2층과,
    상기 제2층 위에 설치되고, 또한 상기 제1도전형의 제1영역 및 상기 제2도전형의 제2영역을 갖는 제3층을 포함하고,
    상기 제1 및 제2영역의 각각과 접촉하는 제2 전극과,
    상기 트렌치의 내벽을 피복하는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 트렌치에 매립된 게이트 전극을 더 구비하고,
    상기 게이트 전극은, 상기 제1영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제1 부분과, 상기 제2영역 및 상기 제2층을 관통해서 상기 제1층에 침입하는 제2 부분을 포함하고,
    상기 제2층은,
    상기 게이트 절연막을 개재하여 상기 제1 부분을 덮는 통상 농도 영역과,
    상기 게이트 절연막을 개재하여 상기 제2 부분을 덮고, 또한 상기 통상 농도 영역의 불순물 농도에 비해 높은 불순물 농도를 갖는 제2 고농도 영역을 포함하며,
    상기 제1 부분이 상기 제1층에 침입하는 깊이에 비해, 상기 제2 부분이 상기 제1층에 깊게 침입하고 있는, 전력용 반도체장치.
  13. 제 12항에 있어서,
    상기 반도체층은, 상기 제1 전극 및 상기 제1층 사이에, 상기 제2도전형의 제4층을 포함하는, 전력용 반도체장치.
  14. 삭제
  15. 제 12항에 있어서,
    상기 제2 고농도 영역은, 상기 게이트 전극보다도 얕게 형성되어 있는, 전력용 반도체장치.
  16. 삭제
  17. 삭제
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