JP6742925B2 - 半導体装置、及びそれを用いた電力変換装置 - Google Patents
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Description
リカバリー状態の直前にスイッチ付きダイオード部122を非導通にしてもカソードドリフト層81内の正孔キャリアが残存する。この正孔キャリアの存在によってリカバリー電流の低減には限界があり、これら構造による更なるダイオードの導通損失とリカバリー損失のトレードオフ特性の改善は難しかった。
前記半導体基板の第1表面側に設けられた第1導電型のカソード領域と、
前記カソード領域の前記第1表面側に隣接するカソード電極と、
前記半導体基板の前記第1表面側とは反対側の第2表面側に設けられたアノード領域と、
前記アノード領域の前記第2表面側に隣接するアノード電極と、
ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、を備えた半導体装置であって、
前記ゲート電極は前記第2表面から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部に、前記ゲート絶縁膜に囲われ、
前記アノード領域は、前記第1表面側から前記第2表面側に向かって順に、第2導電型の第1アノード領域と、第1導電型のウェル領域と、第2導電型の第2アノード領域と、
を含んで構成され、
前記第1アノード領域は、前記ウェル領域により前記第2アノード領域および前記アノード電極と分離されており、
前記ウェル領域および前記第2アノード領域は共に、前記アノード電極に接続され、かつ、前記半導体基板と分離されており、
前記第1アノード領域、前記ウェル領域、および前記第2アノード領域は共に、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記アノード電極に対し前記ゲート電極に負バイアスが印加された際、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に反転層が形成され、かつ前記カソード電極に対し前記アノード電極に正バイアスが印加された際、前記ウェル領域に形成される反転層から前記半導体基板で構成されるドリフト層に正孔が注入され、
前記第1アノード領域、ウェル領域、第2アノード領域は、2つの前記ゲート電極に挟まれるように設けられ、
前記第1アノード領域、ウェル領域、第2アノード領域は前記第2表面側に複数設けられ、
前記第1アノード領域、ウェル領域、第2アノード領域を挟む2つの前記ゲート電極の間隔は、前記ゲート電極と前記ゲート電極の各々に隣接する他のゲート電極との間隔よりも狭いことを特徴とするものである。
前記ゲート電極は、一つの前記トレンチの相異なる側壁に接しており、
前記第2表面側から前記第1表面側に向かって幅が広くなるサイドウォール形状のサイドゲート型ゲート電極であることを特徴とするものである。
前記カソード領域に、キャリアのライフタイム制御を行うライフタイム制御領域が設けられていることを特徴とするものである。
当該半導体装置に順方向電流が流れる導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記ゲート電極は、前記第1アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間において、前記ゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低い電圧が印加され、
当該半導体装置が非導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とするものである。
前記ゲート電極は、一部のゲート電極が第1ゲート端子に接続されていると共に、残部のゲート電極が第2ゲート端子に接続され、前記一部のゲート電極と前記残部のゲート電極とは前記第1、第2ゲート端子を介して互いに独立した制御が可能であることを特徴とするものである。
当該半導体装置に順方向電流が流れ導通期間において、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第1ゲート端子に接続される一部のゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低く、かつ前記ウェル領域に反転層を形成する閾値電圧よりも高いバイアスが印加されることを特徴とするものである。
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第2ゲート端子に接続される残部のゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低いバイアスが印加されることを特徴とするものである。
当該半導体装置が非導通期間において、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とするものである。
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第1ゲート端子に接続される一部のゲート電極、もしくは、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される残部のゲート電極とが、
前記第1アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加されることを特徴とするものである。
当該半導体装置に、駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とするものである。
当該半導体装置に、第1のゲート端子と第2のゲート端子とを有し前記第1のゲート端子と前記第2のゲート端子に、それぞれ互いに異なる駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とするものである。
2、85…ゲート絶縁膜
3…絶縁ゲート
4、89…P-型アノード層(領域)
6、80…アノード電極
7、81…N-型カソードドリフト層(領域,基板)
8、82…N+型カソード層(領域)
9、83…カソード電極
12、87…P型アノード層(領域)
13…アノード−カソード間に印加する順方向電圧
14…ゲート−アノード間に印加する正電圧
15…ドリフト層から引き抜かれる電子キャリア
16…接地電位
17…PNPトランジスタ
18…NPNトランジスタ
19…PNPトランジスタ17のベース抵抗
20…ドリフト層から引き抜かれる電子キャリアによる電子電流
21…PNPトランジスタ17のベース電位
22…ベース電位21の上昇に伴い流れる正孔電流
23…特許文献2の構造におけるゲート負電圧印加時の順方向特性
24…特許文献2の構造におけるゲート正電圧印加時の順方向特性
25…低い電流密度の状態
26…高い電流密度の状態
27…P型アノード層
28…ショットキーもしくはオーミック接触(障壁)
29、88…N型ウェル層
30…オーミック接触(障壁)
31…ゲート−アノード間に印加する負電圧
32…電子蓄積層
33…ドリフト層から引き抜かれる電子キャリア
34…本発明の実施例1記載の構造100における、ゲート負電圧時の順方向特性
35…本発明の実施例1記載の構造100における、ゲートゼロバイアス時の順方向特性
36…本発明の実施例1記載の構造100におけるゲート正電圧時の順方向特性
41…本発明を適用したダイオードのゲートの入力信号
42…対アームのIGBTのゲートの入力信号
43…ダイオードの導通状態
44…ダイオードのリカバリー直前の伝導度変調が抑制された状態
45…ダイオードの逆方向状態
46…正電圧のパルス入力信号
47…直流電源
48…誘導性負荷
49…本発明の実施例1記載の構造100におけるリカバリー電流特性
50…対アームIGBT
51…本発明実施例1記載の構造100におけるカソード−アノード間電圧特性
52…従来構造におけるリカバリー電流特性
53…サイドゲート型のゲート絶縁膜
54…サイドゲート型のゲート電極
55…サイドゲート型の絶縁ゲート
56…絶縁膜(酸化膜)
57…絶縁ゲートに対し対向する領域から回りこんでアノード電極に戻る正孔によるリカバリー電流の経路
58…正孔によるリカバリー電流の経路
59…キャリアライフタイムが低減されたN-型カソードドリフト層
60…アノード電極のトレンチ加工時に用いるマスク
61…N型アノード層を形成する不純物イオン注入
62…P型アノード層を形成する不純物イオン注入
63…ライフタイムキラーの照射
64…制御回路
65…IGBT
66…本発明を適用したダイオード
67…IGBTとダイオードの絶縁ゲートを駆動する駆動回路
68…誘導性負荷
69…直流電圧(電力)源
70…IGBT
71…IGBT70の絶縁ゲート(端子)
72…IGBT70と逆並列接続のダイオード
73…正孔蓄積層
74…N-ドリフト層に注入され、伝導度変調に寄与する正孔キャリア
75…N-ドリフト層に注入され、伝導度変調に寄与する電子キャリア
76…ダブルゲート型IGBT
77…ダブルゲート型IGBT76の絶縁ゲート1
78…ダブルゲート型IGBT76の絶縁ゲート2
79…従来構造におけるカソード−アノード間電圧特性
84…トレンチ分離部
90…P型アノード補助層
99…本発明を適用したダイオード100のカソード・アノード間電圧
100…本発明の第1実施形態の絶縁ゲート型(ゲート制御型)の半導体装置
101…第一の絶縁ゲート電極
102…第二の絶縁ゲート電極
103…第一の絶縁ゲートGs
104…第二の絶縁ゲートGc
105…第一のゲート配線Gs
106…第二のゲート配線Gc
107…本発明を適用したダイオード100に流れる電流
108…ダイオードが導通状態である期間
109…ダイオードがリカバリー状態である期間
110…ダイオードが逆方向バイアス状態である期間
111…正電圧146を印加し、低キャリア濃度化するのに必要な時間
112…正電圧146を印加した後、負電圧の初期電圧状態に戻すまで保持する時間
113…ゲート電極の集合パターン
114…ゲート電極とゲート配線のコンタクト層
115…第一のサイドゲート型の絶縁ゲートGs
116…第二のサイドゲート型の絶縁ゲートGc
121…常時接続のダイオード部
122…MOSFETスイッチによる導通・非導通の制御機能を付したダイオード部
123…負電圧
124…N型ウェル層29に反転層を生じさせる閾値電圧Vth(N)
125…P-型アノード層4に反転層を生じさせる閾値電圧Vth(P-)
126…P-型アノード層4、N型ウェル層29、P型アノード層27を挟む2つのゲート電極3の間隔a
127…各々に隣接する他のゲート電極との間隔b
128…第一のゲート配線Gsに印加する電圧VGs
129…第二のゲート配線Gcに印加する電圧VGc
146…正電圧
200…本発明の第2実施形態の絶縁ゲート型(ゲート制御型)の半導体装置
300…本発明の第3実施形態の絶縁ゲート型(ゲート制御型)の半導体装置
400…本発明の第4実施形態の絶縁ゲート型(ゲート制御型)の半導体装置
500…本発明の第5実施形態の絶縁ゲート型(ゲート制御型)の半導体装置
501…本発明の第5実施形態の変形例その1の絶縁ゲート型(ゲート制御型)の半導体装置
502…本発明の第5実施形態の変形例その2の絶縁ゲート型(ゲート制御型)の半導体装置
600…本発明の第6実施形態の電力変換装置
601…本発明の第6実施形態の変形例その1の電力変換装置
602…本発明の第6実施形態の変形例その2の電力変換装置。
Claims (11)
- 第1導電型の半導体基板と、
前記半導体基板の第1表面側に設けられた第1導電型のカソード領域と、
前記カソード領域の前記第1表面側に隣接するカソード電極と、
前記半導体基板の前記第1表面側とは反対側の第2表面側に設けられたアノード領域と、
前記アノード領域の前記第2表面側に隣接するアノード電極と、
ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、を備えた半導体装置であって、
前記ゲート電極は前記第2表面から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部に、前記ゲート絶縁膜に囲われ、
前記アノード領域は、前記第1表面側から前記第2表面側に向かって順に、第2導電型の第1アノード領域と、第1導電型のウェル領域と、第2導電型の第2アノード領域と、
を含んで構成され、
前記第1アノード領域は、前記ウェル領域により前記第2アノード領域および前記アノード電極と分離されており、
前記ウェル領域および前記第2アノード領域は共に、前記アノード電極に接続され、かつ、前記半導体基板と分離されており、
前記第1アノード領域、前記ウェル領域、および前記第2アノード領域は共に、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記アノード電極に対し前記ゲート電極に負バイアスが印加された際、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に反転層が形成され、かつ前記カソード電極に対し前記アノード電極に正バイアスが印加された際、前記ウェル領域に形成される反転層から前記半導体基板で構成されるドリフト層に正孔が注入され、
前記第1アノード領域、ウェル領域、第2アノード領域は、2つの前記ゲート電極に挟まれるように設けられ、
前記第1アノード領域、ウェル領域、第2アノード領域は前記第2表面側に複数設けられ、
前記第1アノード領域、ウェル領域、第2アノード領域を挟む2つの前記ゲート電極の間隔は、前記ゲート電極と前記ゲート電極の各々に隣接する他のゲート電極との間隔よりも狭いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記ゲート電極は、一つの前記トレンチの相異なる側壁に接しており、
前記第2表面側から前記第1表面側に向かって幅が広くなるサイドウォール形状のサイドゲート型ゲート電極であることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記カソード領域に、キャリアのライフタイム制御を行うライフタイム制御領域が設けられていることを特徴とする半導体装置。 - 請求項1から3のいずれか1項に記載の半導体装置であって、
当該半導体装置に順方向電流が流れる導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記ゲート電極は、前記第1アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間において、前記ゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低い電圧が印加され、
当該半導体装置が非導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とする半導体装置。 - 請求項1から3のいずれか1項に記載の半導体装置であって、
前記ゲート電極は、一部のゲート電極が第1ゲート端子に接続されていると共に、残部のゲート電極が第2ゲート端子に接続され、前記一部のゲート電極と前記残部のゲート電極とは前記第1、第2ゲート端子を介して互いに独立した制御が可能であることを特徴とする半導体装置。 - 請求項5に記載の半導体装置であって、
当該半導体装置に順方向電流が流れ導通期間において、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第1ゲート端子に接続される一部のゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低く、かつ前記ウェル領域に反転層を形成する閾値電圧よりも高いバイアスが印加されることを特徴とする半導体装置。 - 請求項6に記載の半導体装置であって、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第2ゲート端子に接続される残部のゲート電極は、前記第1アノード領域に反転層を形成する閾値電圧よりも低いバイアスが印加されることを特徴とする半導体装置。 - 請求項7に記載の半導体装置であって、
当該半導体装置が非導通期間において、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とする半導体装置。 - 請求項8に記載の半導体装置であって、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第1ゲート端子に接続される一部のゲート電極、もしくは、前記第1ゲート端子に接続される一部のゲート電極と前記第2ゲート端子に接続される残部のゲート電極とが、前記第1アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加されることを特徴とする半導体装置。 - 請求項1から9のいずれか1項に記載の半導体装置であって、
当該半導体装置に、駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とする半導体装置。 - 請求項1から9のいずれか1項に記載の半導体装置であって、
当該半導体装置に、第1のゲート端子と第2のゲート端子とを有し前記第1のゲート端子と前記第2のゲート端子に、それぞれ互いに異なる駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とする半導体装置。
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