JP2023036341A - 半導体装置、半導体装置の製造方法、電力変換装置 - Google Patents

半導体装置、半導体装置の製造方法、電力変換装置 Download PDF

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Abstract

【課題】導通損失低減とリカバリー損失低減を両立する半導体装置及びその製造方法並びに電力変換装置を提供する。【解決手段】ＭＯＳ制御ダイオード１は、第１導電型のドリフト層１０４を有する半導体基板と、ドリフト層上に設けられ、ドリフト層とＰＮ接合ダイオードを構成する第２導電型のアノード層１０３と、アノード層上に設けられた第１導電型のウェル層１１３と、ウェル層上に設けられた第２導電型の低濃度ソース層１１２と、低濃度ソース層の一部に設けられた第２導電型の高濃度ソース層１１１と、ゲート酸化膜１０２を介して、アノード層とウェル層と低濃度ソース層とに隣接し、アノード層とウェル層と低濃度ソース層と共にＭＯＳＦＥＴを構成するゲート電極１０１と、アノード層と低濃度ソース層と高濃度ソース層とゲート電極を覆う絶縁膜１０７と、絶縁膜と高濃度ソース層と低濃度ソース層とウェル層を貫通するコンタクトホール１０９と、を備える。【選択図】図５

Description

本発明は、半導体装置の構造とその製造方法、それを用いた電力変換装置に係り、特に、ｐｎダイオードにＭＯＳ制御機能を付加したＭＯＳ制御ダイオードに適用して有効な技術に関する。
近年の省エネルギー化の要請や再生可能エネルギーの普及・拡大に伴い、電力や産業、輸送、家庭など幅広い分野で多くのインバータやコンバータなどの電力変換装置が使われている。脱炭素社会を実現するには、それらの電力変換装置の普及が不可欠になっている。
省エネルギーを実現するインバータでは、直流電源Ｖccからの電気エネルギーを、パワー半導体装置の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）を使って、所望の周波数の交流に変え、モータの回転数を可変速する。所望の周波数の電力をモータに供給することができるＩＧＢＴには、ＩＧＢＴと逆並列にフライホイールダイオード（還流ダイオード）が接続されている。インバータを高効率化かつ小型化し、さらに低コストにすることでその普及を促進するには、ＩＧＢＴと同様にフライホイールダイオードの導通損失及びスイッチング損失を低減する必要がある。
数１００Ｖ以上の定格電圧をもつパワー半導体装置では、一般的に、このフライホイールダイオードには、順方向電圧降下を小さくするために、電荷を注入することで伝導度を高めることができるシリコンを使ったｐｎダイオードが使われる。
また、ｐｎダイオードに対して、電荷の注入が少なく逆回復電流が極めて小さいダイオードとして、ショットキーダイオードがあるが、シリコンでは順方向電圧が大きく、大電流を取り扱うインバータでは損失が増えてしまう。
ダイオードの導通損失とリカバリー損失を低減する技術として、特許文献１や特許文献２に記載のスイッチ機能を有するダイオードを並列に接続する技術が知られている。
特許文献１に記載のダイオードは、常時接続のダイオードと、制御ゲートで導通・非導通を制御できるスイッチ付きダイオードとを並列接続した構造で構成され、常時接続のダイオード部と、トレンチ埋め込み形状のゲートで構成される縦型のＭＯＳＦＥＴスイッチによる導通・非導通の制御機能を付加したダイオード部とを並列接続した構造から構成される。
また、特許文献２に記載のダイオードは、特許文献１に記載のダイオードと同様に、常時接続のダイオードと、制御ゲートで導通・非導通を制御できるスイッチ付きダイオードとを並列接続した構造で構成され、常時接続のダイオード部と、トレンチ埋め込み形状のゲートで構成される縦型のＭＯＳＦＥＴスイッチによる導通・非導通の制御機能を付加したダイオード部とを並列接続した構造から構成される。
特開２０１２－１４６９７７号公報 特開２０１９－１４９５１１号公報
しかしながら、上記特許文献１では、ゲート電圧に関わりなく常時接続のダイオード部におけるｐ型アノード補助層（２０４）から正孔キャリアが注入される為、リカバリー状態の直前にスイッチ付きダイオード部を非導通にしてもカソードドリフト層（２０２）内の正孔キャリアが残存する。この正孔キャリアの存在によって、リカバリー電流の低減には限界があり、このような構造による更なるダイオードの導通損失とリカバリー損失のトレードオフ特性の改善は難しかった。
また、上記特許文献２では、特許文献２の図１のように、ｐ＋層（高濃度ソース層）１６の厚さがｐ層（低濃度ソース層）１５と等しく、ｐ＋層１６がｎ層（ウェル層）１４に直接接しているので、ｐ＋層１６からホールが直接ｎ層１４に注入され、ｐ＋層１６とｎ層１４とｐ層（アノード層）１３とｎ－層（ドリフト層）１２からなるサイリスタ動作により素子の破壊リスクがある。
そこで、本発明の目的は、ｐｎダイオードにＭＯＳ制御機能を付加したＭＯＳ制御ダイオードにおいて、導通損失低減とリカバリー損失低減の両立が可能な高性能な半導体装置及びその製造方法、それを用いた電力変換装置を提供することにある。
上記課題を解決するために、本発明の半導体装置は、第１導電型のドリフト層を有する半導体基板と、前記ドリフト層上に設けられ、当該ドリフト層とＰＮ接合ダイオードを構成する第２導電型のアノード層と、前記アノード層上に設けられた第１導電型のウェル層と、前記ウェル層上に設けられた第２導電型の低濃度ソース層層と、前記低濃度ソース層の一部のみに設けられた第２導電型の高濃度ソース層と、ゲート酸化膜を介して、前記アノード層と前記ウェル層と前記低濃度ソース層とに隣接し、前記アノード層と前記ウェル層と前記低濃度ソース層と共にＭＯＳＦＥＴを構成するゲート電極と、前記アノード層と前記低濃度ソース層と前記高濃度ソース層と前記ゲート電極を覆う絶縁膜と、前記絶縁膜と前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通するコンタクトホールと、を備えることを特徴とする。
また、本発明の半導体装置の製造方法は、（ａ）第１導電型のドリフト層を有する半導体基板上に、第２導電型のアノード層を形成する工程と、（ｂ）前記アノード層上に、第１導電型のウェル層を形成する工程と、（ｃ）前記ウェル層上に、第２導電型の低濃度ソース層を形成する工程と、（ｄ）前記低濃度ソース層上に絶縁膜を形成し、フォトリソグラフィおよびドライエッチングにより前記絶縁膜にコンタクトホールを形成する工程と、（ｅ）前記コンタクトホールを介した斜めイオン注入により、前記低濃度ソース層の一部のみに第２導電型の高濃度ソース層を形成する工程と、（ｆ）前記絶縁膜をマスクにしたドライエッチングにより前記コンタクトホールを延長し、前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通させる工程と、を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、（ａ）第１導電型のドリフト層を有する半導体基板上に、第２導電型のアノード層を形成する工程と、（ｂ）前記アノード層上に、第１導電型のウェル層を形成する工程と、（ｃ）前記ウェル層上に、第２導電型の低濃度ソース層を形成する工程と、（ｄ）前記低濃度ソース層上に絶縁膜を形成し、フォトリソグラフィおよびドライエッチングにより前記絶縁膜にコンタクトホールを形成する工程と、（ｅ）前記コンタクトホールを介した垂直イオン注入により、前記低濃度ソース層の一部のみに第２導電型の高濃度ソース層を形成する工程と、（ｆ）前記高濃度ソース層上に、絶縁膜を形成し、ドライエッチングにより前記絶縁膜を薄くして前記コンタクトホール内に絶縁膜スペーサを形成する工程と、（ｇ）前記絶縁膜スペーサをマスクにしたドライエッチングにより前記コンタクトホールを延長し、前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通させる工程と、を含むことを特徴とする。
また、本発明の電力変換装置は、一対の直流端子と、交流出力の相数と同数の交流端子と、前記一対の直流端子間に接続され、スイッチング素子および前記スイッチング素子に逆並列に接続されたダイオードの並列回路が２個直列に接続された、交流出力の相数と同数のスイッチングレッグと、前記スイッチング素子と前記ダイオードとを制御するゲート回路と、を備え、前記ダイオードは、上記の特徴を有する半導体装置であることを特徴とする。
本発明によれば、ｐｎダイオードにＭＯＳ制御機能を付加したＭＯＳ制御ダイオードにおいて、導通損失低減とリカバリー損失低減の両立が可能な高性能な半導体装置及びその製造方法、それを用いた電力変換装置を実現することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の断面図及び等価回路図である。 図１の半導体装置の製造方法を示す図である。 図１の半導体装置の順方向特性を示す図である。 図１の半導体装置における高濃度ソースｐ＋層の幅と厚さの比（Ｗｓ／ｄｓ）、及び順方向電圧の関係を示す図である。 本発明の実施例２に係る半導体装置の断面図及び等価回路図である。 図５の半導体装置の製造方法を示す図である。 本発明の実施例３に係る半導体装置の断面図である。 本発明の実施例４に係る電力変換装置の概略構成を示す回路図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
また、以下の各実施例では、アノード層１０３、高濃度ソース層１１１、低濃度ソース層１１２をｐ型導電層で形成し、ドリフト層１０４、カソード層１０５、ウェル層１１３をｎ型導電層で形成し、ＭＯＳＦＥＴ３をｐチャネルＭＯＳＦＥＴとして形成する例を用いて説明するが、それぞれ逆の導電型で形成した場合でも、本発明は適用可能であり、同様の効果を得ることができる。
図１から図４を参照して、本発明の実施例１に係る半導体装置の構造とその動作、及び製造方法について説明する。
図１は、本実施例のＭＯＳ制御ダイオード１の断面図及び等価回路図である。図２は、図１のＭＯＳ制御ダイオード１の製造方法を示す図である。図３は、図１のＭＯＳ制御ダイオード１の順方向特性を示す図である。図４は、図１のＭＯＳ制御ダイオード１におけるｐ＋ソース層の幅と厚さの比（Ｗｓ／ｄｓ）、及び順方向電圧の関係を示す図である。
本実施例のＭＯＳ制御ダイオード１は、図１に示すように、第１導電型（ｎ型）ドリフト層であるｎ－ドリフト層１０４と、ｎ－ドリフト層１０４上に形成された第２導電型（ｐ型）のＰ２層（アノード層）１０３と、Ｐ２層１０３上に形成された第１導電型（ｎ型）ウェル層であるｎウェル層１１３と、ｎウェル層１１３上に形成された第２導電型のＰ１層（低濃度ソース層）１１２と、Ｐ１層１１２上の一部に形成された高濃度ソースｐ＋層１１１とを備えている。第１導電型（ｎ型）ドリフト層であるｎ－ドリフト層１０４は、ｎ－型の半導体基板である。
Ｐ２層１０３には、ゲート酸化膜１０２を介して、埋め込み型ゲート電極であるトレンチゲート１０１が複数（図１では２つ）形成されている。
トレンチゲート１０１、ゲート酸化膜１０２、高濃度ソースｐ＋層１１１、Ｐ１層１１２上には、これらを覆うように絶縁酸化膜１０７が形成されている。
絶縁酸化膜１０７上には、アノード電極１０８が形成されている。
一方、ｎ－ドリフト層１０４の下層側、すなわちＰ２層１０３が形成される側とは反対側には、ｎ＋層（カソード層）１０５が形成され、さらにその下層にはカソード電極１０６が形成されている。
ｎウェル層１１３、Ｐ１層１１２、高濃度ソースｐ＋層１１１、絶縁酸化膜１０７には、これらを貫通し、Ｐ２層１０３に達するコンタクトホール１０９が形成されている。コンタクトホール１０９内には、アルミニウム（Ａｌ）やタングステン（Ｗ）等の金属材料が埋め込まれてコンタクトが形成されており、コンタクトを介して、アノード電極１０８と、高濃度ソースｐ＋層１１１、Ｐ１層１１２、ｎウェル層１１３及びＰ２層１０３が電気的に接続されている。
ここで、高濃度ソースｐ＋層１１１のコンタクトホール１０９から測った幅Ｗｓは、高濃度ソースｐ＋層１１１の厚さｄｓの１／２以上となるように構成されている。また、高濃度ソースｐ＋層１１１のコンタクトホール１０９から測った幅Ｗｓは、高濃度ソースｐ＋層１１１の厚さｄｓ以下となるように構成されている。
図１の右側に示す等価回路図も用いて、本実施例のＭＯＳ制御ダイオード１の動作原理と効果を説明する。
図１の等価回路図において、ｐｎダイオード２はＰ２層１０３及びｎ－ドリフト層１０４、ｐチャネルＭＯＳＦＥＴ３はＰ２層１０３及びＰ１層１１２及びｎウェル層１１３、ｐ型ショットキーダイオード４はＰ２層１０３及びコンタクトホール１０９、ｎ型ショットキーダイオードまたはｐｎダイオード５はコンタクトホール１０９及びｎウェル層１１３、ｐ＋ソース抵抗６は高濃度ソースｐ＋層１１１及びＰ１層１１２にそれぞれ対応する。
アノード電極１０８（アノードＡ）に正の電位、カソード電極１０６（カソードＫ）に負の電位を加え、トレンチゲート１０１（ゲートＧ）にアノード電極１０８（アノードＡ）の電位に対して負の電位を加えると、Ｐ１層１１２、ｎウェル層１１３、Ｐ２層１０３のゲート酸化膜１０２側表面にｐチャネルが形成され、Ｐ１層１１２、ｎウェル層１１３、Ｐ２層１０３からなるｐチャネルＭＯＳＦＥＴが導通する。
すると、Ｐ２層１０３とｎ－ドリフト層１０４が順バイアスされ、Ｐ２層１０３から多量のホールがｎ－ドリフト層１０４に注入される。ｎ－ドリフト層１０４に注入されたホールは、ｎ＋層１０５からの電子の注入を促し、ｎ－ドリフト層１０４はホールと電子が多量に蓄積された状態となり、低抵抗に伝導度変調する。これにより、順方向電圧が低下し、導通損失が低減される。
一方、アノード電極１０８（アノードＡ）に負の電位、カソード電極１０６（カソードＫ）に正の電位を加え、阻止状態に逆回復させる時には、逆回復する直前にトレンチゲート１０１（ゲートＧ）の電位をアノード電極１０８（アノードＡ）の電位に対して同電位か正の電位とし、ｐチャネルＭＯＳＦＥＴをオフ状態にする。
これにより、Ｐ２層１０３からのホールの注入が抑制され、ｎ－ドリフト層１０４中のホールや電子の蓄積電荷が低減する。このあと逆回復させると、逆回復電流が低減し、逆回復損失も低減する。このとき、カソード電極１０６（カソードＫ）の電位が急激に上昇して高電圧になり、ｄｖ／ｄｔが加わる。
本実施例のＭＯＳ制御ダイオード１では、ゲート酸化膜１０２がほぼアノード電極１０８の電位に等しいＰ２層１０３、ｎウェル層１１３、Ｐ１層１１２で囲われているので、トレンチゲート１０１にはｄｖ／ｄｔによる変位電流が流れ込まず、ゲート電位は安定している。その結果、ゲート電位をアノード電極１０８の電位に対して同電位または正の電位に維持できる。
このため、高ｄｖ／ｄｔ時のゲート酸化膜破壊を防止することができる。
このように、本実施例のＭＯＳ制御ダイオード１は、アノード電極１０８に対するトレンチゲート１０１電位を制御することで、Ｐ１層１１２、ｎウェル層１１３、Ｐ２層１０３からなるｐチャネルＭＯＳＦＥＴをオン／オフし、導通損失の低減と逆回復損失の低減が可能である。
ここで、Ｐ１層１１２内に形成される高濃度ソースｐ＋層１１１から直接ホールを注入すると、高濃度ソースｐ＋層１１１、ｎウェル層１１３、Ｐ２層１０３、ｎ－ドリフト層１０４、ｎ＋層１０５からなるサイリスタが動作し、素子破壊や制御性を損なう可能性がある。
高濃度ソースｐ＋層１１１から直接ホールが注入されるのを抑制するには、高濃度ソースｐ＋層１１１とゲート酸化膜１０２との間と、高濃度ソースｐ＋層１１１とｎウェル層１１３との間に、ホールの注入効率の低いＰ１層１１２を配置して、高濃度ソースｐ＋層１１１とゲート酸化膜１０２との間、および、高濃度ソースｐ＋層１１１とｎウェル層１１３との間をホールの注入効率の低いＰ１層１１２を経由して接続することが有効である。
また、高濃度ソースｐ＋層１１１は、コンタクトホール１０９内に埋め込まれるバリアメタル（図示せず）を介してアノード電極１０８と接し、ｐチャネルＭＯＳＦＥＴのソース抵抗の一部となる。したがって、導通損失の低減には、高濃度ソースｐ＋層１１１の低抵抗化が必要である。高濃度ソースｐ＋層１１１を低抵抗化するには、濃度を高くする方法と、形状・寸法を調整する方法とがある。
図３は、図１のＭＯＳ制御ダイオード１の順方向特性を示している。図３の横軸はアノード（Ａ）－カソード（Ｋ）間の順方向電圧ＦＶを示し、縦軸はアノード（Ａ）を流れる順方向電流ＦＣを示している。ＶＧＡはゲート（Ｇ）－アノード（Ａ）間の印加電圧である。また、符号８は本発明、符号９は従来技術の順方向特性を示している。
図３に示すように、コンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）を１／２以上とし、ソース抵抗を低減した効果により、導通損失を低減可能である。
図４は、本願発明者らによる、Ｐ１層１１２内に設けられた高濃度ソースｐ＋層１１１とＰ１層１１２とｎウェル層１１３とを貫通するコンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）と、順方向電圧の検討結果である。
図４に示すように、高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）が大きい程、順方向電圧ＦＶが低減可能であり、１／２以上で安定的に順方向が低減する。
図２を用いて、図１のＭＯＳ制御ダイオード１の製造方法を説明する。
先ず、図２の（ａ）に示すように、ＭＯＳ制御ダイオード１を作製するための半導体基板を準備する。本実施例では、半導体基板に、第１導電型（ｎ型）ドリフト層であるｎ－ドリフト層１０４を有するｎ－型のＳｉウエハを用いている。
ここで、Ｓｉウエハには、耐圧に応じた比抵抗を有するウエハを用いることができる。例えば、１．２ｋＶの耐圧をもつダイオードでは、５０～６０Ωｃｍ程度、３．３ｋＶの耐圧をもつダイオードでは、２５０～３００Ωｃｍ程度とすることができ、ｎ－ドリフト層１０４を構成する。
図示しない最初の工程で、Ｓｉウエハの表面全体に熱酸化によりシリコン酸化膜を形成する。次に、フォトリソグラフィ工程によりトレンチ形成領域をレジストでパターンニングする。レジストをマスクにシリコン酸化膜をドライエッチングでエッチングし、続いてシリコン酸化膜をマスクにＳｉをドライエッチングで加工し、トレンチを形成する。その後、熱酸化によりトレンチ内を含むＳｉウエハの表面全体にゲート酸化膜１０２を形成後、トレンチ内を埋め込むようにポリシリコン（Ｐｏｌｙ－Ｓｉ）膜を堆積し、ドライチングにて加工し、トレンチゲート１０１を形成する。
続いて、図２の（ｂ）に示すように、ダイオードの能動領域をフォトリソグラフィ工程でレジストパターニングし、ボロンイオンを注入してＰ２層１０３を形成する。次いで、フォトリソグラフィ工程を用いてレジストパターニングし、リン（Ｐ）イオンを注入してｎウェル層１１３を形成し、さらにボロン（Ｂ）イオンを注入してＰ１層１１２を形成する。
続いて、図２の（ｃ）に示すように、絶縁酸化膜１０７を堆積後、フォトリソグラフィ工程でレジストパターニングし、絶縁酸化膜１０７をエッチング後、絶縁酸化膜１０７をマスクにボロン（Ｂ）イオン注入を行い、高濃度ソースｐ＋層１１１を形成する。このとき、高濃度ソースｐ＋層１１１は、斜めイオン注入７を用いてＰ１層１１２内に形成する。
ソース抵抗低減のために、Ｐ１層１１２内に設けられた高濃度ソースｐ＋層１１１とＰ１層１１２とｎウェル層１１３とを貫通する後述するコンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓは、高濃度ソースｐ＋層１１１の厚さｄｓの１／２以上となるように、斜めイオン注入７の傾斜角度を調整する。好ましくは２７°以上の傾斜角度がソース抵抗低減に有効である。但し、絶縁酸化膜１０７に形成されたコンタクトホールを介して斜めイオン注入７を行うため、斜めイオン注入７の傾斜角度の上限は４５°程度となる。斜めイオン注入７の傾斜角度が４５°の場合、コンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）は１となる。
続いて、図２の（ｄ）に示すように、絶縁酸化膜１０７をマスクに用いて、コンタクトホール１０９をＰ２層１０３に達するまでドライエッチングで加工する。
その後、図２の（ｅ）に示すように、コンタクトホール１０９内を含む絶縁酸化膜１０７の表面全体に、バリアメタル（例えば、Ｔｉ／ＴｉＮの積層構造）をスパッタリングで成膜後、コンタクトホール１０９内を埋め込むように、タングステン（Ｗ）等の金属材料を堆積する。コンタクトホール１０９内を埋め込んだ後、エッチバックにより平坦化を行う。続いて、絶縁酸化膜１０７の表面全体に、金属材料（例えば、ＡｌＳｉ）をスパッタリングで成膜後、フォトリソグラフィ工程でレジストパターニングを行い、レジストをマスクにアノード電極１０８を加工する。
続いて、図２の（ｆ）に示すように、耐圧毎に所望のウエハ厚みまでＳｉウエハの裏面を研削後、裏面側からリン（Ｐ）をイオン注入し、レーザーアニールで活性化を行い、ｎ＋層１０５を形成する。ウエハの厚みは、例えば１．２ｋＶの耐圧をもつダイオードでは９０～１２０μｍ程度、３．３ｋＶの耐圧をもつダイオードでは３３０～４００μｍ程度が好適である。最後に、カソード電極１０６をスパッタリングで形成し、ＭＯＳ制御ダイオード１が完成する。
これにより、ｐｎダイオードにＭＯＳ制御機能を付加したＭＯＳ制御ダイオードにおいて、導通損失低減とリカバリー損失低減を両立することができる。
図５及び図６を参照して、本発明の実施例２に係る半導体装置の構造及び製造方法について説明する。
図５は、本実施例のＭＯＳ制御ダイオード１の断面図及び等価回路図である。図６は、図５のＭＯＳ制御ダイオード１の製造方法を示す図である。
本実施例のＭＯＳ制御ダイオード１は、図５に示すように、絶縁酸化膜１０７に設けられたコンタクトホール１０９の側壁に、上面より下面の方が狭い側壁の形状を有する絶縁膜スペーサ１１０を有する点において、実施例１（図１）のＭＯＳ制御ダイオード１と異なっている。つまり、コンタクトホール１０９は、上面より下面の方が狭い側壁の形状を有している。その他の構成は、コンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）が１／２以上である点を含めて、実施例１（図１）と同様である。
図６を用いて、図５のＭＯＳ制御ダイオード１の製造方法を説明する。なお、図６の（ａ），（ｂ）は、図２の（ａ），（ｂ）と同じであるため、説明を省略する。
トレンチゲート１０１、ｎウェル層１１３、Ｐ１層１１２を形成した後、図６の（ｃ）に示すように、絶縁酸化膜１０７を堆積後、フォトリソグラフィ工程でレジストパターニングし、絶縁酸化膜１０７をエッチング後、絶縁酸化膜１０７をマスクにボロン（Ｂ）イオン注入を行い、高濃度ソースｐ＋層１１１を形成する。このとき、高濃度ソースｐ＋層１１１は、垂直イオン注入１０を用いてＰ１層１１２内に形成する。
続いて、図６の（ｄ）に示すように、絶縁膜（例えば、ＴＥＯＳ膜やＳｉＮ膜）を堆積し、次いでドライエッチングでエッチバックすることにより、絶縁膜スペーサ１１０を形成する。その後、絶縁酸化膜１０７及び絶縁膜スペーサ１１０をマスクにコンタクトホール１０９をＰ２層１０３に達するまでドライエッチングで加工する。
その後、図６の（ｅ）に示すように、コンタクトホール１０９及び絶縁膜スペーサ１１０内を含む絶縁酸化膜１０７の表面全体に、バリアメタル（例えば、Ｔｉ／ＴｉＮの積層構造）をスパッタリングで成膜後、コンタクトホール１０９及び絶縁膜スペーサ１１０内を埋め込むように、タングステン（Ｗ）等の金属材料を堆積する。コンタクトホール１０９及び絶縁膜スペーサ１１０内を埋め込んだ後、エッチバックにより平坦化を行う。続いて、絶縁酸化膜１０７の表面全体に、金属材料（例えば、ＡｌＳｉ）をスパッタリングで成膜後、フォトリソグラフィ工程でレジストパターニングを行い、レジストをマスクにアノード電極１０８を加工する。
続いて、図６の（ｆ）に示すように、耐圧毎に所望のウエハ厚みまでＳｉウエハの裏面を研削後、裏面側からリン（Ｐ）をイオン注入し、レーザーアニールで活性化を行い、ｎ＋層１０５を形成する。ウエハの厚みは、例えば１．２ｋＶの耐圧をもつダイオードでは９０～１２０μｍ程度、３．３ｋＶの耐圧をもつダイオードでは３３０～４００μｍ程度が好適である。最後に、カソード電極１０６をスパッタリングで形成し、ＭＯＳ制御ダイオード１が完成する。
本実施例では、絶縁膜スペーサ１１０により、Ｐ１層１１２内に設けられた高濃度ソースｐ＋層１１１とＰ１層１１２とｎウェル層１１３とを貫通するコンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓは、高濃度ソースｐ＋層１１１の厚さｄｓの１／２以上となり、順方向電圧が低減され、なおかつ、安定な特性となる。また、実施例１の製造方法とは異なり、コンタクトホール１０９から測った高濃度ソースｐ＋層１１１の幅Ｗｓと厚さｄｓの比（Ｗｓ／ｄｓ）を調整する自由度は高く、１より大きくすることも可能である。
実施例１（図２）の斜めイオン注入７による製造方法では、素子の微細化によるコンタク部の高アスペクト化が進展すると、絶縁酸化膜１０７に遮蔽されてしまい、高濃度ソースｐ＋層１１１の形成に限界があったが、本実施例（図６）では、垂直イオン注入１０を行い、絶縁膜スペーサ１１０を用いてコンタクトホール１０９を形成するため、高アスペクト化においても高濃度ソースｐ＋層１１１をコンタクトホール１０９と自己整合的に形成することができる。
図７を参照して、本発明の実施例３に係る半導体装置について説明する。図７は、本実施例のＭＯＳ制御ダイオード１の断面図である。
本実施例のＭＯＳ制御ダイオード１は、図７に示すように、ゲート電極が半導体基体の側面に設けられているサイドゲート構造である。サイドゲート２０１は、断面が略Ｌ字形状のゲート酸化膜１０２を介してＰ２層１０３とｎウェル層１１３とＰ１層１１２に隣接しており、上部の幅が下部の幅より狭く形成されている。
サイドゲート２０１の半導体基体と対向する面積が、実施例２（図５）のトレンチゲート１０１に比べて約半分になっており、ゲート容量も約半分になっている。その結果、ゲートの駆動が容易となっている。また、本構造は、実施例１においても実施例２と同様に構成可能である。
図８を参照して、本発明の実施例４に係る電力変換装置について説明する。図８は、本実施例の電力変換装置の概略構成を示す回路図である。図８には、電力変換装置５００の回路構成の一例と直流電源と三相交流モータ（交流負荷）との接続の関係を示している。
本実施例の電力変換装置５００では、例えば実施例１のＭＯＳ制御ダイオード１をダイオード５２１～５２６として用いている。５０１～５０６は電力スイッチング素子である。
図８に示すように、本実施例の電力変換装置５００は、一対の直流端子であるＰ端子５３１、Ｎ端子５３２と、交流出力の相数と同数の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５とを備えている。
また、一対の電力スイッチング素子５０１及び５０２の直列接続からなり、その直列接続点に接続されるＵ端子５３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０３及び５０４の直列接続からなり、その直列接続点に接続されるＶ端子５３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０５及び５０６の直列接続からなり、その直列接続点に接続されるＷ端子５３５を出力とするスイッチングレッグを備える。
電力スイッチング素子５０１～５０６からなる３相分のスイッチングレッグは、Ｐ端子５３１、Ｎ端子５３２の直流端子間に接続されて、図示しない直流電源から直流電力が供給される。電力変換装置５００の３相の交流端子であるＵ端子５３３，Ｖ端子５３４，Ｗ端子５３５は図示しない三相交流モータに三相交流電源として接続されている。
電力スイッチング素子５０１～５０６には、それぞれ逆並列にダイオード５２１～５２６が接続されている。電力スイッチング素子５０１～５０６のそれぞれのゲートの入力端子と、ＭＯＳ制御ダイオード１からなるダイオード５２１～５２６のそれぞれのゲートの入力端子には、ゲート回路５１１～５１６が接続されており、電力スイッチング素子５０１～５０６とダイオード５２１～５２６はゲート回路５１１～５１６によりそれぞれ制御される。なお、ゲート回路５１１～５１６は統括制御回路（図示せず）によって統括的に制御されている。
ゲート回路５１１～５１６によって、電力スイッチング素子５０１～５０６とダイオード５２１～５２６とを統括的に適切に制御して、直流電源Ｖｃｃの直流電力は、三相交流電力に変換され、Ｕ端子５３３、Ｖ端子５３４、Ｗ端子５３５から出力される。
本実施例の電力変換装置５００に、実施例１～３のＭＯＳ制御ダイオード１を適用することで、低オン電圧で、かつ、低スイッチチング損失の電力変換装置を提供可能である。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…ＭＯＳ制御ダイオード
２…ｐｎダイオード
３…ｐチャネルＭＯＳＦＥＴ
４…ｐ型ショットキーダイオード
５…ｎ型ショットキーダイオードまたはｐｎダイオード
６…ｐ＋ソース抵抗
７…斜めイオン注入
８…本発明
９…従来技術
１０…垂直イオン注入
１０１…トレンチゲート
１０２…ゲート酸化膜
１０３…Ｐ２層（アノード層）
１０４…ｎ－ドリフト層
１０５…ｎ＋層（カソード層）
１０６…カソード電極
１０７…絶縁酸化膜
１０８…アノード電極
１０９…コンタクトホール
１１０…絶縁膜スペーサ
１１１…高濃度ソースｐ＋層
１１２…Ｐ１層（低濃度ソース層）
１１３…ｎウェル層
２０１…サイドゲート
５００…電力変換装置
５０１～５０６…電力スイッチング素子
５１１～５１６…ゲート回路
５２１～５２６…ダイオード
５３１…Ｐ端子
５３２…Ｎ端子
５３３…Ｕ端子
５３４…Ｖ端子
５３５…Ｗ端子
Ａ…アノード
Ｋ…カソード
Ｇ…ゲート
ＦＶ…順方向電圧
ＦＣ…順方向電流

Claims (9)

  1. 第１導電型のドリフト層を有する半導体基板と、
    前記ドリフト層上に設けられ、当該ドリフト層とＰＮ接合ダイオードを構成する第２導電型のアノード層と、
    前記アノード層上に設けられた第１導電型のウェル層と、
    前記ウェル層上に設けられた第２導電型の低濃度ソース層と、
    前記低濃度ソース層の一部のみに設けられた第２導電型の高濃度ソース層と、
    ゲート酸化膜を介して、前記アノード層と前記ウェル層と前記低濃度ソース層とに隣接し、前記アノード層と前記ウェル層と前記低濃度ソース層と共にＭＯＳＦＥＴを構成するゲート電極と、
    前記アノード層と前記低濃度ソース層と前記高濃度ソース層と前記ゲート電極を覆う絶縁膜と、
    前記絶縁膜と前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通するコンタクトホールと、を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記高濃度ソース層の前記コンタクトホールから測った幅は、前記高濃度ソース層の厚さの１／２以上であることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記高濃度ソース層の前記コンタクトホールから測った幅は、前記高濃度ソース層の厚さ以下であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記コンタクトホールは、上面より下面の方が狭い側壁の形状を有することを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記ゲート電極は、前記アノード層に設けられたトレンチ内にポリシリコンが埋め込まれたトレンチゲートであることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記ゲート電極は、断面が略Ｌ字形状のゲート酸化膜を介して前記アノード層と前記ウェル層と前記低濃度ソース層とに隣接し、上部の幅が下部の幅より狭いサイドゲート構造であることを特徴とする半導体装置。
  7. 請求項１から３、５から６のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法において、
    （ａ）第１導電型のドリフト層を有する半導体基板上に、第２導電型のアノード層を形成する工程と、
    （ｂ）前記アノード層上に、第１導電型のウェル層を形成する工程と、
    （ｃ）前記ウェル層上に、第２導電型の低濃度ソース層を形成する工程と、
    （ｄ）前記低濃度ソース層上に絶縁膜を形成し、フォトリソグラフィおよびドライエッチングにより前記絶縁膜にコンタクトホールを形成する工程と、
    （ｅ）前記コンタクトホールを介した斜めイオン注入により、前記低濃度ソース層の一部のみに第２導電型の高濃度ソース層を形成する工程と、
    （ｆ）前記絶縁膜をマスクにしたドライエッチングにより前記コンタクトホールを延長し、前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通させる工程と、
    を含む半導体装置の製造方法。
  8. 請求項１から６のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法において、
    （ａ）第１導電型のドリフト層を有する半導体基板上に、第２導電型のアノード層を形成する工程と、
    （ｂ）前記アノード層上に、第１導電型のウェル層を形成する工程と、
    （ｃ）前記ウェル層上に、第２導電型の低濃度ソース層を形成する工程と、
    （ｄ）前記低濃度ソース層上に絶縁膜を形成し、フォトリソグラフィおよびドライエッチングにより前記絶縁膜にコンタクトホールを形成する工程と、
    （ｅ）前記コンタクトホールを介した垂直イオン注入により、前記低濃度ソース層の一部のみに第２導電型の高濃度ソース層を形成する工程と、
    （ｆ）前記高濃度ソース層上に、絶縁膜を形成し、ドライエッチングにより前記絶縁膜を薄くして前記コンタクトホール内に絶縁膜スペーサを形成する工程と、
    （ｇ）前記絶縁膜スペーサをマスクにしたドライエッチングにより前記コンタクトホールを延長し、前記高濃度ソース層と前記低濃度ソース層と前記ウェル層を貫通させる工程と、
    を含む半導体装置の製造方法。
  9. 一対の直流端子と、
    交流出力の相数と同数の交流端子と、
    前記一対の直流端子間に接続され、スイッチング素子および前記スイッチング素子に逆並列に接続されたダイオードの並列回路が２個直列に接続された、交流出力の相数と同数のスイッチングレッグと、
    前記スイッチング素子と前記ダイオードとを制御するゲート回路と、を備え、
    前記ダイオードは、請求項１から６のいずれか１項に記載の半導体装置であることを特徴とする電力変換装置。
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