JP2020004864A - 半導体装置 - Google Patents

Abstract

【課題】ＩＥ型トレンチゲートＩＧＢＴを備えた半導体装置では、よりオン電圧を低くするために、ＩＥ効果を向上させることが求められている。【解決手段】半導体装置はゲート電位に接続されトレンチで構成されるトレンチゲート電極とエミッタ電位に接続されトレンチで構成されるトレンチエミッタ電極との間にアクティブセル領域を有する。ここで、アクティブセル領域のエミッタ領域とエミッタ電極とを接続するコンタクトの幅よりも狭い。【選択図】図５

Description

本開示は半導体装置に関し、例えばＩＥ型トレンチＩＧＢＴに適用可能である。

コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲートＩＧＢＴが広く使用されているが、伝導度変調を更に促進するため、ＩＥ（Injection Enhancement）効果を利用したＩＥ型トレンチゲートＩＧＢＴが開発されている。このＩＥ型トレンチゲートＩＧＢＴには、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセルと、フローティングＰボディ領域を有するインアクティブセルを交互に配置することにより、半導体基板のデバイス主面側（エミッタ側）に正孔が蓄積しやすい構造としているものがある（例えば、特開２０１２−２５６８３９号公報（特許文献１）。この種のＩＥ型トレンチゲートＩＧＢＴでは、コレクタ側から注入される正孔が、インアクティブセル領域によってエミッタ側へ抜けるのが阻止されることで、アクティブセル領域とコレクタ側との間の正孔の濃度が高くなる。正孔の濃度が高くなると、エミッタ（ソース）側からの電子の注入が促進されて、電子の濃度も高くなる。こうして、キャリアの濃度が高くなること（ＩＥ効果）で、伝導度変調が起こり、ＶＣＥ（ｓａｔ）を低くすることが可能になる。

特開２０１３−２５８１９０号公報（特許文献２）では、正孔の抜け道であるメサ幅（トレンチ−トレンチ間距離）を特許文献１よりも狭くして（狭ピッチ化して）ＩＥ効果を向上させることが提案されている。

特開２０１２−２５６８３９号公報 特開２０１３−２５８１９０号公報

特許文献２のようなトレンチゲート−トレンチゲート間のメサ幅を狭ピッチ化すると、スイッチングターンオフ損失（Ｅｏｆｆ）が悪化する。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置はゲート電位に接続されトレンチで構成されるトレンチゲート電極とエミッタ電位に接続されトレンチで構成されるトレンチエミッタ電極との間にアクティブセル領域を有する。ここで、アクティブセル領域はエミッタ領域とエミッタ電極とを接続するコンタクトの幅よりも狭い。

上記半導体装置よれば、メサ幅を狭ピッチ化することができる。

比較例のＧＧＥＥ型ＩＧＢＴの上面図 図１のＧＧＥＥ型ＩＧＢＴの断面図 図１のＡ１−Ａ２断面に対応する断面図 図１のＢ１−Ｂ２断面に対応する断面図 ＧＥ型ＩＧＢＴの断面図 実施例の半導体装置の構成例を示す平面図 図６の半導体装置の要部を示す平面図 図７のセル形成領域の拡大平面図 図８のＣ１−Ｃ２線に沿った断面図 図８のＣ３−Ｃ４線に沿った断面図 図８のＤ１−Ｄ２線に沿った断面図 図８のＥ１−Ｅ２線に沿った断面図 図１２の要部拡大図 図８のＦ１−Ｆ２線に沿った断面図 図６の半導体装置の効果を説明する断面図 図６の半導体装置の製造工程を示す断面図 図６の半導体装置の製造工程を示す断面図 図６の半導体装置の製造工程を示す断面図 図６の半導体装置の製造工程を示す断面図 図６の半導体装置の製造工程を示す断面図 図６の半導体装置の製造工程を示す断面図 第一変形例の半導体装置の断面図 図１０の半導体装置の要部断面図 図２２の半導体装置の要部断面図 第一変形例のＮ＋型エミッタ領域導入用レジスト膜のパターンを示す平面図 図２５のＮ＋型エミッタ領域導入用レジスト膜を用いたイオン注入工程の断面図 拡散工程の断面図 実施例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜のパターンを示す平面図 第二変形例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜のパターンを示す平面図 第三変形例の半導体装置の断面図 電子システムの一例を説明する図 図３１の領域ＡＲ４のモジュールを説明する図

以下、比較例、実施形態、実施例、変形例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

＜比較例＞
ＩＥ型トレンチゲートＩＧＢＴとして、アクティブセル領域とインアクティブセル領域との間にゲート電位接続のトレンチで構成されるトレンチゲート電極を有し、アクティブセル領域を一つ置きにホールコレクタセル領域に置き換え、ホールコレクタセル領域とインアクティブセル領域との間にエミッタ電位接続のトレンチで構成されるトレンチエミッタ電極を有するものがある。本明細書では、このＩＧＢＴをＧＧＥＥ型ＩＧＢＴという。本願発明者がＧＧＥＥ型ＩＧＢＴ（比較例１）について検討した結果を以下に説明する。

まず、比較例に係る半導体装置について図１〜５を用いて説明する。図１はＧＧＥＥ型ＩＧＢＴの上面図である。図２は図１のＧＧＥＥ型ＩＧＢＴの断面図である。図３は図１のＡ１−Ａ２断面に対応する断面図である。図４は図１のＢ１−Ｂ２断面に対応する断面図である。

図１、２に示すように、ＧＧＥＥ型ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの間に、トレンチゲート電極１４が配置されている。また、単位セル領域４０ｅはホールコレクタセル領域４０ｃおよびインアクティブセル領域４０ｉを備え、ホールコレクタセル領域４０ｃおよびインアクティブセル領域４０ｉの間に、トレンチエミッタ電極１４ｅが配置されている。ＧＧＥＥ型ＩＧＢＴは単位セル領域４０と単位セル領域４０ｅが交互に配置される。

図３に示すように、アクティブセル領域４０ａにおける半導体基板の主要部を構成するＮ−型ドリフト領域２０の上には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、トレンチゲート電極１４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２の上には、層間絶縁膜２６が形成されており、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、コンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｎ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたエミッタ電極８に接続されている。

ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路に正孔が流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、インアクティブセル領域４０ｉに蓄積された正孔が、アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。

これに対して、インアクティブセル領域４０ｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。

図１に示すように、アクティブセル領域４０ａのほぼ全長に亘りＮ＋型エミッタ領域１２が形成されているわけではなく、その長さ方向（Ｙ軸方向）において、Ｎ＋型エミッタ領域１２が形成されているアクティブセクション４０ａａと、Ｎ＋型エミッタ領域１２が形成されていないインアクティブセクション４０ａｉと、にほぼ周期的に区分されている。すなわち、アクティブセル領域４０ａのアクティブセクション４０ａａにおいては、ほぼ全面に、Ｎ＋型エミッタ領域１２が設けられており、アクティブセル領域４０ａのインアクティブセクション４０ａｉにおいては、ほぼ全面に、Ｐ＋型ボディコンタクト領域２５が設けられている。一方、アクティブセル領域４０ａとトレンチゲート電極１４で隔てられているインアクティブセル領域４０ｉにおいては、そのほぼ全面に、Ｐ型ボディ領域１５およびＰ型フローティング領域１６が設けられている。

図１に示すように、ホールコレクタセル領域４０ｃの両側のトレンチエミッタ電極１４ｅは、エミッタ電位に接続される必要がある。この例では、２本（両側のトレンチエミッタ電極１４ｅ）を、例えば、同層のポリシリコン膜による埋め込み電極連結部２８で相互に連結し、その埋め込み電極連結部２８上にコンタクト部（不図示）を設けて、これを介して、エミッタ電極８と接続している。そして、ホールコレクタセル領域４０ｃは、図４に示すように、アクティブセル領域４０ａと類似しているが、Ｎ＋型エミッタ領域１２が設けられておらず、埋め込み電極連結部２８の下部を除き、そのほぼ全域に、Ｐ＋型埋め込みボディコンタクト領域２５が設けられている点が異なっている。Ｐ＋型埋め込みボディコンタクト領域２５の不純物濃度はＰ型ボディ領域１５およびＰ型フローティング領域１６よりも高い。

なお、以下の説明では、ＩＧＢＴがオフ状態（遮断状態）からオン状態に切り替わるスイッチング動作を「ターンオン」、ＩＧＢＴがオン状態からオフ状態（遮断状態）に切り替わるスイッチング動作を「ターンオフ」と称する。

図１のＧＧＥＥ型ＩＧＢＴの素子構造では、トレンチ２１のピッチを短くすることによってオン状態のときに正孔を流れ難くくし、これによってトレンチボトム付近のＮ−型ドリフト領域２０近傍に正孔を蓄積させる。この結果、Ｎ＋型エミッタ領域１２からの電子の注入効率が高まり、オン電圧を低下させる効果が期待できる。しかし、トレンチ２１間のメサ幅を狭ピッチ化すると、トレンチゲート電極１４とトレンチゲート電極１４との間のフィールドプレート効果によって、コレクタ側高電圧印可状態となっても、トレンチゲート電極１４とトレンチゲート電極１４との間では、ホールが排出される方向における電位差が小さくなる。(トレンチゲート電極１４とトレンチゲート電極１４との間を、ホール（正孔）が排出される方向における等電位線で表した時に、その密度が低下する)。このため、ターンオフ時のコレクタ側高電圧印加によるドリフト電流が小さくなって、ターンオフ時のキャリア（正孔）排出は拡散電流が支配的になる。すなわち、電位差による正孔の排出効果が低下して、スイッチング導通時に蓄積したキャリアを、ターンオフ時に引き抜ききれず、スイッチングターンオフ損失（Ｅｏｆｆ）が大きく悪化する。

また、トレンチ２１間のメサ幅を狭ピッチ化すると、負荷短絡試験においてＣＩＢＬ（Collector bias Induced Barrier Lowering）の発生によってコレクタ電流が飽和せずに破壊に至る現象があり、狭ピッチ化には限界がある。ＧＧＥＥ型ＩＧＢＴのメサ幅が０．３５マイクロメートル以下ではＣＩＢＬが発生する。

＜実施形態＞
ＧＧＥＥ型ＩＧＢＴにおけるトレンチ２１間のメサ幅の狭ピッチ化に伴う課題を解決する実施形態のＩＧＢＴについて図５を用いて説明する。図５は実施形態の半導体装置の断面図である。

図５に示すように、実施形態に係る半導体装置はＩＥ型トレンチゲートＩＧＢＴであり、ゲート電位に接続されトレンチで構成されるトレンチゲート電極１４とエミッタ電位に接続されトレンチで構成されるトレンチエミッタ電極１４ｅとの間にアクティブセル領域Ｗａを有する。以下、このＩＧＢＴをＧＥ型ＩＧＢＴという。ここで、アクティブセル領域４０ａの幅（Ｗａ）およびＮ＋型エミッタ領域１２の幅はＮ＋型エミッタ領域１２とエミッタ電極８を接続するコンタクト溝１１の幅（Ｗｃ）よりも狭い（Ｗａ＜Ｗｃ）。

Ｐ型フローティング領域１６とトレンチエミッタ電極１４ｅとＮ型ホールバリア領域２４とＰ＋型ラッチアップ防止領域（Ｐ＋型埋め込みボディコンタクト領域２５、Ｐ型ボディ領域１５）とによって、寄生Ｐチャネル型ＭＯＥＦＥＴが形成され、正孔排出経路が確保されるので、スイッチング導通時に蓄積したキャリアを、ターンオフ時に引き抜くことができ、スイッチングオフ損失の悪化を抑制することができる。これにより、トレンチ間（トレンチ２１−トレンチ２１ｅ間）のメサ幅の狭ピッチ化（超狭アクティブ領域）が可能となる。超狭アクティブ領域とは、アクティブセル領域の両側のトレンチの内側間の距離、すなわち、トレンチ間のアクティブ領域の幅（Ｗａ）が、０．３５マイクロメートル以下であってプロセス限界以上のものをいう。Ｗａの下限は数１０ナノメートル（例えば、２０ナノメートル）以上が好ましく、数１００ナノメートル（例えば、２００ナノメートル）以上がより好ましい。

図６は実施例の半導体装置の構成例を示す平面図である。なお、図６では、理解を簡単にするために、最上層の絶縁膜ＦＰＦ（図１０参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。

図６に示すように、半導体装置としての半導体チップ２は、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての表面と、他方の主面としての、表面と反対側の裏面と、を有する。また、半導体基板ＳＳは、表面の一部の領域としてのセル形成領域ＡＲ１と、表面の他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。セル形成領域ＡＲ１はＩＧＢＴセル領域ともいう。

セル形成領域ＡＲ１には、エミッタ電極８が設けられている。エミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極８を覆うように形成された絶縁膜ＦＰＦ（図１０参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極８からなる。エミッタ電極８は、例えばアルミニウムを主要な構成要素とする金属膜からなる。

ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極８に対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図１０参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。

（半導体装置のセル形成領域の構成）
図６の半導体装置のセル形成領域の構成について、図７〜１４を用いて説明する。図７は図６の半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。図８は図７のセル形成領域の拡大平面図である。図９は図８のＣ１−Ｃ２線に沿った断面図である。図１０は図８のＣ３−Ｃ４線に沿った断面図である。図１１は図８のＤ１−Ｄ２線に沿った断面図である。図１２は図８のＥ１−Ｅ２線に沿った断面図である。図１３は図１２の要部拡大図である。図１４は図７のＦ１−Ｆ２線に沿った断面図である。なお、図７では、理解を簡単にするために、絶縁膜ＦＰＦ、エミッタ電極８および層間絶縁膜２６（図９参照）を除去して透視した状態を示している。

図７に示すように、半導体基板ＳＳの表面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの表面に垂直な方向、すなわち、上下方向をＺ軸方向とする。ここで、セル形成領域ＡＲ１はＧＥ型ＩＧＢＴの単位セル領域４０を複数備え、すなわち、セル形成領域ＡＲ１には、図７、８に示すように、複数のアクティブセル領域４０ａと、複数のインアクティブセル領域４０ｉとが設けられている。複数のアクティブセル領域４０ａは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。言い換えると、アクティブセル領域４０ａは、縦方向ストライプ状に形成されている。複数のインアクティブセル領域４０ｉは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。また、アクティブセル領域４０ａと、インアクティブセル領域４０ｉとは、Ｘ軸方向に交互に配置されている。

なお、本明細書では、「平面視において、」とは、半導体基板ＳＳの表面に垂直な方向から視た場合を意味する。

アクティブセル領域４０ａには、トレンチゲート電極１４と、トレンチエミッタ電極１４ｅとが設けられている。トレンチゲート電極１４およびトレンチエミッタ電極１４ｅは、平面視において、Ｙ軸方向に延在する。トレンチゲート電極１４およびトレンチエミッタ電極１４ｅは、Ｐ型ボディ領域１５とＮ型ホールバリア領域２４を挟んでＸ軸方向における両側にそれぞれ設けられている。トレンチゲート電極１４はゲート電極ＧＥと電気的に接続され、トレンチエミッタ電極１４ｅはエミッタ電極８と電気的に接続されている。図９に示すように、Ｎ型ホールバリア領域２４はＰ型ボディ領域１５よりも深く設けられている。

アクティブセル領域４０ａでは、Ｐ型ボディ領域１５の、半導体基板ＳＳの表面側の部分には、複数のＮ＋型エミッタ領域１２が設けられている。Ｐ型ボディ領域１５は、Ｐ型の導電型の半導体領域であり、Ｎ＋型エミッタ領域１２は、Ｐ型の導電型とは異なるＮ型の導電型の半導体領域である。アクティブセル領域４０ａにおいて、Ｐ型ボディ領域１５は、平面視において、Ｙ軸方向に沿って、連続して形成されている。

また、インアクティブセル領域４０ｉには、トレンチエミッタ電極１４ｅからトレンチ端部電極１４ｅ１、１４ｅ３がＸ軸方向に延在している。そして、トレンチ端部電極１４ｅ１、１４ｅ３の端部同士は、トレンチ端部電極１４ｅ２により接続されている。

図７、８に示すように、アクティブセル領域４０ａのほぼ全長に亘りＮ＋型エミッタ領域１２が形成されているわけではなく、その長さ方向（Ｙ軸方向）において、Ｎ＋型エミッタ領域１２が形成されているアクティブセクション４０ａａと、Ｎ＋型エミッタ領域１２が形成されていないインアクティブセクション４０ａｉにほぼ周期的に区分されている。すなわち、アクティブセル領域４０ａのアクティブセクション４０ａａにおいては、ほぼ全面に、Ｎ＋型エミッタ領域１２が設けられており、アクティブセル領域４０ａのインアクティブセクション４０ａｉにおいては、ほぼ全面に、Ｐ＋型埋め込みボディコンタクト領域２５が設けられている。一方、アクティブセル領域４０ａとトレンチゲート電極１４とトレンチエミッタ電極１４ｅで隔てられているインアクティブセル領域４０ｉにおいては、そのほぼ全面に、Ｐ型ボディ領域１５およびＰ型フローティング領域１６が設けられている。

なお、本明細書では、半導体の導電型がＰ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本明細書では、半導体の導電型がＮ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。

インアクティブセル領域４０ｉには、互いに隣り合うトレンチゲート電極１４とトレンチエミッタ電極１４ｅとの間に、Ｐ型ボディ領域１５が設けられている。また、当該Ｐ型ボディ領域１５よりも深くＰ型フローティング領域１６が設けられている。

また、図９に示す例では、アクティブセル領域４０ａのＸ軸方向における幅（Ｗａ）を、インアクティブセル領域４０ｉのＸ軸方向における幅（Ｗｉ）よりも狭くしている（Ｗａ＜Ｗｉ）。このようなときは、ＩＧＢＴのＩＥ効果を高めることができる。

図９に示すように、ＧＥ型ＩＧＢＴの単位セル領域４０はアクティブセル領域４０ａおよびインアクティブセル領域４０ｉを備え、アクティブセル領域４０ａとおよびインアクティブセル領域４０ｉの間に、トレンチゲート電極１４またはトレンチエミッタ電極１４ｅが配置されている。

図１０に示すように、アクティブセル領域４０ａにおけるＮ−型ドリフト領域２０の上には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、トレンチゲート電極１４およびトレンチエミッタ電極１４ｅの上には、層間絶縁膜２６が形成されており、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、Ｎ＋型エミッタ領域１２に及ぶコンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｎ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたエミッタ電極８に接続されている。Ｎ型ホールバリア領域２４はトレンチ２１およびトレンチ２１ｅの下端と同程度の深さまで設けられている。このＮ型ホールバリア領域２４の存在により、ホールバリアとして作用するほかに、アクティブセル領域４０ａの幅が非常に狭くなった場合にも、Ｐ型フローティング領域１６が、不所望にアクティブセル領域４０ａ側に広がることを防止する効果がある。また、Ｎ型ホールバリア領域２４を設けることは、トレンチの深さが、あまり、深くない場合（例えば、３マイクロメートル程度）においても、十分なＩＥ効果を実現できるメリットがある。また、トレンチの深さのばらつきに対する特性変動幅も大幅に低減できる効果もある。

ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路に正孔が流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、インアクティブセル領域４０ｉに蓄積された正孔が、アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。また、Ｎ型ホールバリア領域２４をアクティブセル領域４０ａのみに局所配置させることで、ターンオフ時に不要に正孔に対する排出抵抗を増加させてしまうことを防ぎ、スイッチング特性が悪化する事を防いでいる。

これに対して、インアクティブセル領域４０ｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。このようにして、有効に、ＩＧＢＴのオフ状態でトレンチ２１の下端部に電界強度が集中することを防ぐことができる。

次に、図８のＤ１−Ｄ２断面について図１１を用いて説明する。図１１に示すように、この断面の図１０との相違点は、アクティブセル領域４０ａにおけるＰ型ボディ領域１５の表面にＰ＋型埋め込みボディコンタクト領域２５が設けられている。また、アクティブセル領域４０ａにおける層間絶縁膜２６部分には、Ｐ＋型埋め込みボディコンタクト領域２５に及ぶコンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｐ＋型埋め込みボディコンタクト領域２５は、層間絶縁膜２６上に設けられたエミッタ電極８に接続されている。なお、その他の部分は、図１０と全く同じである。

次に、図８のＥ１−Ｅ２断面について図１２を用いて説明する。図１２に示すように、アクティブセル領域４０ａのアクティブセクション４０ａａにおけるＮ−型ドリフト領域２０には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。一方、アクティブセル領域４０ａのインアクティブセクション４０ａｉにおけるＮ−型ドリフト領域２０には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５、Ｐ＋型埋め込みボディコンタクト領域２５が設けられている。図１０、１１と同様に、Ｎ＋型エミッタ領域１２およびＰ＋型埋め込みボディコンタクト領域２５の上には、コンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｎ＋型エミッタ領域１２およびＰ＋型埋め込みボディコンタクト領域２５は、エミッタ電極８に接続されている。Ｐ＋型埋め込みボディコンタクト領域２５を介してエミッタ電極８に正孔が排出される。なお、図１３に示すように、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５、Ｎ＋型エミッタ領域１２により、寄生ＮＰＮバイポーラトランジスタが形成され、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５、Ｐ＋型埋め込みボディコンタクト領域２５の経路で排出される正孔の量は、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５、Ｎ＋型エミッタ領域１２の経路で排出される正孔の量よりも多い。

Ｎ＋型エミッタ領域１２を断続配置として、奥行方向（Ｙ軸方向）のＮ＋型エミッタ領域１２の非配置領域に、正孔排出経路を確保するＰ＋型埋め込みボディコンタクト領域２５を設けている。これにより、エミッタ領域の面積が小さくなり、コレクタ飽和電流を抑制することができ、インバータ用途においては、負荷短絡耐量（負荷短絡が発生したＩＧＢＴに短絡電流が流れたとき、ＩＧＢＴが破壊せずに耐えられる時間）を確保することができる。

（半導体装置のゲート配線引き出し領域の構成）
図７に示すように、ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばＰ型領域１６が設けられている部分がある。また、このＰ型領域１６は、コンタクト溝１１の底面に露出した部分のＰ＋型埋め込みボディコンタクト領域２５ｐを介して、エミッタ電極８と電気的に接続されている。

また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチゲート電極１４が延在している。そして、ゲート配線引き出し領域ＡＲ２において、互いに隣り合う２つのトレンチゲート電極１４の端部同士は、トレンチゲート電極１４ｇ１により接続されている。トレンチゲート電極１４ｇ１からＹ軸方向に延在するトレンチゲート電極１４ｇ２が設けられ、互いに隣り合う２つのトレンチゲート電極１４ｇ２の端部同士はトレンチゲート電極１４ｇ３により接続されている。トレンチゲート電極１４ｇ３は、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチゲート電極１４ｇ３は、ゲート配線ＧＬと電気的に接続されている。

アクティブセル領域４０ａの端部領域にはアクティブセル領域４０ａとインアクティブセル領域４０ｉとの境界領域がある。この境界領域は、トレンチエミッタ電極１４ｅの端部からＸ軸方向に延在するトレンチ端部電極１４ｅ１と、トレンチ端部電極１４ｅ１の端部からＹ軸方向に延在するトレンチ端部電極１４ｅ２と、トレンチ端部電極１４ｅ２の端部からＸ軸方向に延在し、トレンチエミッタ電極１４ｅに至るトレンチ端部電極１４ｅ３と、を有する。

ここで、フローティング領域を挟むトレンチ電極は、一般的には同電位となる必要があるが、ＧＥ型ＩＧＢＴのように、電位の異なるトレンチ電極（トレンチゲート電極１４とトレンチエミッタ電極１４ｅ）でＰ型フローティング領域１６を挟む構造を形成するには、Ｐ型フローティング領域１６をコンタクト溝１１から分離する必要がある。分離しなければフローティング領域としての機能を失う。

図１４に示すように、アクティブセル領域４０ａとインアクティブセル領域４０ｉとの境界領域には、トレンチ２１ｇ１内のトレンチゲート電極１４ｇ１と、トレンチ２１ｅ１内のトレンチ端部電極１４ｅ１とが設けられている。図７に示すように、トレンチゲート電極１４ｇ１およびトレンチ端部電極１４ｅ１は、平面視において、Ｘ軸方向に延在する。トレンチゲート電極１４ｇ１およびトレンチ端部電極１４ｅ１は、Ｎ＋型ホールバリア領域２４ａを挟んでＹ軸方向における両側にそれぞれ設けられている。Ｎ＋型ホールバリア領域２４ａはＮ型ホールバリア領域２４の不純物濃度と同じかそれよりも高濃度の層で形成することで、正孔に対する抵抗が上昇する（横方向（Ｘ軸方向）におけるホールバリア効果を有する）。なお、Ｎ＋型ホールバリア領域２４ａと層間絶縁膜２６との間には、アクティブセル領域４０ａのＰ型ボディ領域１５は形成されていない。すなわち、Ｎ＋型ホールバリア領域２４ａは絶縁膜２２ａの下面からトレンチ２１ｇ１およびトレンチ２１ｅ１の下端と同程度の深さまで設けられている。Ｐ型フローティング領域１６は正孔排出を抑制することでフローティング層として機能する。Ｐ型フローティング領域１６はトレンチゲート電極１４ｇ１およびトレンチ端部電極１４ｅ１に対して、深いＰ型拡散層がトレンチボトムを覆うように形成されるので電界強度は上がらない。正孔に対する抵抗を上げるため、トレンチゲート電極１４ｇ１とトレンチ端部電極１４ｅ１との間はなるべく狭く配置する。

実施例では、Ｐ型フローティング領域１６とコンタクト溝１１の間に、Ｎ＋型ホールバリア領域２４ａ（正孔に対する抵抗領域）を設けて、Ｐ型フローティング領域１６を分離する。これにより、電位の異なるトレンチ電極（トレンチゲート電極１４とトレンチエミッタ電極１４ｅ）でＰ型フローティング領域１６を挟む構造を形成することができ、フローティング領域としての機能することができる。

ＧＥ型ＩＧＢＴの効果について、比較例のＧＧＥＥ型ＩＧＢＴと比較して図１５を用いて説明する。図１５はＧＥ型ＩＧＢＴの断面図である。

比較例の説明において上述したように、ＧＧＥＥ型ＩＧＢＴではトレンチゲート電極間を狭くしていくと、ターンオフ時の正孔引き抜きが弱くなり、スイッチングターンオフ損失（Ｅｏｆｆ）が急激に悪化する。一方、ＧＥ型ＩＧＢＴでは、図１５に示すように、片側に（破線の部分に）Ｐ型フローティング領域１６とトレンチエミッタ電極１４ｅとＮ型ホールバリア領域２４とＰ＋型ラッチアップ防止領域（Ｐ型ボディ領域１５、Ｐ＋型埋め込みボディコンタクト領域２５）とによって、寄生Ｐチャネル型ＭＯＳＦＥＴが形成される。これにより、メサ幅の狭ピッチ化を進めても、導通時に蓄積したキャリアを、ターンオフ時に効果的に引き抜くことが可能となり、スイッチングターンオフ損失（Ｅｏｆｆ）の悪化を抑えながらＩＥ効果を向上させることが可能となる。

ＧＥ型ＩＧＢＴでは、アクティブセル領域４０ａにはトレンチゲート電極１４が片側にしか存在しないので、ＩＧＢＴがオン状態すなわちゲートにプラスの電圧（例えば＋１５Ｖ）が印可されてコレクタ−エミッタ間が導通する場合、トレンチゲート電極１４からの空乏化は片側からのみである。また、もう一方の片側（トレンチエミッタ電極１４ｅ側）に寄生Ｐチャネル型ＭＯＳＦＥＴが形成される。これらにより、負荷短絡試験におけるＣＩＢＬを抑制することが可能となる。

ＧＥ型ＩＧＢＴでは、図１５で示すように、片側に、寄生Ｐチャネル型ＭＯＳＦＥＴが形成されるので、全Ｐ型フローティング領域１６に対して寄生Ｐチャネル型ＭＯＳＦＥＴを有することにより、Ｐ型フローティング領域１６の電位変動を抑制することが可能となる。これにより、安定動作（ゲート電位振動の抑制）が可能であり、高破壊耐量化（チップ面内不均一動作によって発生する局所的な電流集中等が原因で起こる破壊を抑制）が可能であり、スチッチング損失への影響の排除が可能であり、パラレル接続の動作へも対応（チップ間の動作不均一を抑制）が可能である。

（半導体装置の製造方法）
次に、図６の半導体装置の製造方法は特許文献２に記載される製造方法と同様であるが、概略について図１６〜２１を用いて説明する。図１６〜２１は、図６の半導体装置の製造工程を示す断面図である。図１６〜２１は、図１０の断面図と同じ断面の断面図である。

まず、図１６に示すように、例えばリン等のＮ型不純物が導入されたシリコン単結晶の半導体基板１ｓからなる半導体ウエハ１を用意する。半導体ウエハ１は、第一主面としての表面１ａと、表面１ａとは反対側の第二主面としての裏面１ｂと、を有する。

次に、レジストパターンをマスクとしたイオン注入法により、半導体ウエハ１の表面１ａ側の半導体基板１ｓにＮ型不純物を導入することによって、Ｎ型ホールバリア領域２４を形成する。なお、Ｎ型ホールバリア領域２４は、アクティブセル領域４０ａに形成される。

次に、レジストパターンをマスクとしたイオン注入法により、半導体ウエハ１の表面１ａ側の半導体基板１ｓにＰ型不純物を導入することによって、Ｐ型フローティング領域１６を形成する。これにより、図１６の状態になる。なお、Ｐ型フローティング領域１６は、インアクティブセル領域４０ｉに形成される。また、セル形成領域ＡＲ１においてＰ型フローティング領域１６を形成する際に、例えばゲート配線引き出し領域ＡＲ２（図６参照）において、Ｐ型フローティング領域１６を形成する。

次に、図１７に示すように、例えば酸化シリコン膜からなるハードマスクを用いて、例えば異方性ドライエッチング法により、トレンチ２１、２１ｅを形成する。

次に、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散を行う。このとき、Ｐ型フローティング領域１６の裏面１ｂ側の端部が、Ｚ軸方向において、トレンチ２１、２１ｅの裏面１ｂ側の端部に配置されるように、引き延ばし拡散を行う。

次に、例えば熱酸化法等により、半導体ウエハ１の表面１ａ上並びにトレンチ２１、２１ｅの各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜２２を形成する。

上記引き延ばし拡散により、トレンチ２１とその隣のトレンチ２１ｅとの間に、Ｐ型フローティング領域１６を形成する。好適には、Ｐ型フローティング領域１６は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。

また、トレンチ２１とトレンチ２１ｅとの間に、Ｎ型ホールバリア領域２４を形成する。好適には、トレンチ２１とトレンチ２１ｅとの間に形成されるＮ型ホールバリア領域２４は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。また、好適には、トレンチ２１とトレンチ２１ｅとの間に形成されるＮ型ホールバリア領域２４は、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触する。

また、上記引き延ばし拡散の際に、Ｎ型の半導体ウエハ１のうち、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４が形成されない領域が、Ｎ−型ドリフト領域２０となる。

トレンチ２１とトレンチ２１ｅとの間では、Ｎ型ホールバリア領域２４のＮ型の不純物濃度は、Ｎ−型ドリフト領域２０におけるＮ型の不純物濃度よりも高く、かつ、後述するＮ＋型エミッタ領域１２のＮ型の不純物濃度よりも低い。

次に、図１８に示すように、半導体ウエハ１の表面１ａ上並びにトレンチ２１、２１ｅの内部に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、リンがドープされた多結晶シリコン（Doped Poly-Silicon）膜からなる導電性膜２７を成膜する。

次に、例えばドライエッチング法により、導電性膜２７をエッチバックする。これにより、トレンチ２１の内部にゲート絶縁膜２２を介して埋め込まれた導電性膜２７からなるトレンチゲート電極１４を形成する。また、トレンチ２１ｅの内部にゲート絶縁膜２２を介して埋め込まれた導電性膜２７からなるトレンチエミッタ電極１４ｅを形成する。

次に、例えばドライエッチング法により、トレンチ２１、２１ｅの内部以外のゲート絶縁膜２２を除去する。

次に、例えば熱酸化法またはＣＶＤ法により、半導体ウエハ１の表面１ａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜２２と同程度）からなる絶縁膜２２ａを形成する。

次に、レジストパターンをマスクとしたイオン注入法により、セル形成領域ＡＲ１の全面およびその他必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域１５を形成する。

具体的には、トレンチ２１とトレンチ２１ｅとの間に、トレンチ２１の内壁に形成されたゲート絶縁膜２２およびトレンチ２１ｅの内壁に形成されたゲート絶縁膜２２に接触した、Ｐ型ボディ領域１５を形成する。このＰ型ボディ領域１５は、Ｎ型ホールバリア領域２４上に形成される。また、インアクティブセル領域４０ｉにおいて、このＰ型ボディ領域１５は、Ｐ型フローティング領域１６上に形成される。

さらに、レジストパターンをマスクとしたイオン注入法により、アクティブセル領域４０ａのアクティブセッション４０ａａで、Ｐ型ボディ領域１５の上層部にＮ型不純物を導入することによって、Ｎ＋型エミッタ領域１２を形成する。

さらに、レジストパターンをマスクとしたイオン注入法により、アクティブセル領域４０ａのインアクティブセッション４０ａｉで、Ｐ型ボディ領域１５の上層部にＰ型不純物を導入することによって、Ｐ＋型埋め込みボディコンタクト領域２５を形成する。また、セル形成領域ＡＲ１においてＰ＋型埋め込みボディコンタクト領域２５を形成する際に、例えばゲート配線引き出し領域ＡＲ２（図７参照）においてＰ＋型埋め込みボディコンタクト領域２５ｐを形成する。

次に、図１９に示すように、半導体ウエハ１の表面１ａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphosilicate Glass）膜からなる層間絶縁膜２６を形成する。層間絶縁膜２６は、アクティブセル領域４０ａおよびインアクティブセル領域４０ｉの各々で、例えば絶縁膜２２ａを介してＰ型ボディ領域１５を覆うように形成される。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphosilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。

次に、図２０に示すように、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜２６にコンタクト溝１１を形成する。アクティブセル領域４０ａでは、コンタクト溝１１は、平面視において、Ｙ軸方向に沿って、連続して形成される。

次に、エミッタ電極８を形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体ウエハ１の表面１ａ上に、バリアメタル膜としてチタンタングステン膜を形成する。

次に、バリアメタル膜上の全面に、コンタクト溝１１を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。

次に、レジストパターンをマスクとしたドライエッチング法により、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極８を形成する。これにより、アクティブセル領域４０ａでは、コンタクト溝１１の内部と、層間絶縁膜２６上にエミッタ電極８と、が形成される。エミッタ電極８は、アクティブセル領域４０ａに形成された複数のＮ＋型エミッタ領域１２および複数のＰ＋型ボディコンタクト領域２５と、電気的に接続される。なお、エミッタ電極８を形成する際に、トレンチゲート電極１４と電気的に接続されたゲート電極ＧＥを形成してもよい（図６参照）。また、セル形成領域ＡＲ１で、エミッタ電極８を形成する際に、ゲート配線引き出し領域ＡＲ２で、ゲート配線ＧＬおよびゲート電極ＧＥを形成してもよい（図６参照）。

次に、エミッタ電極８上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。

次に、レジストパターンをマスクとしたドライエッチング法により、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極８に達する開口部ＯＰ１を形成し（図６参照）、開口部ＯＰ１に露出した部分のエミッタ電極８からなるエミッタパッドＥＰを形成する（図６参照）。なお、セル形成領域ＡＲ１で、エミッタ電極８上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２のゲート電極ＧＥ上に絶縁膜ＦＰＦを形成する（図６参照）。また、セル形成領域ＡＲ１で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する（図６参照）。

次に、半導体ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、薄膜化する。また、必要に応じて、裏面１ｂのダメージ除去のためのケミカルエッチング等も実施する。

次に、半導体ウエハ１の裏面１ｂに、例えばイオン注入法により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域１９を形成する。その後、必要に応じて、不純物活性化のために、半導体ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。

次に、半導体ウエハ１の裏面１ｂに、例えばイオン注入法により、Ｐ型不純物を導入することによって、Ｐ＋型コレクタ領域１８を形成する。その後、必要に応じて、不純物活性化のために、半導体ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。

次に、例えばスパッタリング法によりアルミニウム等の金属膜を形成し、半導体ウエハ１の裏面１ｂに、Ｐ＋型コレクタ領域１８と電気的に接続されたコレクタ電極１７を形成する。これにより、図２１に示すように、半導体チップの裏面の半導体領域には、Ｐ＋型コレクタ領域１８が設けられ、その表面にはコレクタ電極１７が設けられる。半導体基板の主要部を構成するＮ−型ドリフト領域２０とＰ＋型コレクタ領域１８との間には、Ｎ型フィールドストップ領域１９が設けらる。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、実施例に係る半導体装置が略完成する。

（まとめ）
実施例に係る半導体装置の概要について説明する。なお、括弧内の要素は一例である。

１．半導体装置（半導体チップ２）は、
（ａ）第一主面（表面１ａ）および第二主面（裏面１ｂ）を有する半導体基板（ＳＳ）と、
（ｂ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）側に設けられたＩＧＢＴセル領域（セル形成領域ＡＲ１）と、
（ｃ）前記ＩＧＢＴセル領域（セル形成領域ＡＲ１）に設けられたアクティブセル領域（４０ａ）と、
（ｄ）前記アクティブセル領域（４０ａ）に対し平面視で第一方向（Ｘ軸方向）の一方側に位置する第一インアクティブセル領域（４０ｉ）と、
（ｅ）前記アクティブセル領域（４０ａ）に対し平面視で前記第一方向（Ｘ軸方向）の他方側に位置する第二インアクティブセル領域（４０ｉ）と、
（ｆ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）であって、前記アクティブセル領域（４０ａ）と前記第一インアクティブセル領域（４０ｉ）の境界部に設けられ、平面視で前記第一方向（Ｘ軸方向）と直交する第二方向（Ｙ軸方向）に延在する第一トレンチ（トレンチ２１）と、
（ｇ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）であって、前記アクティブセル領域（４０ａ）と前記第二インアクティブセル領域（４０ｉ）の境界部に設けられ、平面視で前記第二方向（Ｙ軸方向）に延在する第二トレンチ（トレンチ２１ｅ）と、
（ｈ）前記第一トレンチ（トレンチ２１）内に絶縁膜（ゲート絶縁膜２２）を介して設けられ、ゲート電位に接続される第一ゲート電極（トレンチゲート電極１４）と、
（ｉ）前記第二トレンチ（トレンチ２１ｅ）内に絶縁膜（ゲート絶縁膜２２）を介して設けられ、エミッタ電位に接続される第一エミッタ電極（トレンチエミッタ電極１４ｅ）と、
（ｊ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）側の表面領域であって、前記アクティブセル領域（４０ａ）に設けられた第一導電型を有するエミッタ領域（Ｎ＋型エミッタ領域１２）と、
（ｋ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）上に設けられ、前記第一インアクティブセル領域（４０ｉ）、前記第二インアクティブセル領域（４０ｉ）、前記第一ゲート電極（トレンチゲート電極１４）および前記第一エミッタ電極（トレンチエミッタ電極１４ｅ）の上面を覆い、前記エミッタ領域（Ｎ＋型エミッタ領域１２）をメタルエミッタ電極（エミッタ電極８）に接続する開口部（コンタクト溝１１）を有する絶縁膜（層間絶縁膜２６）と、
を備え、
前記第一トレンチ（トレンチ２１）と前記第二トレンチ（トレンチ２１ｅ）との間の前記第一方向（Ｘ軸方向）の間隔は前記開口部（コンタクト溝１１）の前記第一方向（Ｘ軸方向）の長さよりも小さい。

２．上記１の半導体装置において、さらに、
（ｌ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）側の前記表面領域であって、前記アクティブセル領域（４０ａ）のほぼ全域に、その両端の前記第一トレンチ（トレンチ２１）および前記第二トレンチ（トレンチ２１ｅ）の下端と同程度の深さまで設けられた前記第一導電型を有する第一ホールバリア領域（Ｎ型ホールバリア領域２４）を備える。

３．上記２の半導体装置において、さらに、
（ｍ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）であって、前記アクティブセル領域（４０ａ）と前記第二インアクティブセル領域（４０ｉ）の境界領域に設けられ、前記第一トレンチ（トレンチ２１）に接続される第三トレンチ（トレンチ２１ｇ１）と、
（ｎ）前記境界領域に設けられ、前記第二トレンチ（トレンチ２１ｅ）に接続される第四トレンチ（トレンチ２１ｅ１）と、
（ｏ）前記第三トレンチ（トレンチ２１ｇ１）内に絶縁膜（ゲート絶縁膜２２）を介して設けられ、前記第一ゲート電極（トレンチゲート電極１４）に接続される第二ゲート電極（トレンチゲート電極１４ｇ１）と、
（ｐ）前記第四トレンチ内（トレンチ２１ｅ１）に絶縁膜（ゲート絶縁膜２２）を介して設けられ、前記第一エミッタ電極（トレンチエミッタ電極１４ｅ）に接続される第二エミッタ電極（トレンチエミッタ電極１４ｅ１）と、
（ｑ）前記半導体基板（ＳＳ）の前記第一主面（表面１ａ）側の前記表面領域であって、前記境界領域のほぼ全域に、前記第二ゲート電極（トレンチゲート電極１４ｇ１）および前記第二エミッタ電極（トレンチエミッタ電極１４ｅ１）の上端よりも前記第一主面（表面１ａ）側から前記第三トレンチ（トレンチ２１ｇ１）および前記第四トレンチ（トレンチ２１ｅ１）の下端と同程度の深さまで設けられた前記第一導電型を有する第二ホールバリア領域（Ｎ＋型ホールバリア領域２４ａ）と、
を備える。

４．半導体装置（半導体チップ２）は、
（ａ）第一主面（表面１ａ）および前記第一主面（表面１ａ）と反対側の第二主面（裏面１ｂ）を有する半導体基板（ＳＳ）と、
（ｂ）前記半導体基板に設けられた第一導電型（Ｎ型）の第一半導体領域（Ｎ−型ドリフト領域２０）と、
（ｃ）前記第一半導体領域（Ｎ−型ドリフト領域２０）と前記第一主面（表面１ａ）との間の前記半導体基板（ＳＳ）に設けられた前記第一導電型（Ｎ型）と異なる第二導電型（Ｐ型）の第二半導体領域（Ｐ型ボディ領域１５）と、
（ｄ）前記第一半導体領域（Ｎ−型ドリフト領域２０）と前記第二主面（裏面１ｂ）との間の前記半導体基板（ＳＳ）に設けられた前記第二導電型（Ｐ型）の第三半導体領域（Ｐ＋コレクタ領域１８）と、
（ｅ）前記第二半導体領域（Ｐ型ボディ領域１５）を貫通した第一溝（トレンチ２１）と、
前記第二半導体領域（Ｐ型ボディ領域１５）を貫通して、前記第一溝（トレンチ２１）と離間して設けられた第二溝（トレンチ２１ｅ）と、
（ｆ）前記第二半導体領域（Ｐ型ボディ領域１５）内の前記第一主面側に、前記第一溝（トレンチ２１）の第一側面に接して設けられ、かつ前記第一溝（トレンチ２１）と前記第二溝（トレンチ２１ｅ）の間に位置する前記第一導電型（Ｎ型）の第四半導体領域（Ｎ＋エミッタ領域１２）と、
（ｇ）前記第一溝（トレンチ２１）の内部に第一絶縁膜を介して設けられた第一トレンチ電極（トレンチゲート電極１４）と、
（ｈ）前記第二溝（トレンチ２１ｅ）の内部に第二絶縁膜を介して設けられた第二トレンチ電極（トレンチエミッタ電極１４ｅ）と、
（ｉ）前記第一溝（トレンチ２１）を挟んで前記第四半導体領域（Ｎ＋エミッタ領域１２）と反対側に位置する部分の前記第一半導体領域（Ｎ−型ドリフト領域２０）に形成された前記第二導電型（Ｐ型）の第五半導体領域（Ｐ型フローティング領域１６）と、
（ｊ）前記第二溝（トレンチ２１ｅ）を挟んで前記第四半導体領域（Ｎ＋エミッタ領域１２）と反対側に位置する部分の前記第一半導体領域（Ｎ−型ドリフト領域２０）に形成された、前記第二導電型（Ｐ型）の第六半導体領域（Ｐ型フローティング領域１６）と、
（ｋ）前記第一溝（トレンチ２１）と前記第二溝（トレンチ２１ｅ）との間隔よりも広く、前記第四半導体領域（Ｎ＋エミッタ領域１２）とに接するコンタクトホール（コンタクト溝１１）と、
を備える。

５．上記４の半導体装置において、さらに、
（ｌ）前記第一溝（トレンチ２１）と前記第二溝（トレンチ２１ｅ）の間に位置する部分の前記第一半導体領域（Ｎ−型ドリフト領域２０）に形成される前記第一導電型（Ｎ型）の第七半導体領域（Ｎ型ホールバリア領域２４）を備え、
前記第７半導体領域（Ｎ型ホールバリア領域２４）の前記第一導電型（Ｎ型）の不純物濃度は前記第一半導体領域（Ｎ−型ドリフト領域２０）の前記第一導電型（Ｎ型）の不純物濃度よりも高く、前記第四半導体領域（Ｎ＋エミッタ領域１２）の前記第一導電型（Ｎ型）の不純物濃度よりも低い。

６．上記５の半導体装置において、さらに、
（ｍ）前記第五半導体領域（Ｐ型フローティング領域１６）を挟んで前記第一溝（トレンチ２１）と反対側に位置する部分の前記第二半導体領域（Ｐ型ボディ領域１５）を貫通した第三溝（トレンチ２１ｅ）と、
（ｎ）前記第六半導体領域（Ｐ型フローティング領域１６）を挟んで前記第二溝（トレンチ２１ｅ）と反対側に位置する部分の前記第二半導体領域（Ｐ型ボディ領域１５）を貫通した第四溝（トレンチ２１）と、
（ｏ）前記第一溝（トレンチ２１）と前記第四溝（トレンチ２１）とに接続して設けられ、平面視において、第一方向に延在する第一接続溝（トレンチ２１）と、
（ｐ）前記第一溝（トレンチ２１）と前記第四溝（トレンチ２１）との間に、前記第二溝（トレンチ２１ｅ）に接続して設けられ、平面視において、前記第一方向（Ｘ軸方向）に延在する第一端部溝（トレンチ２１ｅ）と、
（ｑ）前記第三溝（トレンチ２１ｅ）の内部に絶縁膜を介して設けられる第三トレンチ電極（トレンチエミッタ電極１４ｅ）と、
（ｒ）前記第四溝（トレンチ２１）の内部に絶縁膜を介して設けられる第四トレンチ電極（トレンチゲート電極１４）と、
（ｓ）前記第一接続溝（トレンチ２１）の内部に絶縁膜を介して設けられる第一トレンチ接続電極（トレンチゲート電極１４ｇ１）と、
（ｔ）前記第一端部溝（トレンチ２１ｅ）の内部に絶縁膜を介して設けられる第一トレンチ端部電極（トレンチエミッタ電極１４ｅ１）と、
（ｕ）前記第一接続溝（トレンチ２１）と前記第一端部溝（トレンチ２１ｅ）との間に、前記第一主面（表面１ａ）から前記第一接続溝（トレンチ２１）の底部の深さまで到達する前記第一導電型（Ｎ型）の第八半導体領域（ホールバリア領域２４ａ）と、
を備え、
前記第一トレンチ電極（トレンチゲート電極１４）、前記第二トレンチ電極（トレンチエミッタ電極１４ｅ）、前記第３トレンチ電極（トレンチエミッタ電極１４ｅ）および前記第４トレンチ電極（トレンチゲート電極１４）は、平面視において、前記第一方向（Ｘ軸方向）に互いに離間して設けられ、前記第一方向（Ｘ軸方向）と直交する第二方向（Ｙ軸方向）に延在し、
前記第八半導体領域（ホールバリア領域２４ａ）の前記第一導電型（Ｎ型）の不純物濃度は前記第一半導体領域（Ｎ−型ドリフト領域２０）の前記第一導電型（Ｎ型）の不純物濃度よりも高く、前記第四半導体領域（Ｎ＋エミッタ領域１２）の前記第一導電型（Ｎ型）の不純物濃度よりも低い。

７．半導体装置（半導体チップ２）は、
（ａ）第一主面（表面１ａ）及び第二主面（裏面１ｂ）を有する半導体基板（ＳＳ）と、
（ｂ）前記半導体基板（ＳＳ）内に設けられ、第一導電型（Ｎ型）を有するドリフト領域（Ｎ−型ドリフト領域２０）と、
（ｃ）前記第一主面（表面１ａ）上に設けられるセル領域（セル形成領域ＡＲ１）と、
（ｄ）平面的において、前記セル領域（セル形成領域ＡＲ１）内に設けられる多数の単位セル領域（４０）と、
を備え、
各単位セル領域（４０）は、
（ｃ１）前記ドリフト領域（Ｎ−型ドリフト領域２０）の前記第一主面（表面１ａ）上から内部に亘って設けられるアクティブセル領域（４０ａ）と、
平面的において、前記アクティブセル領域（４０ａ）を両側から挟むように、前記第一主面（表面１ａ）の表面に設けられる一対のトレンチ（トレンチ２１、２１ｅ）内のトレンチゲート電極（１４）およびトレンチエミッタ電極（１４ｅ）と、
（ｃ２）前記ドリフト領域（Ｎ−型ドリフト領域２０）の前記第一主面（表面１ａ）側の表面領域に設けられる前記第一導電型（Ｎ型）と反対導電型（Ｐ型）の第二導電型ボディ領域（Ｐ型ボディ領域１５）と、
（ｃ３）前記トレンチゲート電極（１４）および前記トレンチエミッタ電極（１４ｅ）を境界として、平面的に前記アクティブセル領域（４０ａ）を両側から挟むように、両側に隣接して設けられたインアクティブセル領域（４０ｉ）と、
（ｃ４）前記第二導電型ボディ領域（Ｐ型ボディ領域１５）の前記第一主面（表面１ａ）側の表面領域に設けられる前記第一導電型（Ｎ型）と同一導電型の第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）と、
前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）に接するメタルエミッタ電極（８）と、
（ｃ５）前記アクティブセル領域（４０ａ）において、前記第二導電型ボディ領域（Ｐ型ボディ領域１５）の下部の前記ドリフト領域（Ｎ−型ドリフト領域２０）に設けられる前記第一導電型（Ｎ型）と同一導電型であって、不純物濃度が前記ドリフト領域（Ｎ−型ドリフト領域２０）よりも高く、前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）よりも低い第一導電型ホールバリア領域（Ｎ型ホールバリア領域２４）と、
（ｃ６）前記インアクティブセル領域（４０ｉ）において、前記第一主面（表面１ａ）側の表面領域に設けられる前記第一導電型（Ｎ型）と反対導電型（Ｐ型）の第二導電型フローティング領域（Ｐ型フローティング領域１６）と、
を備え、
前記一対のトレンチ間の第一方向（Ｘ軸方向）の間隔は、前記メタルエミッタ電極（８）が前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）と接する面における前記第一方向（Ｘ軸方向）の長さよりも小さい。

８．上記７の半導体装置において、
前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）の片側は前記トレンチゲート電極（１４）が設けられる側の前記トレンチ（２１）に接し、前記トレンチエミッタ電極（１４ｅ）の上端における前記トレンチエミッタ電極（１４ｅ）が設けられる側の前記トレンチ（２１ｅ）と前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）との距離は、前記第一導電型エミッタ領域（Ｎ＋エミッタ領域１２）の下端における当該トレンチ（２１ｅ）との距離よりも小さい。

実施例によれば、全フローティング領域に対して寄生Ｐチャネル型ＭＯＳＦＥＴを形成しているので、フローティング領域の電位変動を抑制することができる。また、メサ幅を狭くすることができるので、正孔制限要因の増加によって、ＩＥ効果を向上することができ、コレクタ-エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。また、寄生Ｐチャネル型ＭＯＳＦＥＴを形成によりターンオフ時に効果的にキャリアを弾く抜くことが可能となるので、メサ幅の狭ピッチ化による副作用（導通時に蓄積したキャリアをターンオフ時に引き抜ききれずスイッチングオフ損失が悪化する）を低減することができる。

＜変形例＞
以下、代表的な変形例について例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

（第一変形例）
第一変形例の半導体装置について図２２〜２４を用いて説明する。図２２は第一変形例の半導体装置の断面図である。図２３は図１０の半導体装置の要部断面図である。図２４は図２２の半導体装置の要部断面図である。

実施例では、図１０に示すように、Ｎ＋型エミッタ領域１２の深さはトレンチエミッタ電極１４ｅ側とトレンチゲート電極１４側とで同程度である。第一変形例では、図２２に示すように、Ｎ＋エミッタ領域１２は、トレンチエミッタ電極１４ｅ側で浅く形成する。すなわち、Ｎ＋型エミッタ領域１２はチャネル側が深く形成される。例えば、トレンチエミッタ電極１４ｅ側のＮ＋型エミッタ領域１２の下端はトレンチエミッタ電極１４ｅの上端よりも上に位置し、トレンチゲート電極１４側のＮ＋型エミッタ領域１２の下端はトレンチゲート電極１４の上端よりも下に位置する。

図２３に示すように、Ｎ＋型エミッタ領域１２とＰ型ボディ領域１５とＮ型ホールバリア領域２４とで寄生ＮＰＮバイポーラトランジスタが形成される。寄生ＮＰＮバイポーラトランジスタがオンするとラッチアップ破壊を引き起こす。これを避けるため、ベース幅を拡張する必要がある。第一変形例と実施例とのメサ幅を同じとした場合、第一変形例のＮ＋型エミッタ領域１２の下端の長さが実施例のＮ＋型エミッタ領域１２の下端の長さよりも長くなり、寄生ＮＰＮバイポーラトランジスタのベース幅が拡大する。これにより、ラッチアップ耐性を向上させることが可能となる。また、図２４に示すように、正孔電流も図１５と同様な寄生Ｐチャネル型ＭＯＳトランジスタを経由して排出されるため、トレンチエミッタ電極１４ｅ側の電流密度が高くなり、寄生ＮＰＮバイポーラトランジスタのベース幅拡大によるラッチアップ耐性向上の効果を大きくする。よって、実施例は第一変形例よりもラッチアップ耐性は小さいが比較例よりも大きい。

第一変形例のＮ＋エミッタ領域１２の形成方法について図２５〜２７を用いて説明する。図２５は第一変形例のＮ＋型エミッタ領域導入用レジスト膜のパターンを示す平面図である。図２６、２７は図２５のＮ＋型エミッタ領域導入用レジスト膜を用いた製造方法を説明する図であり、図２６はイオン注入工程の断面図であり、図２７は拡散工程の断面図である。

図２５に示すように、Ｎ＋型エミッタ領域導入用レジスト膜３１はイオン注入を行う領域３１ａが開口される。領域３１ａは矩形状であるが、トレンチ２１ｅとトレンチ２１との間のアクティブ領域４０ａの全てではなく、トレンチ２１ｅ側には存在しない。

図２６に示すように、Ｎ＋型エミッタ領域導入用レジスト膜３１をマスクとしたイオン注入法により、アクティブセル領域４０ａのアクティブセッション４０ａａで、Ｐ型ボディ領域１５の上層部にＮ型不純物を導入することによって、Ｎ＋型エミッタ領域１２を形成する。その後、アッシング等により、不要となったＮ＋型エミッタ領域導入用レジスト膜３１を除去する。その後、図２７に示すように、Ｎ＋型エミッタ領域１２に対して引き伸ばし拡散を実施する。これにより、Ｎ＋エミッタ領域１２は、トレンチエミッタ電極１４ｅ側はトレンチゲート電極１４側よりも浅く形成される。

（第二変形例）
第二変形例のＰ＋型埋め込みボディコンタクト領域２５の形成方法について図２８、２９を用いて説明する。図２８は実施例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜のパターンを示す平面図である。図２９は第二変形例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜のパターンを示す平面図である。

図２８に示すように、実施例および第一変形例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜３２はイオン注入を行う領域３２ａが開口される。領域３２ａは矩形状である。Ｐ＋型埋め込みボディコンタクト領域導入用レジスト膜３２をマスクとしたイオン注入法により、アクティブセル領域４０ａのインアクティブセッション４０ａｉで、Ｐ型ボディ領域１５の上層部にＰ型不純物を導入することによって、Ｐ＋型埋め込みボディコンタクト領域２５を形成する。

図２９に示すように、第二変形例のＰ＋型埋め込みボディコンタクト領域導入用レジスト膜３２はイオン注入を行う領域３２ｂが開口される。領域３２ｂは台形状であり、Ｎ＋型エミッタ領域導入用イオン注入を行う領域３１ａと重なり、トレンチ２１側からトレンチ２１ｅ側に向かうほど重なりが大きくなっている。Ｐ＋型埋め込みボディコンタクト領域導入用レジスト膜３２をマスクとしたイオン注入法により、アクティブセル領域４０ａのインアクティブセッション４０ａｉで、Ｐ型ボディ領域１５の上層部にＰ型不純物を導入することによって、Ｐ＋型埋め込みボディコンタクト領域２５を形成する。これにより、Ｎ＋型エミッタ領域１２の一部にＰ型不純物が導入されるので、寄生ＮＰＮバイポーラトランジスタのベース幅の拡張が可能となる。

（第三変形例）
第三変形例の半導体装置について図３０を用いて説明する。図３０は第三変形例の半導体装置の断面図である。

実施例では、図１２に示すように、Ｐ＋型埋め込みボディコンタクト領域２５はＰ型ボディ領域１５の上層部に形成されている。第三変形例では、図３０に示すように、Ｐ＋型埋め込みボディコンタクト領域２５の他に、Ｐ型ボディ領域１５の底部よりも深く、Ｎ型ホールバリア領域２４に到達するＰ＋型埋め込みボディコンタクト領域５５も形成する。Ｎ＋型エミッタ領域１２を挟んで浅いＰ＋型埋め込みボディコンタクト領域２５を形成し、Ｐ＋型埋め込みボディコンタクト領域２５のＮ＋型エミッタ領域１２側とは反対側に深いＰ＋型埋め込みボディコンタクト領域５５を形成する。ここで、Ｐ＋型埋め込みボディコンタクト領域５５のＹ軸方向の長さはＰ＋型埋め込みボディコンタクト領域２５のＹ軸方向の長さはよりも長い。これにより、正孔を排出する力が強められるので、寄生ＮＰＮバイポーラトランジスタの動作が抑制されラッチアップ耐性を向上させることが可能となる。

＜応用例＞
（モジュールの構成）
実施例および第一変形例〜第三変形例の何れかの半導体装置を備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。

図３１は電子システムの一例を示す回路ブロック図である。図３２は図３１の領域ＡＲ４のモジュールを示す等価回路図である。

図３１に示すように、電子システムは、モータＭＯＴ等の負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システム（ＵＰＳ：Uninterruptible Power Supply）である。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１、ＰＭ２を含む。

図３１に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１、ＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち、直流電力がインバータＩＮＶに供給される。

制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１、ＰＭ２を含む。パワーモジュールＰＭ１、ＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。

制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１、Ｍ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。

インバータＩＮＶにはモータＭＯＴが接続されている。そして、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち、直流電力は、インバータＩＮＶで交流電圧、すなわち、交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち、交流電力によって駆動される。

図３１に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュールＤ１との組を合計６組有する。

また、ＩＧＢＴモジュール１０は、図３１に示すように、複数のＩＧＢＴチップＣＨＰを含むが、当該ＩＧＢＴチップＣＨＰは、半導体チップ２（図６参照）に相当する。

なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュールＤ１との組を合計４組有する。

インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位（ＶＣＣ）側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位（ＧＮＤ）側を、ローサイドと称する。図３０に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュールＤ１として、３つのダイオードモジュールＤ１が用いられ、ローサイドのダイオードモジュールＤ１として、３つのダイオードモジュールＤ１が用いられる。

図３１の領域ＡＲ４に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図３２に示すように、半導体チップ２からなるＩＧＢＴチップＣＨＰを複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップ２からなるＩＧＢＴチップＣＨＰを複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップＣＨＰの各々のエミッタ電極８は、互いに電気的に接続され、複数のＩＧＢＴチップＣＨＰの各々のコレクタ電極１７は、互いに電気的に接続されている。

ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々として、実施例および第一変形例〜第三変形例の何れかの半導体装置を用いることができる。

図３２に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位（ＶＣＣ）とモータＭＯＴの入力電位との間、すなわち、ハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュールＤ１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位（ＧＮＤ）との間、すなわち、ローサイドに、ＩＧＢＴモジュール１０とダイオードモジュールＤ１とが逆並列に接続されている。

そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップＣＨＰの各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々が制御されるようになっている。なお、６つのダイオードモジュールＤ１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップＣＨＰと各ダイオード１３とが逆並列に接続されている。

各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動する場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。従って、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュールＤ１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。

前述したように、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰの各々として、実施例および変形例１〜１１の何れかの半導体装置を用いることができる。

そのため、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰでも、実施例および第一変形例〜第三変形例の何れかの半導体装置と同様に、ＩＥ効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低減することができる。

例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムなどの電子システムにおけるモジュールでは、大電力の制御が必要となる。このような大電力を扱うモジュールでは、電力が大きくなるに従って、ＩＧＢＴチップＣＨＰの並列接続数が増加する。ところが、一般に、多数のＩＧＢＴチップＣＨＰが並列接続されたモジュールでは、スイッチング時のアンバランスの影響によって、一部のＩＧＢＴチップＣＨＰに電流が集中し、破壊または損失悪化などの問題が起こりやすくなる。

しかし、実施例および第一変形例〜第三変形例の何れかの半導体装置は、前述したように、過渡的なＩＥ効果が促進され、ターンオン時のオン電圧の立下りが高速化するので、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップＣＨＰに、実施例および第一変形例〜第三変形例の何れかの半導体装置を用いることにより、ＩＧＢＴモジュール１０では、安定性が向上し、損失が低減できるＩＧＢＴモジュール１０を実現することができる。

以上、本発明者によってなされた発明を実施の形態、実施例、変形例および応用例に基づき具体的に説明したが、本発明は前記実施の形態、実施例、変形例および応用例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第一主面）
１ｂ ウエハ又はチップの裏面（第二主面）
１ｓ Ｎ−型単結晶シリコン基板
２ 半導体チップ（半導体装置）
８ エミッタ電極
１１ コンタクト溝（コンタクトホール）
１２ Ｎ＋型エミッタ領域
１４ トレンチゲート電極
１５ Ｐ型ボディ領域
１６ Ｐ型フローティング領域
１７ コレクタ電極
１８ Ｐ＋型コレクタ領域
１９ Ｎ型フィールドストップ領域
２０ Ｎ−型ドリフト領域
２１ トレンチ
２１ｅ トレンチ
２２ ゲート絶縁膜
２４ Ｎ型ホールバリア領域
２４ａ Ｎ＋型ホールバリア領域
２５ Ｐ＋型ボディコンタクト領域
２６ 層間絶縁膜
４０ａ アクティブセル領域
４０ｉ インアクティブセル領域
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＥＰ エミッタパッド
ＦＰＦ 絶縁膜
ＧＥ ゲート電極
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＯＰ１、ＯＰ２ 開口部
ＳＳ 半導体基板
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
Ｄ１ ダイオードモジュール
ＣＨＰ ＩＧＢＴチップ
１３ ダイオード
ＣＴＣ１、ＣＴＣ２ 制御回路
ＩＮＶ インバータ
ＭＯＴ モータ
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＭ１、ＰＭ２ パワーモジュール
ＴＭ１、ＴＭ２ 入力端子

Claims (20)

1. 半導体装置は、
   第一主面および第二主面を有する半導体基板と、
   前記半導体基板の前記第一主面側に設けられたＩＧＢＴセル領域と、
   前記ＩＧＢＴセル領域に設けられたアクティブセル領域と、
   前記アクティブセル領域に対し平面視で第一方向の一方側に位置する第一インアクティブセル領域と、
   前記アクティブセル領域に対し平面視で前記第一方向の他方側に位置する第二インアクティブセル領域と、
   前記半導体基板の前記第一主面であって、前記アクティブセル領域と前記第一インアクティブセル領域の境界部に設けられ、平面視で前記第一方向と直交する第二方向に延在する第一トレンチと、
   前記半導体基板の前記第一主面であって、前記アクティブセル領域と前記第二インアクティブセル領域の境界部に設けられ、平面視で前記第二方向に延在する第二トレンチと、
   前記第一トレンチ内に絶縁膜を介して設けられ、ゲート電位に接続される第一ゲート電極と、
   前記第二トレンチ内に絶縁膜を介して設けられ、エミッタ電位に接続される第一エミッタ電極と、
   前記半導体基板の前記第一主面側の表面領域であって、前記アクティブセル領域に設けられた第一導電型を有するエミッタ領域と、
   前記半導体基板の前記第一主面上に設けられ、前記第一インアクティブセル領域、前記第二インアクティブセル領域、前記第一ゲート電極および前記第一エミッタ電極の上面を覆い、前記エミッタ領域をメタルエミッタ電極に接続する開口部を有する絶縁膜と、
   を備え、
   前記第一トレンチと前記第二トレンチとの間の前記第一方向の間隔は前記開口部の前記第一方向の長さよりも小さい半導体装置。
2. 請求項１の半導体装置において、さらに、
   前記半導体基板の前記第一主面側の前記表面領域であって、前記アクティブセル領域のほぼ全域に、その両端の前記第一トレンチおよび前記第二トレンチの下端と同程度の深さまで設けられた前記第一導電型を有する第一ホールバリア領域を備える半導体装置。
3. 請求項２の半導体装置において、さらに、
   前記半導体基板の前記第一主面であって、前記アクティブセル領域と前記第二インアクティブセル領域の境界領域に設けられ、前記第一トレンチに接続される第三トレンチと、
   前記境界領域に設けられ、前記第二トレンチに接続される第四トレンチと、
   前記第三トレンチ内に絶縁膜を介して設けられ、前記第一ゲート電極に接続される第二ゲート電極と、
   前記第四トレンチ内に絶縁膜を介して設けられ、前記第一エミッタ電極に接続される第二エミッタ電極と、
   前記半導体基板の前記第一主面側の前記表面領域であって、前記境界領域のほぼ全域に、前記第二ゲート電極および前記第二エミッタ電極の上端よりも前記第一主面側から前記第三トレンチおよび前記第四トレンチの下端と同程度の深さまで設けられた前記第一導電型を有する第二ホールバリア領域と、
   を備える半導体装置。
4. 請求項３の半導体装置において、
   前記第三トレンチは平面視で前記第一方向に延在し、
   前記第四トレンチは平面視で前記第一方向に延在する半導体装置。
5. 請求項１の半導体装置において、
   前記エミッタ領域の片側は前記第一トレンチに接触し、
   前記エミッタ領域の前記第二トレンチ側の深さは前記第一トレンチ側の深さよりも浅い半導体装置。
6. 請求項５の半導体装置において、
   前記エミッタ領域の前記第一トレンチ側の深さは前記第一ゲート電極の上端よりも深く、
   前記エミッタ領域の前記第二トレンチ側の深さは前記第一エミッタ電極の上端よりも浅い半導体装置。
7. 請求項１の半導体装置において、さらに、
   前記アクティブセル領域の前記第二方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクションと、
   前記半導体基板の前記第一主面側の前記表面領域であって、各インアクティブセクションに設けられた第二導電型を有する第一ボディコンタクト領域と、
   を備え、
   前記エミッタ領域の前記第二方向は、前記半導体基板の前記第一主面側の前記表面領域であって、各アクティブセクションのほぼ全域に亘って設けられ、
   前記開口部は前記第一ボディコンタクト領域を前記メタルエミッタ電極に接続する半導体装置。
8. 請求項７の半導体装置において、さらに、
   前記半導体基板の前記第一主面側の前記表面領域であって、前記アクティブセル領域、前記第一インアクティブセル領域および前記第二インアクティブセル領域に設けられた第二導電型を有するボディ領域を備え、
   前記ボディ領域の前記第一主面側は前記エミッタ領域および前記前記第一ボディコンタクト領域に接し、前記ボディ領域の前記第二主面側は第一ホールバリア領域に接する半導体装置。
9. 請求項８の半導体装置において、さらに、
   前記半導体基板の前記第一主面側の前記表面領域であって、各インアクティブセクションに設けられた第二導電型を有する第二ボディコンタクト領域を備え、
   前記第二ボディコンタクト領域の前記第二主面側は前記第一ホールバリア領域に接する半導体装置。
10. 請求項１の半導体装置において、
    前記アクティブセル領域の両端の前記第一トレンチと前記第二トレンチとの間隔は、０．３５マイクロメートル以下である半導体装置。
11. 請求項２の半導体装置において、さらに、
    前記半導体基板の前記第一主面側の前記表面領域であって、前記第一インアクティブセル領域のほぼ全域に、その一端の前記第一トレンチの下端に至るように設けられた第二導電型の第一フローティング領域と、
    前記半導体基板の前記第一主面側の前記表面領域であって、前記第二インアクティブセル領域のほぼ全域に、その一端の前記第二トレンチの下端に至るように設けられた第二導電型の第二フローティング領域と、
    を備える半導体装置。
12. 請求項１乃至１１の何れか一つの半導体装置において、さらに、
    前記半導体基板のほぼ全域において、内部から前記第一主面に亘り設けられた前記第一導電型を有するドリフト領域と、
    前記半導体基板のほぼ全域に於いて、前記ドリフト領域の前記第二主面側に設けられ、前記第一導電型を有し、その濃度が前記ドリフト領域よりも高いフィールドストップ領域と、
    前記半導体基板のほぼ全域において、前記フィールドストップ領域の前記第二主面側に設けられ、第二導電型を有するコレクタ領域と、
    前記半導体基板の前記第二主面のほぼ全域に設けられたメタルコレクタ電極と、
    を備える半導体装置。
13. 半導体装置は、
    第一主面および前記第一主面と反対側の第二主面を有する半導体基板と、
    前記半導体基板に設けられた第一導電型の第一半導体領域と、
    前記第一半導体領域と前記第一主面との間の前記半導体基板に設けられた前記第一導電型と異なる第二導電型の第二半導体領域と、
    前記第一半導体領域と前記第二主面との間の前記半導体基板に設けられた前記第二導電型の第三半導体領域と、
    前記第二半導体領域を貫通した第一溝と、
    前記第二半導体領域を貫通して、前記第一溝と離間して設けられた第二溝と、
    前記第二半導体領域内の前記第一主面側に、前記第一溝の第一側面に接して設けられ、かつ前記第一溝と前記第二溝の間に位置する前記第一導電型の第四半導体領域と、
    前記第一溝の内部に第一絶縁膜を介して設けられた第一トレンチ電極と、
    前記第二溝の内部に第二絶縁膜を介して設けられた第二トレンチ電極と、
    前記第一溝を挟んで前記第四半導体領域と反対側に位置する部分の前記第一半導体領域に形成された前記第二導電型の第五半導体領域と、
    前記第二溝を挟んで前記第四半導体領域と反対側に位置する部分の前記第一半導体領域に形成された、前記第二導電型の第六半導体領域と、
    前記第一溝と前記第二溝との間隔よりも広く、前記第四半導体領域とに接するコンタクトホールと、
    を備える半導体装置。
14. 請求項１３の半導体装置において、
    さらに、前記第一溝と前記第二溝の間に位置する部分の前記第一半導体領域に形成される前記第一導電型の第七半導体領域を備え、前記第七半導体領域の前記第一導電型の不純物濃度は前記第一半導体領域の前記第一導電型の不純物濃度よりも高く、前記第四半導体領域の前記第一導電型の不純物濃度よりも低い半導体装置。
15. 請求項１４の半導体装置において、さらに、
    前記第五半導体領域を挟んで前記第一溝と反対側に位置する部分の前記第二半導体領域を貫通した第三溝と、
    前記第六半導体領域を挟んで前記第二溝と反対側に位置する部分の前記第二半導体領域を貫通した第四溝と、
    前記第一溝と前記第四溝とに接続して設けられ、平面視において、第一方向に延在する第一接続溝と、
    前記第一溝と前記第四溝との間に、前記第二溝に接続して設けられ、平面視において、前記第一方向に延在する第一端部溝と、
    前記第三溝の内部に絶縁膜を介して設けられる第三トレンチ電極と、
    前記第四溝の内部に絶縁膜を介して設けられる第四トレンチ電極と、
    前記第一接続溝の内部に絶縁膜を介して設けられる第一トレンチ接続電極と、
    前記第一端部溝の内部に絶縁膜を介して設けられる第一トレンチ端部電極と、
    前記第一接続溝と前記第一端部溝との間に、前記第一主面から前記第一接続溝の底部の深さまで到達する前記第一導電型の第八半導体領域と、
    を備え、
    前記第一トレンチ電極、前記第二トレンチ電極、前記第三トレンチ電極および前記第四トレンチ電極は、平面視において、前記第一方向に互いに離間して設けられ、前記第一方向と直交する第二方向に延在し、
    前記第八半導体領域の前記第一導電型の不純物濃度は前記第一半導体領域の前記第一導電型の不純物濃度よりも高く、前記第四半導体領域の前記第一導電型の不純物濃度よりも低い半導体装置。
16. 半導体装置は、
    第一主面及び第二主面を有する半導体基板と、
    前記半導体基板内に設けられ、第一導電型を有するドリフト領域と、
    前記第一主面上に設けられるセル領域と、
    平面的において、前記セル領域内に設けられる多数の単位セル領域と、
    を備え、
    各単位セル領域は、
    前記ドリフト領域の前記第一主面上から内部に亘って設けられるアクティブセル領域と、
    平面的において、前記アクティブセル領域を両側から挟むように、前記第一主面の表面に設けられる一対のトレンチ内のトレンチゲート電極およびトレンチエミッタ電極と、
    前記ドリフト領域の前記第一主面側の表面領域に設けられる前記第一導電型と反対導電型の第二導電型ボディ領域と、
    前記トレンチゲート電極および前記トレンチエミッタ電極を境界として、平面的に前記アクティブセル領域を両側から挟むように、両側に隣接して設けられたインアクティブセル領域と、
    前記第二導電型ボディ領域の前記第一主面側の表面領域に設けられる前記第一導電型と同一導電型の第一導電型エミッタ領域と、
    前記第一導電型エミッタ領域に接するメタルエミッタ電極と、
    前記アクティブセル領域において、前記第二導電型ボディ領域の下部の前記ドリフト領域に設けられる前記第一導電型と同一導電型であって、不純物濃度が前記ドリフト領域よりも高く、前記第一導電型エミッタ領域よりも低い第一導電型ホールバリア領域と、
    前記インアクティブセル領域において、前記第一主面側の表面領域に設けられる前記第一導電型と反対導電型の第二導電型フローティング領域と、
    を備え、
    前記一対のトレンチ間の第一方向の間隔は、前記メタルエミッタ電極が前記第一導電型エミッタ領域と接する面における前記第一方向の長さよりも小さい半導体装置。
17. 請求項１６の半導体装置において、
    前記第一導電型エミッタ領域の片側は前記トレンチゲート電極が設けられる側の前記トレンチに接し、前記トレンチエミッタ電極の上端における前記トレンチエミッタ電極が設けられる側の前記トレンチと前記第一導電型エミッタ領域との距離は、前記第一導電型エミッタ領域の下端における当該トレンチとの距離よりも小さい半導体装置。
18. 第一主面および第二主面を有する半導体基板と、
    前記第一主面に、第一方向に延在する第一トレンチ内に形成され、ゲート電位に接続される第一ゲート電極と、
    前記第一主面に、前記第一方向に延在する第二トレンチ内に形成され、エミッタ電位に接続される第二ゲート電極と、
    前記半導体基板の前記第一主面上に設けられた絶縁膜とを有し、
    前記絶縁膜は開口部を有し、
    前記開口部は、前記第一トレンチから前記第二トレンチに渡って形成される第一の領域の上に形成され、
    前記第一方向と直交する第二方向における前記第一の領域の長さは、前記第二方向における前記開口部の長さよりも短い、
    半導体装置。
19. 請求項１８の半導体装置において、前記第一の領域は第一導電型のエミッタ領域である、
    半導体装置。
20. 請求項１９の半導体装置において、前記絶縁膜上にはエミッタ電極が形成され、前記エミッタ電極は前記開口部を介して前記エミッタ領域に接続する、
    半導体装置。

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