TWI749107B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI749107B
TWI749107B TW106140197A TW106140197A TWI749107B TW I749107 B TWI749107 B TW I749107B TW 106140197 A TW106140197 A TW 106140197A TW 106140197 A TW106140197 A TW 106140197A TW I749107 B TWI749107 B TW I749107B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
trench
main surface
type
Prior art date
Application number
TW106140197A
Other languages
English (en)
Other versions
TW201832320A (zh
Inventor
長田尚
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201832320A publication Critical patent/TW201832320A/zh
Application granted granted Critical
Publication of TWI749107B publication Critical patent/TWI749107B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明之目的在於令半導體裝置的IE（Injection Enhancement，注入增強）功效提高，該半導體裝置具備IGBT（Insulated Gate Bipolar Transistor，絕緣閘極雙極電晶體），該IGBT具有EGE（Emitter-Gate-Emitter）構造的活性單元區域。為了達成上述目的，本發明之在Y軸方向上延伸的複數之混合單元區域LCh，各自具有；在Y軸方向上延伸的溝槽電極TG1、TG2以及TG3；p型本體區域PB；以及到達p型本體區域PB的中間部位，且分別設置在溝槽電極TG1與溝槽電極TG2之間以及溝槽電極TG1與溝槽電極TG3之間，且在Y軸方向上延伸的接觸溝CT。再者，複數之混合單元區域LCh，各自於接觸溝CT與溝槽電極TG1之間的半導體基板的頂面側，具有形成得比接觸溝CT的深度更淺，且於俯視下，在Y軸方向上彼此隔著一定的間隔配置的複數之n＋ 型射極區域NE；n＋ 型射極區域NE，於俯視下，配置成格紋狀。

Description

半導體裝置
本發明係關於一種半導體裝置，其係可適當應用於例如具備IE（Injection Enhancement，注入增強）型溝槽閘極IGBT（Insulated Gate Bipolar Transistor，絕緣閘極雙極電晶體）的半導體裝置者。
作為集極－射極間飽和電壓VCE（sat）較低的IGBT，溝槽閘極IGBT廣泛地被使用，在單元形成區域中，與射極電極連接的活性單元區域以及包含浮動區域在內的非活性單元區域交替地配置，藉此，開發出可利用IE功效的IE型溝槽閘極IGBT。IE功效，係指令正電洞在IGBT為導通狀態時不易從射極電極側排出，藉以提高累積於漂移區域的電荷濃度者。
於國際專利公開WO11／111500號（專利文獻1），揭示了在絶緣閘極型半導體裝置中，於相鄰的第1溝槽之間形成1條以上的與該第1溝槽平行設置的第2溝槽，並在第2溝槽內隔著絶緣膜埋入第1導電體的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 國際專利公開WO11／111500號
[發明所欲解決的問題] 關於IE型溝槽閘極IGBT，存在一種半導體裝置，其具備IGBT，該IGBT具有EGE構造（射極－閘極－射極構造）的活性單元區域。
在具備具有構成EGE構造之活性單元區域的IGBT的半導體裝置中，為了令負載短路耐量提高，會於非活性單元區域設置浮動區域。然而，若將浮動區域擴大，則從集極側觀察時的寄生pnp雙極電晶體的基本電阻也會變大，故會有基本電流供給（電子供給）變小、IE功效降低此等技術問題存在。
其他問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，具有：於半導體基板的單元形成區域的第1主面側，在第1方向上彼此分開設置，且在與第1方向正交的第2方向上延伸的複數之混合單元區域；以及分別設置在複數之混合單元區域的各區域之間的複數之非活性單元區域。複數之混合單元區域，各自具有在第2方向上延伸的第1溝槽、第2溝槽，以及形成於第1溝槽與第2溝槽之間的第3溝槽。再者，更具有：形成於第1溝槽與第3溝槽之間以及第2溝槽與第3溝槽之間的半導體基板的第1主面側的第1導電型的本體區域；到達本體區域的中間部位，且設置在第1溝槽與第3溝槽之間的第1連接部；以及到達本體區域的中間部位，且設置在第2溝槽與第3溝槽之間的第2連接部。再者，複數之混合單元區域，各自具有：於第1連接部與第3溝槽之間以及第2連接部與第3溝槽部之間的半導體基板的第1主面側，形成得比第1連接部以及第2連接部的深度更淺，且在第2方向上彼此隔著一定的間隔配置的複數之第2導電型的射極區域；在單元形成區域中，複數之射極區域，於俯視下，配置成格紋狀。 [發明的功效]
若根據本發明一實施態樣，便可令具備具有構成EGE構造之活性單元區域的IGBT的半導體裝置的IE功效提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數之段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、應用實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數目等（包含個數、數値、數量、範圍等）也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，會對具有相同功能的構件附上相同或相關的符號，其重複説明省略。另外，當存在複數之類似的構件（部位）時，有時會對統稱的符號追加記號以表示個別或特定的部位。另外，以下的實施態樣，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了令圖式容易檢視，有時也會省略影線。另外，即使是俯視圖，為了令圖式容易檢視，有時也會附上影線。
另外，在剖面圖以及俯視圖中，各部位的大小並未對應實際的裝置，為了令圖式容易理解，有時會將特定的部位顯示成相對較大。另外，在剖面圖與俯視圖對應的情況下，為了令圖式容易理解，有時也會將特定的部位顯示成相對較大。
以下，一邊參照圖式一邊針對本實施態樣之半導體裝置詳細進行説明。本實施態樣之半導體裝置，係IE型溝槽閘極IGBT。當IGBT為導通狀態時，電洞（正電洞）往射極電極側（頂面側、表面側）的排出受到限制，發揮可提高累積於漂移區域的電荷濃度此等IE功效，故稱為IE型。再者，本實施態樣之半導體裝置，在彼此隔著一定的間隔排列的3個溝槽電極之中，配置於中央的1個溝槽電極（TG1），與閘極電極電連接，配置於兩端的2個溝槽電極（TG2、TG3），各自與射極電極電連接，故稱為EGE構造（射極－閘極－射極構造）。
另外，在以下的説明中，如圖31所示的，將IGBT從切斷狀態（遮斷狀態）切換到導通狀態的開關動作稱為「開啟」，將IGBT從導通狀態切換到切斷狀態（遮斷狀態）的開關動作稱為「關閉」。然後，將開啟時的損失稱為「開啟損失」，將導通狀態的損失稱為「導通損失」，將關閉時的損失稱為「關閉損失」。
（實施態樣1） ＜本實施態樣1之半導體裝置的構造＞ 針對本實施態樣1之半導體裝置的構造，用圖1進行説明。
圖1，係表示本實施態樣1之半導體裝置（半導體晶片）的俯視圖。另外，在圖1中，為了容易理解，係顯示出將絶緣膜FPF（參照圖4）除去而透視的狀態，並將單元形成區域AR1、射極襯墊EP以及閘極襯墊GP的外周圍以二點鏈線表示之。
如圖1所示的，作為本實施態樣1之半導體裝置的半導體晶片CHP，具有半導體基板SS。半導體基板SS，具有：作為一側的主面的頂面Sa（參照圖4），以及作為另一側的主面且位於頂面的相反側的底面Sb（參照圖4）。另外，半導體基板SS，具有：作為頂面Sa的一部分區域的單元形成區域AR1，以及作為頂面Sa的另一部分區域的閘極配線拉出區域AR2。閘極配線拉出區域AR2，相對於單元形成區域AR1，設置在例如半導體基板SS的外周圍側。
於單元形成區域AR1，設置了射極電極EE。射極電極EE的中央部位，成為用來連接結合導線等的射極襯墊EP。射極襯墊EP，係由從形成於以覆蓋射極電極EE的方式形成的絶緣膜FPF（參照圖4）的開口部OP1露出的部分的射極電極EE所構成。射極電極EE，係由以例如鋁為主要構成要件的金屬膜所構成。
於閘極配線拉出區域AR2，設置了閘極配線GL以及閘極電極GE。閘極配線GL，相對於射極電極EE，設置在例如半導體基板SS的外周圍側。閘極配線GL，與閘極電極GE連接。閘極電極GE的中央部位，成為用來連接結合導線等的閘極襯墊GP。閘極襯墊GP，係由從形成於以覆蓋閘極電極GE的方式形成的絶緣膜FPF（參照圖4）的開口部OP2露出的部分的閘極電極GE所構成。閘極配線GL以及閘極電極GE，係由以例如鋁為主要構成要件的金屬膜所構成。
＜本實施態樣1之半導體裝置的單元形成區域的構造＞ 針對本實施態樣1之半導體裝置的單元形成區域的構造，用圖2～圖4進行説明。
圖2，係表示本實施態樣1之半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。圖3，係表示本實施態樣1之半導體裝置（單元形成區域）的俯視圖。圖4，係沿著圖2的A1－A1線的剖面圖。另外，在圖2中，為了容易理解，係顯示出將絶緣膜FPF、射極電極EE以及層間絶緣膜IL（參照圖4）除去而透視的狀態，並將單元形成區域AR1以及閘極配線GL的外周圍以二點鏈線表示之。另外，在圖3中，為了令圖式容易檢視，將n＋ 型射極區域塗黑。
如圖2～圖4所示的，以在半導體基板SS的頂面Sa內互相交叉（較佳為正交）的2個方向為X軸方向以及Y軸方向，以與半導體基板SS的頂面Sa垂直的方向（亦即上下方向）為Z軸方向。此時，於單元形成區域AR1，如圖2所示的，設置了複數之作為活性單元區域的混合單元區域LCh，以及複數之非活性單元區域LCi。複數之混合單元區域LCh，於俯視下，各自在Y軸方向上延伸，且在X軸方向上周期性地排列。複數之非活性單元區域LCi，於俯視下，各自在Y軸方向上延伸，且在X軸方向上周期性地排列。另外，混合單元區域LCh與非活性單元區域LCi，在X軸方向上交替地配置。
另外，在本說明書中，所謂「於俯視下」，係指從與半導體基板SS的頂面Sa垂直的方向觀察的情況。
於混合單元區域LCh，形成了作為IGBT之電晶體的元件部PR1，於非活性單元區域LCi，形成了隔設在彼此相鄰的2個元件部PR1之間的隔設部PR2。
接著，針對本實施態樣1之半導體裝置的平面構造，用圖2以及圖3進行説明。
如圖2以及圖3所示的，混合單元區域LCh，具有：混合副單元區域LCh1，以及混合副單元區域LCh2。另外，於混合單元區域LCh，在混合副單元區域LCh1與混合副單元區域LCh2的分界面，設置了作為溝槽閘極電極的溝槽電極TG1。
溝槽電極TG1，設置在混合單元區域LCh的中央。藉此，便可將混合副單元區域LCh1的寬度Wh1與混合副單元區域LCh2的寬度Wh2設為相等，並可將混合副單元區域LCh1與混合副單元區域LCh2以溝槽電極TG1為中心對稱地配置。
於混合單元區域LCh，設置了溝槽電極TG2以及溝槽電極TG3。溝槽電極TG2以及TG3，夾著溝槽電極TG1分別設置在X軸方向上的兩側。溝槽電極TG2以及TG3，與射極電極EE電連接。於混合單元區域LCh，在彼此相鄰的溝槽電極TG2與溝槽電極TG3之間，設置了p型本體區域PB。另外，設置了比該p型本體區域PB更深的n型電洞障蔽區域NHB（參照圖4）。
在混合副單元區域LCh1中，於p型本體區域PB的半導體基板SS的頂面Sa側的部分，設置了複數之n＋ 型射極區域NE。p型本體區域PB，係p型導電型的半導體區域，n＋ 型射極區域NE，係與p型導電型相異的n型導電型的半導體區域。在混合副單元區域LCh1中，p型本體區域PB，於俯視下，沿著Y軸方向連續地形成。在混合副單元區域LCh1中，複數之n＋ 型射極區域NE，沿著Y軸方向，彼此隔著一定的間隔配置。
另外，在本說明書中，所謂半導體的導電型為p型，係指僅正電洞為電荷載體，或者，電子以及正電洞均可為電荷載體，惟正電洞的濃度比電子的濃度更高，正電洞為主要的電荷載體。另外，在本說明書中，所謂半導體的導電型為n型，係指僅電子為電荷載體，或者，電子以及正電洞均可為電荷載體，惟電子的濃度比正電洞的濃度更高，電子為主要的電荷載體。
在混合副單元區域LCh2中，於p型本體區域PB的半導體基板SS的頂面Sa側的部分，設置了複數之n＋ 型射極區域NE。在混合副單元區域LCh2中，p型本體區域PB，於俯視下，沿著Y軸方向，連續地形成。在混合副單元區域LCh2中，複數之n＋ 型射極區域NE，沿著Y軸方向，彼此隔著一定的間隔配置。
在各個混合單元區域LCh中，形成於混合副單元區域LCh1的複數之n＋ 型射極區域NE，與形成於混合副單元區域LCh2的複數之n＋ 型射極區域NE，夾著溝槽電極TG1對稱地配置。
再者，在各個混合單元區域LCh中，複數之n＋ 型射極區域NE，於俯視下，沿著Y軸方向彼此隔著一定的間隔配置。然而，在X軸方向上彼此相鄰的2個混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，並非夾著位在該2個混合單元區域LCh之間的非活性單元區域LCi對稱地配置，而係配置成彼此錯開Y軸方向的配置間隔的一半。
具體而言，於在X軸方向上彼此相鄰的2個混合單元區域LCh中，在形成於其中一方的混合單元區域LCh的複數之n＋ 型射極區域NE之中的在Y軸方向上彼此相鄰的2個n＋ 型射極區域NE所夾之區域的X軸方向上，配置了形成於另一方的混合單元區域LCh的複數之n＋ 型射極區域NE之中的1個n＋ 型射極區域NE。在Y軸方向上彼此相鄰的2個n＋ 型射極區域NE所夾之區域，係例如圖3所示之被虛線所包圍的區域BR。換言之，在單元形成區域AR1中，複數之n＋ 型射極區域NE，於俯視下，配置成所謂格紋狀。再者，換言之，在單元形成區域AR1中，於俯視下，於三角形的各頂點存在n＋ 型射極區域NE的基本圖案連續地排列。
在本實施態樣1中，在X軸方向上彼此相鄰的2個混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，係配置成彼此錯開Y軸方向的配置間隔的一半，惟並非僅限於此。然而，為了對單元形成區域AR1的大致全面實行充分的電子供給，在X軸方向上彼此相鄰的2個混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，仍宜配置成彼此錯開Y軸方向的配置間隔的一半為佳。
像這樣，藉由將複數之n＋ 型射極區域NE，於俯視下，配置成格紋狀，便可如在後述的＜本實施態樣1之半導體裝置的主要特長與功效＞中所説明的，令IE功效提高。藉此，便可降低開啟時的開關損失，且可降低集極－射極間飽和電壓VCE（sat）。
於非活性單元區域LCi，在彼此相鄰的溝槽電極TG2與溝槽電極TG3之間，設置了p型本體區域PB。另外，設置了比該p型本體區域PB更深的p型浮動區域PF。
另外，在圖2所示之例中，將混合單元區域LCh的X軸方向的寬度Wh，設置成比非活性單元區域LCi的X軸方向的寬度Wi更窄。在此情況下，可提高IGBT的IE功效。
於閘極配線拉出區域AR2，存在以包圍單元形成區域AR1的方式設置了例如p型浮動區域PFp的部分。另外，該p型浮動區域PFp，透過於接觸溝CT的底面所露出之部分的p＋ 型主體接觸區域PBCp，與射極電極EE電連接。
另外，於閘極配線拉出區域AR2，配置了閘極配線GL，溝槽電極TG1從單元形成區域AR1內向該閘極配線GL延伸。然後，在閘極配線拉出區域AR2中，彼此相鄰的2個溝槽電極TG1的端部之間，利用溝槽電極TGz連接。溝槽電極TGz，於俯視下，配置在閘極配線GL所配置的區域內。然後，溝槽電極TGz，透過連接電極GTG，與閘極配線GL電連接。另外，非活性單元區域LCi的閘極配線拉出區域AR2側的端部，由端部溝槽電極TGp所劃定。
溝槽電極TG2以及溝槽電極TG3，於俯視下，夾著位在彼此相鄰的2個混合單元區域LCh之間的非活性單元區域LCi配置在兩側。溝槽電極TG2以及溝槽電極TG3，除了端部溝槽電極TGp之外，更利用由例如多晶矽膜所構成的射極連接部TGx電連接。然後，射極連接部TGx，透過連接電極CTE，與射極電極EE電連接。藉由該等構造，便可令溝槽電極TG2以及溝槽電極TG3與射極電極EE之間的電連接的可靠度提高。
在混合副單元區域LCh1中，形成了由p＋ 型主體接觸區域PBC與p＋ 型閂鎖防止區域PLP所構成的p＋ 型半導體區域PR（參照圖4）。p＋ 型半導體區域PR，沿著Y軸方向，連續地形成。另外，在混合副單元區域LCh1中，於p型本體區域PB，作為開口部的接觸溝CT，沿著Y軸方向，連續地形成。接觸溝CT，到達配置於混合副單元區域LCh1的p＋ 型主體接觸區域PBC。
另外，在混合副單元區域LCh2中，形成了由p＋ 型主體接觸區域PBC與p＋ 型閂鎖防止區域PLP所構成的p＋ 型半導體區域PR（參照圖4）。p＋ 型半導體區域PR，沿著Y軸方向，連續地形成。另外，在混合副單元區域LCh2中，於p型本體區域PB，作為開口部的接觸溝CT，沿著Y軸方向，連續地形成。接觸溝CT，到達配置於混合副單元區域LCh2的p＋ 型主體接觸區域PBC。
接著，針對本實施態樣1之半導體裝置的剖面構造，用圖4進行説明。具體而言，係針對設置於混合單元區域LCh的元件部PR1以及設置於非活性單元區域LCi的隔設部PR2的構造進行説明。
如圖4所示的，半導體基板SS，具有：作為第1主面的頂面Sa，以及位於頂面Sa的相反側並作為第2主面的底面Sb。於半導體基板SS的內部，形成了n型的半導體層SLn，於半導體基板SS之中的相對於半導體層SLn位於底面Sb側的部分的內部，形成了p型的半導體層SLp。
於半導體層SLn之中的上層部以外的部分，形成了作為n型半導體區域的n－ 型漂移區域ND。在半導體層SLn與半導體層SLp之間，形成了作為n型半導體區域的n型場截止區域Ns。另外，利用半導體層SLp，形成了作為p型半導體區域的p＋ 型集極區域CL。另外，於半導體基板SS的底面Sb，形成了與p＋ 型集極區域CL（亦即半導體層SLp）電連接的集極電極CE。另一方面，在半導體基板SS的頂面Sa側，亦即，在半導體層SLn的上層部，設置了p型本體區域PB。
在半導體基板SS的頂面Sa之中，在混合單元區域LCh中，於半導體層SLn形成了元件部PR1，在非活性單元區域LCi中，形成了隔設部PR2。
形成於混合單元區域LCh的元件部PR1，具有：溝槽T1、T2以及T3；溝槽電極TG1、TG2以及TG3；2個p型本體區域PB；還有，複數之n＋ 型射極區域NE。
如前所述的，混合單元區域LCh，具有：混合副單元區域LCh1，以及混合副單元區域LCh2。
於混合副單元區域LCh1與混合副單元區域LCh2的分界部的半導體基板SS的頂面Sa側，形成了作為溝部的溝槽T1。溝槽T1，從頂面Sa到達半導體層SLn的中間部位，而且，於俯視下，係在Y軸方向上延伸。
於溝槽T1的內壁，形成了閘極絶緣膜GI。於溝槽T1的內部，在閘極絶緣膜GI上，以埋入溝槽T1的方式，形成了溝槽電極TG1。亦即，溝槽電極TG1，隔著閘極絶緣膜GI埋入溝槽T1的內部。溝槽電極TG1，與閘極電極GE（參照圖1）電連接。另外，溝槽電極TG1，於俯視下，沿著Y軸方向，連續地形成。
在混合副單元區域LCh1中，於半導體基板SS的頂面Sa側，形成了作為溝部的溝槽T2。溝槽T2，從頂面Sa到達半導體層SLn的中間部位，於俯視下係在Y軸方向上延伸，而且，相對於溝槽T1，配置於位在X軸方向上的一側的非活性單元區域LCi側。
於溝槽T2的內壁，形成了閘極絶緣膜GI。於溝槽T2的內部，在閘極絶緣膜GI上，以埋入溝槽T2的方式，形成了溝槽電極TG2。亦即，溝槽電極TG2，隔著閘極絶緣膜GI埋入溝槽T2的內部。溝槽電極TG2，與射極電極EE電連接。另外，溝槽電極TG2，於俯視下，沿著Y軸方向，連續地形成。
在混合副單元區域LCh2中，於半導體基板SS的頂面Sa側，形成了作為溝部的溝槽T3。溝槽T3，從頂面Sa到達半導體層SLn的中間部位，於俯視下，係在Y軸方向上延伸，而且，相對於溝槽T1，配置於位在X軸方向上的另一側的非活性單元區域LCi側。
於溝槽T3的內壁，形成了閘極絶緣膜GI。於溝槽T3的內部，在閘極絶緣膜GI上，以埋入溝槽T3的方式，形成了溝槽電極TG3。亦即，溝槽電極TG3，隔著閘極絶緣膜GI埋入溝槽T3的內部。溝槽電極TG3，與射極電極EE電連接。另外，溝槽電極TG3，於俯視下，沿著Y軸方向，連續地形成。
在混合副單元區域LCh1中，p型本體區域PB，形成於半導體層SLn之中的位在溝槽T1與溝槽T2之間的部分的頂面Sa側，並與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T2的內壁的閘極絶緣膜GI接觸。另外，在混合副單元區域LCh2中，p型本體區域PB，形成於半導體層SLn之中的位在溝槽T1與溝槽T3之間的部分的頂面Sa側，並與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T3的內壁的閘極絶緣膜GI接觸。
如圖4所示的，在混合副單元區域LCh1以及LCh2各區域中，於半導體基板SS的頂面Sa側，僅於溝槽電極TG1側形成了複數之n＋ 型射極區域NE。
如前所述的，在混合副單元區域LCh1中，複數之n＋ 型射極區域NE，於俯視下，沿著Y軸方向，彼此隔著一定的間隔配置，在混合副單元區域LCh2中，複數之n＋ 型射極區域NE，於俯視下，沿著Y軸方向，彼此隔著一定的間隔配置。
在混合副單元區域LCh1中，複數之n＋ 型射極區域NE，分別形成於半導體層SLn之中的位在溝槽T1與溝槽T2之間的部分的頂面Sa側，並分別與p型本體區域PB以及形成於溝槽T1的內壁的閘極絶緣膜GI接觸。另外，在混合副單元區域LCh2中，複數之n＋ 型射極區域NE，分別形成於半導體層SLn之中的位在溝槽T1與溝槽T3之間的部分的頂面Sa側，並分別與p型本體區域PB以及形成於溝槽T1的內壁的閘極絶緣膜GI接觸。
在混合副單元區域LCh1中所形成的複數之n＋ 型射極區域NE，與射極電極EE電連接，在混合副單元區域LCh2中所形成的複數之n＋ 型射極區域NE，與射極電極EE電連接。
較佳的態樣為，在混合副單元區域LCh1中，於半導體層SLn之中的位在溝槽T1與溝槽T2之間且相對於p型本體區域PB位在底面Sb側的部分，形成了作為n型半導體區域的n型電洞障蔽區域NHB。另外，在混合副單元區域LCh2中，於半導體層SLn之中的位在溝槽T1與溝槽T3之間且相對於p型本體區域PB位在底面Sb側的部分，形成了作為n型半導體區域的n型電洞障蔽區域NHB。
在混合副單元區域LCh1中，n型電洞障蔽區域NHB的n型雜質濃度，比半導體層SLn之中的相對於該n型電洞障蔽區域NHB位在底面Sb側的部分（n－ 型漂移區域ND）的n型雜質濃度更高。另外，在混合副單元區域LCh2中，n型電洞障蔽區域NHB的n型雜質濃度，比半導體層SLn之中的相對於該n型電洞障蔽區域NHB位在底面Sb側的部分（n－ 型漂移區域ND）的n型雜質濃度更高。
另一方面，在混合副單元區域LCh1中，n型電洞障蔽區域NHB的n型雜質濃度，比n＋ 型射極區域NE的n型雜質濃度更低。另外，在混合副單元區域LCh2中，n型電洞障蔽區域NHB的n型雜質濃度，比n＋ 型射極區域NE的n型雜質濃度更低。
另外，在混合副單元區域LCh1中，n型電洞障蔽區域NHB，亦可與p型本體區域PB、形成於溝槽T1的內壁的閘極絶緣膜GI，以及形成於溝槽T2的內壁的閘極絶緣膜GI接觸。另外，在混合副單元區域LCh2中，n型電洞障蔽區域NHB，亦可與p型本體區域PB、形成於溝槽T1的內壁的閘極絶緣膜GI，以及形成於溝槽T3的內壁的閘極絶緣膜GI接觸。藉此，累積在n－ 型漂移區域ND內的正電洞，在混合副單元區域LCh1以及LCh2各區域中，變得不易排出到射極電極EE，故可提高IE功效。
形成於非活性單元區域LCi，且隔設在彼此相鄰的2個元件部PR1之間的隔設部PR2，具有p型本體區域PB以及p型浮動區域PF。
在非活性單元區域LCi中，於半導體層SLn之中的位在彼此相鄰的溝槽T2與溝槽T3之間的部分的頂面Sa側，形成了p型本體區域PB。p型本體區域PB，與形成於溝槽T2的內壁的閘極絶緣膜GI，以及形成於與該溝槽T2相鄰的溝槽T3的內壁的閘極絶緣膜GI接觸。
在非活性單元區域LCi中，於半導體層SLn之中的位在彼此相鄰的溝槽T2與溝槽T3之間且位在p型本體區域PB之下的部分，形成了p型半導體區域，亦即p型浮動區域PF。
在此，針對設置p型浮動區域PF之目的進行説明。
將作為集極、射極間電壓的電壓VCE的順向飽和電壓稱為集極－射極間飽和電壓VCE（sat）。此時，為了降低集極－射極間飽和電壓VCE（sat），有必要令IE功效提高。另一方面，在例如逆變器中，當因為錯誤動作等而負載短路時，較大的電壓會施加於IGBT，或者，較大的短路電流會流過IGBT，故吾人期望在直到保護電路遮斷的期間內，IGBT不會被破壞。在此，當負載形成短路狀態，而短路電流流過IGBT時，IGBT能夠承受得住而不會被破壞的時間，稱為負載短路耐量。
為了令負載短路耐量提高，有必要減少施加於IGBT的能量，亦即，有必要減少流過IGBT的飽和電流。為了減少飽和電流，有必要縮小n＋ 型射極區域NE的面積，為了縮小n＋ 型射極區域NE的面積，吾人思及2種方法。
第1種達致目的之方法，係對n＋ 型射極區域NE在Y軸方向上實行間拔。然而，該方法，會使集極－射極間飽和電壓VCE（sat）升高。
第2種達致目的之方法，係於非活性單元區域LCi設置p型浮動區域PF，以對n＋ 型射極區域NE在X軸方向上實行間拔的方法。藉此，載體（亦即正電洞）的排出路徑縮窄，IE功效提高。亦即，p型浮動區域PF，係為了對n＋ 型射極區域NE在X軸方向上實行間拔以令負載短路耐量提高而設置者。
如圖4所示的，在混合單元區域LCh以及非活性單元區域LCi中，在半導體基板SS的頂面Sa上，形成了由例如氧化矽等所構成的層間絶緣膜IL。層間絶緣膜IL，在混合單元區域LCh以及非活性單元區域LCi各區域中，以覆蓋p型本體區域PB的方式形成。另外，亦可在半導體基板SS的頂面Sa與層間絶緣膜IL之間，形成絶緣膜IF。
本實施態樣1，在混合副單元區域LCh1以及LCh2各區域中，於層間絶緣膜IL以及半導體層SLn，形成了貫通層間絶緣膜IL並到達p型本體區域PB的中間部位的作為開口部的接觸溝CT。在混合副單元區域LCh1以及LCh2各區域中，接觸溝CT，於俯視下，沿著Y軸方向，連續地形成。
在混合副單元區域LCh1以及LCh2各區域中，於p型本體區域PB之中的在接觸溝CT的底面露出的部分，形成了作為p型半導體區域的p＋ 型主體接觸區域PBC。另外，在p＋ 型主體接觸區域PBC之下，形成了作為p型半導體區域的p＋ 型閂鎖防止區域PLP。利用p＋ 型主體接觸區域PBC以及p＋ 型閂鎖防止區域PLP，形成了p＋ 型半導體區域PR。
亦即，在混合副單元區域LCh1以及LCh2各區域中，p＋ 型半導體區域PR，包含：p＋ 型主體接觸區域PBC，以及p＋ 型閂鎖防止區域PLP。在混合副單元區域LCh1以及LCh2各區域中，p＋ 型主體接觸區域PBC的p型雜質濃度，比p＋ 型閂鎖防止區域PLP的p型雜質濃度更高。另外，在混合副單元區域LCh1以及LCh2各區域中，p＋ 型閂鎖防止區域PLP的p型雜質濃度，比p型本體區域PB的p型雜質濃度更高。亦即，在混合副單元區域LCh1以及LCh2各區域中，p＋ 型半導體區域PR的p型雜質濃度，比p型本體區域PB的p型雜質濃度更高。
在混合副單元區域LCh1以及LCh2各區域中，p＋ 型半導體區域PR，形成於p型本體區域PB之中的在接觸溝CT露出的部分。在混合副單元區域LCh1中，p＋ 型半導體區域PR，形成於半導體層SLn之中的位在溝槽T1與溝槽T2之間的部分。另外，在混合副單元區域LCh2中，p＋ 型半導體區域PR，形成於半導體層SLn之中的位在溝槽T1與溝槽T3之間的部分。
在混合副單元區域LCh1中，形成了埋入接觸溝CT的連接電極CP。另外，在混合副單元區域LCh2中，形成了埋入接觸溝CT的連接電極CP。亦即，元件部PR1，具有：層間絶緣膜IL、2個接觸溝CT、2個p＋ 型半導體區域PR，以及2個連接電極CP。
在混合副單元區域LCh1以及LCh2各區域中，連接電極CP，與n＋ 型射極區域NE以及p＋ 型半導體區域PR接觸。因此，在混合副單元區域LCh1以及LCh2各區域中，n＋ 型射極區域NE以及p＋ 型半導體區域PR，與射極電極EE，透過連接電極CP電連接。亦即，元件部PR1所包含之p型本體區域PB，與射極電極EE電連接。
在混合副單元區域LCh1以及LCh2各區域中，在互相連接的連接電極CP以及p＋ 型半導體區域PR的組合中，連接電極CP，係與p＋ 型半導體區域PR所包含之p＋ 型主體接觸區域PBC接觸。藉此，便可降低連接電極CP與p＋ 型半導體區域PR的接觸電阻。
如圖4所示的，在層間絶緣膜IL上，設置了由以例如鋁為主要構成要件的金屬膜所構成的射極電極EE，射極電極EE，透過形成於接觸溝CT的連接電極CP，與n＋ 型射極區域NE以及p＋ 型主體接觸區域PBC連接。在圖4所示之例中，連接電極CP與射極電極EE，形成一體。
在射極電極EE上，更形成了由例如聚醯亞胺系的有機絶緣膜等所構成的作為鈍化膜的絶緣膜FPF。
在混合單元區域LCh中，利用集極電極CE、p＋ 型集極區域CL、n－ 型漂移區域ND、p型本體區域PB、p＋ 型半導體區域PR、n＋ 型射極區域NE、射極電極EE、形成於溝槽T1的內壁的閘極絶緣膜GI，以及溝槽電極TG1，形成IGBT。
＜本實施態樣1之半導體裝置的製造方法＞ 接著，針對本實施態樣1之半導體裝置的製造方法，用圖5～圖10進行説明。
圖5～圖10，係表示本實施態樣1之半導體裝置的製造步驟的剖面圖。圖5～圖10，係沿著圖2的A2－A2線的剖面圖。
首先，如圖5所示的，準備由導入了例如磷等的n型雜質的單晶矽所構成的半導體基板SS。半導體基板SS，具有：作為第1主面的頂面Sa，以及位於頂面Sa的相反側並作為第2主面的底面Sb。
可將半導體基板SS的n型雜質的雜質濃度，設為例如2×1014 cm-3 左右。半導體基板SS，在該階段中，係稱為晶圓且平面大略呈圓形形狀的半導體薄板。可將半導體基板SS的厚度，設為例如450μm～1,000μm左右。另外，在半導體基板SS之中，以頂面Sa側的半導體層，為半導體層SLn。半導體層SLn，係n型的半導體層。因此，在準備半導體基板SS時，於半導體基板SS的內部，形成了n型的半導體層SLn。
接著，以光阻圖案作為遮罩，利用離子注入法，對半導體基板SS的頂面Sa導入n型雜質，藉此，形成n型電洞障蔽區域NHB。此時的離子注入條件，可例示出：例如將離子種設為磷、將用量設為6×1012 cm-2 左右、將注入能量設為80keV左右的離子注入條件，作為較佳的態樣。
另外，n型電洞障蔽區域NHB，形成於彼此相鄰的2個混合單元區域LCh各自所包含的混合副單元區域LCh1以及LCh2。
接著，以光阻圖案作為遮罩，利用離子注入法，對半導體基板SS的頂面Sa導入p型雜質，藉此，形成p型浮動區域PF。此時的離子注入條件，可例示出：例如將離子種設為硼、將用量設為3.5×1013 cm-2 左右、將注入能量設為75keV左右的離子注入條件，作為較佳的態樣。
另外，p型浮動區域PF，形成於非活性單元區域LCi。另外，當在單元形成區域AR1中形成p型浮動區域PF時，例如係在閘極配線拉出區域AR2（參照圖2）中，形成p型浮動區域PFp。
接著，如圖6所示的，用由例如氧化矽膜所構成的硬遮罩，利用例如異向性乾蝕刻法，形成溝槽T1、T2以及T3。該異向性乾蝕刻的氣體，可例示出：例如Cl2 ／O2 系氣體，作為較佳的態樣。
接著，如圖7所示的，對p型浮動區域PF以及n型電洞障蔽區域NHB實行拉伸擴散（例如1200℃、30分鐘左右）。此時，以p型浮動區域PF的底面Sb側的端部，在Z軸方向上，配置於溝槽T1、T2以及T3的底面Sb側的端部的方式，實行拉伸擴散。
接著，利用例如熱氧化法等，於半導體基板SS的頂面Sa上，還有，於溝槽T1、T2以及T3各自的內壁，形成由例如氧化矽膜所構成的閘極絶緣膜GI。閘極絶緣膜GI的厚度，為例如0.12μm左右。
利用上述拉伸擴散，在溝槽T2與其旁邊的溝槽T3之間，形成p型浮動區域PF。較佳的態樣為，p型浮動區域PF，與形成於溝槽T2的內壁的閘極絶緣膜GI以及形成於溝槽T3的內壁的閘極絶緣膜GI接觸。
另外，在溝槽T1與其旁邊的溝槽T2之間以及溝槽T1與其旁邊的溝槽T3之間，形成n型電洞障蔽區域NHB。較佳的態樣為，形成於溝槽T1與溝槽T2之間的n型電洞障蔽區域NHB，與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T2的內壁的閘極絶緣膜GI接觸。另外，較佳的態樣為，形成於溝槽T1與溝槽T3之間的n型電洞障蔽區域NHB，與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T3的內壁的閘極絶緣膜GI接觸。
另外，在實行了上述拉伸擴散之後，在n型的半導體基板SS之中，並未形成p型浮動區域PF以及n型電洞障蔽區域NHB的區域，成為n－ 型漂移區域ND。換言之，n型的半導體層SLn之中的並未形成p型浮動區域PF以及n型電洞障蔽區域NHB的區域，成為n－ 型漂移區域ND。另外，n－ 型漂移區域ND，從半導體層SLn的內部形成到半導體基板SS的底面Sb。
在溝槽T1與溝槽T2之間，n型電洞障蔽區域NHB的n型雜質濃度，比n－ 型漂移區域ND的n型雜質濃度更高，且比後述的n＋ 型射極區域NE的n型雜質濃度更低。另外，溝槽T1與溝槽T3之間，亦與溝槽T1與溝槽T2之間相同。
接著，於半導體基板SS的頂面Sa上，還有，於溝槽T1、T2以及T3的內部，利用例如CVD（Chemical Vapor Deposition，化學氣相沉積）法等，形成由摻雜了磷的多晶矽（Doped Poly-Silicon）膜所構成的導電性膜CF。導電性膜CF的厚度，為例如0.5μm～1.5μm左右。
接著，如圖8所示的，利用例如乾蝕刻法，回蝕導電性膜CF。藉此，形成由隔著閘極絶緣膜GI埋入溝槽T1的內部的導電性膜CF所構成的溝槽電極TG1。另外，形成由隔著閘極絶緣膜GI埋入溝槽T2的內部的導電性膜CF所構成的溝槽電極TG2，並形成由隔著閘極絶緣膜GI埋入溝槽T3的內部的導電性膜CF所構成的溝槽電極TG3。該蝕刻氣體，可例示出：例如SF6 氣體等，作為較佳的態樣。
接著，利用例如乾蝕刻法，將溝槽T1、T2以及T3的內部以外的閘極絶緣膜GI除去。
接著，利用例如熱氧化法或者CVD法，在半導體基板SS的頂面Sa上，形成後續的離子注入步驟用的由較薄的氧化矽膜（例如與閘極絶緣膜GI相同程度）所構成的絶緣膜IF。
接著，以光阻圖案作為遮罩，利用離子注入法，對單元形成區域AR1的全面以及其他必要的部分導入p型雜質，藉此，形成p型本體區域PB。
具體而言，係在溝槽T1與溝槽T2之間，形成與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T2的內壁的閘極絶緣膜GI接觸的p型本體區域PB。另外，在溝槽T1與溝槽T3之間，形成與形成於溝槽T1的內壁的閘極絶緣膜GI以及形成於溝槽T3的內壁的閘極絶緣膜GI接觸的p型本體區域PB。該p型本體區域PB，形成於n型電洞障蔽區域NHB上。另外，在非活性單元區域LCi中，該p型本體區域PB，形成於p型浮動區域PF上。
此時的離子注入條件，可例示出：例如將離子種設為硼、將用量設為3×1013 cm-2 左右、將注入能量設為75keV左右的離子注入條件，作為較佳的態樣。
再者，以光阻圖案作為遮罩，利用離子注入法，在混合單元區域LCh，對p型本體區域PB的上層部導入n型雜質，藉此，形成n＋ 型射極區域NE。
該n＋ 型射極區域NE，在混合副單元區域LCh1以及LCh2各區域中，形成於溝槽閘極電極TG1側。具體而言，在混合副單元區域LCh1中，於半導體層SLn之中的位在溝槽T1與溝槽T2之間的部分，形成與形成於溝槽T1的內壁的閘極絶緣膜GI以及p型本體區域PB接觸的n＋ 型射極區域NE。另外，在混合副單元區域LCh2中，於半導體層SLn之中的位在溝槽T1與溝槽T3之間的部分，形成與形成於溝槽T1的內壁的閘極絶緣膜GI以及p型本體區域PB接觸的n＋ 型射極區域NE。
此時的離子注入條件，可例示出：例如將離子種設為砷、將用量設為5×1015 cm-2 左右、將注入能量設為80keV左右的離子注入條件，作為較佳的態樣。
接著，如圖9所示的，在半導體基板SS的頂面Sa上，利用例如CVD法等，形成由例如PSG（Phosphosilicate Glass，磷矽酸鹽玻璃）膜所構成的層間絶緣膜IL。層間絶緣膜IL，在混合副單元區域LCh1以及LCh2還有非活性單元區域LCi各區域中，以隔著例如絶緣膜IF覆蓋p型本體區域PB的方式形成。層間絶緣膜IL的厚度，為例如0.6μm左右。該層間絶緣膜IL的材料，除了PSG膜之外，可例示出：BPSG（Borophosphosilicate Glass，硼磷矽酸鹽玻璃）膜、NSG（Non-doped Silicate Glass，無摻雜矽酸鹽玻璃）膜、SOG（Spin-On-Glass，旋塗式玻璃）膜，或者該等膜層的複合膜等，作為較佳的態樣。
接著，以光阻圖案作為遮罩，利用異向性乾蝕刻法，於層間絶緣膜IL形成接觸溝CT。該異向性乾蝕刻的氣體，可例示出：由例如Ar氣、CHF3 氣體以及CF4 氣體所構成的混合氣體等，作為較佳的態樣。接著，利用異向性乾蝕刻法，將接觸溝CT延長到半導體基板SS內。藉此，在混合副單元區域LCh1以及LCh2各區域中，形成貫通層間絶緣膜IL到達p型本體區域PB的中間部位的作為開口部的接觸溝CT。在混合副單元區域LCh1以及LCh2各區域中，接觸溝CT，於俯視下，沿著Y軸方向，連續地形成。該異向性乾蝕刻的氣體，可例示出：例如Cl2 ／O2 氣體，作為較佳的態樣。
接著，例如通過接觸溝CT，注入p型雜質離子，藉此，形成p＋ 型主體接觸區域PBC。此時的離子注入條件，可例示出：例如將離子種設為硼、將用量設為5×1015 cm-2 左右、將注入能量設為80keV左右的離子注入條件，作為較佳的態樣。另外，當在單元形成區域AR1中形成p＋ 型主體接觸區域PBC時，例如在閘極配線拉出區域AR2（參照圖2）以及終端區域TA（參照圖27以及圖28）中，係形成p＋ 型主體接觸區域PBCp。
接著，例如通過接觸溝CT，注入p型雜質離子，藉此，形成p＋ 型閂鎖防止區域PLP。此時的離子注入條件，可例示出：例如將離子種設為硼、將用量設為1×1015 cm-2 左右、將注入能量設為100keV左右的離子注入條件，作為較佳的態樣。p＋ 型主體接觸區域PBC的p型雜質濃度，比p＋ 型閂鎖防止區域PLP的p型雜質濃度更高。
另外，利用p＋ 型主體接觸區域PBC以及p＋ 型閂鎖防止區域PLP，形成p＋ 型半導體區域PR。在混合副單元區域LCh1以及LCh2各區域中，於p型本體區域PB之中的在接觸溝CT露出的部分，形成p＋ 型半導體區域PR。在混合副單元區域LCh1以及LCh2各區域中，p＋ 型半導體區域PR，於俯視下，沿著Y軸方向，連續地形成。
亦即，於半導體層SLn之中的位在溝槽T1與溝槽T2之間的部分，形成與p型本體區域PB接觸的p＋ 型半導體區域PR。另外，於半導體層SLn之中的位在溝槽T1與溝槽T3之間的部分，形成與p型本體區域PB接觸的p＋ 型半導體區域PR。在混合副單元區域LCh1以及LCh2各區域中，p＋ 型半導體區域PR的p型雜質濃度，比p型本體區域PB的p型雜質濃度更高。
接著，如圖10所示的，形成射極電極EE。具體而言，依照例如以下的順序實行之。首先，利用例如濺鍍法，在半導體基板SS的頂面Sa上，形成鈦鎢膜作為障蔽金屬膜。鈦鎢膜的厚度，為例如0.2μm左右。
接著，在氮氣氣體環境中，實行例如600℃左右、10分鐘左右的矽化物退火，之後，在障蔽金屬膜上的全面，以埋入接觸溝CT的方式，利用例如濺鍍法，形成鋁系金屬膜（添加例如數％的矽，剩下為鋁）。鋁系金屬膜的厚度，為例如5μm左右。
接著，以光阻圖案作為遮罩，利用乾蝕刻法，形成由鋁系金屬膜以及障蔽金屬膜所構成的射極電極EE。該乾蝕刻的氣體，可例示出：例如Cl2 ／BCl3 氣體等，作為較佳的態樣。
藉此，在混合副單元區域LCh1中，形成埋入接觸溝CT的內部的連接電極CP，以及設置在層間絶緣膜IL上的射極電極EE。在混合副單元區域LCh1中，連接電極CP，於俯視下，沿著Y軸方向，連續地形成。另外，在混合副單元區域LCh2中，形成埋入接觸溝CT的內部的連接電極CP，以及設置在層間絶緣膜IL上的射極電極EE。在混合副單元區域LCh2中，連接電極CP，於俯視下，沿著Y軸方向，連續地形成。
射極電極EE，與形成於混合副單元區域LCh1的複數之n＋ 型射極區域NE以及複數之p＋ 型半導體區域PR，透過形成於混合副單元區域LCh1的連接電極CP電連接。另外，射極電極EE，與形成於混合副單元區域LCh2的複數之n＋ 型射極區域NE以及複數之p＋ 型半導體區域PR，透過形成於混合副單元區域LCh2的連接電極CP電連接。
另外，亦可在形成射極電極EE時，形成與溝槽電極TG1電連接的閘極電極GE（參照圖1）。另外，當在單元形成區域AR1形成射極電極EE時，亦可在閘極配線拉出區域AR2形成閘極配線GL以及閘極電極GE（參照圖1）。
接著，在射極電極EE上，形成由以例如聚醯亞胺為主要成分的有機膜等所構成的作為鈍化膜的絶緣膜FPF。絶緣膜FPF的厚度，為例如2.5μm左右。
接著，以光阻圖案作為遮罩，利用乾蝕刻法，令絶緣膜FPF形成圖案，形成貫通絶緣膜FPF到達射極電極EE的開口部OP1（參照圖1），並形成由在開口部OP1露出之部分的射極電極EE所構成的射極襯墊EP（參照圖1）。
另外，當在單元形成區域AR1，於射極電極EE上形成絶緣膜FPF時，會在閘極配線拉出區域AR2的閘極電極GE上也形成絶緣膜FPF（參照圖1）。另外，當在單元形成區域AR1形成開口部OP1時，會在閘極配線拉出區域AR2，形成貫通絶緣膜FPF並到達閘極電極GE的開口部OP2，並形成由在開口部OP2露出之部分的閘極電極GE所構成的閘極襯墊GP（參照圖1）。
接著，對半導體基板SS的底面Sb，實施背面研磨處理，藉此，將例如800μm左右的厚度，因應需要，薄膜化至例如30μm～200μm左右。例如當耐壓為600V左右時，最後的厚度則為70μm左右。藉此，於該經過薄膜化的半導體基板SS之中的相對於半導體層SLn位在底面Sb側的部分的內部，形成半導體層SLp。另外，因應需要，也會實施用來除去底面Sb之損傷的化學蝕刻等。
此時，將經過薄膜化的半導體基板SS之中的相對於形成n型場截止區域Ns的半導體層位在底面Sb側的半導體層，且係形成p＋ 型集極區域CL的半導體層，設為半導體層SLp。
接著，對半導體基板SS的底面Sb，利用例如離子注入法，導入n型雜質，藉此，形成n型場截止區域Ns。此時的離子注入條件，可例示出：例如將離子種設為磷、將用量設為7×1012 cm-2 左右、將注入能量設為350keV左右的離子注入條件，作為較佳的態樣。之後，因應需要，為了令雜質活性化，對半導體基板SS的底面Sb，實施雷射退火等。
接著，對半導體基板SS的底面Sb，利用例如離子注入法，導入p型雜質，藉此，形成p＋ 型集極區域CL。此時的離子注入條件，可例示出：例如將離子種設為硼、將用量設為1×1013 cm-2 左右、將注入能量設為40keV左右的離子注入條件，作為較佳的態樣。之後，因應需要，為了令雜質活性化，對半導體基板SS的底面Sb，實施雷射退火等。
亦即，在形成p＋ 型集極區域CL的步驟中，係於半導體基板SS之中的相對於半導體層SLn位在底面Sb側的部分的內部，形成p型的半導體層SLp，並利用p型的半導體層SLp，形成p＋ 型集極區域CL。
接著，利用例如濺鍍法，於半導體基板SS的底面Sb，形成與半導體層SLp（亦即p＋ 型集極區域CL）電連接的集極電極CE。之後，利用切割步驟等，對半導體基板SS的晶片區域進行分割，並因應需要，封裝成封裝體，藉此，本實施態樣1之半導體裝置便大略完成。
＜比較例之半導體裝置的構造＞ 接著，針對本發明人所檢討之比較例的半導體裝置的單元形成區域的構造，用圖11以及圖12進行説明。
圖11，係表示比較例之半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。圖12，係沿著圖11的B－B線的剖面圖。
如圖11以及圖12所示的，於比較例之半導體裝置的單元形成區域AR1，與本實施態樣1之半導體裝置的單元形成區域AR1同樣，設置了複數之作為活性單元區域的混合單元區域LCh，以及複數之非活性單元區域LCi。
另外，比較例之半導體裝置的設置於單元形成區域AR1的混合單元區域LCh的各構成要件，與本實施態樣1之半導體裝置的設置於單元形成區域AR1的混合單元區域LCh的各構成要件相同。
另外，比較例之半導體裝置的設置於單元形成區域AR1的非活性單元區域LCi的各構成要件，與本實施態樣1之半導體裝置的設置於單元形成區域AR1的非活性單元區域LCi的各構成要件相同。
然而，比較例之半導體裝置的單元形成區域AR1所設置的複數之混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，夾著位在彼此相鄰的2個混合單元區域LCh之間的非活性區域LCi對稱地配置。
＜比較例之半導體裝置的特點＞ 接著，針對比較例之半導體裝置的特點，用圖13以及圖14進行説明。
圖13，係將比較例之半導體裝置的開啟時的位移電流路徑重複表示的剖面圖。圖14，係表示比較例之半導體裝置的開啟時的位移電流路徑的等價電路圖。
另外，關於在關閉時伴隨著集極電壓上升的位移電流路徑，係與圖13以及圖14所示之開啟時的位移電流路徑相同的位移電流路徑，且位移電流的箭號的方向為相反。
如圖13以及圖14所示的，在比較例的IE型溝槽閘極IGBT中，p型浮動區域PF與閘極電極GE所連接的溝槽電極TG1，分別被射極電極EE所連接的溝槽電極TG2以及TG3所遮斷，而並未鄰接。該等比較例的IE型溝槽閘極IGBT，可利用使用了具有集極電極CE、射極電極EE以及閘極電極GE的IGBT1、電容Cgd、Cgs、Cfpc、Ced以及Cefp，還有與閘極電極GE連接的電阻Rg的等價電路表示之。
然後，在比較例的IE型溝槽閘極IGBT中，在混合單元區域LCh所發生的位移電流CR1，雖會流入射極電極EE，惟並不會流入閘極電極GE，故位移電流CR1對閘極電極GE的電位（亦即閘極電位）所造成的影響較小。另外，在混合單元區域LCh所發生的位移電流CR2，會有經由電容Cgd流入閘極電極GE之虞，惟藉由縮小電容Cgd，便可減少位移電流CR2對閘極電極GE的電位所造成的影響。
接著，參照圖15，針對形成於IGBT1的p通道型的寄生MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）2的動作進行説明。
圖15，係表示比較例之半導體裝置的p通道型的寄生MOSFET的剖面圖。
以下，係例示出形成於IGBT1內部的寄生MOSFET進行説明。然而，在IGBT1的內部，亦可形成由MOSFET以外的各種MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）所構成的寄生MISFET。
另外，以下，考慮L負載開關的關閉時的動作。L負載開關，係指具有電感L的電感器作為負載連接於IGBT的集極電極或者射極電極時的IGBT的開關。在該L負載開關關閉時，首先，伴隨著關閉，作為集極、射極間電壓的電壓VCE會上升。此時，p通道型的寄生MOSFET2的通道區域反轉成p型。然後，累積於p型浮動區域PF以及n－ 型漂移區域ND的作為載體的正電洞，經由p通道型的寄生MOSFET2排出。藉由以上的動作，所累積的正電洞迅速地排出，故比較例的IE型溝槽閘極IGBT，具有開關速度快此等特點。
＜比較例的半導體裝置的技術問題＞ 另一方面，比較例的半導體裝置，亦存在技術問題。以下，針對比較例的半導體裝置的技術問題進行説明。
首先，參照圖16，針對開啟時的開關損失進行説明。
圖16，係表示比較例之半導體裝置（單元形成區域）的剖面圖。於圖16，將開啟時流經p型浮動區域PF（亦即p通道型的寄生MOSFET）的正電洞電流的電流路徑PT101以示意方式重複表示之。
在IE型溝槽閘極IGBT中，若IE功效增強，便可在開啟時迅速地累積載體，故可令開啟時的開關損失減少。
然而，具有EGE構造的IE型溝槽閘極IGBT，在開啟時，作為載體的正電洞會經由p通道型的寄生MOSFET排出，故IE功效會降低，開啟時的開關損失會增加。此意味著，在IE型溝槽閘極IGBT開啟時，p通道型的寄生MOSFET的通道區域的電位會上升，寄生MOSFET會處於導通狀態，作為載體的正電洞會被排出。具體而言，如圖16所示的，IE型溝槽閘極IGBT，在開啟時，正電洞電流依照「從n－ 型漂移區域ND通過p型浮動區域PF，然後，通過p型浮動區域PF、n型電洞障蔽區域NHB以及p型本體區域PB之中的靠近溝槽電極TG2以及TG3各電極的部分」的電流路徑PT101流動。另外，在導通時（導通狀態），作為載體的正電洞亦經由p通道型的寄生MOSFET排出，IE功效降低。
圖式雖省略，惟若利用TCAD（Technology Computer-Aided Design，製程技術電腦輔助設計）計算開啟時的開關波形，則可確認出在具有EGE構造的IE型溝槽閘極IGBT開啟時，p通道型的寄生MOSFET的通道區域的電位上升，作為載體的正電洞被排出。另外，若利用TCAD計算開啟時的半導體裝置的內部的正電洞濃度分布，則可確認出在具有EGE構造的IE型溝槽閘極IGBT開啟時，作為載體的正電洞經由p通道型的寄生MOSFET排出。
另外，一般而言，在IE型溝槽閘極IGBT中，隨著將設置於非活性單元區域LCi的p型浮動區域PF的X軸方向的寬度（圖16所示的Wp）擴大，相對於所排出之載體（正電洞）的電阻也會跟著提高，IE功效便提高。其結果，集極－射極間飽和電壓VCE（sat）便降低。因此，本發明人，針對「在IE型溝槽閘極IGBT中，將p型浮動區域PF的X軸方向的寬度擴大，以在開啟時以及導通時（導通狀態），亦令IE功效提高」此點進行檢討。
然而，經過本發明人的檢討，發現在具備EGE構造的活性單元區域的半導體裝置中，即使將p型浮動區域PF的X軸方向的寬度擴大，若超過特定的寬度，IE功效也不會提高。
圖17，係表示具備EGE構造的活性單元區域的半導體裝置的集極－射極間飽和電壓VCE（sat）與p型浮動區域的X軸方向的寬度的關係的曲線圖。作為比較例，於圖17，亦顯示出具備GG構造（閘極－閘極構造）的活性單元區域的半導體裝置的集極－射極間飽和電壓VCE（sat）與p型浮動區域的X軸方向的寬度的關係。GG構造，係指於活性單元區域彼此隔著間隔配置的2個溝槽電極各自與閘極電極電連接的意思。
如圖17所示的，在具備GG構造的活性單元區域的半導體裝置中，隨著p型浮動區域的寬度變大，集極－射極間飽和電壓VCE（sat）逐漸降低。相對於此，在具備EGE構造的活性單元區域的半導體裝置中，隨著p型浮動區域的寬度變大，集極－射極間飽和電壓VCE（sat）會先逐漸降低。然而，當p型浮動區域的寬度超過特定的寬度Wcp時，隨著p型浮動區域的寬度變大，集極－射極間飽和電壓VCE（sat）會逐漸增加。
以下，參照圖18～圖20，針對具備EGE構造的活性單元區域的半導體裝置的上述集極－射極間飽和電壓VCE（sat）的增加現象進行説明。
圖18，係表示比較例之半導體裝置（單元形成區域）的剖面圖。圖19，係說明比較例之半導體裝置的電子供給區域的俯視圖。圖20，係表示比較例之半導體裝置的電子電流的模擬結果圖。另外，在圖19中，為了令圖式容易檢視，將n＋ 型射極區域塗黑。
如圖18所示的，於半導體裝置的單元形成區域AR1，形成了在導通狀態 [ 被施加集極－射極間飽和電壓VCE（sat）），集極、射極間導通的狀態 ] 下動作的第1寄生pnp雙極電晶體BP1以及第2寄生pnp雙極電晶體BP2。
第1寄生pnp雙極電晶體BP1，形成於混合單元區域LCh，由p＋ 型集極區域CL－n型半導體區域（n－ 型漂移區域ND、n型電洞障蔽區域NHB以及n＋ 型射極區域NE）－p＋ 型半導體區域PR（p＋ 型主體接觸區域PBC以及p＋ 型閂鎖防止區域PLP）所構成。第2寄生pnp雙極電晶體BP2，形成於非活性單元區域LCi，由p＋ 型集極區域CL－n型半導體區域（n－ 型漂移區域ND、n型電洞障蔽區域NHB以及n＋ 型射極區域NE）－p＋ 型半導體區域PR（p＋ 型主體接觸區域PBC以及p＋ 型閂鎖防止區域PLP）所構成。
一般而言，為了令IE功效提高，提高累積於n－ 型漂移區域ND的載體（正電洞）的濃度，並降低n－ 型漂移區域ND的電阻，係有效的手段。為了實現該手段，有必要強化第1寄生pnp雙極電晶體BP1以及第2寄生pnp雙極電晶體BP2的運作（活性化）。
在此，來自n＋ 型射極區域NE的電子供給，成為對第1寄生pnp雙極電晶體BP1以及第2寄生pnp雙極電晶體BP2的基本電流供給。因此，為了強化第1寄生pnp雙極電晶體BP1以及第2寄生pnp雙極電晶體BP2的運作（活性化），有必要對二者實行充分的電子供給。然而，從供給電子的n＋ 型射極區域NE，到形成於非活性單元區域LCi的第2寄生pnp雙極電晶體BP2的距離，比從供給電子的n＋ 型射極區域NE，到形成於混合單元區域LCh的第1寄生pnp雙極電晶體BP1的距離更遠。
因此，即使為了降低集極－射極間飽和電壓VCE（sat），而將p型浮動區域PF的寬度擴大，若p型浮動區域PF的寬度比特定的寬度（例如圖17所示的寬度Wcp）更大，則第2寄生pnp雙極電晶體BP2的基本電流（電子電流）的供給會變少。因此，第2寄生pnp雙極電晶體BP2的運作（活性化）會弱化，IE功效會降低。其結果，集極－射極間飽和電壓VCE（sat）會升高。
如圖19所示的，在比較例之半導體裝置的單元形成區域AR1中，彼此相鄰的2個混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，夾著位在該2個混合單元區域LCh之間的非活性區域LCi對稱地配置。換言之，於在n＋ 型射極區域NE上沿著X軸方向延伸的複數條第1假想線與在n＋ 型射極區域NE上沿著Y軸方向延伸的複數條第2假想線交叉的各個位置（格子點）分別配置了n＋ 型射極區域NE。以下，將該等複數之n＋ 型射極區域NE的配置，稱為矩形格子狀配置。
以複數之n＋ 型射極區域NE各自為中心並以某既定距離為半徑所包圍的區域（以下有時會稱為A區域），係複數之n＋ 型射極區域NE各自所供給之電子較多的區域。該電子供給較多的A區域，在圖19中，係被虛線所包圍的圓形區域，於俯視下，大致與混合單元區域LCh重疊。因此，圖18所示之第1寄生pnp雙極電晶體BP1的運作（活性化）增強。
然而，當p型浮動區域PF的X軸方向的寬度較寬時，於俯視下，被分別在X軸方向以及Y軸方向上彼此相鄰的4個n＋ 型射極區域NE所包圍，且被排除在上述電子供給較多的A區域之外的區域（以下有時會稱為B區域），成為複數之n＋ 型射極區域NE各自所供給之電子較少的區域。
從圖20所示之模擬結果亦可知，隨著遠離n＋ 型射極區域NE，來自n＋ 型射極區域NE的電子供給變少。
該電子供給較少的B區域，在圖19中，係被實線包圍之網底影線所示的圓形區域，於俯視下，大致與非活性區域LCi重疊。因此，圖18所示之第2寄生pnp雙極電晶體BP2的運作（活性化）減弱。
像這樣，在比較例之半導體裝置的單元形成區域AR1中，對在導通時（導通狀態）動作的非活性單元區域LCi的第2寄生pnp雙極電晶體BP2的基本電流（電子電流）的供給變少，第2寄生pnp雙極電晶體的運作（活性化）減弱。因此，IE功效降低，而集極－射極間飽和電壓VCE（sat）反而升高。
如以上所説明的，在比較例的半導體裝置中，吾人期望令IE功效提高、減少開啟時的開關損失，並降低集極－射極間飽和電壓VCE（sat）。
＜本實施態樣1之半導體裝置的主要特點與功效＞ 接著，針對本實施態樣1之半導體裝置的主要特點與功效，用圖21以及圖22進行説明。
圖21，係說明本實施態樣1之半導體裝置的電子供給區域的俯視圖。圖22，係表示本實施態樣1之半導體裝置以及比較例之半導體裝置各自的動作波形的一例的曲線圖。另外，在圖21中，為了令圖式容易檢視，將n＋ 型射極區域塗黑。
如圖21所示的，在本實施態樣1之半導體裝置的單元形成區域AR1中，在各個混合單元區域LCh中，複數之n＋ 型射極區域NE，於俯視下，在Y軸方向上彼此隔著一定的間隔配置。然而，在X軸方向上彼此相鄰的2個混合單元區域LCh各自所形成的複數之n＋ 型射極區域NE，並非夾著位在該2個混合單元區域LCh之間的非活性單元區域LCi對稱地配置，而係配置成彼此錯開Y軸方向的配置間隔的一半。
具體而言，於在X軸方向上彼此相鄰的2個混合單元區域LCh中，在形成於其中一方的混合單元區域LCh的複數之n＋ 型射極區域NE之中的在Y軸方向上彼此相鄰的2個n＋ 型射極區域NE所夾之區域的X軸方向上，配置了形成於另一方的混合單元區域LCh的複數之n＋ 型射極區域NE之中的1個n＋ 型射極區域NE。換言之，在單元形成區域AR1中，複數之n＋ 型射極區域NE，於俯視下，配置成所謂格紋狀。再者，換言之，在單元形成區域AR1中，於俯視下，於三角形的各頂點存在n＋ 型射極區域NE的基本圖案連續地排列。
以複數之n＋ 型射極區域NE各自為中心並以某一定距離為半徑所包圍的A區域，係複數之n＋ 型射極區域NE各自所供給之電子較多的區域。然後，將複數之n＋ 型射極區域NE配置成格紋狀，藉此，於俯視下，便可將單元形成區域AR1的大致全面，利用該電子供給較多的A區域覆蓋之。亦即，該電子供給較多的A區域，在圖21中，係被虛線所包圍的圓形區域，於俯視下，大致與混合單元區域LCh以及非活性單元區域LCi重疊。藉此，便可將在比較例之半導體裝置的單元形成區域AR1中所形成的電子供給較少的B區域縮小（參照圖19），故可對單元形成區域AR1的大致全面實行充分的電子供給。
因此，在本實施態樣1之半導體裝置的單元形成區域AR1中，對在導通時（導通狀態）動作的非活性單元區域LCi的第2寄生pnp雙極電晶體BP2的基本電流（電子電流）的供給變多，第2寄生pnp雙極電晶體的運作（活性化）增強。藉此，IE功效提高，即使將p型浮動區域PF的X軸方向的寬度擴大，仍可降低集極－射極間飽和電壓VCE（sat）。
圖22，係表示本實施態樣1之半導體裝置以及比較例之半導體裝置各自的L負載開關的開啟時的輸入信號、導通電壓以及導通電流各自的波形的曲線圖。在圖22中，VG表示開啟時的輸入信號，VC表示集極電壓，IC表示集極電流，本實施態樣1之半導體裝置的集極電壓VC以及集極電流IC以實線（格紋狀配置）表示，比較例之半導體裝置的集極電壓以及集極電流以虛線（矩形格子狀配置）表示。另外，L負載開關，係指具有電感L的電感器作為負載連接於IGBT的集極電極或者射極電極時的IGBT的開關。
在本實施態樣1之半導體裝置的單元形成區域AR1中，複數之n＋ 型射極區域NE，於俯視下，例如，如圖21所示的，配置成格紋狀，另外，在比較例之半導體裝置的單元形成區域AR1中，複數之n＋ 型射極區域NE，於俯視下，例如，如圖19所示的，配置成矩形格子狀，除此以外的各構成要件，兩者大致相同。
如圖22所示的，可知本實施態樣1之半導體裝置，相較於比較例之半導體裝置，導通電壓的升起速度更快，開關損失減少10％左右。吾人認為，藉由在單元形成區域AR1中，將複數之n＋ 型射極區域NE配置成格紋狀，IE功效會提高，伴隨於此，被視為開啟時的過渡情況的載體累積速度也會提高。
像這樣，在本實施態樣1之半導體裝置中，藉由將基本電流（電子電流）的供給較少的區域縮小，便可對單元形成區域AR1的全面實行充分的電子供給，故可令IE功效提高。藉此，便可減少開啟時的開關損失，且可降低集極－射極間飽和電壓VCE（sat）。
＜本實施態樣1之變化實施例的半導體裝置的構造＞針對本實施態樣1之變化實施例的半導體裝置所具備的IE型溝槽閘極IGBT的構造，用圖23以及圖24進行説明。
圖23，係表示本實施態樣1之變化實施例的半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。圖24，係沿著圖23的C－C線的剖面圖。
本實施態樣1之變化實施例的IE型溝槽閘極IGBT的構造，於俯視下，除了連接電極CP與溝槽電極TG2以及TG3分別重疊此點以外，其他均與前述實施態樣1之IE型溝槽閘極IGBT的構造（參照圖2～圖4）相同。因此，以下，主要針對與前述實施態樣1之IE型溝槽閘極IGBT的構造的相異點進行説明。
在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，與前述實施態樣1的IE型溝槽閘極IGBT同樣，於混合副單元區域LCh1以及LCh2各區域，形成了複數之n＋ 型射極區域NE。
另外，在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，與前述實施態樣1的IE型溝槽閘極IGBT同樣，在混合副單元區域LCh1中，p＋ 型半導體區域PR，沿著Y軸方向，連續地形成。另外，在混合副單元區域LCh1中，於p型本體區域PB，作為開口部的接觸溝CT，沿著Y軸方向，連續地形成。接觸溝CT，到達配置於混合副單元區域LCh1的p＋ 型主體接觸區域PBC。
另外，在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，與前述實施態樣1的IE型溝槽閘極IGBT同樣，在混合副單元區域LCh2中，p＋ 型半導體區域PR，沿著Y軸方向，連續地形成。另外，在混合副單元區域LCh2中，於p型本體區域PB，作為開口部的接觸溝CT，沿著Y軸方向，連續地形成。接觸溝CT，到達配置於混合副單元區域LCh2的p＋ 型主體接觸區域PBC。
另一方面，在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，與前述實施態樣1的IE型溝槽閘極IGBT不同，在混合副單元區域LCh1中，接觸溝CT，於俯視下，與溝槽T2重疊，在混合副單元區域LCh2中，接觸溝CT，於俯視下，與溝槽T3重疊。
另外，在混合副單元區域LCh1中，p＋ 型半導體區域PR，與形成於溝槽T2的內壁的閘極絶緣膜GI接觸，在混合副單元區域LCh2中，p＋ 型半導體區域PR，與形成於溝槽T3的內壁的閘極絶緣膜GI接觸。
＜本實施態樣1之變化實施例的半導體裝置的主要特點與功效＞ 本實施態樣1之變化實施例的半導體裝置，亦與前述實施態樣1的半導體裝置同樣，於單元形成區域AR1，於俯視下，複數之n＋ 型射極區域NE配置成格紋狀。
藉此，本實施態樣1之變化實施例的半導體裝置，亦與前述實施態樣1的半導體裝同樣，可令IE功效提高、減少開啟時的開關損失，並降低集極－射極間飽和電壓VCE（sat）。
另一方面，在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，與前述實施態樣1的IE型溝槽閘極IGBT不同，於俯視下，形成於混合副單元區域LCh1的連接電極CP與溝槽電極TG2重疊，形成於混合副單元區域LCh2的連接電極CP與溝槽電極TG3重疊。亦即，在本實施態樣1之變化實施例的IE型溝槽閘極IGBT中，相較於前述實施態樣1的IE型溝槽閘極IGBT，半導體層SLn之中的位在溝槽T1與溝槽T2之間以及溝槽T1與溝槽T3之間的部分的寬度較窄。
因此，在本實施態樣1之變化實施例的半導體裝置中，相較於前述實施態樣1的半導體裝置，作為載體的正電洞的排出電阻變高，正電洞變得更容易累積於n－ 型漂移區域ND之中的射極電極EE側的部分，來自射極電極EE的電子的注入效率變高，IE功效更進一步提高。因此，本實施態樣1之變化實施例的半導體裝置，相較於前述實施態樣1的半導體裝置，可令半導體裝置的性能更進一步提高。
（實施態樣2） ＜比較例之半導體裝置的構造與技術問題＞ 首先，針對本發明人所檢討之比較例的半導體裝置的單元形成區域的構造，用圖25以及圖26進行説明。
圖25，係表示比較例之半導體裝置（單元形成區域）的俯視圖。圖26，係表示半導體裝置的關閉時的破壞模式的波形圖。
如圖25所示的，在比較例之半導體裝置的單元形成區域AR1中，與前述實施態樣1的半導體裝置的單元形成區域AR1同樣，設置了複數之作為活性單元區域的混合單元區域LCh以及複數之非活性單元區域LCi，再者，於單元形成區域AR1，於俯視下，複數之n＋ 型射極區域NE配置成格紋狀。然而，於與設置在單元形成區域AR1的外側的終端區域TA鄰接的單元形成區域AR1的X軸方向（混合單元區域LCh周期性排列的方向）的端部區域，設置了排列著並未形成n＋ 型射極區域NE的混合單元區域LCh的虛設單元形成區域DA。
於終端區域TA，並無載體（正電洞）的逃離路徑，故若將形成了複數之n＋ 型射極區域NE的混合單元區域LCh排列到單元形成區域AR1的X軸方向的端部區域，則在導通時（導通狀態）累積於終端區域TA的載體（正電洞），會在關閉時集中到單元形成區域AR1的X軸方向的端部區域。因此，例如，如圖26所示的，在關閉時半導體裝置有時會受到破壞。於是，通常，為了防止該破壞，會於單元形成區域AR1的X軸方向的端部區域，設置排列著並未形成n＋ 型射極區域NE的混合單元區域LCh的虛設單元形成區域DA。如是，藉由形成載體（正電洞）不流通的區域，便可設置成不易發生電流集中的構造。
然而，在圖25所示的構造中，單元形成區域AR1，具有排列著並未形成n＋ 型射極區域NE的混合單元區域LCh的虛設單元形成區域DA，故單元形成區域AR1的平面面積實質上比較小，而會有無法有效活用單元形成區域AR1此等技術問題存在。
＜本實施態樣2之半導體裝置的構造＞ 以下，針對可有效活用設置於單元形成區域AR1的X軸方向的端部區域的虛設單元形成區域DA的本實施態樣2的半導體裝置的單元形成區域的構造，用圖27以及圖28進行説明。
圖27，係表示本實施態樣2之半導體裝置（單元形成區域）的第1例的俯視圖。圖28，係表示本實施態樣2之半導體裝置（單元形成區域）的第2例的俯視圖。另外，在圖27以及圖28中，為了令圖式容易檢視，將n＋ 型射極區域塗黑。
如圖27所示的，在本實施態樣2之半導體裝置的第1例的單元形成區域AR1中，與前述實施態樣1之半導體裝置的單元形成區域AR1同樣，設置了複數之作為活性單元區域的混合單元區域LCh以及複數之非活性單元區域LCi。然後，於與比較例之半導體裝置所設置的虛設單元形成區域DA為相同區域的單元形成區域AR1的X軸方向的端部區域DA1，於俯視下，複數之n＋ 型射極區域NE配置成格紋狀。另外，於上述端部區域DA1以外的單元形成區域AR1的活性區域CA，於俯視下，複數之n＋ 型射極區域NE也配置成格紋狀。
然而，配置於端部區域DA1的複數之n＋ 型射極區域NE的密度，比配置於活性區域CA的複數之n＋ 型射極區域NE的密度更低。例如，在活性區域CA中，複數之n＋ 型射極區域NE，於在Y軸方向上延伸的各個混合單元區域LCh中，在Y軸方向上彼此隔著一定的間隔S1配置。另外，在端部區域DA1中亦同，複數之n＋ 型射極區域NE，於在Y軸方向上延伸的各個混合單元區域LCh中，在Y軸方向上彼此隔著一定的間隔SD1配置。然而，形成於端部區域DA1的複數之n＋ 型射極區域NE的Y軸方向的間隔SD1，比形成於活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔S1更大，例如，上述間隔SD1，為上述間隔S1的2倍。
在圖27所示之半導體裝置的第1例中，於端部區域DA1，於俯視下，將複數之n＋ 型射極區域NE配置成格紋狀，藉此，相較於例如具有並未形成n＋ 型射極區域NE的虛設單元形成區域DA的比較例的半導體裝置（參照圖25），更可將半導體裝置的集極－射極間飽和電壓VCE（sat）降低。另外，若形成載體（正電洞）流動區域，則在導通時（導通狀態）累積於終端區域TA的載體（正電洞），會在關閉時流向端部區域DA1。然而，由於配置於端部區域DA1的複數之n＋ 型射極區域NE的密度相對較低，故破壞耐量僅稍微降低。
如圖28所示的，在本實施態樣2之半導體裝置的第2例的單元形成區域AR1中，與前述實施態樣1之半導體裝置的單元形成區域AR1同樣，設置了複數之作為活性單元區域的混合單元區域LCh以及複數之非活性單元區域LCi。然後，於與比較例之半導體裝置所設置的虛設單元形成區域DA為相同區域的單元形成區域AR1的X軸方向的端部區域DA2，於俯視下，配置了複數之n＋ 型射極區域NE。另外，於上述端部區域DA2以外的單元形成區域AR1的活性區域CA，於俯視下，複數之n＋ 型射極區域NE也配置成格紋狀。
然而，與該第1例不同，配置於端部區域DA2的複數之n＋ 型射極區域NE，於俯視下，並未配置成格紋狀，彼此相鄰的2個混合區域LCh各自所形成的複數之n＋ 型射極區域NE，夾著位在該2個混合單元區域LCh之間的非活性區域LCi對稱地配置。換言之，在端部區域DA2中，於在n＋ 型射極區域NE上沿著X軸方向延伸的複數條第1假想線與在n＋ 型射極區域NE上沿著Y軸方向延伸的複數條第2假想線交叉的各個位置（格子點），分別配置了n＋ 型射極區域NE（矩形格子狀配置）。
另外，配置於端部區域DA2的複數之n＋ 型射極區域NE的密度，比配置於活性區域CA的複數之n＋ 型射極區域NE的密度更低。例如，在活性區域CA中，複數之n＋ 型射極區域NE，於在Y軸方向上延伸的各個混合單元區域LCh中，在Y軸方向上彼此隔著一定的間隔S2配置。另外，在端部區域DA2中亦同，複數之n＋ 型射極區域NE，於在Y軸方向上延伸的各個混合單元區域LCh中，在Y軸方向上彼此隔著一定的間隔SD2配置。然而，形成於端部區域DA2的複數之n＋ 型射極區域NE的Y軸方向的間隔SD2，比形成於活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔S2更大，例如，上述間隔SD2，為上述間隔S2的2倍。
在圖28所示之半導體裝置的第2例中，於端部區域DA2，於俯視下，係將複數之n＋ 型射極區域NE配置成矩形格子狀，因此，相較於該第1例，半導體裝置的集極－射極間飽和電壓VCE（sat）的降低功效較小，惟可提高半導體裝置的破壞耐量。
＜本實施態樣2之半導體裝置的主要特點與功效＞ 在本實施態樣2之半導體裝置的第1例中，於位在單元形成區域AR1的X軸方向的端部的端部區域DA1，配置複數之n＋ 型射極區域NE，藉此，便可有效活用端部區域DA1。然而，在端部區域DA1中，為了避免發生電流集中，配置於端部區域DA1的複數之n＋ 型射極區域NE的密度，有必要比配置於單元形成區域AR1的活性區域CA的n＋ 型射極區域NE的密度更低。亦即，配置於單元形成區域AR1的端部區域DA1的複數之n＋ 型射極區域NE的Y軸方向的間隔SD1，有必要比配置於單元形成區域AR1的活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔S1更大。
同樣地，在本實施態樣2之半導體裝置的第2例中，於位在單元形成區域AR1的X軸方向的端部的端部區域DA2，配置複數之n＋ 型射極區域NE，藉此，便可有效活用端部區域DA2。然而，在端部區域DA2中，為了避免發生電流集中，配置於端部區域DA2的複數之n＋ 型射極區域NE的密度，有必要比配置於單元形成區域AR1的活性區域CA的n＋ 型射極區域NE的密度更低。亦即，配置於單元形成區域AR1的端部區域DA2的複數之n＋ 型射極區域NE的Y軸方向的間隔SD2，有必要比配置於單元形成區域AR1的活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔S2更大。
另外，欲降低集極－射極間飽和電壓VCE（sat），將複數之n＋ 型射極區域NE配置成第1例（參照圖27）所示的格紋狀，比將複數之n＋ 型射極區域NE配置成第2例（參照圖28）所示的矩形格子狀更佳。然而，若欲提高破壞耐量，則將複數之n＋ 型射極區域NE配置成第2例（參照圖28）所示的矩形格子狀，比將複數之n＋ 型射極區域NE配置成第1例（參照圖27）所示的格紋狀更佳。因此，可配合使用目的，選擇圖27所示的第1例或者圖28所示的第2例，以使用更適當的半導體裝置。
另外，在本實施態樣2之半導體裝置的第1例中，於單元形成區域AR1的端部區域DA1在X軸方向上排列的混合單元區域LCh的數目為3個，惟並非僅限於此。例如，亦可於端部區域DA1，排列1個、2個或4個以上的混合單元區域LCh。此時亦同，配置於單元形成區域AR1的端部區域DA1的複數之n＋ 型射極區域NE的Y軸方向的間隔，有必要比配置於單元形成區域AR1的活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔更大。
同樣地，在本實施態樣2之半導體裝置的第2例中，於單元形成區域AR1的端部區域DA2在X軸方向上排列的混合單元區域LCh的數目為3個，惟並非僅限於此。例如，亦可於端部區域DA2，排列1個、2個或4個以上的混合單元區域LCh。此時亦同，配置於單元形成區域AR1的端部區域DA2的複數之n＋ 型射極區域NE的Y軸方向的間隔，有必要比配置於單元形成區域AR1的活性區域CA的複數之n＋ 型射極區域NE的Y軸方向的間隔更大。
（實施態樣3） ＜本實施態樣3之模組的構造＞ 在本實施態樣3中，針對具有複數之具備前述實施態樣1之半導體裝置的半導體晶片，且該複數之半導體晶片互相並聯連接的模組範例進行説明。
圖29，係表示使用本實施態樣3之半導體裝置的電子系統的一例的電路方塊圖。圖30，係表示作為本實施態樣3之半導體裝置的模組的等價電路圖。在圖30中，係顯示出圖29所示之逆變器INV所包含的6個IGBT模組10之中的對應U相PH1的2個IGBT模組10。
如圖29所示的，使用本實施態樣3之半導體裝置的電子系統，具有：馬達MOT等的負載、逆變器INV、控制電路CTC1，以及控制電路CTC2。該等電子系統，例如係太陽光發電系統、風力發電系統或不斷電電源裝置系統（UPS，Uninterruptible Power Supply）。作為馬達MOT，在此係使用3相馬達。3相馬達，構成被相位相異的3相電壓所驅動的構造。控制電路CTC1，包含複數之功率模組PM1以及PM2。
在圖29所示的電子系統中，例如太陽光發電系統、風力發電系統或者不斷電電源裝置系統中的發電模組（圖式省略）的輸出，與逆變器INV的輸入端子TM1以及TM2連接，該發電模組的直流電壓，亦即，直流電力供給到逆變器INV。
控制電路CTC1，係由例如ECU（Electronic Control Unit，電子控制單位）所構成，並內建了像MCU（Micro Controller Unit，微控制單位）這樣的控制用半導體晶片。控制電路CTC1，包含複數之功率模組PM1以及PM2。功率模組PM1以及PM2，亦係由例如ECU所構成，並內建了像MCU這樣的控制用半導體晶片。
控制電路CTC1所包含的複數之功率模組PM1以及PM2，與控制電路CTC2連接。逆變器INV，被該控制電路CTC2所控制。圖式雖省略，惟控制電路CTC2，例如包含閘極驅動器以及光耦合器。控制電路CTC2所包含的閘極驅動器（圖式省略），與逆變器INV連接。此時，控制電路CTC2所包含的閘極驅動器（圖式省略），與逆變器INV所具備的IGBT的閘極電極連接。
逆變器INV與馬達MOT連接。然後，從例如太陽光發電系統、風力發電系統或者不斷電電源裝置系統中的發電模組（圖式省略）供給到逆變器INV的直流電壓（亦即直流電力），會被逆變器INV轉換成交流電壓（亦即交流電力），並供給到馬達MOT。馬達MOT，被逆變器INV所供給的交流電壓（亦即交流電力）所驅動。
在圖29所示之例中，馬達MOT，係由U相PH1、V相PH2以及W相PH3所構成的3相馬達。因此，逆變器INV，亦係對應由U相PH1、V相PH2以及W相PH3所構成的3相者。該等對應3相的逆變器INV，具有合計共6組的IGBT模組10與二極體模組11的組合。
本實施態樣3之半導體裝置，相當於IGBT模組10。另外，IGBT模組10，如圖30所示的，包含複數之IGBT晶片12，該IGBT晶片12，相當於半導體晶片CHP（參照圖1）。
另外，當馬達MOT為2相馬達時，逆變器INV，具有合計共4組的IGBT模組10與二極體模組11的組合。
在逆變器INV之中，將比馬達MOT的輸入電位更靠電源電位VCC側的該側，稱為高側。另外，在逆變器INV之中，將比馬達MOT的輸入電位更靠接地電位GND側的該側，稱為低側。在圖29所示之例中，使用了3個IGBT模組10，作為高側的IGBT模組10，並使用了3個IGBT模組10，作為低側的IGBT模組。另外，使用了3個二極體模組11，作為高側的二極體模組11，並使用了3個二極體模組11，作為低側的二極體模組11。
在圖29的區域AR3所示的對應例如U相的2個IGBT模組10之中，高側的IGBT模組10H，如圖30所示的，具備複數之（例如6個）由半導體晶片CHP所構成的IGBT晶片12。另外，在對應例如U相的2個IGBT模組10之中，低側的IGBT模組10L，具備複數之（例如6個）由半導體晶片CHP所構成的IGBT晶片12。在高側以及低側中，複數之IGBT晶片12各自的射極電極EE，均互相電連接，複數之IGBT晶片12各自的集極電極CE，亦均互相電連接。
吾人可使用圖1～圖4所示之前述實施態樣1的半導體裝置，作為IGBT模組10所包含的複數之IGBT晶片12。
在圖29所示之例中，在由U相PH1、V相PH2以及W相PH3所構成之3相的各相中，在經由輸入端子TM1以及TM2供給到逆變器INV的電源電位VCC與馬達MOT的輸入電位之間，亦即，於高側，IGBT模組10與二極體模組11反向並聯連接。另外，在由U相PH1、V相PH2以及W相PH3所構成之3相的各相中，在馬達MOT的輸入電位與接地電位GND之間，亦即，於低側，IGBT模組10與二極體模組11反向並聯連接。
然後，6個IGBT模組10各自所包含之複數之IGBT晶片12各自的閘極電極，與控制電路CTC2連接，藉由該控制電路CTC2，6個IGBT模組10所包含的複數之IGBT晶片12，均受到控制。另外，6個二極體模組11，各自包含了複數之二極體13，各IGBT晶片12與各二極體13反向並聯連接。
藉由用控制電路CTC2控制流過各IGBT模組10的電流，馬達MOT便受到驅動而旋轉。亦即，藉由用控制電路CTC2控制各IGBT模組10的導通、切斷，便可驅動馬達MOT。當像這樣驅動馬達MOT時，有必要將IGBT模組10導通、切斷，惟於馬達MOT包含了電感。因此，當將IGBT模組10切斷時，因為馬達MOT所包含之電感的關係，會發生與IGBT模組10的電流流動方向為相反方向的逆方向電流。由於IGBT模組10不具有流通該逆方向電流的功能，故設置與IGBT模組10反向並聯的二極體模組11，以令逆方向電流返流，而將累積於電感的能量釋放。
＜本實施態樣3之模組的主要特點與功效＞ 如前所述的，可使用前述實施態樣1的半導體裝置，作為本實施態樣3的模組（亦即IGBT模組10）所包含的複數之IGBT晶片12。
因此，IGBT模組10所包含的複數之IGBT晶片12，亦與前述實施態樣1的半導體裝置同樣，可令IE功效提高、減少開啟時的開關損失，並降低集極－射極間飽和電壓VCE（sat）。
例如太陽光發電系統、風力發電系統或者不斷電電源裝置系統等的電子系統中的模組，需要較大電力的控制。該等使用較大電力的模組，因為電力較大，故IGBT晶片12的並聯連接數會增加。然而，一般而言，複數之IGBT晶片12並聯連接的模組，會因為開關時的失衡的影響，而導致電流集中到一部分的IGBT晶片12，故容易發生受到破壞或者損失惡化等的問題。
然而，前述實施態樣1的半導體裝置，如前所述的，可促進過渡的IE功效，並令開啟時的導通電壓的下降高速化，故於本實施態樣3的模組（亦即IGBT模組10）所包含的複數之IGBT晶片12，使用前述實施態樣1的半導體裝置，IGBT模組10便不易發生開關時的失衡。其結果，便可實現穩定性提高且可減少損失的IGBT模組10。
另外，可使用前述實施態樣1的變化實施例以及前述實施態樣2的各半導體裝置，作為本實施態樣3的模組（亦即IGBT模組10）所包含的複數之IGBT晶片12。此時，本實施態樣3的模組所包含的複數之IGBT晶片12，除了與前述實施態樣1的半導體裝置所具有的功效同樣的功效之外，更具有前述實施態樣1的變化實施例以及前述的實施態樣2的各半導體裝置所具有的功效。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧IGBT10、10H、10L‧‧‧IGBT模組11‧‧‧二極體模組12‧‧‧IGBT晶片13‧‧‧二極體2‧‧‧寄生MOSFETA1-A1、A2-A2、B-B、C-C‧‧‧剖面線AR1‧‧‧單元形成區域AR2‧‧‧閘極配線拉出區域AR3‧‧‧區域BP1‧‧‧第1寄生pnp雙極電晶體BP2‧‧‧第2寄生pnp雙極電晶體BR‧‧‧區域CA‧‧‧活性區域CE‧‧‧集極電極CF‧‧‧導電性膜Cgd、Cgs、Cfpc、Ced、Cefp‧‧‧電容CHP‧‧‧半導體晶片CL‧‧‧p＋型集極區域CP‧‧‧連接電極CR1、CR2‧‧‧位移電流CT‧‧‧接觸溝CTC1、CTC2‧‧‧控制電路CTE‧‧‧連接電極D‧‧‧汲極DA‧‧‧虛設單元形成區域DA1、DA2‧‧‧端部區域EE‧‧‧射極電極EGE‧‧‧射極－閘極－射極Eoff‧‧‧開關關閉損失Eon‧‧‧開關開啟損失EP‧‧‧射極襯墊FPF‧‧‧絶緣膜G‧‧‧閘極GE‧‧‧閘極電極GG‧‧‧閘極－閘極GI‧‧‧閘極絶緣膜GL‧‧‧閘極配線GND‧‧‧接地電位GP‧‧‧閘極襯墊GTG‧‧‧連接電極IC‧‧‧集極電流IF‧‧‧絶緣膜IL‧‧‧層間絶緣膜INV‧‧‧逆變器LCh‧‧‧混合單元區域（活性單元區域）LCh1、LCh2‧‧‧混合副單元區域LCi‧‧‧非活性單元區域MOT‧‧‧馬達ND‧‧‧n－型漂移區域NE‧‧‧n＋型射極區域NHB‧‧‧n型電洞障蔽區域Ns‧‧‧n型場截止區域OP1、OP2‧‧‧開口部PB‧‧‧p型本體區域PBC、PBCp‧‧‧p＋型主體接觸區域PF、PFp‧‧‧p型浮動區域PH1‧‧‧U相PH2‧‧‧V相PH3‧‧‧W相PLP‧‧‧p＋型閂鎖防止區域PM1、PM2‧‧‧功率模組PR‧‧‧p＋型半導體區域PR1‧‧‧元件部PR2‧‧‧隔設部PT101‧‧‧電流路徑Rg‧‧‧電阻S‧‧‧源極Sa‧‧‧頂面Sb‧‧‧底面SD1、SD2‧‧‧間隔SLn、SLp‧‧‧半導體層SS‧‧‧半導體基板T1、T2、T3‧‧‧溝槽TA‧‧‧終端區域TG1、TG2、TG3‧‧‧溝槽電極TGp‧‧‧端部溝槽電極TGx‧‧‧射極連接部TGz‧‧‧溝槽電極TM1、TM2‧‧‧輸入端子VC‧‧‧集極電壓VCC‧‧‧電源電位VCE‧‧‧集極、射極間電壓VCE（sat）‧‧‧集極－射極間飽和電壓VG‧‧‧開啟時的輸入信號VGE‧‧‧閘極、射極間電壓Wh、Wh1、Wh2、Wi、Wp、Wcp‧‧‧寬度X、Y、Z‧‧‧方向
[圖1] 係表示實施態樣1之半導體裝置（半導體晶片）的俯視圖。 [圖2] 係表示實施態樣1之半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。 [圖3] 係表示實施態樣1之半導體裝置（單元形成區域）的俯視圖。 [圖4] 係沿著圖2的A1－A1線的剖面圖。 [圖5] 係表示實施態樣1之半導體裝置的製造步驟的剖面圖（沿著圖2的A2－A2線的剖面圖）。 [圖6] 係接續圖5的半導體裝置的製造步驟中的剖面圖。 [圖7] 係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8] 係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11] 係表示比較例之半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。 [圖12] 係沿著圖11的B－B線的剖面圖。 [圖13] 係將比較例之半導體裝置的開啟時的位移電流路徑重複表示的剖面圖。 [圖14] 係表示比較例之半導體裝置的開啟時的位移電流路徑的等價電路圖。 [圖15] 係表示比較例之半導體裝置的p通道型的寄生MOSFET的剖面圖。 [圖16] 係表示比較例之半導體裝置（單元形成區域）的剖面圖。 [圖17] 係表示具備EGE構造的活性單元區域的半導體裝置的集極－射極間飽和電壓VCE（sat）與p型浮動區域的X軸方向的寬度的關係的曲線圖。 [圖18] 係表示比較例之半導體裝置（單元形成區域）的剖面圖。 [圖19] 係説明比較例之半導體裝置的電子供給區域的俯視圖。 [圖20] 係表示比較例之半導體裝置的電子電流的模擬結果圖。 [圖21] 係說明實施態樣1之半導體裝置的電子供給區域的俯視圖。 [圖22] 係表示實施態樣1之半導體裝置以及比較例之半導體裝置的各自的動作波形的一例的曲線圖。 [圖23] 係表示實施態樣1之變化實施例的半導體裝置（單元形成區域以及閘極配線拉出區域）的俯視圖。 [圖24] 係沿著圖23的C－C線的剖面圖。 [圖25] 係表示比較例之半導體裝置（單元形成區域）的俯視圖。 [圖26] 係表示半導體裝置的關閉時的破壞模式的波形圖。 [圖27] 係表示實施態樣2之半導體裝置（單元形成區域）的第1例的俯視圖。 [圖28] 係表示實施態樣2之半導體裝置（單元形成區域）的第2例的俯視圖。 [圖29] 係表示實施態樣3的電子系統的電路方塊圖。 [圖30] 係表示實施態樣3的模組的等價電路圖。 [圖31] 係說明IGBT的動作狀態的概略圖。
BR‧‧‧區域
CT‧‧‧接觸溝
LCh‧‧‧混合單元區域(活性單元區域)
LCh1、LCh2‧‧‧混合副單元區域
LCi‧‧‧非活性單元區域
NE‧‧‧n+型射極區域
PB‧‧‧p型本體區域
PF‧‧‧p型浮動區域
PR‧‧‧p+型半導體區域
T1、T2、T3‧‧‧溝槽
TG1、TG2、TG3‧‧‧溝槽電極
X、Y、Z‧‧‧方向

Claims (15)

  1. 一種半導體裝置，包含：半導體基板，具有第1主面以及位於該第1主面之相反側的第2主面；第1導電型的第1半導體層，形成於該半導體基板的內部；第2導電型的第2半導體層，形成於該第1半導體層與該第2主面之間的該半導體基板，該第2導電型與該第1導電型相異；複數之元件部，於該半導體基板的該第1主面側，於俯視下，在第1方向上彼此分開設置，並在與該第1方向正交的第2方向上延伸；以及複數之隔設部，於該半導體基板的該第1主面側，於俯視下，分別設置在該複數之元件部的各自之間；該複數之元件部，各自包含：第1溝槽，其從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的一側的分界部，於俯視下，在該第2方向上延伸；第2溝槽，其從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的另一側的分界部，於俯視下，在該第2方向上延伸；第3溝槽，其從該第1主面到達該第1半導體層的中間部位，設置在該第1溝槽與該第2溝槽之間，於俯視下，在該第2方向上延伸；第1溝槽電極，其隔著第1絶緣膜埋入該第1溝槽的內部；第2溝槽電極，其隔著第2絶緣膜埋入該第2溝槽的內部；第3溝槽電極，其隔著第3絶緣膜埋入該第3溝槽的內部； 該第2導電型的第1半導體區域，形成於該第1溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第1絶緣膜以及該第3絶緣膜接觸；該第2導電型的第2半導體區域，形成於該第2溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第2絶緣膜以及該第3絶緣膜接觸；第1連接部，到達該第1半導體區域的中間部位，設置在該第1溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；第2連接部，其到達該第2半導體區域的中間部位，設置在該第2溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；以及複數之該第1導電型的第3半導體區域，於該第1連接部與該第3溝槽部之間以及該第2連接部與該第3溝槽部之間的該半導體基板的該第1主面側，形成得比該第1連接部以及該第2連接部的深度更淺，與該第3絶緣膜接觸，於俯視下，在該第2方向上彼此隔著一定的間隔配置；該複數之隔設部，各自包含從該第1主面到達該第1半導體層的該第2導電型的第4半導體區域；在夾著該隔設部並在該第1方向上彼此相鄰的2個該元件部中，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個該第3半導體區域所夾之區域的該第1方向上，配置了形成於另一方的該元件部的複數之該第3半導體區域之中的1個該第3半導體區域；於在該第1方向上彼此相鄰的2個該元件部中，在形成於其中一方的該元件部的複數之該第3半導體區域之中的「在該第2方向上彼此相鄰的2個該第3半導體區域」的間隔的一半之位置的該第1方向上，配置了「形成於另一方的該元件部的複數之該第3半導體區域之中的1個該第3半導體區域」。
  2. 如申請專利範圍第1項之半導體裝置，其中，該第4半導體區域的從該第1主面算起的深度，比該第1溝槽以及該第2溝槽的從該第1主面算起的深度更深。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第1連接部以及該第2連接部，各自在該第2方向上連續地形成。
  4. 一種半導體裝置，包含：半導體基板，具有第1主面以及位於該第1主面之相反側的第2主面；第1導電型的第1半導體層，形成於該半導體基板的內部；第2導電型的第2半導體層，形成於該第1半導體層與該第2主面之間的該半導體基板，該第2導電型與該第1導電型相異；複數之元件部，於該半導體基板的該第1主面側，於俯視下，在第1方向上彼此分開設置，並在與該第1方向正交的第2方向上延伸；以及複數之隔設部，於該半導體基板的該第1主面側，於俯視下，分別設置在該複數之元件部的各自之間；該複數之元件部，各自包含：第1溝槽，其從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的一側的分界部，於俯視下，在該第2方向上延伸；第2溝槽，其從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的另一側的分界部，於俯視下，在該第2方向上延伸； 第3溝槽，其從該第1主面到達該第1半導體層的中間部位，設置在該第1溝槽與該第2溝槽之間，於俯視下，在該第2方向上延伸；第1溝槽電極，其隔著第1絶緣膜埋入該第1溝槽的內部；第2溝槽電極，其隔著第2絶緣膜埋入該第2溝槽的內部；第3溝槽電極，其隔著第3絶緣膜埋入該第3溝槽的內部；該第2導電型的第1半導體區域，形成於該第1溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第1絶緣膜以及該第3絶緣膜接觸；該第2導電型的第2半導體區域，形成於該第2溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第2絶緣膜以及該第3絶緣膜接觸；第1連接部，到達該第1半導體區域的中間部位，設置在該第1溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；第2連接部，其到達該第2半導體區域的中間部位，設置在該第2溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；以及複數之該第1導電型的第3半導體區域，於該第1連接部與該第3溝槽部之間以及該第2連接部與該第3溝槽部之間的該半導體基板的該第1主面側，形成得比該第1連接部以及該第2連接部的深度更淺，與該第3絶緣膜接觸，於俯視下，在該第2方向上彼此隔著一定的間隔配置；該複數之隔設部，各自包含從該第1主面到達該第1半導體層的該第2導電型的第4半導體區域；在夾著該隔設部並在該第1方向上彼此相鄰的2個該元件部中，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個 該第3半導體區域所夾之區域的該第1方向上，配置了形成於另一方的該元件部的複數之該第3半導體區域之中的1個該第3半導體區域；於俯視下，該第3半導體區域位於三角形的各頂點之基本圖案連續地排列。
  5. 一種半導體裝置，包含：半導體基板，具有第1主面以及位於該第1主面之相反側的第2主面；第1導電型的第1半導體層，形成於該半導體基板的內部；第2導電型的第2半導體層，形成於該第1半導體層與該第2主面之間的該半導體基板，該第2導電型與該第1導電型相異；單元形成區域，於俯視下，設置在該半導體基板的中央部位；終端區域，於俯視下，設置在該單元形成區域的外側；複數之元件部，在該單元形成區域的該半導體基板的該第1主面側，於俯視下，在第1方向上彼此分開設置，並在與該第1方向正交的第2方向上延伸；以及複數之隔設部，在該單元形成區域的該半導體基板的該第1主面側，設置在於俯視下分別在該複數之元件部的各自之間；該複數之元件部，各自包含：第1溝槽，從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的一側的分界部，於俯視下，在該第2方向上延伸；第2溝槽，從該第1主面到達該第1半導體層的中間部位，設置於該元件部與該隔設部的另一側的分界部，於俯視下，在該第2方向上延伸；第3溝槽，從該第1主面到達該第1半導體層的中間部位，設置在該第1溝槽與該第2溝槽之間，於俯視下，在該第2方向上延伸； 第1溝槽電極，隔著第1絶緣膜埋入該第1溝槽的內部；第2溝槽電極，隔著第2絶緣膜埋入該第2溝槽的內部；第3溝槽電極，隔著第3絶緣膜埋入該第3溝槽的內部；該第2導電型的第1半導體區域，形成於該第1溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第1絶緣膜以及該第3絶緣膜接觸；該第2導電型的第2半導體區域，形成於該第2溝槽與該第3溝槽之間的該半導體基板的該第1主面側，與該第2絶緣膜以及該第3絶緣膜接觸；第1連接部，到達該第1半導體區域的中間部位，設置在該第1溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；第2連接部，到達該第2半導體區域的中間部位，設置在該第2溝槽與該第3溝槽之間，於俯視下，在該第2方向上延伸；以及複數之該第1導電型的第3半導體區域，於該第1連接部與該第3溝槽部之間以及該第2連接部與該第3溝槽部之間的該半導體基板的該第1主面側，形成得比該第1連接部以及該第2連接部的深度更淺，與該第3絶緣膜接觸，於俯視下，在該第2方向上彼此隔著一定的間隔配置；該複數之隔設部，各自包含從該第1主面到達該第1半導體層的該第2導電型的第4半導體區域；該單元形成區域，包含：第1區域，於俯視下，位於該單元形成區域的中央部位；以及第2區域，於俯視下，位在該第1區域與該終端區域之間； 形成於該第1區域的該元件部的複數之該第3半導體區域，在該第2方向上以第1間隔配置，形成於該第2區域的該元件部的複數之該第3半導體區域，在該第2方向上以第2間隔配置，該第2間隔比該第1間隔更大；在該第1區域中，在夾著該隔設部於該第1方向上彼此相鄰的2個該元件部中，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個該第3半導體區域所夾之區域的該第1方向上，配置了形成於另一方的該元件部的複數之該第3半導體區域之中的1個該第3半導體區域。
  6. 如申請專利範圍第5項之半導體裝置，其中，於該第2區域中，在夾著該隔設部於該第1方向上彼此相鄰的2個該元件部中，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個該第3半導體區域所夾之區域的該第1方向上，配置了形成於另一方的該元件部的複數之該第3半導體區域之中的1個該第3半導體區域。
  7. 如申請專利範圍第6項之半導體裝置，其中，在該第1區域，於在該第1方向上彼此相鄰的2個該元件部，其中一方的該元件部所形成的導體區域之中的在該第2方向上彼此相鄰的2個該第3半導體區域的該第1間隔的一半的位置的該第1方向上，配置了形成於另一方的該元件部的複數之第3半導體區域之中的1個該第3半導體區域；在該第2區域，於在該第1方向上彼此相鄰的2個該元件部，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個該第3 半導體區域的該第2間隔的一半的位置的該第1方向上，配置了形成於另一方的該元件部的複數之第3半導體區域之中的1個該第3半導體區域。
  8. 如申請專利範圍第6項之半導體裝置，其中，在該第1區域以及該第2區域各自之中，於俯視下，複數之該第3半導體區域配置成格紋狀。
  9. 如申請專利範圍第6項之半導體裝置，其中，在該第1區域以及該第2區域各自之中，於俯視下，該第3半導體區域位於三角形的各頂點的基本圖案係續地排列。
  10. 如申請專利範圍第6項之半導體裝置，其中，在該第1區域以及該第2區域各自之中，在該第1方向上彼此相鄰的2個該元件部各自所形成的複數之該第3半導體區域，係著位於在該第1方向上彼此相鄰的2個該元件部之間的該隔設部呈非對稱地配置。
  11. 如申請專利範圍第5項之半導體裝置，其中，在該第2區域中，在該第1方向上彼此相鄰的2個該元件部各自所形成的複數之該第3半導體區域，係夾著位於在該第1方向上彼此相鄰的2個該元件部之間的該隔設部呈對稱地配置。
  12. 如申請專利範圍第11項之半導體裝置，其中， 在該第1區域中，於在該第1方向上彼此相鄰的2個該元件部，在形成於其中一方的該元件部的複數之該第3半導體區域之中的在該第2方向上彼此相鄰的2個該第3半導體區域的該第1間隔的一半的位置的該第1方向上，配置了形成於另一方的該元件部的複數之第3半導體區域之中的1個該第3半導體區域。
  13. 如申請專利範圍第11項之半導體裝置，其中，在該第1區域中，於俯視下，複數之該第3半導體區域係配置成格紋狀。
  14. 如申請專利範圍第11項之半導體裝置，其中，在該第1區域中，於俯視下，該第3半導體區域位於三角形的各頂點的基本圖案連續地排列。
  15. 如申請專利範圍第11項之半導體裝置，其中，在該第1區域中，於該第1方向上彼此相鄰的2個該元件部各自所形成的該複數之第3半導體區域，係夾著位於在該第1方向上彼此相鄰的2個該元件部之間的該隔設部呈非對稱地配置。
TW106140197A 2016-11-24 2017-11-21 半導體裝置 TWI749107B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-227933 2016-11-24
JP2016227933A JP6797005B2 (ja) 2016-11-24 2016-11-24 半導体装置

Publications (2)

Publication Number Publication Date
TW201832320A TW201832320A (zh) 2018-09-01
TWI749107B true TWI749107B (zh) 2021-12-11

Family

ID=59914343

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140197A TWI749107B (zh) 2016-11-24 2017-11-21 半導體裝置

Country Status (5)

Country Link
US (1) US10115793B2 (zh)
EP (1) EP3327787B1 (zh)
JP (1) JP6797005B2 (zh)
CN (1) CN108110001B (zh)
TW (1) TWI749107B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6909666B2 (ja) * 2017-07-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102017125666A1 (de) 2017-11-02 2019-05-02 Elwema Automotive Gmbh Vorrichtung und Verfahren zum Reinigen von Werkstücken mittels eines Dampfstrahls und Dampferzeuger hierfür
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法
CN117043957A (zh) * 2021-03-26 2023-11-10 株式会社村田制作所 半导体装置
JP2022167435A (ja) * 2021-04-23 2022-11-04 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342589A (zh) * 2012-01-05 2013-10-16 Renesas Electronics Corp Ｉｅ溝渠式閘極ｉｇｂｔ
JP2014011418A (ja) * 2012-07-03 2014-01-20 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3426928B2 (ja) * 1996-09-18 2003-07-14 株式会社東芝 電力用半導体装置
JP3984227B2 (ja) 2004-01-15 2007-10-03 株式会社東芝 半導体装置
JP4857566B2 (ja) * 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
US7943990B2 (en) * 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
EP2546882B1 (en) 2010-03-09 2018-04-18 Fuji Electric Co., Ltd. Semiconductor device
JP5732790B2 (ja) * 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5609939B2 (ja) * 2011-09-27 2014-10-22 株式会社デンソー 半導体装置
JP2014075582A (ja) 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342589A (zh) * 2012-01-05 2013-10-16 Renesas Electronics Corp Ｉｅ溝渠式閘極ｉｇｂｔ
JP2014011418A (ja) * 2012-07-03 2014-01-20 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP6797005B2 (ja) 2020-12-09
US20180145134A1 (en) 2018-05-24
JP2018085449A (ja) 2018-05-31
EP3327787B1 (en) 2019-07-24
US10115793B2 (en) 2018-10-30
CN108110001B (zh) 2023-07-14
CN108110001A (zh) 2018-06-01
TW201832320A (zh) 2018-09-01
EP3327787A1 (en) 2018-05-30

Similar Documents

Publication Publication Date Title
TWI749107B (zh) 半導體裝置
JP6584893B2 (ja) 半導体装置の製造方法
US10998432B2 (en) Semiconductor device and method of manufacturing the same
US10199484B2 (en) Semiconductor device and manufacturing method thereof
CN106356399B (zh) 半导体器件
WO2007013367A1 (ja) 半導体素子及び電気機器
US10930771B2 (en) Semiconductor device having an insulated gate bipolar transistor and method of manufacturing the same
JP2019106409A (ja) 半導体装置およびその製造方法
US10134887B2 (en) Semiconductor device and manufacturing method thereof
JP2020004864A (ja) 半導体装置