JP3984227B2 - 半導体装置 - Google Patents
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Description
第1導電型のドリフト層と、
前記ドリフト層の一方の表面上に配設された第2導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層の他方の表面上に配設された第2導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第1導電型の第1のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第1のエミッタ層の上に配設されて前記第1のエミッタ層に接続されたエミッタ電極と、
前記ダミーセル領域の前記ベース層の表面層に散在するように選択的に形成され、その表面積が前記第1のエミッタ層よりも小さい第1導電型の第2のエミッタ層と、
前記ダミーセル領域における前記ベース層の表面と前記第2のエミッタ層の表面に形成されたビアコンタクトと、
を備え、
前記第2のエミッタ層は、前記ビアコンタクトを介して前記エミッタ電極に接続され、前記ビアコンタクトとともにフローティング抵抗を構成する、
半導体装置が提供される。
第1導電型のドリフト層と、
前記ドリフト層の一方の表面上に配設された第2導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層の他方の表面上に配設された第2導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第1導電型の第1のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第1のエミッタ層の上に配設されたエミッタ電極と、
前記ダミーセル領域内の前記ベース層の表面層に選択的に形成されて前記エミッタ電極に接続された第2のエミッタ層と、
を備える半導体装置であって、
前記ダミーセル領域の前記ベース層と前記エミッタ電極との間のフローティング抵抗の抵抗値は、装置のターンオンに際してゲート・エミッタ間印加電圧によりゲート・コレクタ間にゲート電荷を充電する期間におけるゲート・エミッタ間電圧がゲートの負性容量を示す範囲に入る抵抗値よりも小さくなるように調整される、
半導体装置が提供される。
図1は、本発明にかかる半導体装置の第1の実施の形態の概略構成を示す平面図である。図2は、図1のB−B線に沿った断面図であり、図3は、図1のA−A切断線からみた断面斜視図である。
図7は、本発明にかかる半導体装置の第2の実施の形態の概略構成を示す平面図である。同図に示すIEGT3は、ダミーセル領域DCの第2ベース層18の表面層において、ダミーセル領域DCを画定するトレンチTRにその両端が接するように島状に形成された第2エミッタ層38を備え、ダミーセル領域DCにおける、エミッタ電極28とのビアコンタクトのコンタクト領域Rec4は、第2エミッタ層38の上面中央とその周辺箇所だけで構成される。IEGT3のその他の構成は、図1に示すIEGT1と実質的に同一である。
図8は、本発明にかかる半導体装置の第3の実施の形態の概略構成を示す平面図である。同図に示すIEGT4は、図1に示すIEGT1と同様に、それぞれの一端がトレンチTRに接し対をなすように互いに対向する孤立パターンの形態で第2ベース層18の表面層に選択的に形成された第2のエミッタ層32を備える。この一方、図示しないビアコンタクトを介して、メインセル領域MCにおけるエミッタコンタクトと同様のコンタクト領域Rec40で第2エミッタ層32および第2ベース層18がエミッタ電極28に接続される。
図9は、本発明にかかる半導体装置の第4の実施の形態の概略構成を示す平面図である。同図に示すIEGT5は、図7に示すIEGT3と同様の形状で第2ベース層18の表面層に配置された第2エミッタ層38を備え、前述した第3の実施形態のIEGT4と同様のコンタクト領域Rec40で第2エミッタ層32および第2ベース層18が、図示しないビアコンタクトを介してエミッタ電極28に接続される。
図10は、本発明にかかる半導体装置の第5の実施の形態の概略構成を示す断面図である。上述した実施形態では縦型のIEGT1,3〜5について説明したが、本実施形態では、これらのIEGTと等価の機能を有する横型の電力用半導体装置の一例を取り上げる。
10,60 n型ドリフト層
12 n型バッファ層
14,66 p型コレクタ層
16 第1のp型ベース層
18 第2のp型ベース層
20 ゲート絶縁膜
22 ゲート電極
24 第1のエミッタ層
26 コレクタ電極
28,68 エミッタ電極
30 ビアコンタクト
32,36,38 第2のエミッタ層
34 フローティング抵抗
62 絶縁層
64 半導体支持層
DC ダミーセル
MC メインセル
Rec2,Rec4,Rec40 ビアコンタクトのコンタクト領域
TR トレンチ
Claims (5)
- 第1導電型のドリフト層と、
前記ドリフト層の一方の表面上に配設された第2導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層の他方の表面上に配設された第2導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第1導電型の第1のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第1のエミッタ層の上に配設されて前記第1のエミッタ層に接続されたエミッタ電極と、
前記ダミーセル領域の前記ベース層の表面層に散在するように選択的に形成され、その表面積が前記第1のエミッタ層よりも小さい第1導電型の第2のエミッタ層と、
前記ダミーセル領域における前記ベース層の表面と前記第2のエミッタ層の表面に形成されたビアコンタクトと、
を備え、
前記第2のエミッタ層は、前記ビアコンタクトを介して前記エミッタ電極に接続され、前記ビアコンタクトとともにフローティング抵抗を構成する、
半導体装置。 - 第1導電型のドリフト層と、
前記ドリフト層の一方の表面上に配設された第2導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層の他方の表面上に配設された第2導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第1導電型の第1のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第1のエミッタ層の上に配設されたエミッタ電極と、
前記ダミーセル領域内の前記ベース層の表面層に選択的に形成されて前記エミッタ電極に接続された第2のエミッタ層と、
を備える半導体装置であって、
前記ダミーセル領域の前記ベース層と前記エミッタ電極との間のフローティング抵抗の抵抗値は、装置のターンオンに際してゲート・エミッタ間印加電圧によりゲート・コレクタ間にゲート電荷を充電する期間におけるゲート・エミッタ間電圧がゲートの負性容量を示す範囲に入る抵抗値よりも小さくなるように調整される、
半導体装置。 - 前記第2のエミッタ層に接して設けられ、前記第2のエミッタ層を介して前記ダミーセル領域の前記ベース層を前記エミッタ電極に接続するビアコンタクトをさらに備え、
前記フローティング抵抗の抵抗値は、前記第2のエミッタ層と前記ビアコンタクトの形状により調整されることを特徴とする請求項2に記載の半導体装置。 - 前記メインセル領域の前記ドリフト層は、前記第1のエミッタ層側でピークとなるキャリア濃度分布を有することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記メインセル領域の前記ドリフト層は、装置のターンオン時において第2導電型のキャリアが前記トレンチの底面およびその近傍に蓄積するように十分に狭い電流通路を形成し、
前記第2のエミッタ層は、装置のターンオン時において前記エミッタ電極から前記ドリフト層への第1導電型のキャリアの注入効率に影響を与えない程度に第2導電型のキャリアを前記エミッタ電極へ伝導させる電流経路を形成することを特徴とする請求項4に記載の半導体装置。
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