KR20150061202A - 전력 반도체 소자 - Google Patents

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KR20150061202A
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성재규
서동수
장창수
박재훈
송인혁
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Abstract

본 개시는 제1 도전형의 제1 반도체 층; 상기 제1 반도체 층의 상부에 형성되며, 상기 제1 반도체 층보다 높은 불순물 농도를 가지는 제1 도전형의 제2 반도체 층; 상기 제2 반도체 층의 상부에 형성되는 제2 도전형의 제3 반도체 층; 상기 제3 반도체 층의 상부 내측에 형성되는 제1 도전형의 제4 반도체 층; 상기 제4 반도체 층으로부터 상기 제1 반도체 층의 일부까지 관입하며, 표면에 게이트 절연막이 형성되어 있는 트랜치 게이트; 및 상기 트랜치 게이트의 하부로부터 제1 게이트, 제2 게이트 및 제3 게이트가 형성되고, 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 게이트 절연막에 의해 절연되는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 낮은 온(on) 저항을 가지면서, 동시에 노이즈가 적게 발생하는 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용됐다.
하지만 MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 사이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 속도를 특징으로 하여, 기존의 사이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 층의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 층에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
이러한 전도도 변조 현상을 극대화 하기 위하여 다양한 기술들이 개발되고 있는 실정이다.
예를 들어, p형의 바디 층의 하부에 고농도의 n형 반도체 층을 형성시킴으로써 정공이 축적되는 현상을 이용하여 전도도 변조 현상을 극대화시키는 기술이 있다.
이와 같이, 바디 영의 하부에 형성되는 고농도의 n형 반도체 층을 정공 축적층이라 한다.
상기 정공 축적층이 형성되는 경우에 정공의 축적량이 크게 증가하게 되기 때문에 전도도 변조 현상이 매우 크게 일어나게 되는데, 이와 반대로 상기 정공 축적층에 모여있는 정공이 트랜치 게이트의 입력 신호에 영향을 미치게 된다.
즉, 상기 정공 축적층으로 인해 트랜치 게이트가 영향을 받고, 이로 인해 게이트 노이즈가 발생하게 된다.
이러한 게이트 노이즈는 전류의 안정적인 공급을 흔들리게 한다.
특히 스위칭 주파수가 높은 경우에는 상기 게이트 노이즈로 인해 전류의 변동 폭이 매우 커지게 된다.
따라서 전도도 변조 현상을 극대화하여 온(on) 저항을 감소시키는 것과 동시에 게이트 노이즈를 감소시킬 수 있는 기술이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1에 기재한 발명은 저저항 실드 전극을 가지는 전력 반도체 소자에 관한 발명이다.
미국 특허등록공보 제8,013,387호
본 개시는 온(on) 저항이 낮고, 동시에 스위칭 노이즈 발생이 적은 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 있어서, 제1 도전형의 제1 반도체 층; 상기 제1 반도체 층의 상부에 형성되며, 상기 제1 반도체 층보다 높은 불순물 농도를 가지는 제1 도전형의 제2 반도체 층;
상기 제2 반도체 층의 상부에 형성되는 제2 도전형의 제3 반도체 층; 상기 제3 반도체 층의 상부 내측에 형성되는 제1 도전형의 제4 반도체 층; 상기 제4 반도체 층으로부터 상기 제1 반도체 층의 일부까지 관입하며, 표면에 게이트 절연막이 형성되어 있는 트랜치 게이트; 및
상기 트랜치 게이트의 하부로부터 제1 게이트, 제2 게이트 및 제3 게이트가 형성되고,상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 게이트 절연막에 의해 절연될 수 있다.
일 실시 예에 있어서, 상기 제1 게이트는 상기 제3 반도체 층의 높이와 대응되는 부분에 형성되고, 상기 제2 게이트는 상기 제2 반도체 층의 높이와 대응되는 부분에 형성되며,상기 제3 게이트는 상기 제1 반도체 층의 높이와 대응되는 부분에 형성될 수 있다.
일 실시 예에 있어서, 온 동작시에 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트에 인가되는 전압은 각각 다를 수 있다.
일 실시 예에 있어서, 온 동작시에 상기 제2 게이트에 인가되는 전압은 상기 제3 게이트에 인가되는 전압에 비해 낮을 수 있다.
일 실시 예에 있어서, 온 동작시에 상기 제2 게이트에 인가되는 전압은 상기 제1 게이트에 인가되는 전압에 비해 낮을 수 있다.
일 실시 예에 있어서, 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트와 각각 전기적으로 연결되고, 상기 드리프트 층의 상면에 형성되는 제1 게이트 금속층, 제2 게이트 금속층 및 제3 게이트 금속층을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층은 전기적으로 절연될 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 일방향으로 길게 형성되어, 온 동작시에 전류가 흐르는 활성 영역으로부터 단부 영역까지 연장되어 형성되는 트랜치 게이트; 상기 활성 영역의 상부에 형성되는 에미터 금속층; 및 상기 단부 영역의 상부에 형성되는 제1 게이트 금속층, 제2 게이트 금속층 및 제3 게이트 금속층;을 포함하여 형성될 수 있다.
다른 실시 예에 있어서, 상기 트랜치 게이트의 하부로부터 제1 게이트, 제2 게이트 및 제3 게이트가 형성되고, 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 게이트 절연막에 의해 절연될 수 있다.
다른 실시 예에 있어서, 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층과 각각 전기적으로 연결될 수 있다.
다른 실시 예에 있어서, 상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층의 사이에 형성되는 절연막을 더 포함할 수 있다.
본 발명은 트랜치 게이트에 접하는 층 또는 영역에 따라 상기 트랜치 게이트 내부에 인가되는 전압 또는 전류가 다를 수 있기 때문에, 상기 트랜치 게이트가 각 층 또는 각 영역에 미치는 전계를 달리할 수 있다.
트랜치 게이트의 하부로부터 높이에 따라 제1 게이트, 제2 게이트 및 제3 게이트가 형성된다고 할 때, 상기 정공 축척 층의 높이와 대응되는 부분에 형성되는 제2 게이트에 인가되는 전압이 제1 게이트 또는 제3 게이트보다 낮아 정공 축척 층에 축적되어 있는 정공에 의해 게이트 전압이 흔들리는 것을 방지할 수 있다.
게이트 전압이 흔들리는 것을 방지함으로써, 전력 반도체 소자에 스위칭 노이즈가 발생하는 것을 최소화시킬 수 있다.
또한, 상기 제3 게이트에 인가되는 전압을 가장 높게 하여,+ 전압이 상기 트랜치 게이트에 인가되었을 때 상기 제3 게이트의 게이트 절연층의 표면으로 전자들을 끌어들여 전자들이 산란되지 않게 할 수 있다.
전자들이 산란되지 않으므로, 전자의 유입 저항이 감소하게 되고, 이로 인해 전력 반도체 소자의 도통 손실을 낮출 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 사시도이다.
도 2는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 온(on) 동작 시의 전자와 정공의 흐름을 도시한 개략적인 단면도이다.
도 3은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다
도면에서 x방향은 폭 방향, y방향은 길이 방향, z방향은 높이 방향으로 정의하여 사용하였다.
전력용 스위치는 전력용 MOSFET, IGBT, 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시 예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 사이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
또한, 제1 반도체 층은 드리프트 층, 제2 반도체 층은 정공 축척 층, 제3 반도체 층은 바디 층, 제4 반도체 층은 에미터 층으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
이하, 도 1을 참조하여 본 발명의 일 실시 예에 따른 전력 반도체 소자의 구조에 대해 설명하도록 한다.
본 발명의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 드리프트 층(10); 상기 드리프트 층(10)의 상부에 형성되는 제1 도전형의 정공 축적 층(40); 상기 정공 축적 층(40)의 상부에 형성되는 제2 도전형의 바디 층(20); 상기 바디 층(20)의 상부 내측에 형성되는 제1 도전형의 에미터 층(30); 및 상기 에미터 층(30), 상기 바디 층(20), 상기 정공 축적층(40)을 관통하며, 표면에 게이트 절연층(52)이 형성되어 있는 트랜치 게이트(50);를 포함하고, 상기 트랜치 게이트(50)의 하부로부터 제1 게이트(51a), 제2 게이트(51b) 및 제3 게이트(51c)가 형성되고, 상기 제1 게이트(51a), 상기 제2 게이트(51b) 및 상기 제3 게이트(51c)는 게이트 절연막에 의해 절연될 수 있다.
구체적으로 상기 제1 게이트(51a)는 상기 바디 층(20)의 높이와 대응되는 부분에 형성되고, 상기 제2 게이트(51b)는 상기 정공 축적 층(40)의 높이와 대응되는 부분에 형성되며, 상기 제3 게이트(51c)는 상기 드리프트 층(10)의 높이와 대응되는 부분에 형성될 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형 일 수 있다.
상기 드리프트 층(10)은 소자의 내압을 유지하기 위하여, 저농도의 n형의 도전형의 불순물을 갖도록 형성될 수 있다.
상기 드리프트 층(10)의 상부에는 p형 바디 층(20)이 형성될 수 있다.
상기 바디 층(20)은 상기 드리프트 층(10)의 일 면상에 길이 방향으로 연속되어 스트라이프 형상으로 형성될 수 있다.
또한, 상기 바디 층(20)은 복수 개일 수 있다.
상기 바디 층(20)의 상부 표면의 일부에는 n+형의 에미터 층(30)이 형성될 수 있다.
또한 상기 에미터 층(30)은 복수개 일 수 있다.
그리고 상기 에미터 층(30)은 상기 바디 층(20)의 표면에 각각 분산되어 형성될 수 있다.
상기 바디 층(20)의 노출된 상면 및 상기 에미터 층(30)의 노출된 상면에는 에미터 금속층(60)이 형성될 수 있다.
상기 드리프트 층(10)의 하부에는 콜랙터 층(11)이 더 형성될 수 있다.
상기 콜랙터 층(11)은 p+형 또는 n+의 도전형을 가질 수 있다.
상기 콜랙터 층(11)의 하부에는 콜랙터 금속층(70)을 더 포함할 수 있다.
상기 콜랙터 층(11)이 n+인 경우, MOSFET으로 작동할 수 있다.
상기 콜랙터 층(11)이 p+인 경우, IGBT로 작동할 수 있다.
IGBT의 경우, 상기 콜랙터 층(11)이 p+형이기 때문에 전력 반도체 소자가 온(on) 동작을 하는 경우, 상기 콜랙처 층(11)이 전력 반도체 소자에 정공을 주입해 줄 수 있다.
이러한 정공의 고농도 주입으로 인해 드리프트 층(10)에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation) 현상이 발생하게 된다.
이러한 전도도 변조 현상을 극대화 하기 위하여, 상기 드리프트 층(10)의 상부에는 제1 도전형의 정공 축적 층(40)이 형성될 수 있다.
상기 정공 축적 층(40)은 상기 드리프트 층(10)과 같은 도전형을 갖지만, 상기 드리프트 층(10)에 비해 매우 높은 불순물 농도를 가질 수 있다.
구체적으로 상기 정공 축적 층(40)은 n+형의 도전형을 가질 수 있다.
상기 정공 축적 층(40)이 고농도의 n형 불순물을 가지고 있기 때문에, 상기 콜랙터 층(11)에서 주입된 정공이 상기 정공 축적 층(40)에서 축적된다.
따라서 상기 바디 층(20)의 하부에서 정공들이 고농도로 축적되어 전도도 변조 현상이 극대화될 수 있다.
하지만 상기 정공 축적 층(40)에 과도한 정공이 축적되면, 이러한 정공들이 갖는 전하(charge)에 의해 상기 트랜치 게이트(50)에 인가되는 전압이 영향을 받는다.
즉, 상기 정공 축적 층(40)의 정공에 의해 상기 트랜치 게이트(50)에 인가되는 전압이 흔들리게 되어, 전력 반도체 소자가 스위칭 동작을 하는 경우에 노이즈가 발생하게 된다.
따라서 종래의 경우, 정공 축적 층(40)의 제1 도전형(n형)의 불순물 농도를 일정한 값 이상으로 올리는데 한계가 존재한다.
상기 트랜치 게이트(50)는 상기 에미터 층(30), 바디 영역(20) 및 정공 축적 영역(30)을 깊이 방향으로 관통하고, 상기 드리프트 영역(10)의 내부에 이르도록 형성될 수 있다.
상기 트랜치 게이트(50)는 상기 에미터 층(30), 바디 영역(20), 정공 축적 영역(30) 및 드리프트 영역(10)과 접하는 면에 게이트 절연층(52)이 형성될 수 있다.
상기 게이트 절연층(52)은 실리콘 산화물을 이용하여 형성될 수 있다.
상기 트랜치 게이트(52)의 내부에는 도전성 물질이 충전될 수 있다.
상기 도전성 물질은 폴리 실리콘일 수 있으나, 이에 제한되는 것은 아니다.
상기 트랜치 게이트(52)는 인접하는 영역의 종류에 따라 하부로부터 제1 게이트(51a), 제2 게이트(51b) 및 제3 게이트(51c)로 구성될 수 있다.
일반적으로, 상기 바디 층(20), 상기 정공 축적 층(40), 상기 드리프트 층(10)의 높이에 따라 요구되는 게이트 전압이 다르다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 상기 제1 게이트(51a), 상기 제2 게이트(51b), 상기 제3 게이트(51c)에 인가되는 전압이 다를 수 있다.
이하, 도 2를 참조하여, 각 층에 따른 요구되는 게이트 전압에 대하여 설명하도록 한다.
도 2는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 온(on) 동작 시의 전자와 정공의 흐름을 도시한 개략적인 단면도이다.
상기 바디 층(20)은 전력 반도체 소자의 온(on) 동작 시에 채널이 형성되는 부분이다.
전력 반도체 소자의 온(on) 동작 시에 상기 트랜치 게이트에는 + 전압이 인가된다.
따라서 + 전압으로 형성되는 + 전계에 의해 도 2에서 보는 바와 같이 전자들이 상기 트랜치 게이트(50)의 표면으로 끌려오게 되고, 상기 바디 층(20)에 도전성 채널이 형성되어 에미터와 콜랙터 사이에 전류가 흐르게 된다.
상기 도전성 채널은 턴온 전압(Turn on volatge, Vth)과 관계가 있고, 또한 상기 바디 층(20)은 소자의 내압과 밀접한 관련이 있다.
상기 바디 층(20)은 소자의 여러가지 특성에 영향을 미치는 부분이므로 상기 제3 게이트(51c)에 인가되는 전압은 이러한 특성을 고려하여 조절되어야 한다.
상기 정공 축척 층(40)은 전력 반도체 소자의 전도도 변조 현상을 극대화하기 위해 형성된다.
즉, 상기 정공 축척 층(40)이 고농도의 n형의 불순물을 주입하여 형성되기 때문에, 도 2에서 볼 수 있듯이 정공들이 상기 정공 축척 층(40)에 축적된다.
상기 정공들은 양 전하를 띄고 있기 때문에 상기 정공 축척 층(40)에 축적된 정공들은 양 전계를 발생시킨다.
상기 정공에서 발생한 전계는 상기 제2 게이트(51b)에 영향을 미치게 된다.
이에 대해 구체적으로 살펴보도록 한다.
상기 정공 축척 층(40)에 양 전하를 띄는 정공이 대량으로 축적되기 때문에 상기 정공 축적 역역(40)의 축적된 정공에 의해 강한 양 전계가 발생하게 된다.
상기 제2 게이트(51b)에 양 전압이 인가되었을 때, 상기 제2 게이트(51b)에는 양 전하를 띄는 정공이 생성되는데, 상기 정공 축척 층(40)에 축적된 정공이 생성하는 양 전계에 의해 상기 제2 게이트(51b)에 생성된 정공이 주변으로 밀려나게 된다.
즉, 상기 제2 게이트(51b)에 생성된 정공이 상기 제1 게이트(51a)로 밀려나게 되므로, 상기 제1 게이트(51a)에 종래에 비해 높은 농도의 정공을 갖게 된다.
따라서 상기 제1 게이트(51a)는 높아진 정공 농도로 인하여 강한 양 전계를 갖게 되고, 상기 제1 게이트(51a)의 높이에 대응하는 트랜치 게이트(50)의 표면에 더 많은 전자를 끌어들이게 된다.
이에 따라, Vth 전압이 증가하게 되고, 나아가 더 넓은 채널이 형성되어 더 많은 전류가 흐르게 된다.
상술한 바와 같은 현상이 반복되면서, 상기 트랜치 게이트(50)에 인가되는 전압이 흔들리게 되고 전류 파형도 흔들려 노이즈가 발생하게 된다.
따라서 상기 제2 게이트(51b)에 인가되는 전압을 낮게 함으로써, 상기 제2 게이트(51b)에서 노이즈가 발생하는 것을 방지할 수 있다.
또한, 정공은 전자에 비해 이동이 매우 느리기 때문에 전력 반도체 소자가 오프(off) 동작으로 전환하는 경우에 빠르게 소멸되지 못한다.
따라서 전력 반도체 소자가 오프(off) 동작을 스위칭하는 경우에도 상기 정공 축척 층(40)에 축적된 정공이 여전히 상기 제2 게이트(51b)에 영향을 미치게 된다.
그러므로 전력 반도체 소자가 오프 동작(off)으로 스위칭할 때에 상기 제2 게이트(51b)에 인가된 전압이 상기 정공 축척 층(40)에 축적되었던 정공에 의해 흔들리게 되어 스위칭 노이즈가 발생하게 된다.
이러한 스위칭 노이즈를 줄이기 위하여, 상기 제2 게이트(51b)에 인가되는 전압은 제1 게이트(51a) 또는 제3 게이트(51c)에 인가되는 전압보다 낮은 값을 갖도록 할 수 있다.
상기 제2 게이트(51b)에 인가되는 전압을 낮게함으로써 상기 정공 축척 층(40)에 축적된 정공이 발생시키는 전계에 의해 상기 제2 게이트(51b)가 영향을 받는 것을 줄일 수 있다.
즉, 상기 제2 게이트(51b)에 인가되는 전압이 낮기 때문에, 상기 정공 축척 층(40)에 축적된 정공이 상기 제2 게이트(51b)에 영향을 미치는 경우에도 상기 제2 게이트(51b)에 인가되어 있는 전압이 이에 둔감하게 반응하게 된다.
상기 제2 게이트(51b)에 인가되어 있는 전압이 상기 정공 축척 층(40)에 축적된 정공이 발생하는 전계에 둔감하게 반응하므로 상기 스위칭 노이즈가 현저히 감소하게 된다.
상기 드리프트 층(10)에 대응하는 높이에 형성되는 상기 제1 게이트(51a)는 상기 제2 게이트(51b) 비해 높은 전압이 인가될 수 있다.
따라서 그림 2에서 보듯이 상기 전력 반도체 소자가 온(on) 동작을 하는 경우, 상기 제1 게이트(51a)의 주위로 전자들이 끌려오게 된다.
즉, 상기 제1 게이트(51a)로 더 많은 전자들을 끌어옴으로써 전자들이 산란되지 않게 할 수 있다.
전자들이 산란되지 않으므로, 전자의 유입 저항이 감소하게 되고, 이로 인해 도통 손실을 낮출 수 있다.
도 3은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 측면도를 도시한 것이다.
도 3을 참조하여, 본 개시의 일 실시 예에 따른 전력 반도체 소자의 구성을 살펴보면, 일방향으로 길게 형성되어, 온 동작시에 전류가 흐르는 활성 영역(A)으로부터 단부 영역(T)까지 연장되어 형성되는 트랜치 게이트; 상기 활성 영역(A)의 상부에 형성되는 에미터 금속층(60); 및 상기 단부 영역(T)의 상부에 형성되는 제1 게이트 금속층(80a), 제2 게이트 금속층(80b) 및 제3 게이트 금속층(80c);을 포함할 수 있다.
상기 제1 게이트(51a), 상기 제2 게이트(51b) 및 상기 제3 게이트(51c)는 상기 제1 게이트 금속층(80a), 상기 제2 게이트 금속층(80b) 및 상기 제3 게이트 금속층(80c)과 각각 전기적으로 연결되어 있다.
상기 제1 게이트 금속층(80a), 상기 제2 게이트 금속층(80b) 및 상기 제3 게이트 금속층(80c)은 각각 사이에 절연막이 위치하여, 서로 절연되어 있을 수 있다.
따라서 본 개시의 일 실시예에 따른 전력 반도체 소자는 상기 제1 게이트 금속층(80a), 상기 제2 게이트 금속층(80b) 및 상기 제3 게이트 금속층(80c)에 각각 다른 전압을 인가할 수 있으므로, 상기 제1 게이트(51a), 상기 제2 게이트(51b) 및 상기 제3 게이트(51c)에는 각각 다른 전압이 인가될 수 있다.
따라서 전력 반도체 소자의 노이즈, 전류 밀도 등의 상태를 실시간으로 확인하여 상기 제1 게이트 금속층(80a), 상기 제2 게이트 금속층(80b) 및 상기 제3 게이트 금속층(80c)에 인가되는 전압을 적절히 조절할 수 있다.
예를 들어, 온도와 같은 주변 환경에 변화가 생긴 경우, 이를 측정하는 측정 장치로부터 정보를 받아들여 상기 제1 게이트 금속층(80a), 상기 제2 게이트 금속층(80b) 및 상기 제3 게이트 금속층(80c)에 인가되는 전압을 적절히 조절할 수 있다.
그러므로 필요에 따라 전력 반도체 소자에 요구되는 성능을 세밀하게 조절할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 드리프트 층
11: 콜랙터 층
20: 바디 층
30: 에미터 층
40: 정공 축척 층
50: 트랜치 게이트
51a: 제1 게이트 부
51b: 제2 게이트 부
51c: 제3 게이트 부
52: 게이트 절연층
60: 에미터 금속층
70: 콜랙터 금속층
80: 게이트 금속층

Claims (11)

  1. 제1 도전형의 제1 반도체 층;
    상기 제1 반도체 층의 상부에 형성되며, 상기 제1 반도체 층보다 높은 불순물 농도를 가지는 제1 도전형의 제2 반도체 층;
    상기 제2 반도체 층의 상부에 형성되는 제2 도전형의 제3 반도체 층;
    상기 제3 반도체 층의 상부 내측에 형성되는 제1 도전형의 제4 반도체 층;
    상기 제4 반도체 층으로부터 상기 제1 반도체 층의 일부까지 관입하며, 표면에 게이트 절연막이 형성되어 있는 트랜치 게이트; 및
    상기 트랜치 게이트의 하부로부터 제1 게이트, 제2 게이트 및 제3 게이트가 형성되고,
    상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 게이트 절연막에 의해 절연되는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트는 상기 제3 반도체 층의 높이와 대응되는 부분에 형성되고,
    상기 제2 게이트는 상기 제2 반도체 층의 높이와 대응되는 부분에 형성되며,
    상기 제3 게이트는 상기 제1 반도체 층의 높이와 대응되는 부분에 형성되는 전력 반도체 소자.
  3. 제1항에 있어서,
    온 동작시에 상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트에 인가되는 전압은 각각 다른 전력 반도체 소자.
  4. 제1항에 있어서,
    온 동작시에 상기 제2 게이트에 인가되는 전압은 상기 제3 게이트에 인가되는 전압에 비해 낮은 전력 반도체 소자.
  5. 제1항에 있어서,
    온 동작시에 상기 제2 게이트에 인가되는 전압은 상기 제1 게이트에 인가되는 전압에 비해 낮은 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트와 각각 전기적으로 연결되고, 상기 드리프트 층의 상면에 형성되는 제1 게이트 금속층, 제2 게이트 금속층 및 제3 게이트 금속층을 더 포함하는 전력 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층은 전기적으로 절연되는 전력 반도체 소자.
  8. 일방향으로 길게 형성되어, 온 동작시에 전류가 흐르는 활성 영역으로부터 단부 영역까지 연장되어 형성되는 트랜치 게이트;
    상기 활성 영역의 상부에 형성되는 에미터 금속층; 및
    상기 단부 영역의 상부에 형성되는 제1 게이트 금속층, 제2 게이트 금속층 및 제3 게이트 금속층;을 포함하는 전력 반도체 소자.
  9. 제8항에 있어서,
    상기 트랜치 게이트의 하부로부터 제1 게이트, 제2 게이트 및 제3 게이트가 형성되고,
    상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 게이트 절연막에 의해 절연되는 전력 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 게이트, 상기 제2 게이트 및 상기 제3 게이트는 상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층과 각각 전기적으로 연결되는 전력 반도체 소자.
  11. 제8항에 있어서,
    상기 제1 게이트 금속층, 상기 제2 게이트 금속층 및 상기 제3 게이트 금속층의 사이에 형성되는 절연막을 더 포함하는 전력 반도체 소자.
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Publication number Priority date Publication date Assignee Title
CN110137249A (zh) * 2018-02-09 2019-08-16 苏州东微半导体有限公司 Igbt功率器件及其制造方法
JP6820287B2 (ja) * 2018-02-23 2021-01-27 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
CN116053139A (zh) * 2023-01-09 2023-05-02 深圳吉华微特电子有限公司 一种沟槽型双栅结构半导体器件制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2014060362A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置

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