CN116053139A - 一种沟槽型双栅结构半导体器件制造方法 - Google Patents
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Abstract
本申请公开了一种沟槽型双栅结构半导体器件制造方法，采用沟槽结构和双栅结构相结合的方式，在纵向结构上，实现两个驱动栅极，使用多晶硅作为电极。在器件正向导通时，器件实际为PNP晶体管；在器件反向截止时，器件实际为NPN晶体管。本申请技术方案解决了现有的沟槽结构半导体无法实现低导通电阻、高压、高频的特性。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种沟槽型双栅结构半导体器件制造方法。
背景技术
沟槽结构和平面结构的半导体器件已在功率半导体器件技术领域广泛应用，平面结构的原胞尺寸大，导通电阻高；目前普遍采用沟槽结构。
在传统的功率器件中，导通电阻的高低是决定器件损耗的重要因素。因此，在相同电压的等级下，导通电阻越低、器件的响应速度越快，器件的性能越是优良。但是，现有技术中沟槽结构的半导体器件很难实现高压、高频的特性。
发明内容
本申请提出一种沟槽型双栅结构半导体器件制造方法，解决现有的沟槽结构半导体无法实现低导通电阻、高压、高频的特性。
本申请实施例提供一种沟槽型双栅结构半导体器件制造方法，包括如下步骤：
S1：在N型硅片表面沉积氧化硅，进行P型外延生长，然后进行N型外延生长；
S2：在N型硅片表面沉积氧化硅作为掩膜，进行光刻刻蚀，去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀；
S3：去除表面氧化硅掩膜，对沟槽进行氧化，然后在沟槽内生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅；
S4：进行多晶硅的回刻，氧化形成栅氧化层，并沉积第二个栅极的多晶硅；
S5：对第二个栅极的多晶硅进行刻蚀，在进行氧化硅的刻蚀，氧化生长出氧化层后，进行P-注入及推结；
S6：进行N+光刻，形成N+注入窗口，然后进行N+注入及退火处理；
S7：去除光刻胶，淀积ILD介质层，进行接触孔窗口的光刻及刻蚀，然后注入P+，去除光刻胶，进行退火处理；
S8：进行金属沉积，形成源极。
一些实施例中，步骤S2具体包括：在N型硅片表面使用PECVD沉积氧化硅作为掩膜，之后进行光刻，使用各向异性干法刻蚀工艺去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀。
一些实施例中，步骤S3具体包括：使用各向同性湿法腐蚀工艺去除表面氧化硅掩膜，对沟槽进行牺牲氧化，用湿法工艺去除沟槽表面的刻蚀损伤；采用热氧化方式在沟槽槽侧壁及硅平面生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅。
一些实施例中，步骤S4具体包括：采用干法刻蚀工艺进行多晶硅的大面积回刻，刻蚀至P型硅界面以上，之后采用热氧化形成栅氧化层，并沉积第二个栅极多晶硅。
一些实施例中，步骤S5具体包括：采用干法刻蚀工艺刻蚀硅平面上第二个栅极的多晶硅，再采用干法刻蚀工艺进行氧化硅的刻蚀；之后利用热氧化生长出氧化层，然后进行P-注入及推结。
一些实施例中，步骤S8中，金属层厚度为4μm～6μm。
与现有技术相比，本申请的有益效果是：改善了现有沟槽型半导体的结构，采用沟槽结构和双栅结构相结合的方式，在纵向结构上，实现两个驱动栅极，使用多晶硅作为电极，在器件正向导通时，器件实际为PNP晶体管；在器件反向截止时，器件实际为NPN晶体管，用沟槽双栅的结构实现高频特性，同时采用PNPN的结构实现器件的高压。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本申请步骤S1对应的原理图；
图2为本申请步骤S2对应的原理图；
图3为本申请步骤S3对应的原理图；
图4为本申请步骤S4对应的原理图；
图5为本申请步骤S5对应的原理图；
图6为本申请步骤S6对应的原理图；
图7为本申请步骤S7对应的原理图；
图8为本申请步骤S8对应的原理图；
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。
除非另有定义，本申请所使用的的所有技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
本实施例提出的一种沟槽型双栅结构半导体器件制造方法，采用沟槽结构和双栅结构相结合的方式，在纵向结构上，实现两个驱动栅极，使用多晶硅作为电极，在器件正向导通时，器件实际为PNP晶体管；在器件反向截止时，器件实际为NPN晶体管，用沟槽双栅的结构实现高频特性，同时采用PNPN的结构实现器件的高压；具体包括如下步骤：
参考图1，在N型硅片表面沉积氧化硅，进行P型外延生长，然后进行N型外延生长；
参考图2，在N型硅片表面沉积氧化硅作为掩膜，进行光刻刻蚀，去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀；具体包括：在N型硅片表面使用PECVD沉积氧化硅作为掩膜，之后进行光刻，使用各向异性干法刻蚀工艺去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀。
参考图3，去除表面氧化硅掩膜，对沟槽进行氧化，然后在沟槽内生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅；具体包括：使用各向同性湿法腐蚀工艺去除表面氧化硅掩膜，对沟槽进行牺牲氧化，用湿法工艺去除沟槽表面的刻蚀损伤；采用热氧化方式在沟槽槽侧壁及硅平面生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅。
参考图4，进行多晶硅的回刻，氧化形成栅氧化层，并沉积第二个栅极的多晶硅；具体包括：采用干法刻蚀工艺进行多晶硅的大面积回刻，刻蚀至P型硅界面以上，之后采用热氧化形成栅氧化层，并沉积第二个栅极多晶硅。
参考图5，对第二个栅极的多晶硅进行刻蚀，在进行氧化硅的刻蚀，氧化生长出氧化层，降低P-注入带来的表面损伤，然后进行P-注入及推结；具体包括：采用干法刻蚀工艺刻蚀硅平面上第二个栅极的多晶硅，再采用干法刻蚀工艺进行氧化硅的刻蚀；之后利用热氧化生长出氧化层，然后进行P-注入及推结。
参考图6，进行N+光刻，形成N+注入窗口，然后进行N+注入及退火处理；
参考图7，去除光刻胶，淀积ILD介质层，进行接触孔窗口的光刻及刻蚀，然后注入P+，去除光刻胶，进行退火处理；
参考图8，进行金属沉积，形成源极。本实施例中，金属层厚度为4μm～6μm。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (6)
1.一种沟槽型双栅结构半导体器件制造方法，其特征在于，包括如下步骤：
S1：在N型硅片表面沉积氧化硅，进行P型外延生长，然后进行N型外延生长；
S2：在N型硅片表面沉积氧化硅作为掩膜，进行光刻刻蚀，去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀；
S3：去除表面氧化硅掩膜，对沟槽进行氧化，然后在沟槽内生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅；
S4：进行多晶硅的回刻，氧化形成栅氧化层，并沉积第二个栅极的多晶硅；
S5：对第二个栅极的多晶硅进行刻蚀，在进行氧化硅的刻蚀，氧化生长出氧化层后，进行P-注入及推结；
S6：进行N+光刻，形成N+注入窗口，然后进行N+注入及退火处理；
S7：去除光刻胶，淀积ILD介质层，进行接触孔窗口的光刻及刻蚀，然后注入P+，去除光刻胶，进行退火处理；
S8：进行金属沉积，形成源极。
2.如权利要求1所述的沟槽型双栅结构半导体器件制造方法，其特征在于，步骤S2具体包括：在N型硅片表面使用PECVD沉积氧化硅作为掩膜，之后进行光刻，使用各向异性干法刻蚀工艺去掉部分氧化硅，形成沟槽刻蚀窗口，进行沟槽刻蚀。
3.如权利要求1所述的沟槽型双栅结构半导体器件制造方法，其特征在于，步骤S3具体包括：使用各向同性湿法腐蚀工艺去除表面氧化硅掩膜，对沟槽进行牺牲氧化，用湿法工艺去除沟槽表面的刻蚀损伤；采用热氧化方式在沟槽槽侧壁及硅平面生长一层氧化硅，并在氧化硅上沉积第一个栅极的多晶硅。
4.如权利要求1所述的沟槽型双栅结构半导体器件制造方法，其特征在于，步骤S4具体包括：采用干法刻蚀工艺进行多晶硅的大面积回刻，刻蚀至P型硅界面以上，之后采用热氧化形成栅氧化层，并沉积第二个栅极多晶硅。
5.如权利要求1所述的沟槽型双栅结构半导体器件制造方法，其特征在于，步骤S5具体包括：采用干法刻蚀工艺刻蚀硅平面上第二个栅极的多晶硅，再采用干法刻蚀工艺进行氧化硅的刻蚀；之后利用热氧化生长出氧化层，然后进行P-注入及推结。
6.如权利要求1所述的沟槽型双栅结构半导体器件制造方法，其特征在于，步骤S8中，金属层厚度为4μm～6μm。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117936570A (zh) * | 2024-03-20 | 2024-04-26 | 芯众享(成都)微电子有限公司 | 局部加厚栅介质的平面型分裂栅SiC MOSFET器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101971304A (zh) * | 2007-12-26 | 2011-02-09 | 飞兆半导体公司 | 用于形成具有多个沟道的屏蔽栅沟槽fet的结构和方法 |
| CN102738239A (zh) * | 2005-05-26 | 2012-10-17 | 飞兆半导体公司 | 沟槽栅场效应晶体管及其制造方法 |
| US20150144994A1 (en) * | 2013-11-27 | 2015-05-28 | Samsung Electro-Mechanics Co., Ltd. | Power semiconductor device |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| CN114038914A (zh) * | 2021-10-28 | 2022-02-11 | 江苏格瑞宝电子有限公司 | 双重耐压半导体功率器件及其制备方法 |
| CN115425086A (zh) * | 2022-09-24 | 2022-12-02 | 江苏铨力微电子有限公司 | 一种沟槽双栅晶体管原胞结构及其制造方法 |
-
2023
- 2023-01-09 CN CN202310029917.3A patent/CN116053139A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102738239A (zh) * | 2005-05-26 | 2012-10-17 | 飞兆半导体公司 | 沟槽栅场效应晶体管及其制造方法 |
| CN101971304A (zh) * | 2007-12-26 | 2011-02-09 | 飞兆半导体公司 | 用于形成具有多个沟道的屏蔽栅沟槽fet的结构和方法 |
| US20150144994A1 (en) * | 2013-11-27 | 2015-05-28 | Samsung Electro-Mechanics Co., Ltd. | Power semiconductor device |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| CN114038914A (zh) * | 2021-10-28 | 2022-02-11 | 江苏格瑞宝电子有限公司 | 双重耐压半导体功率器件及其制备方法 |
| CN115425086A (zh) * | 2022-09-24 | 2022-12-02 | 江苏铨力微电子有限公司 | 一种沟槽双栅晶体管原胞结构及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117936570A (zh) * | 2024-03-20 | 2024-04-26 | 芯众享(成都)微电子有限公司 | 局部加厚栅介质的平面型分裂栅SiC MOSFET器件及其制造方法 |
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230502 |