CN111435678B - 环栅晶体管的制备方法 - Google Patents
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Abstract
本发明提供一种环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；5)进行离子注入工艺以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化以形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
Description
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种环栅晶体管的制备方法。
背景技术
随着微电子器件继续微缩，预计现有的FinFET技术在5纳米、3纳米节点将面临着较大的技术瓶颈，器件性能不再随着器件尺寸的继续减小而获得大幅提升。这就需要我们采用新的器件技术，例如采用新的器件材料(如应变硅、硅锗、锗、三五族半导体等)，以及采用新的器件结构(如纳米线环栅晶体管等)。
纳米线环栅晶体管可以将导电沟道限制在纳米线中心，而不是纳米线与栅氧层界面，这大大减小了载流子受到的散射，预计纳米线环栅晶体管将是未来的重要发展方向，它将进一步延续摩尔定律的发展。
纳米线环栅晶体管具有多种制备方案，其中一种较为简便的制备方法是基于SOI衬底刻蚀出镂空的纳米线结构，并制备相应的环栅晶体管。一种代表性的纳米线环栅晶体管的制备方法如图1～图12所示，其中，图2显示为图1在A-A’处的截面结构示意图，图3显示为图 1在B-B’处的截面结构示意图，图4～图12有同样的对应关系。该方法主要包括步骤：
如图1～图3所示，进行步骤1)，提供SOI衬底，该SOI衬底包括硅衬底101、氧化层102以及顶硅层103，通过光刻工艺及刻蚀工艺在顶硅层103及氧化层102中刻蚀出硅纳米线104；
如图4～图6所示，进行步骤2)，湿法腐蚀去除硅纳米线下方的氧化层102形成镂空孔 105；
如图7～图9所示，进行步骤3)，对硅纳米线进行减薄处理；
如图10～图12所示，进行步骤4)，依次沉积栅介质层106以及栅电极107，以形成环栅晶体管。
上述方案具有如下缺点：
第一，在上述步骤1)的刻蚀纳米线结构时，需要将纳米线相邻区域的顶层硅以及顶层硅下方的部分氧化硅刻蚀掉。如图2所示，在刻蚀过程中，需要保持氧化层102不被刻蚀穿，且剩余的氧化硅层仍能保持一定厚度，以防止图11所示栅电极与衬底电极之间(如图11中的108所示)具有较大寄生电容或击穿，这给刻蚀工艺的精确度带来了一定要求。
第二，为了制备具有悬空结构的硅纳米线，需要将纳米线下方的氧化层也刻蚀掉，通常需要采用湿法腐蚀，但由于湿法腐蚀是各向同性腐蚀，因而除了硅纳米线下方以外，其余暴露区域的氧化硅也会被腐蚀掉一部分，并形成不必要的内凹性空腔109，如图8所示。
该内凹性空腔会带来以下不利影响：
如图13及图14所示，其中，图13显示为图11中的C-C’处截面的俯视图，图14显示为图13中虚线框处的放大结构示意图，该内凹性空腔最终会被栅介质层106及栅电极107结构填充。为了保证良好的台阶覆盖性，一般采用ALD工艺制备栅介质层106及栅电极107。但即便是ALD工艺，在填充具有内凹性的半封闭结构时，也容易在填充镀膜的过程中出现膜与膜的提前接触互联，并最终在内凹性结构中形成栅金属内的封闭性空腔，而不是完全填充的。
如图8、13及图14所示，图8中对应的内凹性空腔109中也会填充栅介质层106及栅电极107，使得纳米线下方的栅电极比纳米线上方栅电极更长。这会导致：底层栅与源漏之间有一段不必要的交叠区，该区域的硅沟道受到不对称的栅极电势影响，硅沟道中的载流子将受到一定散射；栅电极与源漏电极之间的电阻变大；源漏寄生电容变大，器件高频特性变差；当交叠区的硅沟道重掺杂时，底层栅与交叠区的硅沟道之间容易产生热电子，增加栅极漏电流，进而导致栅氧被击穿。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种环栅晶体管的制备方法，用于解决现有技术中环栅晶体管制备中存在工艺稳定性较低的问题。
为实现上述目的及其他相关目的，本发明提供一种环栅晶体管的制备方法，所述制备方法包括：1)提供一图形化的SOI衬底，所述SOI衬底包括半导体衬底、绝缘层以及顶半导体层，所述顶半导体层下方的所述绝缘层中形成有凹槽，所述凹槽未贯穿所述绝缘层；2)图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的若干半导体纳米线；3)对所述半导体纳米线结构进行圆化及减薄；4)于所述半导体纳米线结构表面形成注入缓冲层，于所述半导体纳米线中定义沟道区，并在所述沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；5)对所述源区及漏区的制备区域进行离子注入工艺以形成源区及漏区，并去除所述注入阻挡层及所述注入缓冲层；6)于所述半导体纳米线表面形成全包围式的栅介质层，于所述栅介质层表面形成栅电极层，并图形化刻蚀所述栅电极层及所述栅介质层，以形成栅极结构；7)于所述源区及漏区形成源电极及漏电极。
可选地，步骤1)包括：步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成第一绝缘层，于所述第二半导体衬底表面形成第二绝缘层；步骤1-2)，基于所述第一绝缘层对所述第一半导体衬底进行剥离离子注入，于所述第一半导体衬底中定义剥离界面；步骤1-3)，图形化刻蚀所述第一绝缘层，形成贯穿至所述第一半导体衬底的凹槽；步骤1-4)，键合所述第一绝缘层及所述第二绝缘层，所述第二绝缘层封闭所述凹槽，以形成空腔；步骤1-5)，进行退火工艺加强所述第一绝缘层与所述第二绝缘层的键合强度，并使所述第一半导体衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为SOI衬底的顶半导体层。
可选地，步骤1)包括：步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成第一绝缘层；步骤1-2)，对所述第二半导体衬底进行剥离离子注入，于所述第二半导体衬底中定义剥离界面；步骤1-3)，图形化刻蚀所述第一绝缘层，以于所述第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；步骤1-4)，键合所述第二半导体衬底及所述第一绝缘层，所述第二半导体衬底封闭所述凹槽，以形成空腔；步骤1-5)，进行退火工艺加强所述第一绝缘层与所述第二半导体衬底的键合强度，并使所述第二半导体衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为SOI衬底的顶半导体层。
可选地，所述顶半导体层的厚度不大于50纳米，所述凹槽的深度不大于50纳米。
可选地，步骤1-4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤1-5)的退火工艺过程中，所述空腔内的所述混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。
可选地，所述退火工艺包括在第一温度下进行退火以使所述第二半导体衬底从剥离界面处剥离，以及在第二温度下进行退火以加强所述第一绝缘层与所述第二半导体衬底的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
可选地，步骤3)对所述半导体纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述半导体纳米线的直径变小并圆化所述半导体纳米线。
可选地，所述氧化为在氧气气氛下进行快速退火，并控制所述半导体纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。
可选地，步骤6)采用原子层沉积工艺于所述半导体纳米线表面形成全包围式的栅介质层，采用原子层沉积于所述栅介质层表面形成栅电极层。
可选地，步骤6)所述的图形化刻蚀所述栅电极层及栅介质层包括反应离子刻蚀及原子层刻蚀中的一种。
如上所述，本发明的环栅晶体管的制备方法，具有以下有益效果：
1)本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，例如可制备高K介质金属栅结构等，从而实现不同的器件性能要求。
2)本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
3)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。
附图说明
图1～图14显示为现有技术中的纳米线环栅晶体管的制备方法各步骤所呈现的结构示意图。
图15～图21及图29～图56显示为本发明实施例1中的环栅晶体管的制备方法各步骤所呈现的结构示意图。
图22～图28显示为本发明实施例2中的环栅晶体管的制备方法各步骤所呈现的结构示意图。
元件标号说明
201 第一硅衬底
202 第一绝缘层
203 凹槽
204 空腔
301 第二硅衬底
302 第二绝缘层
401 顶硅层
501 硅纳米线
502 硅凸台
601 栅介质层
602 栅电极层
603 源区
604 漏区
605 源电极
606 漏电极
607 钝化层
701 注入缓冲层
702 注入阻挡层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图15～图56。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图15～图21及图29～图50所示，本实施例提供一种环栅晶体管的制备方法，所述制备方法包括：
如图15所示，首先进行步骤1)，提供第一硅衬底201及第二硅衬底301，于所述第一硅衬底201表面形成第一绝缘层202，于所述第二硅衬底301表面形成第二绝缘层302。当然，在其他的实施例中，所述第一硅衬底及所述第二硅衬底也可以是其他的半导体材料，例如，所述第一半导体衬底及第二半导体衬底的材质可以为锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌及氧化镓及磷化铟中的一种，且并不限于此处所列举的示例。
例如，采用热氧化工艺于所述第一硅衬底201及所述第二硅衬底301表面形成二氧化硅层，作为第一绝缘层202及第二绝缘层302，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体可以选用为1000℃。
所述第一绝缘层202及第二绝缘层302的厚度可以分别为10纳米至100纳米之间，所述第一绝缘层202及第二绝缘层302的厚度可以依据热氧化工艺的温度及时间确定。例如，在本实施例中，所述第一绝缘层202的厚度为不大于50纳米，则使得所述凹槽203的深度不大于50纳米，所述第一绝缘层202及第二绝缘层302的总厚度为不大于150纳米。以上参数设置可保证所述凹槽203下方保持足够的绝缘层厚度，例如，所述凹槽203下方的绝缘层的厚度为50纳米以上。
另外，所述第一绝缘层202可以在后续的H或He离子注入的过程中，保护硅的表面不被损坏。
如图16所示，然后进行步骤2)，基于所述第一绝缘层202对所述第一硅衬底201进行剥离离子注入，于所述第一硅衬底201中定义剥离界面。
作为示例，所述剥离离子可以为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。后续的顶硅层401的厚度由所述剥离界面的深度定义。
如图17所示，然后进行步骤3)，图形化刻蚀所述第一绝缘层202，形成贯穿至所述第一硅衬底201的凹槽203。
在本实施例中，所述图形化刻蚀为各项异性的干法刻蚀，以提高所述凹槽203的控制精度。
如图18～图20所示，步骤4)，键合所述第一绝缘层202及所述第二绝缘层302，所述第二绝缘层302封闭所述凹槽203，以形成空腔204。
如图21所示，然后进行步骤5)，进行退火工艺加强所述第一绝缘层202与所述第二绝缘层302的键合强度，并使所述第一硅衬底201从剥离界面处剥离，与所述第一绝缘层202结合的部分作为SOI衬底的顶硅层401；其中，步骤4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤5)的退火工艺过程中，所述空腔204 内的所述混合气体被所述顶硅层401吸收或从所述顶硅层401中扩散出去，以降低所述空腔204内的气压。本发明的制备过程中，键合时采用的气氛选择为氢气/氮气或氧气/氮气的混合气体，使后续的智能剥离及高温加固键合的过程中，绝缘层空腔204内的气体可以从硅中扩散出去，或被硅吸收，例如，氢气可以从半导体层中扩散出去，氧气可以被半导体层吸收，并降低空腔204内的气压，使空腔204结构在上述高温环境下，具有与外界大气压相近的内部压强，空腔204结构受到的压力较小，其结构不容易被内外气压差破坏，从而得到具有薄层顶硅层401的图形化结构的SOI衬底。例如，在本实施例中，所述顶硅层401的厚度不大于50纳米，制备出较薄的顶硅层401，可有效拓展本发明的图形化结构的SOI衬底的应用范围，例如，可以用于刻蚀形成镂空的硅纳米线，降低硅纳米线的刻蚀难度，提高硅纳米线的质量。
具体地，所述退火工艺包括在第一温度下进行退火以使所述第一硅衬底201从剥离界面处剥离，以及在第二温度下进行退火以加强所述第一绝缘层202与所述第二绝缘层302的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
对于不同的第一半导体衬底及第二半导体衬底，上述工艺的参数如下表：
然后，对所述顶层硅表面进行CMP抛光，以获得表面光洁的顶硅层401。
如图29～图32所示，其中，图29～图31对应为图21中虚线框区域的结构示意图，图30 显示为图29中C-C’处的截面结构示意图，图31显示为图29中D-D’处的截面结构示意图，然后进行步骤6)，图形化刻蚀所述顶硅层，以形成悬空并横跨于所述凹槽上的硅纳米线501结构。
具体地，所述图形化刻蚀为各向异性干法刻蚀，所述纳米线结构包括位于所述凹槽两侧的硅凸台502以及连接于所述硅凸台502上的若干硅纳米线501。
如图33～图35所示，接着进行步骤7)，对所述硅纳米线结构进行圆化及减薄。
作为示例对所述硅纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述硅纳米线的直径变小并圆化所述硅纳米线。具体地，所述氧化为在氧气气氛下进行快速退火，并控制所述硅纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。例如，为了降低工艺成本，选用湿法腐蚀时，由于所述硅纳米线表面的氧化层较薄，因此湿法腐蚀的时间较短，基本不会对下方的绝缘层造成损伤。又如，采用原子层刻蚀时，可由有效提高刻蚀的精度，从而可避免下方的绝缘层的损伤。
如图36～图41所示，接着进行步骤8)，于所述半导体纳米线结构表面形成注入缓冲层 701，于所述半导体纳米线中定义沟道区，并在所述沟道区表面形成注入阻挡层702，所述注入阻挡层702显露源区及漏区的制备区域。
例如，所述注入缓冲层可以为二氧化硅等，用于注入离子的缓冲，由于所述半导体纳米线的厚度较薄，所述离子注入可以有效保护所述源区及漏区的半导体材料，降低离子注入造成的损伤，避免由于半导体材料损伤造成器件性能的下降或失效。所述注入阻挡层702的可以为光刻胶等。
如图39～图44所示，然后进行步骤9)，对所述源区603及漏区604的制备区域进行离子注入工艺以形成源区603及漏区604，并去除所述注入阻挡层702及所述注入缓冲层701。所述源区603及所述漏区604形成于所述硅的两端部以及所述半导体凸台。
纳米线环栅晶体管中，在设置杂质种类和浓度时，可以将晶体管设置为：
1)源区603及漏区604处的硅分别与沟道处的硅形成阻挡载流子的PN结，即源区603、沟道区、漏区604的掺杂种类为源区N+/沟道区P-/漏区N+或源区P+/沟道区N-/漏区P+；
2)所述晶体管也可以是无结型晶体管，即源区603、漏区604的硅分别与沟道区的硅为同型掺杂，没有PN结，掺杂种类为：源区N+/沟道区N-漏区/N+或源区P+/沟道区P-/漏区P+。其中沟道区的掺杂可以在制备衬底时选定符合掺杂条件的晶圆来完成。
如图45～图53所示，然后进行步骤10)，于所述硅纳米线表面形成全包围式的栅介质层 601，于所述栅介质层601表面形成栅电极层602，并图形化刻蚀所述栅电极层602及所述栅介质层601，以形成栅极结构。
例如，可以采用原子层沉积工艺于所述硅纳米线表面形成全包围式的栅介质层601，采用原子层沉积于所述栅介质层601表面形成栅电极层602。所述栅介质层可以为高K介质层，如Ti、Zr、Hf的氧化物或氮氧化物，例如，所述栅介质层可以为HfON、HfO2、ZrO、TiO2等。所述栅电极层可以为钛、氮化钛、铝、氮化钽或上述材料组成的叠层等。
所述的图形化刻蚀所述栅电极层602及所述栅介质层601包括反应离子刻蚀及原子层刻蚀中的一种。
如图54～图56所示，最后进行步骤11)，形成钝化层607，于所述钝化层607中形成显露所述源区603及漏区604的开孔，于所述源区603及漏区604形成源电极605及漏电极606，以形成所述环栅晶体管。
实施例2
如图22～图50所示，本实施例提供一种环栅晶体管的制备方法，所述制备方法包括：
如图22所示，首先进行步骤1)，提供第一硅衬底201及第二硅衬底301，于所述第一硅衬底201表面形成第一绝缘层202。当然，在其他的实施例中，所述第一硅衬底及所述第二硅衬底也可以是其他的硅材料，例如，所述第一半导体衬底及第二半导体衬底的材质可以为锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌及氧化镓及磷化铟中的一种，且并不限于此处所列举的示例。
例如，采用热氧化工艺于所述第一硅衬底201表面形成二氧化硅层，作为第一绝缘层202，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体可以选用为1000℃。
如图24所示，然后进行步骤2)，对所述第二硅衬底301进行剥离离子注入，于所述第二硅衬底301中定义剥离界面。
作为示例，所述剥离离子可以为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。后续的顶硅层401的厚度由所述剥离界面的深度定义。
如图23所示，接着进行步骤3)，图形化刻蚀所述第一绝缘层202，以于所述第一绝缘层202中形成凹槽203，所述凹槽203未贯穿所述第一绝缘层202。
在本实施例中，所述图形化刻蚀为各项异性的干法刻蚀，以提高所述凹槽203的控制精度。
例如，在本实施例中，所述第一绝缘层202的厚度为不大于150纳米，所述凹槽203的深度不大于50纳米。以上参数设置可保证所述凹槽203下方保持足够的绝缘层厚度，例如，所述凹槽203下方的绝缘层的厚度为50纳米以上。
如图25～图26所示，然后进行步骤4)，键合所述第二硅衬底301及所述第一绝缘层202，所述第二硅衬底301封闭所述凹槽203，以形成空腔204。
如图27所示，然后进行步骤5)，进行退火工艺加强所述第一绝缘层202与所述第二硅衬底301的键合强度，并使所述第二硅衬底301从剥离界面处剥离，与所述第一绝缘层202结合的部分作为SOI衬底的顶硅层401；其中，步骤4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤5)的退火工艺过程中，所述空腔204 内的混合气体被所述顶硅层401吸收或从所述顶硅层401中扩散出去，以降低所述空腔204 内的气压。
本发明的制备过程中，键合时采用的气氛选择为氢气/氮气或氧气/氮气的混合气体，使后续的智能剥离及高温加固键合的过程中，绝缘层空腔204内的气体可以从硅中扩散出去，或被硅吸收，例如，氢气可以从半导体层中扩散出去，氧气可以被半导体层吸收，并降低空腔 204内的气压，使空腔204结构在上述高温环境下，具有与外界大气压相近的内部压强，空腔204结构受到的压力较小，其结构不容易被内外气压差破坏，从而得到具有薄层顶硅层401 的图形化结构的SOI衬底。例如，在本实施例中，所述顶硅层401的厚度不大于50纳米，制备出较薄的顶硅层401，可有效拓展本发明的图形化结构的SOI衬底的应用范围，例如，可以用于刻蚀形成镂空的硅纳米线，降低硅纳米线的刻蚀难度，提高硅纳米线的质量。
具体地，所述退火工艺包括在第一温度下进行退火以使所述第二硅衬底301从剥离界面处剥离，以及在第二温度下进行退火以加强所述第一绝缘层202与所述第二硅衬底301的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
对于不同的第一半导体衬底及第二半导体衬底，上述工艺的参数如下表：
然后，对所述顶层硅表面进行CMP抛光，以获得表面光洁的顶硅层401。
需要说明的是，上述的制备方法适用于晶圆级的制备，如图28所示。
如图29～图32所示，其中，其中，图29～图31对应为图27中虚线框区域的结构示意图，图30显示为图29中C-C’处的截面结构示意图，图31显示为图29中D-D’处的截面结构示意图，最后进行步骤6)，图形化刻蚀所述顶硅层，以形成悬空并横跨于所述凹槽上的硅纳米线501结构。
具体地，所述图形化刻蚀为各向异性干法刻蚀，所述纳米线结构包括位于所述凹槽两侧的硅凸台502以及连接于所述硅凸台502上的若干硅纳米线501。
需要说明的是，上述的制备方法适用于晶圆级的制备，如图32所示。
如图33～图35所示，接着进行步骤7)，对所述硅纳米线结构进行圆化及减薄。
作为示例对所述硅纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述硅纳米线的直径变小并圆化所述硅纳米线。具体地，所述氧化为在氧气气氛下进行快速退火，并控制所述硅纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。例如，为了降低工艺成本，选用湿法腐蚀时，由于所述硅纳米线表面的氧化层较薄，因此湿法腐蚀的时间较短，基本不会对下方的绝缘层造成损伤。又如，采用原子层刻蚀时，可由有效提高刻蚀的精度，从而可避免下方的绝缘层的损伤。
如图36～图41所示，接着进行步骤8)，于所述半导体纳米线结构表面形成注入缓冲层 701，于所述半导体纳米线中定义沟道区，并在所述沟道区表面形成注入阻挡层702，所述注入阻挡层702显露源区及漏区的制备区域。
例如，所述注入缓冲层可以为二氧化硅等，用于注入离子的缓冲，由于所述半导体纳米线的厚度较薄，所述离子注入可以有效保护所述源区及漏区的半导体材料，降低离子注入造成的损伤，避免由于半导体材料损伤造成器件性能的下降或失效。所述注入阻挡层702的可以为光刻胶等。
如图39～图44所示，然后进行步骤9)，对所述源区603及漏区604的制备区域进行离子注入工艺以形成源区603及漏区604，并去除所述注入阻挡层702及所述注入缓冲层701。所述源区603及所述漏区604形成于所述硅纳米线的两端部以及所述半导体凸台。
纳米线环栅晶体管中，在设置杂质种类和浓度时，可以将晶体管设置为：
1)源区603及漏区604处的硅分别与沟道处的硅形成阻挡载流子的PN结，即源区603、沟道区、漏区604的掺杂种类为源区N+/沟道区P-/漏区N+或源区P+/沟道区N-/漏区P+；
2)所述晶体管也可以是无结型晶体管，即源区603、漏区604的硅分别与沟道区的硅为同型掺杂，没有PN结，掺杂种类为：源区N+/沟道区N-漏区/N+或源区P+/沟道区P-/漏区P+。其中沟道区的掺杂可以在制备衬底时选定符合掺杂条件的晶圆来完成。
如图45～图53所示，然后进行步骤10)，于所述硅纳米线表面形成全包围式的栅介质层 601，于所述栅介质层601表面形成栅电极层602，并图形化刻蚀所述栅电极层602及所述栅介质层601，以形成栅极结构。
例如，可以采用原子层沉积工艺于所述硅纳米线表面形成全包围式的栅介质层601，采用原子层沉积于所述栅介质层601表面形成栅电极层602。所述栅介质层可以为高K介质层，如Ti、Zr、Hf的氧化物或氮氧化物，例如，所述栅介质层可以为HfON、HfO2、ZrO、TiO2等。所述栅电极层可以为钛、氮化钛、铝、氮化钽或上述材料组成的叠层等。
所述的图形化刻蚀所述栅电极层602及所述栅介质层601包括反应离子刻蚀及原子层刻蚀中的一种。
如图54～图56所示，最后进行步骤11)，形成钝化层607，于所述钝化层607中形成显露所述源区603及漏区604的开孔，于所述源区603及漏区604形成源电极605及漏电极606，以形成所述环栅晶体管。
如上所述，本发明的环栅晶体管的制备方法，具有以下有益效果：
1)本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，例如可制备高K介质金属栅结构等，从而实现不同的器件性能要求。
2)本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
3)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种环栅晶体管的制备方法，其特征在于，所述制备方法包括：
1)提供一图形化的SOI衬底，所述SOI衬底包括半导体衬底、绝缘层以及顶半导体层，所述顶半导体层下方的所述绝缘层中形成有凹槽，所述凹槽未贯穿所述绝缘层；
2)图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的半导体纳米线；
3)对所述半导体纳米线结构进行圆化及减薄；
4)于所述半导体纳米线结构表面形成注入缓冲层，于所述半导体纳米线中定义沟道区，并在所述沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；
5)对所述源区及漏区的制备区域进行离子注入工艺以形成源区及漏区，并去除所述注入阻挡层及所述注入缓冲层；
6)于所述半导体纳米线表面形成全包围式的栅介质层，于所述栅介质层表面形成栅电极层，并图形化刻蚀所述栅电极层及所述栅介质层，以形成栅极结构；
7)于所述源区及漏区形成源电极及漏电极。
2.根据权利要求1所述的环栅晶体管的制备方法，其特征在于：步骤1)包括：
步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成第一绝缘层，于所述第二半导体衬底表面形成第二绝缘层；
步骤1-2)，基于所述第一绝缘层对所述第一半导体衬底进行剥离离子注入，于所述第一半导体衬底中定义剥离界面；
步骤1-3)，图形化刻蚀所述第一绝缘层，形成贯穿至所述第一半导体衬底的凹槽；
步骤1-4)，键合所述第一绝缘层及所述第二绝缘层，所述第二绝缘层封闭所述凹槽，以形成空腔；
步骤1-5)，进行退火工艺加强所述第一绝缘层与所述第二绝缘层的键合强度，并使所述第一半导体衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为SOI衬底的顶半导体层。
3.根据权利要求1所述的环栅晶体管的制备方法，其特征在于：步骤1)包括：
步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成第一绝缘层；
步骤1-2)，对所述第二半导体衬底进行剥离离子注入，于所述第二半导体衬底中定义剥离界面；
步骤1-3)，图形化刻蚀所述第一绝缘层，以于所述第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；
步骤1-4)，键合所述第二半导体衬底及所述第一绝缘层，所述第二半导体衬底封闭所述凹槽，以形成空腔；
步骤1-5)，进行退火工艺加强所述第一绝缘层与所述第二半导体衬底的键合强度，并使所述第二半导体衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为SOI衬底的顶半导体层。
4.根据权利要求2或3所述的环栅晶体管的制备方法，其特征在于：所述顶半导体层的厚度不大于50纳米，所述凹槽的深度不大于50纳米。
5.根据权利要求2或3所述的环栅晶体管的制备方法，其特征在于：步骤1-4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤1-5)的退火工艺过程中，所述空腔内的所述混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。
6.根据权利要求3所述的环栅晶体管的制备方法，其特征在于：所述退火工艺包括在第一温度下进行退火以使所述第二半导体衬底从剥离界面处剥离，以及在第二温度下进行退火以加强所述第一绝缘层与所述第二半导体衬底的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
7.根据权利要求1所述的环栅晶体管的制备方法，其特征在于：步骤3)对所述半导体纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述半导体纳米线的直径变小并圆化所述半导体纳米线。
8.根据权利要求7所述的环栅晶体管的制备方法，其特征在于：所述氧化为在氧气气氛下进行快速退火，并控制所述半导体纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。
9.根据权利要求1所述的环栅晶体管的制备方法，其特征在于：步骤6)采用原子层沉积工艺于所述半导体纳米线表面形成全包围式的栅介质层，采用原子层沉积于所述栅介质层表面形成栅电极层。
10.根据权利要求1所述的环栅晶体管的制备方法，其特征在于：步骤6)所述的图形化刻蚀所述栅电极层及栅介质层包括反应离子刻蚀及原子层刻蚀中的一种。
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