CN111435641B - 三维堆叠的环栅晶体管及其制备方法 - Google Patents

三维堆叠的环栅晶体管及其制备方法 Download PDF

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Abstract

本发明提供一种三维堆叠的环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层及栅电极层；5)以栅电极层为掩膜，离子注入以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。

Description

三维堆叠的环栅晶体管及其制备方法
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种三维堆叠的环栅晶体管及其制备方法。
背景技术
随着微电子器件继续微缩，预计现有的FinFET技术在5纳米、3纳米节点将面临着较大的技术瓶颈，器件性能不再随着器件尺寸的继续减小而获得大幅提升。这就需要我们采用新的器件技术，例如采用新的器件材料(如应变硅、硅锗、锗、三五族半导体等)，以及采用新的器件结构(如纳米线环栅晶体管等)。
纳米线环栅晶体管可以将导电沟道限制在纳米线中心，而不是纳米线与栅氧层界面，这大大减小了载流子受到的散射，预计纳米线环栅晶体管将是未来的重要发展方向，它将进一步延续摩尔定律的发展。
纳米线环栅晶体管具有多种制备方案，其中一种较为简便的制备方法是基于SOI衬底刻蚀出镂空的纳米线结构，并制备相应的环栅晶体管。一种代表性的纳米线环栅晶体管的制备方法如图1～图12所示，其中，图2显示为图1在A-A’处的截面结构示意图，图3显示为图1在B-B’处的截面结构示意图，图4～图12有同样的对应关系。该方法主要包括步骤：
如图1～图3所示，进行步骤1)，提供SOI衬底，该SOI衬底包括硅衬底101、氧化层102以及顶硅层103，通过光刻工艺及刻蚀工艺在顶硅层103及氧化层102中刻蚀出硅纳米线104；
如图4～图6所示，进行步骤2)，湿法腐蚀去除硅纳米线下方的氧化层102形成镂空孔105；
如图7～图9所示，进行步骤3)，对硅纳米线进行减薄处理；
如图10～图12所示，进行步骤4)，依次沉积栅介质层106以及栅电极107，以形成环栅晶体管。
上述方案具有如下缺点：
第一，在上述步骤1)的刻蚀纳米线结构时，需要将纳米线相邻区域的顶层硅以及顶层硅下方的部分氧化硅刻蚀掉。如图2所示，在刻蚀过程中，需要保持氧化层102不被刻蚀穿，且剩余的氧化硅层仍能保持一定厚度，以防止图11所示栅电极与衬底电极之间(如图11中的108所示)具有较大寄生电容或击穿，这给刻蚀工艺的精确度带来了一定要求。
第二，为了制备具有悬空结构的硅纳米线，需要将纳米线下方的氧化层也刻蚀掉，通常需要采用湿法腐蚀，但由于湿法腐蚀是各向同性腐蚀，因而除了硅纳米线下方以外，其余暴露区域的氧化硅也会被腐蚀掉一部分，并形成不必要的内凹性空腔109，如图8所示。
该内凹性空腔会带来以下不利影响：
如图13及图14所示，其中，图13显示为图11中的C-C’处截面的俯视图，图14显示为图13中虚线框处的放大结构示意图，该内凹性空腔最终会被栅介质层106及栅电极107结构填充。为了保证良好的台阶覆盖性，一般采用ALD工艺制备栅介质层106及栅电极107。但即便是ALD工艺，在填充具有内凹性的半封闭结构时，也容易在填充镀膜的过程中出现膜与膜的提前接触互联，并最终在内凹性结构中形成栅金属内的封闭性空腔，而不是完全填充的。
如图8、13及图14所示，图8中对应的内凹性空腔109中也会填充栅介质层106及栅电极107，使得纳米线下方的栅电极比纳米线上方栅电极更长。这会导致：底层栅与源漏之间有一段不必要的交叠区，该区域的硅沟道受到不对称的栅极电势影响，硅沟道中的载流子将受到一定散射；栅电极与源漏电极之间的电阻变大；源漏寄生电容变大，器件高频特性变差；当交叠区的硅沟道重掺杂时，底层栅与交叠区的硅沟道之间容易产生热电子，增加栅极漏电流，进而导致栅氧被击穿。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维堆叠的环栅晶体管及其制备方法，用于解决现有技术中环栅晶体管制备中存在工艺稳定性较低且集成度较低的问题。
为实现上述目的及其他相关目的，本发明提供一种三维堆叠的环栅晶体管的制备方法，所述制备方法包括：1)提供一图形化的SOI衬底，所述SOI衬底包括半导体衬底、绝缘层以及顶半导体层，所述顶半导体层下方的所述绝缘层中形成有凹槽，所述凹槽未贯穿所述绝缘层，所述顶半导体层包括交替层叠的半导体层及牺牲层的周期结构，且所述顶半导体层的最底层及最顶层均为所述半导体层；2)图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的周期纳米线结构，所述周期纳米线结构包括位于所述凹槽两侧的周期凸台以及连接于所述周期凸台上的若干周期纳米线；3)选择性去除所述周期纳米线中牺牲层，以形成悬空且向上堆叠的半导体纳米线；4)对所述半导体纳米线结构进行圆化及减薄；5)于所述半导体纳米线表面形成全包围式的栅介质层，于所述栅介质层表面形成栅电极层，并图形化刻蚀所述栅电极层，以露出源区及漏区的制备区域；6)以所述栅电极层作为掩膜，对所述源区及漏区的制备区域进行离子注入工艺以形成源区及漏区；7)去除栅电极层包围以外的栅介质层；8)于所述源区及漏区形成源电极及漏电极。
可选地，步骤1)包括：步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成绝缘层；步骤1-2)，于所述第二半导体衬底表面形成交替层叠的牺牲层及半导体层的周期结构，对最底层的牺牲层进行剥离离子注入，于所述最底层的牺牲层中定义剥离界面；步骤1-3)，图形化刻蚀所述绝缘层，以于所述绝缘层中形成凹槽，所述凹槽未贯穿所述绝缘层；步骤1-4)，键合所述周期结构及所述绝缘层，所述周期结构封闭所述凹槽，以形成空腔；步骤1-5)，进行退火工艺加强所述绝缘层与所述周期结构的键合强度，并使所述最底层的牺牲层从剥离界面处剥离，所述周期结构与所述绝缘层结合的部分作为SOI衬底的顶半导体层。
可选地，所述绝缘层的厚度不大于150纳米，所述顶半导体层的厚度不大于50纳米，所述凹槽的深度不大于50纳米。
可选地，步骤1-4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤1-5)的退火工艺过程中，所述空腔内的所述混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。
可选地，所述退火工艺包括在第一温度下进行退火以使所述最底层的牺牲层从剥离界面处剥离，以及在第二温度下进行退火以加强所述绝缘层与所述周期结构的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。。
可选地，步骤1-5)还包括对所述顶层半导体表面进行CMP抛光的步骤，以去除残留的所述最底层的牺牲层。
可选地，所述最底层的牺牲层的厚度不小于40纳米。
可选地，所述周期结构的最顶层为半导体层，步骤2)还包括对最顶层的所述半导体层进行平坦化处理的步骤，以使得最顶层的所述半导体层的表面粗糙度小于0.2纳米，且最顶层的所述半导体层的厚度与所述周期结构中的半导体层的厚度相等。
可选地，所述平坦化处理包括化学机械抛光或热氧化后去除氧化层中的一种或两种结合。
可选地，所述牺牲层包括SixGe1-x层，所述半导体层包括Si层，其中，0＜x≤1。
可选地，所述牺牲层包括111晶面的Si层，所述半导体层包括GaN层。
可选地，根据权利要求1所述的图形化结构的SOI衬底的制备方法，其特征在于：所述牺牲层包括单晶Al2O3层，所述半导体层包括GaN层。
可选地，步骤3)对所述半导体纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述半导体纳米线的直径变小并圆化所述半导体纳米线。
可选地，所述氧化为在氧气气氛下进行快速退火，并控制所述半导体纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。
可选地，步骤7)采用原子层沉积工艺于所述半导体纳米线表面形成全包围式的栅介质层，采用原子层沉积于所述栅介质层表面形成栅电极层。
本发明还提供一种三维堆叠的环栅晶体管的制备方法，包括：半导体衬底；绝缘层，所述绝缘层中具有凹槽，所述凹槽未贯穿所述绝缘层；多个向上堆叠的半导体纳米线结构，悬空并横跨于所述凹槽上，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的若干半导体纳米线，任意相邻的两半导体凸台之间由牺牲层凸台间隔；栅介质层，包围于所述半导体纳米线表面，并显露所述半导体纳米线的两端部；栅电极层，包围于所述栅介质层表面；源区及漏区，形成于所述半导体纳米线的两端部以及所述半导体凸台；源电极及漏电极，形成于所述源区及漏区上。
可选地，所述绝缘层的厚度不大于150纳米，所述凹槽的深度不大于50纳米。
可选地，所述半导体纳米线的材料包括Si及GaN中的一种。
如上所述，本发明的三维堆叠的环栅晶体管及其制备方法，具有以下有益效果：
1)本发明的环栅晶体管采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度，并可有效降低工艺成本。
2)本发明可制备出三维堆叠的环栅晶体管，有利于器件集成度的提高。
3)本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
4)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。
附图说明
图1～图14显示为现有技术中的纳米线环栅晶体管的制备方法各步骤所呈现的结构示意图。
图15～图48显示为本发明的三维堆叠的环栅晶体管的制备方法各步骤所呈现的结构示意图。
元件标号说明
201 第一硅衬底
202 绝缘层
203 凹槽
204 空腔
301 第二硅衬底
302 第二绝缘层
40 周期结构
401 牺牲层
402 半导体层
501 半导体纳米线
503 半导体凸台
601 栅介质层
602 栅电极层
603 源区
604 漏区
605 源电极
606 漏电极
607 钝化层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图15～图48。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图15～图48所示，本实施例提供一种三维堆叠的环栅晶体管的制备方法，所述制备方法包括：
如图15所示，首先进行步骤1)，提供第一硅衬底201及第二硅衬底301，于所述第一硅衬底201表面形成绝缘层202。当然，在其他的实施例中，所述第一硅衬底及所述第二硅衬底也可以是其他的半导体材料，例如，所述第一半导体衬底及第二半导体衬底的材质可以为锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌及氧化镓及磷化铟中的一种，且并不限于此处所列举的示例。
例如，采用热氧化工艺于所述第一硅衬底201表面形成二氧化硅层，作为绝缘层202，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体可以选用为1000℃。
如图17～图19所示，然后进行步骤2)，于所述第二半导体衬底301表面形成交替层叠的牺牲层401及半导体层402的周期结构40，对最底层的牺牲层401进行剥离离子注入，于所述最底层的牺牲层401中定义剥离界面。
例如，可以采用如化学气相沉积工艺CVD或分子束外延MBE于所述第二半导体衬底301表面形成交替层叠的牺牲层401及半导体层402的周期结构40。例如，在本实施例中，所述牺牲层401可以为SixGe1-x层，所述半导体层402可以为Si层，其中，0＜x≤1。当然，依据不同的腐蚀工艺，也可以将所述牺牲层设置为硅，所述半导体层设置为SixGe1-x层，，此时可以使用四甲基氢氧化铵溶液选择性腐蚀去除所述硅，若所述牺牲层及所述半导体层均为半导体材料，则可互换。所述牺牲层401与所述半导体层402原则为具有相近的晶格参数，并且在同一刻蚀工艺中，具有较高的刻蚀选择比，例如，所述牺牲层401与所述半导体层402的刻蚀选择比不小于10比1。例如，当所述牺牲层401为SixGe1-x层时，可以使用H2O2溶液或H2O2+NH3·H2O溶液或H2O2+HF+COOCH3溶液等溶液选择性去除所述牺牲层401。
又如，在另一实施例中，所述牺牲层401可以为111晶面的Si层，所述半导体层402可以为GaN层，此时，可以使用NH3·H2O溶液或H2O2+HF溶液选择性去除所述牺牲层401。
又如，在又一实施例中，所述牺牲层401可以为单晶Al2O3层，所述半导体层402可以为GaN层，此时，可以使用H3PO4溶液、HF溶液、NH3·H2O溶液或BOE溶液等选择性去除所述牺牲层401。
所述周期结构40的最底层为牺牲层401，所述周期结构40的最顶层为半导体层402，在最顶层的半导体层402沉积后，还包括对最顶层的所述半导体层402进行平坦化处理的步骤，以使得最顶层的所述半导体层402的表面粗糙度小于0.2纳米，且最顶层的所述半导体层402的厚度与所述周期结构40中的半导体层402的厚度相等。例如，所述平坦化处理包括化学机械抛光或热氧化后去除氧化层中的一种或两种结合。
在本实施例中，所述最底层的牺牲层401的厚度不小于40纳米。例如，所述最底层的牺牲层401的厚度可以为40～60纳米，该厚度的最底层的牺牲层401，可以有效保证后续离子注入剥离的工艺稳定性，且保证剥离后具有较少的残留层，以节省后续残留层的去除成本。
作为示例，所述剥离离子可以为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。
如图16所示，接着进行步骤3)，图形化刻蚀所述绝缘层202，以于所述绝缘层202中形成凹槽203，所述凹槽203未贯穿所述绝缘层202。
在本实施例中，所述图形化刻蚀为各项异性的干法刻蚀，以提高所述凹槽203的控制精度。
例如，在本实施例中，所述绝缘层202的厚度为不大于150纳米，所述凹槽203的深度不大于50纳米。以上参数设置可保证所述凹槽203下方保持足够的绝缘层厚度，例如，所述凹槽203下方的绝缘层的厚度为50纳米以上。
如图20所示，然后进行步骤4)，键合所述周期结构40及所述绝缘层202，所述周期结构40封闭所述凹槽203，以形成空腔204。
如图21所示，接着进行步骤5)，进行退火工艺加强所述绝缘层202与所述周期结构40的键合强度，并使所述周期结构40从剥离界面处剥离，所述周期结构40与所述绝缘层202结合的部分作为SOI衬底的顶半导体层；其中，步骤4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤5)的退火工艺过程中，所述空腔204内的混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔204内的气压。
本发明的制备过程中，键合时采用的气氛选择为氢气/氮气或氧气/氮气的混合气体，使后续的智能剥离及高温加固键合的过程中，绝缘层空腔204内的气体可以从硅中扩散出去，或被硅吸收，例如，氢气可以从半导体层中扩散出去，氧气可以被半导体层吸收，并降低空腔204内的气压，使空腔204结构在上述高温环境下，具有与外界大气压相近的内部压强，空腔204结构受到的压力较小，其结构不容易被内外气压差破坏，从而得到具有薄层顶半导体层的图形化结构的SOI衬底。例如，在本实施例中，所述顶半导体层的厚度不大于50nm，制备出较薄的顶半导体层，可有效拓展本发明的图形化结构的SOI衬底的应用范围，例如，可以用于刻蚀形成镂空的三维堆叠半导体纳米线，降低半导体纳米线的刻蚀难度，提高半导体纳米线的质量。
具体地，所述退火工艺包括在第一温度下进行退火以使所述最底层的牺牲层401从剥离界面处剥离，以及在第二温度下进行退火以加强所述绝缘层202与所周期结构40的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
最后，如图22所示，对所述顶半导体层表面进行CMP抛光，以去除残留的所述最底层的牺牲层401，以获得表面光洁的顶半导体层。
上述的制备方法适用于晶圆级的制备，本发明晶圆级的图形化结构的SOI衬底的结构如图23所示。
需要说明的是，图24～图32显示为图22中虚线框区域的放大结构示意图，图25显示为图24中A-A’处的截面结构示意图，图26显示为图24中B-B’处的截面结构示意图，图27～图32具有同样的视图关系。
如图24～图26所示，接着进行步骤6)，图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的周期纳米线结构，所述周期纳米线结构包括位于所述凹槽两侧的周期凸台以及连接于所述周期凸台上的若干周期纳米线。
具体地，所述图形化刻蚀为各向异性干法刻蚀。
如图27～图29所示，接着进行步骤7)，选择性去除所述周期纳米线中牺牲层，以形成悬空且向上堆叠的半导体纳米线501，由于所述周期纳米线中的牺牲层比周期凸台中的牺牲层薄很多，因此，当所述周期纳米线中的牺牲层被完全去除时，所述周期凸台中还保留有牺牲层凸台，所述牺牲层凸台将相邻的两半导体凸台502间隔，以使得相邻两半导体纳米线之间具有间隔。
如图30～图33所示，最后进行步骤8)，对所述半导体纳米线结构进行圆化及减薄。
例如，可以对所述半导体纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述半导体纳米线的直径变小并圆化所述半导体纳米线。可选地，所述氧化为在氧气气氛下进行快速退火，并控制所述半导体纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。
需要说明的是，上述的制备方法适用于晶圆级的制备，如图33所示。
如图34～图39所示，接着进行步骤9)于所述半导体纳米线表面形成全包围式的栅介质层601，于所述栅介质层601表面形成栅电极层602，并图形化刻蚀所述栅电极层602，以露出源区603及漏区604的制备区域。
例如，可以采用原子层沉积工艺于所述半导体纳米线表面形成全包围式的栅介质层601，采用原子层沉积于所述栅介质层601表面形成栅电极层602。
所述的图形化刻蚀所述栅电极层602包括湿法腐蚀、反应离子刻蚀及原子层刻蚀中的一种。
如图40～图45所示，然后进行步骤10)，以所述栅电极层602作为掩膜，对所述源区603及漏区604的制备区域进行离子注入工艺以形成源区603及漏区604。所述源区603及所述漏区604形成于所述半导体纳米线的两端部以及所述半导体凸台。
值得注意的是，由于半导体纳米线为向上堆叠的多层结构，本实施例在离子注入时选择多种注入能量依次注入，使注入杂质分布峰值正好位于各层半导体纳米线的中间位置。同时，考虑到对第n层纳米线注入过程中也会对位于其上方的其他n-1层纳米线中进行少量注入，可通过合理设置每次的注入剂量，使注入完成后，各层半导体纳米线中的掺杂浓度相同。
纳米线环栅晶体管中，在设置杂质种类和浓度时，可以将晶体管设置为：
1)源区603及漏区604处的半导体分别与沟道处的半导体形成阻挡载流子的PN结，即源区603、沟道区、漏区604的掺杂种类为源区N+/沟道区P-/漏区N+或源区P+/沟道区N-/漏区P+；
2)所述晶体管也可以是无结型晶体管，即源区603、漏区604的半导体分别与沟道区的半导体为同型掺杂，没有PN结，掺杂种类为：源区N+/沟道区N-漏区/N+或源区P+/沟道区P-/漏区P+。其中沟道区的掺杂可以在制备衬底时选定符合掺杂条件的晶圆来完成。
如图43～图45所示，接着进行步骤11)，去除栅电极层602包围以外的栅介质层601。
如图46～图48所示，最后进行步骤12)，形成钝化层607，于所述钝化层607中形成显露所述源区603及漏区604的开孔，于所述源区603及漏区604形成源电极605及漏电极606，以形成所述三维堆叠的环栅晶体管。
如图46～图48所示，本实施例还提供一种三维堆叠的环栅晶体管，包括：半导体衬底201；绝缘层202，位于所述半导体衬底201上，所述绝缘层202中具有凹槽203，所述凹槽203未贯穿所述绝缘层202；多个向上堆叠的半导体纳米线结构，悬空并横跨于所述凹槽上，所述纳米线结构包括位于所述凹槽两侧的半导体凸台502以及连接于所述半导体凸台502上的若干半导体纳米线501，任意相邻的两半导体凸台502之间由牺牲层凸台间隔；栅介质层601，包围于所述半导体纳米线501表面，并显露所述半导体纳米线501的两端部；栅电极层602，包围于所述栅介质层601表面；源区603及漏区604，形成于所述半导体纳米线的两端部以及所述半导体凸台；源电极605及漏电极606，形成于所述源区603及漏区604上。
例如，所述绝缘层202的厚度不大于150纳米，所述凹槽203的深度不大于50纳米。
例如，所述半导体纳米线501的材料包括Si及GaN中的一种。
如上所述，本发明的三维堆叠的环栅晶体管及其制备方法，具有以下有益效果：
1)本发明的环栅晶体管采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度，并可有效降低工艺成本。
2)本发明可制备出三维堆叠的环栅晶体管，有利于器件集成度的提高。
3)本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
4)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种三维堆叠的环栅晶体管的制备方法，其特征在于，所述制备方法包括：
1)提供一图形化的SOI衬底，所述SOI衬底包括半导体衬底、绝缘层以及顶半导体层，所述顶半导体层下方的所述绝缘层中形成有凹槽，所述凹槽未贯穿所述绝缘层，所述顶半导体层包括交替层叠的半导体层及牺牲层的周期结构，且所述顶半导体层的最底层及最顶层均为所述半导体层；
2)图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的周期纳米线结构，所述周期纳米线结构包括位于所述凹槽两侧的周期凸台以及连接于所述周期凸台上的周期纳米线，所述凹槽的宽度小于所述周期纳米线的长度；
3)选择性去除所述周期纳米线中牺牲层，以形成悬空且向上堆叠的半导体纳米线；
4)对所述半导体纳米线进行圆化及减薄；
5)于所述半导体纳米线表面形成全包围式的栅介质层，于所述栅介质层表面形成栅电极层，并图形化刻蚀所述栅电极层，以露出源区及漏区的制备区域；
6)以所述栅电极层作为掩膜，对所述源区及漏区的制备区域进行离子注入工艺以形成源区及漏区；
7)去除栅电极层包围以外的栅介质层；
8)于所述源区及漏区形成源电极及漏电极。
2.根据权利要求1所述的三维堆叠的环栅晶体管的制备方法，其特征在于：步骤1)包括：
步骤1-1)，提供第一半导体衬底及第二半导体衬底，于所述第一半导体衬底表面形成绝缘层；
步骤1-2)，于所述第二半导体衬底表面形成交替层叠的牺牲层及半导体层的周期结构，对最底层的牺牲层进行剥离离子注入，于所述最底层的牺牲层中定义剥离界面；
步骤1-3)，图形化刻蚀所述绝缘层，以于所述绝缘层中形成凹槽，所述凹槽未贯穿所述绝缘层；
步骤1-4)，键合所述周期结构及所述绝缘层，所述周期结构封闭所述凹槽，以形成空腔；
步骤1-5)，进行退火工艺加强所述绝缘层与所述周期结构的键合强度，并使所述最底层的牺牲层从剥离界面处剥离，所述周期结构与所述绝缘层结合的部分作为SOI衬底的顶半导体层。
3.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述绝缘层的厚度不大于150纳米，所述顶半导体层的厚度不大于50纳米，所述凹槽的深度不大于50纳米。
4.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：步骤1-4)的键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，步骤1-5)的退火工艺过程中，所述空腔内的所述混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。
5.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述退火工艺包括在第一温度下进行退火以使所述最底层的牺牲层从剥离界面处剥离，以及在第二温度下进行退火以加强所述绝缘层与所述周期结构的键合强度，所述第一温度的范围介于200～900℃之间，所述第二温度的范围介于400～1200℃之间。
6.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：步骤1-5)还包括对所述顶半导体层表面进行CMP抛光的步骤，以去除残留的所述最底层的牺牲层。
7.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述最底层的牺牲层的厚度不小于40纳米。
8.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述周期结构的最顶层为半导体层，步骤2)还包括对最顶层的所述半导体层进行平坦化处理的步骤，以使得最顶层的所述半导体层的表面粗糙度小于0.2纳米，且最顶层的所述半导体层的厚度与所述周期结构中的半导体层的厚度相等。
9.根据权利要求8所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述平坦化处理包括化学机械抛光或热氧化后去除氧化层中的一种或两种结合。
10.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述牺牲层包括SixGe1-x层，所述半导体层包括Si层，其中，0＜x≤1。
11.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述牺牲层包括111晶面的Si层，所述半导体层包括GaN层。
12.根据权利要求2所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述牺牲层包括单晶Al2O3层，所述半导体层包括GaN层。
13.根据权利要求1所述的三维堆叠的环栅晶体管的制备方法，其特征在于：步骤3)对所述半导体纳米线结构进行氧化以在其表面形成氧化层，然后去除所述氧化层，以使所述半导体纳米线的直径变小并圆化所述半导体纳米线。
14.根据权利要求13所述的三维堆叠的环栅晶体管的制备方法，其特征在于：所述氧化为在氧气气氛下进行快速退火，并控制所述半导体纳米线进行轻微氧化，以提高纳米线的尺寸和形状的控制精度，去除所述氧化层的方法包括湿法腐蚀或原子层刻蚀中的一种。
15.根据权利要求1所述的三维堆叠的环栅晶体管的制备方法，其特征在于：步骤7)采用原子层沉积工艺于所述半导体纳米线表面形成全包围式的栅介质层，采用原子层沉积于所述栅介质层表面形成栅电极层。
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