CN112652664B - 一种半导体器件及其制造方法、集成电路、电子设备 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。

Description

一种半导体器件及其制造方法、集成电路、电子设备
技术领域
本发明涉及半导体器件技术领域，更为具体来说，本发明能够提供一种半导体器件及其制造方法、集成电路、电子设备。
背景技术
目前，半导体器件一直在朝向小型化和集成化发展，这对于半导体器件的性能要求也越来越高。以半导体晶体管为例，常规晶体管往往会出现开态电流不足、漏电流高等问题，使器件的功耗增加，而且这些问题会随着器件的集成化程度的增加而更为严重。
因此，亟待需要提供一种开态电流更高、漏电流更低的半导体晶体管，从而满足实际产品的需要。
发明内容
为解决现有半导体器件存在的一个或多个问题，本发明能够提供一种半导体器件及其制造方法、集成电路、电子设备。
为实现上述技术目的，本发明能够提供一种半导体器件。该半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极及漏极等。其中，纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。
进一步地，该半导体器件还包括栅介质层。该栅介质层环绕设置于所述纳米线沟道周围，栅介质层处于金属栅与纳米线沟道之间。
进一步地，该半导体器件还包括铁电层。铁电层环绕设置于纳米线沟道周围，铁电层处于金属栅与栅介质层之间。
进一步地，该半导体器件还包括隔离层。隔离层形成于半导体衬底上；隔离层分布于金属栅与半导体衬底之间、第二外延部与半导体衬底之间、栅极与源极之间、栅极与漏极之间、源极与漏极之间及相邻的源极之间。
进一步地，该半导体器件还包括金属硅化物层。金属硅化物层形成于源极与第二外延部之间，和/或形成于漏极与半导体衬底之间。
进一步地，铁电层厚度为1nm～20nm，栅介质层厚度为0.5nm～20nm，金属插层厚度为1nm～20nm。
为实现上述技术目的，本发明可提供一种集成电路，该集成电路包括但不限于本发明任一实施例中的半导体器件。
为实现上述技术目的，本发明还能够提供一种电子设备，该电子设备可包括但不限于本发明任一实施例中的半导体器件或本发明任一实施例中的集成电路。
进一步地，该电子设备例如可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源中的至少一种。
为实现上述技术目的，本发明还能提供一种半导体器件的制造方法。该制造方法可包括但不限于如下的至少一个步骤。提供半导体衬底，在该半导体衬底上形成纳米线沟道。在纳米线沟道上形成第一外延部，在第一外延部周围形成第二外延部。在纳米线沟道周围形成金属栅，在第一外延部与第二外延部之间形成金属插层。形成栅极、源极及漏极，并使栅极与金属栅连接、使源极与第二外延部连接以及使漏极与半导体衬底连接。
进一步地，该方法还包括在纳米线沟道与金属栅之间依次形成栅介质层和铁电层。
进一步地，在半导体衬底上形成纳米线沟道包括：在半导体衬底上依次形成沟道层和外延层，在外延层上形成硬掩模，基于硬掩模刻蚀外延层、沟道层及半导体衬底，选择性刻蚀沟道层，以形成纳米线沟道。
进一步地，通过如下方式形成第一外延部和第二外延部：形成纳米线沟道后沉积隔离层后回刻，以露出纳米线沟道。沉积虚设栅极层后回刻，虚设栅极层与硬掩模材质相同，以露出外延层侧壁。在外延层侧壁依次形成第一源外层和第二源外层。再次沉积隔离层，进行化学机械平坦化至形成外延层、第一源外层及第二源外层组成的环状结构。以环状结构中的外延层作为第一外延部，以环状结构中的第二源外层作为第二外延部。
进一步地，在第一外延部与第二外延部之间形成金属插层包括：形成第一外延部和第二外延部后刻蚀掉第一源外层，以形成环状凹槽。向环状凹槽内沉积金属，以形成环状的金属插层。
进一步地，在纳米线沟道周围形成金属栅包括：形成第一源外层和第二源外层后去掉虚设栅极层，以露出纳米线沟道和隔离层。形成金属层，刻蚀金属层，并露出隔离层。再次沉积隔离层，通过化学机械平坦化去掉第二源外层上方的金属。去掉第二源外层旁侧的金属，以形成处于第二源外层下方的金属栅。
进一步地，形成栅介质层和铁电层包括：去掉虚设栅极层后、形成金属层前，沉积电介质材料和铁电材料。刻蚀金属层后刻蚀电介质材料层和铁电材料层，以露出隔离层。去掉第二源外层旁侧的金属后去掉第二源外层旁侧的电介质材料层和铁电材料层，以形成栅介质层和铁电层。
进一步地，形成栅极、源极及漏极包括：形成环状的金属插层后再次沉积隔离层，在第二外延层上方的隔离层中形成第一接触孔，在隔离层中形成露出半导体衬底的第二接触孔。在金属栅上方的隔离层中形成第三接触孔，沉积金属后进行化学机械平坦化处理，以在第三接触孔内形成栅极、在第一接触孔内形成源极及在第二接触孔内形成漏极。
进一步地，形成第二接触孔后且形成第三接触孔前，在第一接触孔孔底和第二接触孔孔底形成金属硅化物层。
进一步地，选择性刻蚀沟道层前还包括：刻蚀半导体衬底上的有源区。
进一步地，在外延层侧壁依次形成第一源外层和第二源外层前还包括：刻蚀外延层，以减小外延层尺寸。
本发明的有益效果为：本发明能够提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。
本发明能够利用冷源结构降低输运因子且利用负电容效应降低体电荷因子，进而能基于低输运因子和低体电荷因子使器件的亚阈值特性更佳，获得更为陡峭的亚阈值摆幅和更高的开关电流比，以有效解决现有技术存在的至少一个问题，本发明适用范围较广。
附图说明
图1、图2示出了在半导体衬底上形成沟道层和外延层后的半导体器件立体和截面结构示意图。
图3、图4示出了在外延层上形成硬掩模的半导体器件立体和截面结构示意图。
图5、图6示出了基于硬掩模刻蚀外延层、沟道层及半导体衬底的半导体器件立体和截面结构示意图。
图7、图8示出了本发明刻蚀半导体衬底上的有源区之后的半导体器件立体和截面结构示意图。
图9、图10示出了选择性刻蚀沟道层后形成的纳米线沟槽的半导体器件立体和截面结构示意图。
图11、图12示出了沉积隔离层后再回刻的半导体器件立体和截面结构示意图。
图13、图14示出了沉积虚设栅极层之后再进行回刻的半导体器件立体和截面结构示意图。
图15、图16示出了刻蚀外延层之后的半导体器件立体和截面结构示意图。
图17、图18示出了形成第一源外层和第二源外层后的半导体器件立体和截面结构示意图。
图19、图20示出了去掉虚设栅极后的半导体器件立体和截面结构示意图。
图21、图22示出了沉积电介质材料、铁电材料及形成金属层后的半导体器件立体和截面结构示意图。
图23、图24示出了刻蚀金属层、铁电材料层、电介质材料层后的半导体器件立体和截面结构示意图。
图25、图26示出了再次沉积隔离层后进行化学机械平坦化及回刻后的半导体器件立体和截面结构示意图。
图27、图28示出了去掉第二源外层旁侧的金属、电介质材料层及铁电材料层的半导体器件立体和截面结构示意图。
图29、图30示出了形成外延层、第一源外层及第二源外层组成的环状结构的半导体器件立体和截面结构示意图。
图31、图32示出了形成环状凹槽后的半导体器件立体和截面结构示意图。
图33、图34示出了形成环状的金属插层的半导体器件立体和截面结构示意图。
图35、图36示出了又一次沉积隔离层后的半导体器件立体和截面结构示意图。
图37、图38示出了形成第一接触孔和第二接触孔后的半导体器件立体和截面结构示意图。
图39、图40示出了在第一接触孔和第二接触孔内形成金属硅化物层之后的半导体器件立体和截面结构示意图。
图41、图42示出了形成第三接触孔之后的半导体器件立体和截面结构示意图。
图43、图44示出了沉积金属后以及进行化学机械平坦化处理后的半导体器件立体和截面结构示意图。
图45示出了本发明环形冷源注入-负电容增强器件原理示意图(以NMOS为例)。
图中，
100、半导体衬底；101、沟道层；102、外延层；103、硬掩模；200、纳米线沟道；201、虚设栅极层；202、第一源外层；203、第二源外层；300、金属栅；310、金属层；301、栅介质层；311、电介质材料层；302、铁电层；312、铁电材料层；400、第一外延部；500、金属插层；501、环状凹槽；600、第二外延部；700、栅极；710、第三接触孔；800、源极；810、第一接触孔；801、金属硅化物层；900、漏极；910、第二接触孔；901、隔离层。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明的一个或多个实施例能够提供一种半导体器件的制造方法，该制造方法可包括但不限于如下的至少一个步骤。
如图1、2所示，提供半导体衬底100，在半导体衬底100上依次形成沟槽层101和外延层102。以NMOS为例，半导体衬底100材料可以是N++Si，沟槽层101材料可以是SiGe，外延层102材料可以是N++Si，可通过生长的方式在N++Si依次外沿生长SiGe和N++Si。以PMOS为例，半导体衬底100材料可以是P++Si，沟槽层101材料可以是SiGe，外延层102材料可以是P++Si，可通过生长的方式在P++Si依次外沿生长SiGe和P++Si。半导体衬底100还可以采用绝缘体上硅(SOI)衬底或P/N阱隔离结构等。
如图3、4所示，在外延层102上形成硬掩模103，硬掩模103可以是Si3N4。
可理解的是，本发明可先在外延层102上沉积一层Si3N4，在Si3N4上旋涂光刻胶层，进而通过曝光、显影等过程在光刻胶层上形成需要的图形；接着再以光刻胶层为掩模，刻蚀Si3N4后形成硬掩模103，然后去除光刻胶。
如图5、6所示，接着基于硬掩模103依次刻蚀外延层102、沟槽层101以及半导体衬底100，该刻蚀过程可以是RIE(Reactive ion etching，反应离子刻蚀)过程。其中，对半导体衬底100的刻蚀为部分刻蚀。
如图7、8所示，刻蚀半导体衬底100上的有源区。
该过程在整个器件层上沉积一层淹没硬掩模的光刻胶层，在光刻胶层上形成图形，并以具有图形的光刻胶为掩模刻蚀半导体衬底100上的有源区，使半导体衬底100上部周向尺寸减小，形成类似台阶的结构，如图7示出的形状，然后去除光刻胶。
如图9、10所示，选择性刻蚀沟槽层101，以形成纳米线沟道200，本发明能够形成近似圆柱形的纳米线沟道。可沿着沟槽层101周围向中间进行刻蚀，并保留中间部分的沟槽层101作为纳米线沟道200，由此本发明在半导体衬底100上形成纳米线沟道200。
如图11、12所示，形成纳米线沟道200后及沉积隔离层901后回刻，以露出纳米线沟道200。隔离层901可以是SiO2。该过程先沉积淹没硬掩模103的SiO2，然后再进行化学机械平坦化处理，以露出硬掩模103上表面；接着刻蚀掉纳米线沟道200周围的SiO2。
如图13、14所示，沉积虚设栅极层201后回刻，虚设栅极层201与硬掩模103材质可以相同，例如均可以是Si3N4，以露出外延层102侧壁。该过程可先沉积淹没硬掩模103的Si3N4，然后通过化学机械平坦化的方式磨平Si3N4且在磨平过程中去掉硬掩模103，然后再通过刻蚀去掉外延层102周围的Si3N4，则可以形成围绕纳米线沟道200的虚设栅极(DummyGate)，虚设栅极在本发明之后的工序中会被去掉。
如图15、16所示，刻蚀外延层102，以减小外延层102尺寸。外延层102可作为本发明的源端使用，该工序能够减小源端尺寸，进而有助于缩小半导体装置的尺寸。
如图17、18所示，在外延层102上表面和侧面依次形成第一源外层202和第二源外层203。应理解的是，前步骤刻蚀外延层102时应保证本步骤中的第一源外层202避免与纳米线沟道200接触，以保证最终能形成第二外延部600-金属插层500-第一外延部400-纳米线沟道200的导电通路。该工序可通过沉积和刻蚀相应的材料层实现，第一源外层202例如可以是SiGe，第二源外层203例如可以是P++Si。本发明第二源外层203与外延层102掺杂类型相反。
如图19、20所示，形成第一源外层202和第二源外层203后去掉虚设栅极层201，以露出纳米线沟道200和隔离层901。本发明可通过刻蚀的方式去掉虚设栅极层201，即刻蚀掉纳米线沟道200周围的Si3N4。
如图21、22所示，去掉虚设栅极层201后沉积电介质材料和铁电材料，形成电介质材料层311和铁电材料层312；再沉积金属，形成金属层310。其中，铁电材料例如可以是High-K材料，并可通过ALD(Atomic layer deposition，原子层沉积)工艺实现。
如图23、24所示，刻蚀金属层310，该工序同步刻蚀电介质材料层311和铁电材料层312，以露出隔离层901。实施过程中，可先旋涂淹没金属层310的光刻胶层，然后在光刻胶层上形成引出平台图案；以具有引出平台图案的光刻胶层为掩模，依次刻蚀金属层310、电介质材料层311以及铁电材料层312，并露出下方的露出隔离层901，然后再去除光刻胶层。本发明通过该工序能够形成一个金属栅引出平台，此时金属栅引出平台处于隔离层901上。
如图25、26所示，再次沉积隔离层901，通过化学机械平坦化去掉第二源外层203上方的金属，并露出铁电材料层312，最后再刻蚀掉上方的部分隔离层901，露出金属层310。该工序能够先沉积淹没金属栅引出平台的SiO2层，接着进行化学机械平坦化处理，以露出铁电材料层312；然后再刻蚀掉金属层310周围部分的SiO2，露出金属层310的上半部的侧面，以进行后续的处理。
如图27、28所示，去掉第二源外层203旁侧的金属，从而形成处于第二源外层203下方的金属栅300，实现在纳米线沟道200周围形成金属栅300。接着去掉第二源外层203旁侧的金属，然后去掉第二源外层203旁侧的电介质材料层311和铁电材料层312，以形成栅介质层301和铁电层302。可见本发明能够实现在纳米线沟道200与金属栅300之间依次形成栅介质层301和铁电层302。
如图29、30所示，再次沉积隔离层901，进行化学机械平坦化至形成外延层102、第一源外层202及第二源外层203组成的环状结构。并以环状结构中的外延层102作为第一外延部400，以环状结构中的第二源外层203作为第二外延部600。具体地，先沉积SiO2层，接着进行化学机械平坦化处理，平坦化处理过程中磨掉第一源外层202上方的第二源外层203和外延层102上方的第一源外层202，露出外延层102以及形成环形的第一源外层202，从而实现在纳米线沟道200上形成第一外延部400，在第一外延部400周围形成第二外延部600。
如图31、32所示，形成第一外延部400和第二外延部600之后，刻蚀掉环状的第一源外层202，以形成环状凹槽501，用于后续的金属嵌入。
如图33、34所示，向环状凹槽501内嵌入金属，以形成环状的金属插层500。具体实施时，本发明可先沉积一层金属，然后进行化学机械平坦化处理，以能够去掉隔离层901上方的金属，从而能够在第一外延部400与第二外延部600之间形成金属插层500。
如图35、36所示，形成环状的金属插层500后再次沉积隔离层901。在沉积的隔离层901厚度较大时，本发明可进行化学机械平坦化处理，以减小隔离层901至设定厚度，设定厚度的隔离层901仍然会淹没第一外延部400、金属插层500以及第二外延部600。
如图37、38所示，在第二外延层102上方的隔离层901中形成第一接触孔810，在隔离层901中形成露出半导体衬底100的第二接触孔910。本发明第一接触孔810为源接触孔，第二接触孔910为漏接触孔。具体地，先旋涂一层光刻胶，然后在光刻胶层上形成设定的图案，该图案为源接触孔图案和漏接触孔图案，并以具有图案的当前光刻胶层刻蚀隔离层901，从而形成第一接触孔810和第二接触孔910，并在第一接触孔810内露出第二外延部600，在第二接触孔910内露出半导体衬底100的有源区，再去除光刻胶层。本发明能够在一个纳米线沟道200上方形成两个第一接触孔810，即能够形成两个源接触孔。
如图39、40所示，形成第二接触孔910后且形成第三接触孔710前，在第一接触孔810孔底和第二接触孔910孔底形成金属硅化物层801。因此，本发明能够在源接触孔内形成源硅化物，在漏接触孔内形成漏硅化物。本发明可在整个器件层上方沉积一层NiPt，然后进行NiPtSi材料转化，接着再去除上方的NiPt，则在接触孔内形成NiPtSi层，所以金属硅化物例如可以是NiPtSi。
如图41、42所示，在金属栅300上方的隔离层901中形成第三接触孔710，该第三接触孔710为栅接触孔。实施时，可先旋涂一层光刻胶，然后在光刻胶层上形成栅接触孔图案，并以具有栅接触孔图案的光刻胶层刻蚀隔离层901，以在隔离层901形成栅接触孔，即第三接触孔710，在第三接触孔710内露出金属栅300，以用于金属栅引出；然后去除当前的光刻胶层。
如图43、44所示，沉积金属后进行化学机械平坦化处理，从而在第三接触孔710内形成栅极700、在第一接触孔810内形成源极800及在第二接触孔910内形成漏极900。以使栅极700与金属栅300连接、使源极800与第二外延部600连接以及使漏极900与半导体衬底100连接。该工序使用的金属可以是钨(W)，具体过程为：沉积淹没隔离层901的金属W，然后再进行化学机械平坦化处理，以露出隔离层901，则此时可分别在栅接触孔内形成栅极、在源接触孔内形成源极以及在漏接触孔内形成漏极。
本发明能够通过如上工艺加工出半导体器件，本发明提供的半导体器件具体为MOS器件，例如可以是PMOS器件或NMOS器件或CMOS器件。具体地，该半导体器件可包括但不限于半导体衬底100、纳米线沟道200、金属栅300、第一外延部400、金属插层500、第二外延部600、栅介质层301、铁电层302、隔离层901、金属硅化物层801、栅极700、源极800及漏极900等。
半导体衬底100可为体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或者通过执行选择性外延生长(SEG)获得的外延薄膜衬底；以NMOS器件为例，半导体衬底100例如可以是P阱。
纳米线沟道200形成于半导体衬底100上，纳米线沟道200材质例如可以是SiGe或碳化硅或锗或硅等。
金属栅300环绕设置于纳米线沟道200周围。金属栅300材料例如可以是金属钨。
第一外延部400形成于纳米线沟道200上，例如可以是N++Si。
金属插层500环绕设置于第一外延部400周围，金属插层500厚度为1nm～20nm。金属插层500材料可以为TiN、Ti、W、石墨烯、MoS2中的一种或多种。
第二外延部600环绕设置于金属插层500周围，例如可以是P++Si。
本发明利用第一外延部400、金属插层500、第二外延部600形成环状冷源结构。若以NMOS为例，本发明利用源I(第二外延部)P++Si/金属/源II(第一外延部)N++Si形成冷源结构；若以PMOS为例，本发明利用源I(第二外延部)N++Si/金属/源II(第一外延部)P++Si形成冷源结构。可理解的是，本发明涉及的N++Si掺杂浓度可为1017～1021cm-3，P++Si掺杂浓度也可为1017～1021cm-3。另外，本发明形成的冷源结构长度可为2nm～40nm。
栅极700与金属栅300连接，源极800与第二外延部600连接，漏极900与半导体衬底100上的有源区连接。通过在栅极700施加驱动电压的方式控制源极800与漏极900之间是否导通，本发明需要的驱动电压相比现有技术更小，所以本发明器件功耗更低。
栅介质层301环绕设置于纳米线沟道200周围，栅介质层301处于金属栅300与纳米线沟道200之间，栅介质层301厚度为0.5nm～20nm。栅介质层301使用的材料可以是Al2O3、GeO2、SiO2中的至少一种。
铁电层302环绕设置于纳米线沟道200周围，铁电层302处于金属栅300与栅介质层301之间，铁电层302厚度为1nm～20nm。铁电层302材料例如可为在氧化铪中掺入Zr、Al、Y、Gd、La、Sr、La等。
隔离层901形成于半导体衬底100上。隔离层901作为隔离介质和绝缘介质使用，隔离层901材质例如可以是SiO2。
本发明中的隔离层901分布于金属栅300与半导体衬底100之间、第二外延部600与半导体衬底100之间、栅极700与源极800之间、栅极700与漏极900之间、源极800与漏极900之间及相邻的源极800之间。
金属硅化物层801形成于源极800与第二外延部600之间，和/或金属硅化物层801形成于漏极900与半导体衬底100之间。
如图45所示，以NMOS为例，冷源源区P++价带电子通过弹道输运注入N++价带，截断了高能部分的带尾分布。关态下没有高于沟道势垒的热电流通过，漏电流为很小的隧穿电流。开态下势垒降低，允许源区注入热电流通过沟道。本发明采用环形冷源注入结构(即N++Si、金属、P++Si)，明显增大了掺杂半导体与金属界面面积，使注入效率得到极大地增强，提高了开态电流。本发明通过外延SiGe并选择性刻蚀形成金属插层的方式兼容现有工艺，所以本发明避免了硅晶圆间键合工艺的成本高昂与技术不成熟问题，同时外延源端也减小了寄生电阻。通过冷源输运机理和环形增强结构可实现高开态电流与低漏电等目的。基于栅介质层和铁电层，本发明能利用铁电材料极性反转过程中出现的负电容效应实现电压放大，利用更小的电压实现栅控，进一步降低亚阈值摆幅和增强开关电流比，本发明形成铁电层的过程不需要增加复杂工序，不会影响源端工程的冷源能带调控，因此能与冷源器件输运机理相兼容。本发明可通过下述方式表征体电荷因子和输运因子与亚阈值摆幅之间的关系。
Figure BDA0002837512760000071
亚阈值摆幅
Figure BDA0002837512760000072
可理解的是，本发明能够使输运因子小于60mV/dec，使体电荷因子小于1，所以本发明能够获得超陡亚阈值摆幅，进而极大提升MOS管开关性能，本发明能够使开关电流比(Ion/Ioff)达到108。
可理解的是，本发明能够提供一种集成电路，该集成电路包括但不限于本发明任一实施例中的半导体器件。
本发明还能够提供一种电子设备，该电子设备包括但不限于本发明任一实施例中的半导体器件或者本发明任一实施例中的集成电路。该电子设备可包括但不限于智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (22)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
纳米线沟道，形成于所述半导体衬底上；
金属栅，环绕设置于所述纳米线沟道周围；
第一外延部，形成于所述纳米线沟道上；
金属插层，环绕设置于所述第一外延部周围；
第二外延部，环绕设置于所述金属插层周围；
栅极，与所述金属栅连接；
源极，与所述第二外延部连接；
漏极，与所述半导体衬底连接；
所述第一外延部与所述第二外延部的掺杂类型相反。
2.根据权利要求1所述的半导体器件，其特征在于，还包括：
栅介质层，环绕设置于所述纳米线沟道周围；所述栅介质层处于所述金属栅与所述纳米线沟道之间。
3.根据权利要求2所述的半导体器件，其特征在于，还包括：
铁电层，环绕设置于所述纳米线沟道周围；所述铁电层处于所述金属栅与所述栅介质层之间。
4.根据权利要求1至3中任一权利要求所述的半导体器件，其特征在于，还包括：
隔离层，形成于所述半导体衬底上；所述隔离层分布于所述金属栅与所述半导体衬底之间、所述第二外延部与所述半导体衬底之间、所述栅极与所述源极之间、所述栅极与所述漏极之间、所述源极与所述漏极之间以及相邻的源极之间。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：
金属硅化物层，形成于所述源极与所述第二外延部之间，和/或形成于所述漏极与所述半导体衬底之间。
6.根据权利要求3所述的半导体器件，其特征在于，
所述铁电层，厚度为1nm～20nm。
7.根据权利要求2所述的半导体器件，其特征在于，
所述栅介质层，厚度为0.5nm～20nm。
8.根据权利要求1所述的半导体器件，其特征在于，
所述金属插层，厚度为1nm～20nm。
9.一种集成电路，其特征在于，该集成电路包括权利要求1至8中任一权利要求所述的半导体器件。
10.一种电子设备，其特征在于，该电子设备包括权利要求1至8中任一权利要求所述的半导体器件或者权利要求9所述的集成电路。
11.根据权利要求10所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
12.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成纳米线沟道；
在所述纳米线沟道上形成第一外延部；
在所述第一外延部周围形成第二外延部；所述第一外延部与所述第二外延部的掺杂类型相反；
在所述纳米线沟道周围形成金属栅；
在所述第一外延部与所述第二外延部之间形成金属插层；
形成栅极、源极及漏极，并使栅极与所述金属栅连接、使源极与所述第二外延部连接以及使漏极与所述半导体衬底连接。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，还包括：
在所述纳米线沟道与所述金属栅之间依次形成栅介质层和铁电层。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述在所述半导体衬底上形成纳米线沟道包括：
在所述半导体衬底上依次形成沟道层和外延层；
在所述外延层上形成硬掩模；
基于所述硬掩模刻蚀所述外延层、所述沟道层及所述半导体衬底；
选择性刻蚀所述沟道层，以形成纳米线沟道。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，通过如下方式形成第一外延部和第二外延部：
形成所述纳米线沟道后沉积隔离层后回刻，以露出所述纳米线沟道；
沉积虚设栅极层后回刻，以露出所述外延层侧壁；
在所述外延层侧壁依次形成第一源外层和第二源外层；
再次沉积隔离层，进行化学机械平坦化至形成外延层、第一源外层及第二源外层组成的环状结构；
以环状结构中的外延层作为第一外延部，以环状结构中的第二源外层作为第二外延部。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述在所述第一外延部与所述第二外延部之间形成金属插层包括：
形成所述第一外延部和所述第二外延部后刻蚀掉所述第一源外层，以形成环状凹槽；
向所述环状凹槽内沉积金属，以形成环状的金属插层。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，所述在所述纳米线沟道周围形成金属栅包括：
所述形成第一源外层和第二源外层后去掉虚设栅极层，以露出纳米线沟道和隔离层；
形成金属层；
刻蚀所述金属层，并露出隔离层；
再次沉积隔离层，通过化学机械平坦化去掉第二源外层上方的金属；
去掉第二源外层旁侧的金属，以形成处于第二源外层下方的金属栅。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，所述形成栅介质层和铁电层包括：
去掉虚设栅极层后、形成金属层前，沉积电介质材料和铁电材料；
刻蚀所述金属层后刻蚀电介质材料层和铁电材料层，以露出隔离层；
去掉第二源外层旁侧的金属后去掉第二源外层旁侧的电介质材料层和铁电材料层，以形成所述栅介质层和铁电层。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，所述形成栅极、源极及漏极包括：
形成环状的金属插层后再次沉积隔离层；
在第二外延部上方的隔离层中形成第一接触孔，在隔离层中形成露出半导体衬底的第二接触孔；
在所述金属栅上方的隔离层中形成第三接触孔；
沉积金属后进行化学机械平坦化处理，以在第三接触孔内形成栅极、在第一接触孔内形成源极及在第二接触孔内形成漏极。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，
形成所述第二接触孔后且形成所述第三接触孔前，在所述第一接触孔孔底和所述第二接触孔孔底形成金属硅化物层。
21.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述选择性刻蚀所述沟道层前还包括：
刻蚀半导体衬底上的有源区。
22.根据权利要求15所述的半导体器件的制造方法，其特征在于：在所述外延层侧壁依次形成第一源外层和第二源外层前还包括：
刻蚀所述外延层，以减小所述外延层尺寸。
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