CN106298934B - 一种鞘层沟道结构的垂直纳米线器件及其制备方法 - Google Patents
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Abstract
本发明公布了一种鞘层沟道结构的垂直纳米线器件及其制备方法，结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括：提供一半导体衬底，实现器件隔离；形成重掺杂的下有源区；淀积假栅叠层；通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；通过淀积、刻蚀形成器件的重掺杂上有源区；去除假栅，淀积HK、MG并形成栅电极；形成器件各端的金属接触；后续按现有的后端工艺完成器件集成。本发明能够有效地提高器件的短沟道效应控制能力，减小泄露电流；能精确控制器件沟道的厚度、截面积大小和形貌，并采用后栅工艺提高器件的性能。
Description
技术领域
本发明属于超大规模集成电路制造技术领域，涉及一种鞘层沟道结构的垂直纳米线器件及其制备方法，该方法结合刻蚀通孔、淀积沟道材料、填充二氧化硅，实现了鞘层沟道结构的垂直纳米线器件集成。
背景技术
当半导体器件进入22nm技术代后，以鳍式场效应晶体管(FinFET)为代表的水平沟道三维多栅器件(Multi-gate MOSFET,MuGFET)，以其出众的抑制短沟效应能力，高集成密度，与传统CMOS工艺兼容等优点，成为半导体器件的主流。但是，在向更小尺寸技术节点迈进时，水平沟道三维多栅器件又面临接触孔的间距难以缩小(限制了集成密度的提高)、复杂形貌上的栅刻蚀等挑战。
垂直沟道围栅器件因其具有更高的集成密度、与新型存储器(如RRAM等)混合集成的潜力等优势，而备受关注。目前，业界报道的垂直纳米线器件的集成方案主要是B.Yang等提出的基于刻蚀形成沟道的方法[B.Yang et al.,EDL,2008,29(7):791～794]：在体硅衬底上通过刻蚀形成了直径20nm，高宽比大于50:1的垂直沟道，并通过注入形成器件的源漏，使用传统氧化硅介质和多晶硅栅电极。
但是，如利用该方法形成于更小尺寸的垂直纳米线沟道器件时，则会出现如下问题：
(一)若垂直沟道的直径较大，沟道中央远离栅控区域会有泄漏通路，增加了器件功耗；但若想通过刻蚀的方法形成更小直径且大高宽比的垂直沟道，其本身对刻蚀工艺提出很大挑战，且刻蚀形成的沟道截面形貌难以控制，造成器件特性一致性的退化，刻蚀造成的沟道损伤，引起器件性能的进一步退化；
(二)该方法形成的器件“上有源区”为刻蚀形成的垂直纳米线的一部分，其截面积随器件尺寸缩小而缩小，因此通过注入的方法在该区域难以进行重掺杂，且器件间该区域的杂质浓度涨落随器件尺寸缩小而增加。
因此，现有技术难以提供一种实现小尺寸、低功耗垂直沟道纳米线晶体管的集成制备方法。
发明内容
为了克服上述现有技术的不足，本发明提供一种鞘层沟道结构的垂直纳米线器件及其制备方法，该方法通过结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件。
本发明提供的技术方案是：
一种鞘层沟道结构的垂直纳米线器件的制备方法，通过结合刻蚀通孔、淀积沟道材料和填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括如下步骤：
A.提供半导体衬底，实现器件隔离；
B.形成重掺杂的“下有源区”；
C.淀积假栅叠层；
具体实现步骤如下：
C1.淀积一层介质作“SDE(Source Drain Extension,SDE，源漏延伸区)掩膜层1”，其厚度定义了器件的下有源区侧墙的宽度；
C2.淀积一层介质作“假栅层”，其厚度定义了器件的沟道长度Lg；
C3.淀积一层介质作“SDE掩膜层2”，其厚度定义了器件的上有源区侧墙的宽度；
其中，SDE掩膜层1与SDE掩膜层2的材料相同，与假栅层材料相异。并且要求假栅层材料对SDE掩膜层1的各向同性刻蚀选择比大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层时不损伤SDE掩膜层1与SDE掩膜层2；
D.通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；
具体实现步骤如下：
D1.通过光刻定义沟道截面的形状、大小；
D2.通过各向异性刻蚀形成沟道窗口，窗口底部露出器件的重掺杂下有源区，去胶；
D3.通过淀积薄层的有源材料作为器件的沟道，此时沟道窗口的内壁和底部均被淀积，内壁的有源材料淀积厚度即为沟道层的厚度；
D4.通过化学机械抛光去除淀积超出SDE掩膜层2上表面的沟道材料，实现平坦化；
D5.通过淀积二氧化硅填充沟道窗口中心剩余的空隙，形成外层有源沟道、内层二氧化硅隔离的鞘层沟道结构；
D6.通过化学机械抛光去除淀积超出SDE掩膜层2上表面的二氧化硅材料，实现平坦化；
E.通过淀积、刻蚀形成器件的重掺杂“上有源区”；
具体实现步骤如下：
E1.淀积一层有源材料；
E2.通过光刻技术定义上有源区窗口；
E3.通过各向异性刻蚀形成上有源区，去胶；
E4.通过离子注入技术对上有源区进行重掺杂；
E5.通过退火工艺激活源漏杂质，并使源漏杂质扩散进入沟道形成源/漏延伸区；
F.去除假栅，淀积高K介质(High-K，HK)、金属栅(Metal-Gate，MG)并形成栅电极；
具体实现步骤如下：
F1.淀积一层介质作顶部掩膜层；
F2.通过光刻定义栅电极；
F3.通过各向异性刻蚀，露出SDE掩膜层1的上表面，去胶；
F4.通过各向同性刻蚀，去除整个假栅层；
F5.依次淀积高K介质HK和金属栅MG材料；
F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出SDE掩膜层1的上表面；
其中，F1中所述顶部掩膜层材料与假栅层不同，并且要求假栅层材料对该顶部掩膜层的各向同性刻蚀选择比大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层时不损伤该顶部掩膜层；F1中所述顶部掩膜层厚度应足够厚，以保证F6中通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出SDE掩膜层1的上表面后，在器件的上有源区上该顶部掩膜层仍有剩余；
G.形成器件各端的金属接触；
具体实现步骤如下：
G1.去除顶部掩膜层；
G2.淀积一层层间介质，进行化学机械平坦化；
G2.通过光刻、各向异性刻蚀形成器件各端的接触孔，去胶；
G3.在各接触孔中填充金属Metal 0；
G4.通过对金属Metal 0进行化学机械平坦化，实现器件之间的导电层分离，达到器件隔离的效果；
H.后续按已公开的后端工艺完成器件集成。
进一步地，本发明中所述结构参数(如“上有源区”和“下有源区”的厚度及掺杂浓度，“SDE掩膜层1”、“SDE掩膜层2”、“假栅层”的厚度，HK、MG的材料及厚度等)皆根据具体器件性能要求设定；一般可通过器件仿真软件(如sentaurus仿真软件)不断调试，根据性能需要来组合各器件的参数，直至性能达标，得到设定的参数值。
进一步地，A中所述半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，GOI衬底，化合物半导体衬底等；
进一步地，A中所述隔离，对于体衬底(体硅、体锗等)，可使用阱隔离加浅槽隔离(Shallow Trench Isolation，STI)；对于SOI、GOI等衬底，可仅使用浅槽隔离；
进一步地，B中所述下有源区可通过注入形成，也可通过图形化的原位掺杂外延形成；
进一步地，B、E中所述“上有源区”与“下有源区”，二者中何者作器件源端、何者作器件漏端，并无一定之规，可根据器件性能和后续互联的方便进行设定；
进一步地，D中所述淀积沟道材料的方法要求具有较好的保型性，以保证沟道窗口的内壁会有良好的淀积效果，优选低压化学气相淀积(Low Pressure Chemical VaporDeposition，LPCVD)和原子层淀积(Atomic Layer Deposition，ALD)；
进一步地，D中所述通过淀积薄层有源材料形成的器件沟道，其材料可以是多晶硅、多晶锗、多晶锗硅等良好的半导体材料，可与下有源区材料相同(如在重掺杂的硅下有源区上淀积多晶硅形成多晶硅沟道)，也可与下有源区材料不同(如在重掺杂的硅下有源区上淀积多晶锗形成多晶锗沟道)；可以是非掺杂的，也可通过离子注入的方式形成掺杂的沟道；
进一步地，E中退火方式采用快速热退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、闪耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一种。
进一步地，F中所述HK、GM材料，要求HK介质与沟道之间、MG与HK之间具有良好的界面特性、良好的热稳定性和化学稳定性，淀积方法优选保形性好的原子层淀积(AtomicLayer Deposition，ALD)；
进一步地，D、E、F和G中各向异性刻蚀采用如反应离子刻蚀(Reactive IonEtching，RIE)或电感耦合等离子体(Inductively Coupled Plasma，ICP)等。
进一步地，G中所述作为导电层的填充金属Metal 0，要求具备低的电阻率以及通孔填充能力，可选择W、Cu等。
进一步地，G中填充金属采用蒸发、溅射、电镀和化学气相淀积(Chemical VaporDeposition，CVD)中的一种。
本发明还提供一种鞘层沟道结构的垂直纳米线器件，包括：半导体衬底、器件隔离、下有源区、SDE掩膜层1、假栅层、SDE掩膜层2、沟道窗口、有源沟道、二氧化硅柱状隔离层、上有源区、栅电极层、层间介质、接触孔和Metal 0；其中，在半导体衬底上形成下有源区和器件隔离；在下有源区和器件隔离的表面上依次覆盖SDE掩膜层1、假栅层、SDE掩膜层2；在SDE掩膜层1、假栅层、SDE掩膜层2中形成沟道窗口，暴露出部分下有源区的上表面；有源沟道覆盖沟道窗口中的部分下有源区表面以及沟道窗口侧壁；二氧化硅柱状隔离层填充沟道窗口中心的间隙，；在SDE掩膜层2的上形成上有源区，上有源区覆盖部分SDE掩膜层2和整个沟道窗口中填充的有源沟道和二氧化硅柱状隔离层；去除假栅层；在假栅层的位置填入栅电极层，栅电极层环绕有源沟道形成围栅结构；层间介质覆盖上有源区、SDE掩膜层1、SDE掩膜层2，在层间介质中形成接触孔，暴露出部分上有源区、下有源区和栅电极层的上表面；Metal 0填充接触孔。
与现有技术相比，本发明的有益效果是：
本发明提供一种鞘层沟道结构的垂直纳米线器件及其制备方法，结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括提供一种半导体衬底，实现器件隔离；形成重掺杂的“下有源区”；淀积假栅叠层；通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；通过淀积、刻蚀形成器件的重掺杂“上有源区”；去除假栅，淀积HK、MG并形成栅电极；形成器件各端的金属接触；后续按现有的后端工艺完成器件集成。与现有技术相比，本发明具有如下优点：
1)本发明提出的垂直鞘层沟道结构与传统的垂直沟道结构相比，由于沟道中央插入了二氧化硅的柱状隔离层，这根柱状二氧化硅可以阻断沟道中远离栅表面区域的漏电通路，有效地提高器件的短沟道效应控制能力，减小泄露电流；
2)与现有的通过刻蚀形成垂直纳米线沟道的方法相比，本发明提出的刻蚀通孔、淀积沟道材料的集成方法，能精确地控制器件沟道的厚度、截面积大小和形貌，避免了现有方法中沟道形成过程中的刻蚀损伤，提高了器件的性能；
3)本发明能够灵活实现多种材料沟道或源漏的混合集成，这是现有的通过刻蚀形成垂直纳米线沟道的方法难以做到的；
4)本发明提出的侧壁替代栅(后栅工艺)方案，解决了现有通过刻蚀形成垂直纳米线沟道的方法中难以实现替代栅的问题，提高了器件特性。
附图说明
图1-11为SOI衬底上制备鞘层沟道结构垂直纳米线NMOSFET的各关节工艺的示意图。各图中，(a)为俯视图，(b)为(a)中沿A-A’的剖面图；
其中：
图1在SOI衬底上形成器件的隔离；
图2对器件的下有源区进行N型重掺杂；
图3依次淀积SDE掩膜层1、假栅材料、SDE掩膜层2；
图4光刻、刻蚀形成器件的沟道窗口；
图5淀积薄层多晶硅作为沟道材料，保证沟道窗口中央未被填满；
图6淀积二氧化硅作为柱状隔离，沟道窗口被填满，形成垂直的鞘层沟道结构；
图7形成器件的上有源区，并进行N型重掺杂；
图8光刻并刻蚀顶部掩膜层，定义栅极区域；
图9刻蚀至SDE掩膜层2的上表面，去除假栅层；
图10淀积HK、MG叠层并形成栅电极；
图11淀积层间介质，刻蚀接触孔，并填充金属，实现平坦化；
图12为图1～图11的图例。
具体实施方式
下面结合附图，通过实施例进一步描述本发明，但不以任何方式限制本发明的范围。
本发明提供一种鞘层沟道结构的垂直纳米线器件及其制备方法，结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括提供一半导体衬底，实现器件隔离；形成重掺杂的“下有源区”；淀积假栅叠层；通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；通过淀积、刻蚀形成器件的重掺杂“上有源区”；去除假栅，淀积HK、MG并形成栅电极；形成器件各端的金属接触；后续按现有的后端工艺完成器件集成。
以下实施例根据下列步骤实现制备SOI衬底上鞘层沟道结构垂直纳米线NMOSFET：
1)在(100)SOI衬底上将利用HNA溶液将顶层硅膜减薄至20nm，通过光刻、RIE刻蚀定义器件的下有源区，去胶，如图1所示；
2)进行As+注入掺杂形成器件的下有源区(作器件的源/漏端)，注入能量10KeV，注入剂量5E15cm-2；
3)LPCVD SiO2 40nm，通过化学机械抛光进行表面平坦化，露出重掺杂下有源区的上表面，形成STI，如图2所示；
4)通过ALD依次淀积10nm SiO2(作SDE掩膜层1，其厚度定义了器件的下有源区侧墙宽度为10nm)、14nm Si3N4(作假栅层，其厚度定义了器件的沟道长度Lg＝14nm)、10nmSiO2(作SDE掩膜层2，其厚度定义了器件的上有源区侧墙宽度为10nm)，如图3所示；
5)通过光刻、ICP刻蚀形成器件沟道窗口(窗口为直径15nm的圆柱体，窗口底部露出器件的重掺杂下有源区)，去胶，如图4所示；
6)通过LPCVD保型淀积多晶硅3nm，在沟道窗口的内壁和底部均有覆盖，淀积在内壁上的多晶硅层构成器件的沟道区；BF2+注入掺杂，注入能量5KeV，注入剂量
5E12cm-2，注入角度7°；通过化学机械抛光磨去超出SDE掩膜层2上表面淀积的沟道材料，如图5所示；
7)通过LPCVD淀积二氧化硅30nm，沟道窗口中央剩余的空隙被填充，至此，沟道窗口内形成外层多晶硅沟道、内层二氧化硅隔离的鞘层沟道结构。通过化学机械抛光磨去超出SDE掩膜层2上表面淀积的二氧化硅，如图6所示；
8)LPCVD淀积多晶硅30nm，并进行As+注入掺杂，注入能量15KeV，注入剂量5E15cm-2，通过光刻、RIE刻蚀多晶硅30nm，形成N+重掺杂多晶硅上有源区(作为器件的源/漏端)，去胶，如图7所示；
9)通过RTA退火1000℃，10s，激活器件的源、漏，并使源漏杂质扩散进入源漏延伸区；
10)LPCVD淀积50nm碳化硅作为顶部掩膜层，通过光刻定义栅电极，ICP刻蚀碳化硅掩膜50nm，去胶，如图8所示；
11)ICP刻蚀去除未被顶部掩膜层覆盖的10nm SiO2(SDE掩膜层2)、14nm Si3N4(假栅层)，露出SDE掩膜层1的上表面；通过各向同性刻蚀，去除整个Si3N4假栅层，如图9所示；
12)通过ALD依次淀积高K(HK)介质和金属栅(MG)材料；
13)ICP刻蚀去除不被顶部顶部掩膜覆盖的HK、MG叠层材料，露出SDE掩膜层1的上表面，如图10所示；
14)用RIE刻蚀去除顶部掩膜层，通过PECVD淀积200nm SiO2作为层间介质，并通过化学机械抛光实现平坦化；
15)通过光刻、ICP刻蚀形成器件栅、源、漏各端的接触孔，去胶；
16)溅射500nm金属钨，器件栅、源、漏各端的接触孔被金属钨填充；
17)通过对金属钨进行化学机械抛光，实现器件之间的导电层分离，达到器件隔离的效果，如图11所示；
后续按现有的后端工艺来完成器件集成，现有的后端工艺包括多层互联、单层互联、TSV方法等。
需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (11)
1.一种鞘层沟道结构的垂直纳米线器件的制备方法，通过结合刻蚀通孔、淀积沟道材料和填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括如下步骤：
A.提供一件半导体衬底，实现器件隔离；
B.形成重掺杂的“下有源区”；
C.淀积假栅叠层；具体步骤如下：
C1.淀积一层介质作为“第一SDE掩膜层”，将所述第一SDE掩膜层的厚度设定为所述器件的下有源区侧墙的宽度；
C2.淀积一层介质作为“假栅层”，将所述假栅层的厚度设定为所述器件的沟道长度Lg；
C3.淀积一层介质作为“第二SDE掩膜层”，将所述第二SDE掩膜层的厚度设定为所述器件的上有源区侧墙的宽度；
D.通过刻蚀通孔、淀积沟道材料、填充二氧化硅，形成垂直的鞘层沟道结构；具体步骤如下：
D1.通过光刻定义沟道截面的形状、大小；
D2.通过各向异性刻蚀形成沟道窗口，所述窗口的底部露出器件的重掺杂下有源区，去胶；
D3.通过淀积薄层的有源材料作为器件的沟道，此时所述沟道窗口的内壁和底部均被淀积，内壁的有源材料淀积厚度即为沟道层的厚度；
D4.通过化学机械抛光去除淀积超出第二SDE掩膜层上表面的沟道材料，实现平坦化；
D5.通过淀积二氧化硅填充沟道窗口中心剩余的空隙，形成外层有源沟道、内层二氧化硅隔离的鞘层沟道结构；
D6.通过化学机械抛光去除淀积超出第二SDE掩膜层上表面的二氧化硅材料，实现平坦化；
E.通过淀积和刻蚀，形成器件的重掺杂“上有源区”；具体步骤如下：
E1.淀积一层有源材料；
E2.通过光刻定义上有源区窗口；
E3.通过各向异性刻蚀形成上有源区，去胶；
E4.通过离子注入方法，对上有源区进行重掺杂；
E5.通过退火工艺激活源漏杂质，并使源漏杂质扩散进入沟道形成源/漏延伸区；
F.去除假栅，淀积高K介质HK和金属栅MG，并形成栅电极；具体步骤如下：
F1.淀积一层介质作为顶部掩膜层；
F2.通过光刻定义栅电极；
F3.通过各向异性刻蚀，露出第一SDE掩膜层的上表面，去胶；
F4.通过各向同性刻蚀，去除整个假栅层；
F5.依次淀积高K介质HK和金属栅MG材料；
F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的高K介质HK和金属栅MG材料，露出第一SDE掩膜层的上表面；
G.形成器件各端的金属接触；具体步骤如下：
G1.去除顶部掩膜层；
G2.淀积一层层间介质，进行化学机械平坦化；
G2.通过光刻、各向异性刻蚀，形成器件各端的接触孔，去胶；
G3.在各接触孔中填充金属Metal0；
G4.通过对金属Metal0进行化学机械平坦化，实现器件之间的导电层分离，达到器件隔离的效果；
H.后续按后端工艺完成器件集成；由此制备得到鞘层沟道结构的垂直纳米线器件。
2.如权利要求1所述制备方法，其特征是，A中所述半导体衬底包括：体衬底、SOI衬底、GOI衬底和化合物半导体衬底中的一种；所述体衬底包括体硅衬底和体锗衬底；A中所述器件隔离，对于体衬底使用阱隔离加上浅槽隔离，对于SOI衬底或GOI衬底只使用浅槽隔离。
3.如权利要求1所述制备方法，其特征是，B中所述下有源区通过注入形成或通过图形化的原位掺杂外延形成。
4.如权利要求1所述制备方法，其特征是，C中第一SDE掩膜层与第二SDE掩膜层的材料相同，与假栅层的材料不同；所述假栅层材料对第一SDE掩膜层的各向同性刻蚀选择比大于5:1，使得在步骤F4中通过各向同性刻蚀去除假栅层时不损伤第一SDE掩膜层与第二SDE掩膜层。
5.如权利要求1所述制备方法，其特征是，D中所述淀积沟道材料的方法优选低压化学气相淀积方法或原子层淀积方法，以使得沟道窗口的内壁有良好的淀积效果。
6.如权利要求1所述制备方法，其特征是，D3中通过淀积形成的器件沟道，所述器件沟道的材料是多晶硅、多晶锗、多晶锗硅半导体材料；所述器件沟道的材料可与下有源区材料相同或不同；所述器件沟道是非掺杂的沟道或通过离子注入的方式形成掺杂的沟道。
7.如权利要求1所述制备方法，其特征是，E中所述退火工艺采用快速热退火方式。
8.如权利要求1所述制备方法，其特征是，F中所述淀积方法优选原子层淀积方法，以使得高K介质HK与沟道之间、MG与HK之间具有良好的界面特性、良好的热稳定性和化学稳定性；F1中所述顶部掩膜层材料与假栅层不同，所述假栅层材料对所述顶部掩膜层的各向同性刻蚀选择比大于5:1，以使得在F4中通过各向同性刻蚀去除假栅层时不损伤顶部掩膜层；F1中所述顶部掩膜层厚度应使得F6中通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出第一SDE掩膜层的上表面后，在器件的上有源区上该顶部掩膜层仍有剩余。
9.如权利要求1所述制备方法，其特征是，G3中作为导电层的所述填充金属Metal0选择金属W或金属Cu；G3中填充金属采用蒸发、溅射、电镀和化学气相淀积中的一种。
10.如权利要求1所述制备方法，其特征是，D、E、F和G中各向异性刻蚀方法采用反应离子刻蚀方法或电感耦合等离子体方法。
11.一种利用权利要求1～10任一项所述制备方法制备得到的鞘层沟道结构的垂直纳米线器件。
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